Claims (3)
메모리동작사이클 개시후의 어떤 타이밍에서 외부데이터(Din) 입력용의 데이터입력버퍼(1)를 활성화 상태로 하여 이 데이터입력버퍼(1)에 상기 외부데이터(Din)를 스택틱하게 받아들여 메모리동작이 기입사이클로 확정되기 이전에 상기 외부데이터 (Din)를 메모리내부로 거두어 들이고, 상기 메모리동작사이클이 기입사이클로 확정된 시점에서는 상기 데이터입력버퍼(1)로 외부데이터(Din)가 입력되는 것을 금지시켜 상기 메모리내부로 거두어 들여져 있는 외부데이터(Din)를 메모리셀에 기입하도록 구성된 것을 특징으로 하는 다이내믹형 메모리.At a certain time after the start of the memory operation cycle, the data input buffer 1 for inputting the external data Din is set to an active state, and the data input buffer 1 is stacked in the data input buffer 1 so that the memory operation is performed. The external data Din is collected into the memory before the writing cycle is confirmed, and the external data Din is prohibited from being input into the data input buffer 1 when the memory operation cycle is determined as the writing cycle. A dynamic memory, characterized in that configured to write external data (Din) collected in the memory into a memory cell.
제1항에 있어서, 상기 다이내믹형 메모리에 기입데이터버스및 이것과 쌍을 이루는 독출데이터버스와, 상기 기입데이터버스및 독출데이터버스와 메모리셀 사이에서 입출력데이터를 주고 받는 디지트선, 이 디지트선의 일단과 상기 기입데이터버스및 독출데이터버스의 일단 사이에 접속되어 상기 디지트선()을 상기 기입데이터버스혹은 독출데이터버스에 선택적으로 접속시키는 데이터입출력절환제어회로(4',4˝), 상기 기입데이터버스및 독출데이터버스의 일단에 각각 대응되게 접속된 데이터입력버퍼 (1) 및 데이터출력버퍼, 상기 기입데이터버스의 중간부에 접속된 기입데이터래치회로(5), 메모리동작사이클개시신호()를 받고 나서 어느 정도의 시간이 지연된 후에 외부데이터(Din)입력용의 상기 데이터입력버퍼(1)를 활성화시키는 신호 (A')를 출력하는 제1제어회로(2'), 메모리동작사이클이 기입사이클로 확정된 시점에서 데이터입력버퍼(1)를 비활성화하는 신호 및 상기 기입데이터래치회로(5)를 활성화하여 그곳에 상기 기입데이터버스()상의 데이터를 래치시키는 신호(A˝)를 출력하는 제2제어회로(2˝), 이 제2제어회로(2˝)의 출력신호(A˝)를 받아 활성화 되어 상기 디지트선()과 기입데이터버스()가 선택적으로 접속되도록 상기 데이터입출력절환제어회로(4',4˝)를 제어하는 신호(B)를 출력하는 제3제어회로(3)가 구비된 것을 특징으로 하는 다이내믹형 메모리.2. The data bus according to claim 1, wherein a write data bus is written to the dynamic memory. And read data bus paired with this And the write data bus And read data buses Digit line to send / receive I / O data between memory and memory cell Digit line One end and the above write data bus And read data buses Is connected between one end of the digit line ( Write the above data bus Or read data bus Data input / output switching control circuits 4 ', 4' which are selectively connected to the And read data buses A data input buffer 1 and a data output buffer connected correspondingly to one end of the write data bus The write data latch circuit 5 and the memory operation cycle start signal The first control circuit 2 ', which outputs a signal A' for activating the data input buffer 1 for inputting external data Din after a delay of a certain time after receiving the At a time point determined as a write cycle, a signal for deactivating the data input buffer 1 and the write data latch circuit 5 are activated, whereby the write data bus ( A second control circuit (2 ') that outputs a signal (A') for latching data on the < RTI ID = 0.0 > ) And write data bus ( And a third control circuit (3) for outputting a signal (B) for controlling the data input / output switching control circuits (4 ', 4') so as to be selectively connected.
제2항에 있어서, 상기 기입데이터버스중 상기 기입데이터래치회로(5)에서 상기 데이터입출력절환제어회로(4',4˝)까지의 부분을 상기 독출데이터버스와 공유되는 기입/독출데이터버스로 구성한 것을 특징으로 하는 다이내믹형 메모리.The write / read data bus according to claim 2, wherein a part of the write data bus from the write data latch circuit (5) to the data input / output switching control circuits (4 ', 4') is shared with the read data bus. Dynamic memory, characterized in that consisting of.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.