KR960020136A - Data acquisition circuit - Google Patents

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KR960020136A
KR960020136A KR1019940030747A KR19940030747A KR960020136A KR 960020136 A KR960020136 A KR 960020136A KR 1019940030747 A KR1019940030747 A KR 1019940030747A KR 19940030747 A KR19940030747 A KR 19940030747A KR 960020136 A KR960020136 A KR 960020136A
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이지원
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김광호
삼성전자 주식회사
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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  • Theoretical Computer Science (AREA)
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

데이타 통신시스템의 데이타 포착회로에 관한 것이다.A data acquisition circuit of a data communication system.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

데이타의 전파지연(propagation delay)와 소정 레지스터에 저장된 데이타의 셋업시간(setup time)을 줄이도록 하여 정확한 신호처리를 제공하는 데이타 포착회로를 구현한다.A data acquisition circuit is implemented that provides accurate signal processing by reducing the propagation delay of data and the setup time of data stored in a predetermined register.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

종래에 쉬프트 레지스터와 멀티플랙서로 구현되었던 구성을 병렬로드 가능한 서프트 레지스터로 구현한다.The shift register and the multiplexer have been implemented in a parallel loadable register.

4. 발명의 중요한 용도4. Important uses of the invention

직렬 또는 병렬데이타를 소정 비트로 포착하는 데이타 포착회로에 사용된다.It is used in a data acquisition circuit that captures serial or parallel data in predetermined bits.

Description

데이타 포착회로Data acquisition circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제2도는 본 발명의 데이타 포착회로도,2 is a data acquisition circuit diagram of the present invention;

제3도는 본 발명에 작용되는 병렬로드 가능한 직병렬 쉬프트레지스터의 회로도.3 is a circuit diagram of a parallel loadable series-parallel shift register applied to the present invention.

Claims (7)

소정 제어부에서 출력되는 병렬 및 직렬 데이타를 원하는 소정의 비트의 데이타를 포착하기 위한 데이터 포착회로에 있어서, 상기 병렬 및 직렬데이타를 상기 제어부의 직병렬선택신호에 의해 선택하여 상기 소정 비트의 데이타를 출력하는 선택제어수단과, 상기 선택제어수단의 소정 비트의 데이타를 상기 제어부의 인터럽트신호에 응답하여 래치하여 출력하는 래치수단으로 구성함은 특징으로 하는 데이타 포착회로.A data acquisition circuit for capturing data of a predetermined bit that desires parallel and serial data output from a predetermined control unit, wherein the parallel and serial data are selected by a serial / parallel selection signal of the control unit to output the data of the predetermined bit. And latching means for latching and outputting data of a predetermined bit of said selecting control means in response to an interrupt signal of said control portion. 제1항에 있어서, 상기 선택제어수단은 4비트의 병렬 및 직렬데이타를 선택하는 직병렬 쉬프트래지스터들로 구성함을 특징으로 하는 데이타 포착회로.The data acquisition circuit according to claim 1, wherein said selection control means comprises a series of parallel shift registers for selecting 4-bit parallel and serial data. 제1항 또는 제2항에 있어서, 상기 선택제어수단은 상기 직병렬선택신호에 응답하여 상기 병렬 및 직렬데이타를 래치하여 출력하는 래치부와, 상기 직병렬선택신호에 의하여 상기 래치수단에 프리셋트신호를 출력하는 제1논리게이부와, 상기 직병렬선택신호에 의하여 상기 래치수단에 리셋트신호를 출력하는 제2논리게이트부로 구성함을 특징으로 하는 데이타 포착회로.The latch control unit as claimed in claim 1 or 2, wherein the selection control means includes a latch unit for latching and outputting the parallel and serial data in response to the serial and parallel selection signals, and presetting the latch means by the serial and parallel selection signals. And a second logic gate portion for outputting a signal, and a second logic gate portion for outputting a reset signal to the latching means in response to the series-parallel selection signal. 제3항에 있어서, 상기 래치부는 디 타입 플립플롭으로 구성함을 특징으로 하는 데이타 포착회로.4. The data acquisition circuit according to claim 3, wherein said latch portion comprises a de-type flip-flop. 소정 제어부에서 출력되는 병렬 및 직렬 데이타를 원하는 소정의 비트의 데이타를 포착하도록 상기 제어부의 인터럽트신호에 응답하여 래치하여 출력하는 래치수단을 포함하는 데이타 포착회로에 있어서, 직병렬선택신호에 응답하여 상기 병렬 및 직렬데이타를 래치하여 상기 데이타 래치수단으로 출력하는 다수의 래치부와, 상기 직병렬선택신호에 의하여 상기 래치수단에 프리셋트신호를 출력하는 다수의 제1논리게이부와, 상기 직병렬선택신호에 의하여 상기 래치수단에 리셋트신호를 출력하는 다수의 제2논리게이트부로 구성함을 특징으로 하는 데이타 포착회로.A data acquisition circuit comprising: latching means for latching and outputting parallel and serial data output from a predetermined control part in response to an interrupt signal of the control part so as to capture data of a predetermined bit desired; A plurality of latches for latching parallel and serial data and outputting the data to the data latching means, a plurality of first logic gays for outputting a preset signal to the latching means according to the serial-to-parallel selection signal, and the serial-to-parallel selection And a plurality of second logic gate portions for outputting a reset signal to the latch means in response to a signal. 제5항에 있어서, 상기 다수의 래치부는 4개가 직렬로 연결된 디 타입 플립플롭들로 구성함을 특징으로 하는 데이타 포착회로.6. The data acquisition circuit of claim 5, wherein the plurality of latch units are formed of four de-type flip flops connected in series. 소정 제어부에서 출력되는 벙렬 및 직렬 데이타를 원하는 소정의 비트의 데이타를 포착하기 위한 데이타 포착회로에 있어서, 상기 4비트의 병렬 및 직렬데이타를 상기 제어부의 직병렬선택신호에 의해 선택하여 상기 소정 비트의 데이타를 출력하는 직병렬 쉬프트레지스터와, 상기 선택제어수단의 소정 비트의 데이타를 상기 제어부의 인터럽트 신호에 응당하여 래치하여 출력하는 플립플롭으로 구성함을 특징으로 하는 데이타 포착회로.A data acquisition circuit for capturing data of a predetermined bit desired for parallel data and serial data output from a predetermined control unit, wherein the 4-bit parallel and serial data are selected by a serial / parallel selection signal of the control unit. And a flip-flop for outputting data, and a flip-flop for latching and outputting data of a predetermined bit of the selection control means in response to an interrupt signal of the controller. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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