KR100223848B1 - Output circuit of semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 출력회로에 관한 것으로 출력회로 구성에 따른 레이아웃의 면적을 최소화하여 전체적으로 소자의 크기를 최소화 하는데 적당한 반도체 장치의 출력회로를 제공하기 위한 것이다.The present invention relates to an output circuit of a semiconductor device, and to provide an output circuit of a semiconductor device suitable for minimizing the size of the device as a whole by minimizing the area of the layout according to the output circuit configuration.
이를 위한 본 발명의 반도체장치의 출력회로는 전단의 출력회로와 후단의 입력회로로 구성된 출력회로에 있어서, 상기 출력회로에서 출력하는 N개의 신호를 받아 이중 하나의 신호만을 선택적으로 출력하는 멀티플렉서와, 상기 멀티플렉서가 출력회로로부터 해당신호를 선택할 수 있도록 선택신호를 출력하는 선택신호 출력부와, 상기 선택신호 출력부에 의해 선택된 출력회로의 신호를 일시저장하는 버퍼를 포함하여 구성된다.The output circuit of the semiconductor device of the present invention for this purpose is an output circuit consisting of the output circuit of the front end and the input circuit of the rear stage, a multiplexer for receiving the N signals output from the output circuit and selectively outputs only one of these signals; And a selection signal output section for outputting a selection signal so that the multiplexer can select a corresponding signal from an output circuit, and a buffer for temporarily storing a signal of the output circuit selected by the selection signal output section.
Description
본 발명은 출력회로에 관한 것으로 특히, 레이아웃의 면적을 줄여 전체적으로 소자의 면적을 최소화하는데 적당하도록 한 반도체장치의 출력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and more particularly, to an output circuit of a semiconductor device adapted to reduce the area of the layout and to minimize the area of the device as a whole.
이하, 종래의 출력회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional output circuit will be described with reference to the accompanying drawings.
도1은 종래 출력회로를 나타낸 구성블록도로서 전단의 출력회로에서 후단의 과부화상태의 입력회로로 신호를 전송함을 보여준다.Figure 1 is a block diagram showing a conventional output circuit showing that the signal is transmitted from the output circuit of the front end to the input circuit of the overload state of the rear end.
도1에 도시한 바와같이 종래에는 전단의 출력회로(11)와 과부하 상태인 후단의 입력회로(12) 사이에는 N개의 버스라인이 구성된다.As shown in Fig. 1, conventionally, N bus lines are formed between the output circuit 11 at the front end and the input circuit 12 at the rear end which is overloaded.
그리고 상기 N개의 버스라인에는 이에 상응하는 N개의 버퍼(13)가 구성된다.The N bus lines are configured with N buffers 13 corresponding thereto.
여기서 상기 버퍼(13)는 전단의 출력회로(11)에서 출력하는 신호를 후단의 입력회로(12)로 전송함에 있어서 상기 후단의 입력회로(12)가 과부하상태인 경우를 대비하여 구성한 것이다.In this case, the buffer 13 is configured in case the input circuit 12 of the rear stage is overloaded when the signal output from the output circuit 11 of the front stage is transmitted to the input circuit 12 of the rear stage.
즉, 상기 후단의 입력회로(12)가 과부하 상태이면 전단의 출력회로(11)에서 출력되는 신호는 후단으로 인가되지 않고 상기 버퍼(13)에 일시 저장하기 위한 것이다.That is, when the input circuit 12 of the rear stage is overloaded, the signal output from the output circuit 11 of the front stage is temporarily stored in the buffer 13 without being applied to the rear stage.
그러나 이와같은 종래 반도체장치의 출력회로는 다음과 같은 문제점이 있었다.However, such an output circuit of the conventional semiconductor device has the following problems.
전단의 출력회로와 후단의 입력회로 사이에 구성되는 버스라인에 상응하는 수만큼의 버퍼를 필요로 하므로 레이아웃 설계시 큰 면적을 차지한다.It requires a large number of buffers corresponding to the bus lines formed between the output circuit of the front stage and the input circuit of the rear stage, thus occupying a large area in layout design.
더구나 컨트롤신호 또는 컨피규레이션(Configuration)과 같은 신호들은 시스템의 초기화시 단 한번만 사용하는데도 불구하고 큰 면적을 차지하는 버퍼를 사용하기 때문에 전체적인 칩 사이즈를 증가시킨다.Moreover, signals such as control signals or configurations increase the overall chip size because they use a large area of buffer even though they are used only once during system initialization.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 멀티플렉서와 멀티플렉서 선택회로만을 사용하여 레이아웃의 면적을 최소화하고 이로인해 전체적인 칩 사이즈를 소형화하는데 적당한 반도체장치의 출력회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an output circuit of a semiconductor device suitable for minimizing the layout area and miniaturizing the overall chip size by using only the multiplexer and the multiplexer selection circuit.
도1은 종래 반도체장치의 출력회로를 나타낸 구성블록도1 is a block diagram showing an output circuit of a conventional semiconductor device
도2는 본 발명의 반도체장치의 출력회로를 나타낸 구성블록도Fig. 2 is a block diagram showing an output circuit of the semiconductor device of the present invention.
도3은 도2에 도시된 선택신호 출력부의 세부구성도3 is a detailed configuration diagram of a selection signal output unit shown in FIG.
도4는 도2에 도시된 선택신호 출력부의 출력파형도4 is an output waveform diagram of the selection signal output unit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 전단의 출력회로 22 : 후단의 입력회로21: Output circuit of front end 22: Input circuit of rear end
23 : 멀티플렉서 24 : 선택신호 출력부23: multiplexer 24: selection signal output unit
25 : 버퍼 31 : 플립플롭25 buffer 31 flip-flop
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 출력회로는 전단의 출력회로와 후단의 입력회로로 구성된 출력회로에 있어서, 상기 출력회로에서 출력하는 N개의 신호를 받아 이중 하나의 신호만을 선택적으로 출력하는 멀티플렉서와, 상기 멀티플렉서가 출력회로로부터 해당신호를 선택할 수 있도록 선택신호를 출력하는 선택신호 출력부와, 상기 선택신호 출력부에 의해 선택된 출력회로의 신호를 일시저장하는 버퍼를 포함하여 구성된다.The output circuit of the semiconductor device of the present invention for achieving the above object is an output circuit consisting of the output circuit of the front end and the input circuit of the rear stage, receiving only N signals output from the output circuit selectively only one of the signals A multiplexer for outputting, a selection signal output section for outputting a selection signal so that the multiplexer can select a corresponding signal from an output circuit, and a buffer for temporarily storing a signal of the output circuit selected by the selection signal output section. .
이하, 본 발명의 반도체장치의 출력회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an output circuit of the semiconductor device of the present invention will be described with reference to the accompanying drawings.
도2는 본 발명의 반도체장치의 출력회로를 나타낸 구성블록도이다.2 is a block diagram showing an output circuit of the semiconductor device of the present invention.
도2에 도시한 바와같이 본 발명의 반도체장치의 출력회로는 전단의 출력회로(21)와, 상기 전단의 출력회로(21)에서 출력되는 신호를 받아들이는 후단의 입력회로(22)와, 상기 전단의 출력회로(21)에서 출력신호를 상기 후단의 입력회로(22)로 전달하기 위한 N개의 버스라인을 입력으로 하여 하나의 출력신호만을 내보내는 n×1멀티플렉서(23)와, 상기 멀티플렉서의 선택신호를 출력하는 선택신호 출력부(24) 그리고 상기 n×1멀티플렉서(23)에서 출력되는 신호를 일정시간 저장한 후 상기 후단의 입력회로(22)와 연결된 N개의 버스라인중 해당 버스라인에 인가하는 버퍼(25)를 포함하여 구성된다.As shown in Fig. 2, the output circuit of the semiconductor device of the present invention includes an output circuit 21 at the front end, an input circuit 22 at the rear end for receiving a signal output from the output circuit 21 at the front end, and Nx1 multiplexer 23 for outputting only one output signal by inputting N bus lines for transmitting an output signal from the output circuit 21 at the front end to the input circuit 22 at the rear end, and selecting the multiplexer The signal output from the selection signal output unit 24 for outputting the signal and the signal output from the n × 1 multiplexer 23 is stored for a predetermined time and then applied to a corresponding bus line among N bus lines connected to the input circuit 22 of the rear stage. It is configured to include a buffer (25).
여기서 상기 선택신호 출력부(24)는 log2n개의 신호를 발생한다.Here, the selection signal output unit 24 generates log 2 n signals.
도3은 도2에 도시된 선택신호 출력부의 상세구성도이다.FIG. 3 is a detailed configuration diagram of the selection signal output unit shown in FIG. 2.
도3에 도시한 바와같이 본 발명에 따른 선택신호 출력부(24)는 입력되는 클럭신호에 따라 동작하는 복수개의 플립플롭(31)들로 구성된다.As shown in FIG. 3, the selection signal output unit 24 according to the present invention is composed of a plurality of flip-flops 31 which operate in accordance with an input clock signal.
여기서 각각의 플립플롭(31)의 출력단에는 상기 멀티플렉서(23)를 선택하기 위한 선택신호를 인가하는 복수개의 신호라인이 연결된다.Here, a plurality of signal lines for applying a selection signal for selecting the multiplexer 23 are connected to an output terminal of each flip-flop 31.
이와같이 구성된 본 발명에 따른 반도체장치의 출력회로의 동작을 설명하면 다음과 같다.The operation of the output circuit of the semiconductor device according to the present invention configured as described above is as follows.
먼저, 도2에 도시한 바와같이 전단의 출력회로(21)에서 임의의 신호를 N개의 버스라인중 하나의 라인으로 출력한다.First, as shown in FIG. 2, an arbitrary signal is output to one line of N bus lines by the output circuit 21 of the preceding stage.
이때 상기 전단의 출력회로(21)는 선택신호 출력부(24)에 제어신호를 출력하고 상기 선택신호 출력부(24)는 상기 멀티플렉서(23)로 입력되는 N개의 버스라인중 상기 전단의 출력회로(21)에서 출력하는 해당 버스라인을 선택할 수 있도록 선택신호를 출력한다.At this time, the output circuit 21 of the front end outputs a control signal to the selection signal output unit 24, and the selection signal output unit 24 is the output circuit of the front end of the N bus lines input to the multiplexer 23. A selection signal is outputted so that the corresponding bus line outputted at 21 can be selected.
상기 선택신호 출력부(24)에서 선택신호를 받은 멀티플렉서(23)는 해당하는 버스라인을 선택하여 입력으로 하고 이를 상기 버퍼(25)로 출력한다.The multiplexer 23 receiving the selection signal from the selection signal output unit 24 selects a corresponding bus line as an input and outputs it to the buffer 25.
상기 버퍼(25)는 과부하 상태인 후단의 입력회로(22)로 상기 멀티플렉서(23)에서 출력한 신호를 입력한다.The buffer 25 inputs the signal output from the multiplexer 23 to the input circuit 22 of the rear stage which is overloaded.
도4는 본 발명에 따른 선택신호 출력부의 출력파형을 도시한 것이다.Figure 4 shows the output waveform of the selection signal output unit according to the present invention.
도4에 도시한 바와같이 선택신호 출력부에서 출력되는 N개의 선택신호는 각각 토글(Toggle)되는 타이밍이 서로 달라 멀티플렉서(23)는 입력되는 선택신호를 구분할 수 있다.As shown in FIG. 4, the N select signals output from the select signal output unit are different from each other in timing to be toggled, so that the multiplexer 23 can distinguish input signals.
이와같이 구분된 선택신호에 따라 상기 멀티플렉서(23)는 상기 전단의 출력회로(21)에서 N개의 버스라인을 통해 출력하는 신호들중 해당신호를 선택하여 그 신호를 상기 버퍼(25)로 출력하게 된다.The multiplexer 23 selects a corresponding signal among the signals output through the N bus lines from the output circuit 21 of the front end and outputs the signal to the buffer 25 according to the divided selection signals. .
이상 상술한 바와같이 본 발명의 반도체장치의 출력회로는 입력회로와 과부하 상태의 출력회로간의 신호전송에 있어서, 버스라인의 수만큼 필요한 버퍼의 갯수를 하나로 줄이고 간단한 컨트롤로직과 멀티플렉서만을 구성하므로 레이아웃 설계시 적은 면적을 차지하는 효과가 있다.As described above, the output circuit of the semiconductor device of the present invention reduces the number of buffers required by the number of bus lines to one and reduces the number of buffers required by the number of bus lines to form a simple control logic and multiplexer. It has the effect of taking up a small area.
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| KR1019960058100A KR100223848B1 (en) | 1996-11-27 | 1996-11-27 | Output circuit of semiconductor device |
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