KR920002666B1

KR920002666B1 - Bidirectional parallel port

Info

Publication number: KR920002666B1
Application number: KR1019890020732A
Authority: KR
Inventors: 민병언; 정채훈
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-12-31
Filing date: 1989-12-31
Publication date: 1992-03-31
Also published as: KR910012969A

Abstract

The port includes a data bus (1), a data output latch (2), a data output feed-back circuit (3), a control data output latch (4), a control data output feed-back circuit (5), a status input circuit (6), control circuits (8)(10), and internal buses (7). Under a low state of a mode input terminal, the control circuits (8)(10) latch the incoming parallel port read flag data to disable the data output latch. On the other hand, under a high state of the mode input terminal, a control means so controls that the data output latch is disabled by the high signals. The input/output parallel port are controlled by a software without adding a hardware.

Description

Bidirectional parallel port

제1도는 종래의 출력전용 병렬포트의 블럭도.1 is a block diagram of a conventional output-only parallel port.

제2도는 종래의 양방향 병렬포트의 일실시예의 블럭도.2 is a block diagram of one embodiment of a conventional bidirectional parallel port.

제3도는 본 발명에 의한 양방향 병렬포트의 다른 실시예의 블럭도.3 is a block diagram of another embodiment of a bidirectional parallel port according to the present invention;

제4도는 제3도의 제어회로의 일실시회로도.4 is an exemplary circuit diagram of the control circuit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 데이타버퍼 2 : 데이타 출력래치1: Data buffer 2: Data output latch

3 : 데이타출력 피드백회로 4 : 제어데이타 출력래치3: Data output feedback circuit 4: Control data output latch

5 : 제어데이타 출력 피드백회로 6 : 상태입력회로5: Control data output feedback circuit 6: Status input circuit

7 : 내부데이타버스 8, 10 : 제어회로7: Internal data bus 8, 10: Control circuit

9 : 입·출력모드선택회로 11 : 디코더9: input / output mode selection circuit 11: decoder

12 : 입출력 모드 제어수단 13 : 게이트 수단12 input and output mode control means 13 gate means

RO : 레지스터 G1, G5 : 인버터RO: Resistor G1, G5: Inverter

G2, G4 : NOR 게이트 G3 : OR 게이트G2, G4: NOR gate G3: OR gate

본 발명은 병렬포트에 관한 것으로, 특히 CPU또는 다른 데이타처리장치와 입출력장치 사이에서 데이타의 일시 기억에 사용되는 병렬포트에 관한 것이다.The present invention relates to a parallel port, and more particularly, to a parallel port used for temporary storage of data between a CPU or other data processing device and an input / output device.

통상 컴퓨터 또는 이와 유사한 데이타처리장치에서는 처리된 데이타를 프린터 출력하기 위해 프린터제어용 병렬포트를 통하여 프린터와 연결된다.In general, a computer or similar data processing apparatus is connected to a printer through a parallel port for printer control to output the processed data to the printer.

종래의 프린터제어용 병렬포트는 제1도에 도시한 바와같이 데이터버퍼(1), 데이타출력래치(2), 이 출력래치(2)에서 출력되는 데이타를 피드백시키기 위한 데이타 피드백회로(3), 프린터제어출력래치(4), 이 프린터제어출력래치(4)에서 출력되는 프린터제어출력 데이타를 피드백시키기 위한 제어데이타출력 피드백회로(5), 프린터상태 입력회로(6), 이들의 상호 데이타 교환에 사용되기 위한 내부 데이타버스(7) 및 CPU 또는 데이타처리장치로부터 인에이블신호(

), 어드레스선택신호(

), 입출력리드신호(

), 입출력라이트신호(

)등을 입력하여 내부 제어신호를 발생하기 위한 제어회로(8)로 구성되어 있다.Conventional printer control parallel ports include a data buffer (1), a data output latch (2), a data feedback circuit (3) for feeding back data output from the output latch (2), and a printer as shown in FIG. Control output latch (4), control data output feedback circuit (5) for feeding back printer control output data output from this printer control output latch (4), printer status input circuit (6), used for mutual data exchange Signal from the internal data bus 7 and the CPU or data processing device for

), Address selection signal (

), I / O lead signal (

), I / O light signal (

And a control circuit 8 for generating an internal control signal by inputting.

이 제어회로(8)는 내부 데이타버스(7)를 데이타병렬라이트용으로 사용하기 위한 병렬라이트 제어신호(WPB)및 데이타 병렬리드용으로 사용하기 위한 병렬리드제어신호(RPB)를 발생한다. WPB 제어신호에 의해 데이터버퍼(1)의 데이타는 버스(7)를 통해 데이타출력래치(2)에 공급되고 RPB 제어신호에 의해 데이타 피드백회로(3)의 데이타를 버스(7)를 통해 데이타버퍼(1)에 공급되도록 제어된다. 또한, 상기 제어회로(8)는 프린트제어데이타를 읽고 쓰기 위한 제어데이타 라이트신호(WCB) 및 리드신호(RCB)를 발생한다. WCB 제어신호에 의해 데이타버퍼(1)의 프린터제어데이타가 버스(7)를 통해 프린터 제어출력래치(4)에 공급되고 RCB 제어신호에 의해 제어데이타출력 피드백회로(5)의 제어데이타가 버스(7)를 통해 데이타버퍼(1)에 공급되도록 제어된다. 또한, 상기 제어회로(8)는 상태 입력리드 제어신호(RSB)를 발생하여 프린터 상태입력 리드제어신호(RSB)를 발생하여 프린터 상태 입력회로(6)로부터 버스(7)를 통해 데이타 버퍼(1)에 프린터상태 데이타가 공급되도록 제어한다. 여기서 출력 피드백된 제어데이타 및 프린터상태 데이타는 하드웨어의 오류를 발견하고 그 원인을 찾기 위한 진단(diagnotics)의 목적으로 CPU에 역판독 되어진다.This control circuit 8 generates a parallel write control signal WPB for using the internal data bus 7 for data parallel write and a parallel read control signal RPB for using for data parallel read. The data of the data buffer 1 is supplied to the data output latch 2 via the bus 7 by the WPB control signal, and the data of the data feedback circuit 3 is transferred via the bus 7 by the RPB control signal. It is controlled to be supplied to (1). The control circuit 8 also generates a control data write signal WCB and a read signal RCB for reading and writing the print control data. The printer control data of the data buffer 1 is supplied to the printer control output latch 4 via the bus 7 by the WCB control signal, and the control data of the control data output feedback circuit 5 is supplied by the RCB control signal. It is controlled to be supplied to the data buffer 1 through 7). In addition, the control circuit 8 generates a status input read control signal RSB to generate a printer status input read control signal RSB, and from the printer status input circuit 6 to the data buffer 1 through the bus 7. Control the printer status data. The output feedback control data and printer status data are read back to the CPU for the purpose of diagnostics to detect hardware faults and find their cause.

상술한 종래 프린터제어용 병렬포트는 데이타출력래치(2)의 출력인에이블단자(

)를 그라운드 레벨로 연결하거나 또는 출력인에이블단자(

)가 없는 출력전용 레저로 구성되어 있다. 그러므로 병렬포트는 단순히 내부데이타를 외부 입출력장치에 공급만하는 출력전용으로 사용되어 왔다. 그러므로 이는프린터 이외의 다른 입출력장치, 예컨대 스캐너등과 같은 병렬입력을 줄 수 있는 장치를 연결할 수 없었다.The above-described conventional parallel port for printer control has an output enable terminal of the data output latch 2 (

) To ground level or the output enable terminal (

It consists of leisure for output only without). Therefore, the parallel port has been used exclusively for output that simply supplies internal data to external I / O devices. Therefore, it could not connect an input / output device other than a printer, such as a device capable of giving parallel input such as a scanner.

따라서, 상술한 출력전용 병렬포트를 입력용으로 병용 사용하기 위하여 종래에는 제2도에 도시한 바와같이 외부에 구비된 별도의 하드웨어 회로를 통하여 상기 데이타 출력래치(2)의 출력인에이블을 제어함으로써 입·출력 양방향 제어를 하였다. 즉, 출력모드에서는 데이타출력래치(2)를 출력인에이블시키고 입력모드에서는 데이타출력래치(2)를 디스에이블시켜 출력데이타 피드백회로(3)를 통해 입력데이터를 접수할 수 있도록 한 것이다. 그러나 제2도의 블럭도에서는 병렬포트를 입·출력 양방형으로 제어하기 위해서는 별도의 입·출력모드선택회로(9)를 구비하여야 하는 단점이 있었다. 또한 병렬포트의 입·출력모드상태를 CPU에서 점검할 수 없었다.Therefore, in order to use the above-described output-only parallel port together for input, conventionally, by controlling the output enable of the data output latch 2 through a separate hardware circuit externally provided as shown in FIG. I / O bidirectional control was performed. That is, in the output mode, the data output latch 2 is output enabled, and in the input mode, the data output latch 2 is disabled so that the input data can be received through the output data feedback circuit 3. However, in the block diagram of FIG. 2, a separate input / output mode selection circuit 9 has to be provided in order to control the parallel port in both input and output manners. Also, the input / output mode status of the parallel port could not be checked on the CPU.

본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 입·출력모드변환을 위한 별도의 외부 하드웨어 구성이 필요없이 양방향 제어가 가능한 병렬포트를 제공하는데 있다.An object of the present invention is to provide a parallel port capable of bidirectional control without the need for a separate external hardware configuration for input and output mode conversion in order to solve the problems of the prior art as described above.

본 발명의 다른 목적은 CPU로부터 프로그램적으로 입·출력모드변환이 가능하고 그 모드 상태를 CPU에서 역판독 가능한 병렬포트를 제공하는데 있다.Another object of the present invention is to provide a parallel port capable of programmatically changing input / output modes from a CPU and reading back the mode state from the CPU.

본 발명의 또 다른 목적은 프로그램 또는 외부 모드변환신호에 따라 입·출력 양방향 제어가 가능하여 호환성을 가진 병렬포트를 제공하는데 있다.Still another object of the present invention is to provide a parallel port compatible with input / output bidirectional control according to a program or an external mode conversion signal.

상기 목적을 달성하기 위하여 본 발명은 데이타버퍼, 데이타출력래치, 데이타출력 피드백회로, 제어데이타 출력래치, 제어데이타출력 피드백회로, 상태입력회로, 제어회로 및 내부데이타버스를 구비한 병렬포트에 있어서, 상기 제어회로는 모드입력단자의 로우상태에서는 입력되는 병렬포트 리드플래그데이타를 래치하여 상기 데이타 출력래치를 디스에이블시키고, 모드입력단자의 하이상태에서는 이 하이신호에 의해 상기 데이타출력래치를 디스에이불시키는 입출력모드 제어수단을 구비한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a parallel port having a data buffer, a data output latch, a data output feedback circuit, a control data output latch, a control data output feedback circuit, a status input circuit, a control circuit, and an internal data bus. The control circuit latches the parallel port read flag data input in the low state of the mode input terminal to disable the data output latch. In the high state of the mode input terminal, the data output latch is disabled by this high signal. And an input / output mode control means.

또한 본 발명에서는 병렬포트의 입출력모드 제어상태를 CPU에서 역판독하기 위해 제어데이타 리드시에 내부 데이타버스상에 전송하기 위한 게이트 수단을 구비한다.In addition, the present invention includes a gate means for transferring the input / output mode control state of the parallel port on the internal data bus when the control data is read in order to read back from the CPU.

첨부한 도면을 통하여 본 발명을 보다 상세히 설명한다.The present invention will be described in more detail with reference to the accompanying drawings.

제3도는 본 발명에 의한 양방향 병렬포트의 블럭도이고 제4도는 제3도의 제어회로의 일실시회로도이다. 본 발명에서는 기존의 양방향 병렬포트의 제어회로를 제4도에 도시한 바와같이 구성하여 모드단자(MODE)를 설정하고 모드단자의 입력이 로우일 때는 내부 프린터 제어데이타중 사용되고 있지 않는 비트들중 하나를 병렬포트 리드플래그데이타로 설정하고 이의 래치된 값에 의하여 데이타 입출력방향이 프로그램에 의하여 제어되도록 하고 그 제어상태를 CPU에서 다시 읽어 들일수 있도록 하고 모드단자의 입력이 하이일 때는 직접 입력모드가 선택되도록 하여 종래 기술과 호환성을 가지도록 한 것이다.3 is a block diagram of a bidirectional parallel port according to the present invention, and FIG. 4 is an exemplary circuit diagram of the control circuit of FIG. In the present invention, the control circuit of the conventional bidirectional parallel port is configured as shown in FIG. 4 to set the mode terminal (MODE), and when the input of the mode terminal is low, one of bits which are not used among the internal printer control data are used. Is set as parallel port read flag data, and the latched value allows the data input / output direction to be controlled by the program, and the control state can be read back from the CPU. When the input of the mode terminal is high, the direct input mode is selected. It is intended to be compatible with the prior art.

제4도에서 제어회로(10)는 CPU로부터 인테이블신호(

), 어드레스선택신호(AO/1), 입출력리드신호(

), 입출력라이트신호(

) 및 모드신호(MODE)등을 입력하고 이들 내부디코더(11)에서 디코딩하여 내부 제어신호 WPB, RPB, WCB, RCB 및 RSB를 발생한다. 또한 입출력모드 제어수단 (12)에서는 모드단자(MODE)의 입력 ＂로우＂상태에서 내부 데이타버스(7)의 설정된 비트(IDBi)의 데이타를 제어데이타 라이트 제어신호(WCB) 발생시마다 Ibit 레지스터(RO)에 래치한다. 이때 CPU로부터 데이타 (1)를 통하여 프로그램적으로 발생한 병렬포트 리드플래그데이타가 상기 레지스터(RO)에 래치되게 되면 레지스터(RO)의 출력단자(Q)에는 ＂H＂신호가 발생되어 OR논리게이트(G3)를 거쳐서 데이타출력래치(2)의 출력인에이블단자(

)에 가해지게 되므로 데이타출력래치(2)는 디스에이블된다. 그러므로 병렬포트는 출력모드에서 입력모드로 전환된다. 상기 레지스터(RO)는 병렬데이타 라이트 동작시에 리세트되도록 제어신호(WPB)가 NOT게이트(G1) 및 NOR 게이트(G2)를 거쳐서 레지스터(RO)의 리세트단자(

)에 가해져 출력모드가 수행된다. 또한 병렬포트의 리세트신호가 상기 NOR게이트(G2)에 가해지도록 하여 출력모드로 설정되어 대기되게 된다.In FIG. 4, the control circuit 10 receives an in-table signal from the CPU.

), Address selection signal (AO / 1), input / output lead signal (

), I / O light signal (

) And a mode signal MODE and the like are decoded by these internal decoders 11 to generate internal control signals WPB, RPB, WCB, RCB and RSB. In the input / output mode control means 12, the data of the set bit IDBi of the internal data bus 7 is inputted every time the control data write control signal WCB is generated in the input low state of the mode terminal MODE. Latch). At this time, when the parallel port read flag data programmatically generated from the CPU through the data (1) is latched in the register (RO), the H signal is generated at the output terminal (Q) of the register (RO) so that the OR logic gate ( Output enable terminal of the data output latch 2 via G3)

), The data output latch 2 is disabled. Therefore, the parallel port is switched from output mode to input mode. The register RO is a reset terminal of the register RO through a control signal WPB through a NOT gate G1 and a NOR gate G2 such that the register RO is reset during a parallel data write operation.

Output mode is performed. In addition, the reset signal of the parallel port is applied to the NOR gate (G2) to be set to the output mode and waiting.

또한 입출력모드제어수단()에서는 모드단자(MODE)의 입력＂하이＂상태에서는 곧바로 상기OR 논리게이트(G3)를 통하여 데이타출력래치(2)를 디스에이블시켜 병렬포트는 입력 모드로 전환시킨다. 이때 레지스터(RO)는 NOR 게이트(G2)를 통해 그의 리세트단자(R)에 ＂로우＂신호가 가해져 리세트된다.In the input / output mode control means (1), the data output latch (2) is disabled immediately through the OR logic gate (G3) in the input / high state of the mode terminal (MODE), and the parallel port switches to the input mode. At this time, the register RO is reset by applying a low signal to its reset terminal R through the NOR gate G2.

상술한 프로그램적으로 데이타출력래치(2)의 디스에이불상태와 모드단자(MODE)의 입력＂H＂에 의한 데이타 출력래치(2)의 디스에이블상태는 게이트 수단(13), 즉 NOR 게이트(G4)및 NOT 게이트(G5)를 거쳐서 제어데이타 리드 동작시에 내부 데이타버스상에 전송되어 CPU에서 오류 검출을 위힌 진단 (diagnotics)의 목적으로 역판독 되어진다. 상기 NOT 게이트(G5)는 제어데이타리드 제어신호(RCB)에 의해 인에이블된다.The above-described disable state of the data output latch 2 and the disable state of the data output latch 2 due to the input ＂H＂ of the mode terminal MODE are determined by the gate means 13, that is, the NOR gate ( Transmitted on the internal data bus during the control data read operation via G4) and NOT gate G5, and read back for diagnostic purposes for error detection in the CPU. The NOT gate G5 is enabled by a control data read control signal RCB.

이상과 같이 본 발명에서는 제어회로에 입출력모드 제어수단 및 게이트 수단을 구비함으로써 외부 하드웨어의 추가없이 프로그램적으로 병렬포트의 입출력이 모드제어가 가능하고 또 그 모드제어상태를 CPU에서 역판독할 수 있게 된다. 또한 모드단자(MODE)를 통하여 입출력모드제어가 프로그램 제어 또는 다이렉트제어가 가능하여 기존 시스템과 호환성을 가질 수 있게 된다.As described above, in the present invention, the input / output mode control means and the gate means are provided in the control circuit so that the input / output of the parallel port can be mode controlled programmatically without addition of external hardware, and the mode control state can be read back from the CPU. do. In addition, through the mode terminal (MODE), the input and output mode control can be program control or direct control can be compatible with the existing system.

그러므로 호환성을 가지면서도 CPU의 프로그램에 의해 모드제어가 가능하므로 사용상 매우 편리한 이점을 가진다.Therefore, the mode can be controlled by the CPU program while having compatibility, which is very convenient in use.

Claims

In a parallel port having a data buffer, a data output latch, a data output feed circuit, a control data output latch, a control data output feedback circuit, a status input circuit, a control circuit, and an internal data bus, the control circuit comprises a mode input terminal. In the low state, the parallel port lead flag data is latched to disable the data output latch. In the high state of the mode input terminal, the input / output mode control means for disabling the data output latch is enabled by this high signal. Parallel port characterized by.

2. The bidirectional parallel port according to claim 1, wherein said control circuit comprises gate means for outputting the disable output of the input / output mode control means to arbitrary bit data on the internal data bus during the control data read operation.

The data input / output mode of claim 2, wherein the input / output mode control means selectively registers a register for latching any bit data on an internal data bus during a control data write operation, an output signal of the register and an input signal of a mode input terminal. An OR gate for providing to the enable terminal of the output latch, and a NOR gate for resetting the register upon parallel data write operation, mode input terminal upon high signal input or parallel port reset input. Featuring bidirectional parallel port

4. The bidirectional parallel port of claim 3, wherein any bit data latched in the register is parallel port read flag data generated programmatically in a CPU.