KR890006511Y1 - Control circuit of dmac's bus selection - Google Patents

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Abstract

내용 없음.No content.

Description

디엠에이씨의 버스사용 제어회로DM bus control circuit

제1도는 본 고안의 제어회로가 구성된 시스템을 보인 블록도.1 is a block diagram showing a system configured a control circuit of the present invention.

제2도는 본 고안의 제어회로도.2 is a control circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 중앙처리장치 2 : 버스조정기1: central processing unit 2: bus controller

3, 4, 8 : 버퍼 5 : 공통시스템버스3, 4, 8: Buffer 5: Common System Bus

6 : 로칼버스 7 : 디엠에이씨6: Local Bus 7: DM

FF1, FF2: 플립플롭 I1, I2: 인버터FF 1 , FF 2 : flip-flop I 1 , I 2 : inverter

OR1: 오아게이트 AND1: 앤드게이트OR 1 : Oagate AND 1 : Endgate

NAND1: 낸드게이트NAND 1 : NAND GATE

본 고안은 대엠에이씨(DMAC : Direct Memory Access Controller)와 중앙처리장치(CPU : Central Processor Unit)가 버스(bus)를 공동으로 사용하는 시스템에 있어서, 디엠에이씨가 버스를 사용할 경우에 대기상태가 발생하지 않게 한 디엠에이씨의 버스사용 제어회로에 관한 것이다.The present invention is a system in which a direct memory access controller (DMAC) and a central processor unit (CPU) share a bus, and a standby state occurs when the bus is used by a bus. It is related to the bus control circuit of the DM.

일반적으로 디엠에이씨는 버스사용허가 신호를 받은 후 실제로 버스를 사용하는 데까지 상당시간이 소요되나, 종래에는 디엠에이씨가 버스사용 요청신호를 출력하면, 버스의 사용상태를 확인한 후 디엠에이씨에 버스사용허가 신호를 입력시켰으므로 디엠에이씨에 버스사용허가 신호가 입력된 후 디엠에이씨가 버스를 사용하기 시작하는 시간까지 아무도 버스를 사용하지 못하는 결함이 있었다.Generally, it takes a long time for the DM to actually use the bus after receiving the bus permission signal, but conventionally, if DM outputs a bus request signal, the bus is allowed to the DM after checking the bus usage status. Since the signal was input, no one was able to use the bus until the time the DM started using the bus after the bus permission signal was input to the DM.

본 고안은 이와 같은 종래의 결함을 감안하여, 디엠에이씨가 버스사용 요청신호를 출력하면, 버스의 사용상태에 관계없이 버스사용허가 신호를 입력시킨후 버스의 사용상태에 따라 버퍼의 동작을 제어하여 디엠에이씨가 바로 버스를 사용하게 안출한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.The present invention, in consideration of such a conventional defect, when the MD outputs the bus use request signal, regardless of the bus use state inputs the bus permission signal and controls the operation of the buffer according to the use state of the bus DMC is designed to use the bus immediately, described in detail by the accompanying drawings as follows.

제1도에 도시한 바와 같이 중앙처리장치(1)의 입출력포트를 버스조정기(2)에 접속함과 아울러 버퍼(3) (4)를 통해 공통 시스템버스(5) 및 로칼버스(6)에 접속하고, 디엠에이씨(7)는 버퍼(8)를 통해 로칼버스(6)에 접속하였다.As shown in FIG. 1, the input / output port of the central processing unit 1 is connected to the bus regulator 2, and is connected to the common system bus 5 and the local bus 6 through the buffers 3 and 4. As shown in FIG. The DM 7 was connected to the local bus 6 through the buffer 8.

그리고, 제2도는 제1도의 버스조정기(2)의 상세도로서, 이에 도시한 바와 같이 인버터(I1)를 통한 디엠에이씨(7)의 버스사용 요청신호및 버스사용 인싯신호가 플립플롭(FF1)의 클럭단자(CK1)및 클리어단자에 인가되게 접속하여 플립플롭(FF1)의 출력단자의 버스사용 허가신호가 디엠에이씨(7)에 인가되게 접속하고, 인버터(I2)를 통한 중앙처리장치(1)의 어드레스디코더 결과신호및 어드레스스트로브 신호가 오아게이트(OP1)를 통하고, 상기 플립플롭(FF1)의 출력단자의 신호와 함께 앤드게이트(AND1)를 통해 플립플롭(FF2)의 클럭단자(CK2)에 인가되게 접속하여 플립플롭(FF2)의 클리어단자에는 디엠에이씨(7)의 버스사용 신호및 버스사용 요청 신호, 버스사용 허가신호가 낸드게이트(NAND1)를 통해 인가되게 접속하며, 플립플롭(FF2)의 출력단자(Q2)의 제어신호는 버퍼(4)(8)의 제어단자에 인가되게 접속하여 구성한 것으로 상기에서 버스사용 요청신호는 디엠에이씨(7)가 로칼버스(6)의 사용을 요청할때 출력되는 저전위신호이고, 버스사용 인식신호는 디엠에이씨(7)에 로칼버스(6)의 버스사용요청신호가 인가될때 출력되는 저전위 신호이며, 어드레스디코더 결과신호및 어드레스스트로브 신호는 중앙처리장치(1)가 공통시스템버스(5) 및 로컬버스(6)를 사용함에 따라 출력되는 신호로 중앙처리장치(1)가 로칼버스(6)를 사용하지 않을 경우에는 고전위의 어드레스스트로브 신호를 출력하고, 로칼버스(6)는 사용하지 않고, 공통시스탬버스(5)를 사용할 경우에는 저전위의 어드레스스트로브 신호및 저전위의 어드레스디코더 결과신호를 출력하며, 로칼버스(6)를 사용할 경우에는 저전위의 어드레스스토브신호및 고전위의 어드레스디코더 결과신호를 출력하며, 버스사용 신호는 디엠에이씨(7)가 로칼버스(6)를 사용할때 출력되는 저전위 신호이며, 도면의 설명중 미설명부호 Vcc는 전원이고, R1-R4는 저항이다.FIG. 2 is a detailed view of the bus regulator 2 of FIG. 1, and as shown therein, the bus use request signal of the MS 7 through the inverter I 1 . And bus inset signals Clock terminal CK 1 and clear terminal of the flip-flop FF 1 Output terminal of flip-flop (FF 1 ) Bus permission signal Is applied to the MD 7 and the address decoder result signal of the central processing unit 1 through the inverter I 2 . And address strobe signals Is through an orifice (OP 1 ), the output terminal of the flip-flop (FF 1 ) Clear terminal of the flip-flop FF 2 by being connected to the clock terminal CK 2 of the flip-flop FF 2 through the AND gate AND 1 together with the signal of Bus signal of DMC (7) And bus request signals , Bus permission signal A NAND gate, and connected to be applied through the (NAND 1), the output terminal (Q 2) of the flip-flop (FF 2) Control signal Is configured to be connected to the control terminal of the buffer (4) (8) and the bus use request signal Is a low potential signal output when the DM 7 requests the use of the local bus 6, and a bus use recognition signal. Is the bus use request signal of the local bus (6) to the DM (7) Low potential signal output when is applied and address decoder result signal And address strobe signals Is the signal outputted by the central processing unit 1 using the common system bus 5 and the local bus 6, and the address of the high potential when the central processing unit 1 does not use the local bus 6; Strobe signal Is output, the local bus 6 is not used, and when the common system 5 is used, a low potential address strobe signal And low potential address decoder result signals When using local bus 6, low-potential address stove signal And high-potential address decoder result signal Outputs the bus signal Is a low-potential signal output when the MD 7 uses the local bus 6, and the description of the figure, reference numeral Vcc is a power supply, and R 1 -R 4 are resistors.

이와 같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effect of the present invention configured in this way in detail as follows.

전원단자(Vcc)에 전원이 인가되고, 디엠에이씨(7)가 로칼버스(6)를 사용하기 위하여 저전위의 버스사용 요청신호를 출력하면, 그 출력된 버스사용 요청신호는 인버터(I1)를 통해 고전위 신호로 반전되어 플립플롭(FF1)의 클럭단자(CK1)에 인가되므로 플립를롭(FF1)은 저항(R1)을 통해 그의 입력단자(D1)에 인가된 전원(Vcc)에 의해 출력단자(Q1)로 고전위신호를 출력하여 앤드게이트(AND1)의 일측입력단자에 인가되고, 출력단자에는 저전위의 버스사용 허가신호가 출력되어 디엠에이씨(7)에 인가됨과 아울러 낸드게이트(NAND1)의 일측 입력단자에 인가되므로 디엠에이씨(7)는 로칼버스(6)를 사용할 준비를 하게 된다.Power supply is applied to the power supply terminal Vcc, and the low-potential bus request signal is used for the MS 7 to use the local bus 6. Outputs a bus request signal Is inverted into a high potential signal through the inverter I 1 and applied to the clock terminal CK 1 of the flip-flop FF 1 , so that the flip-flop FF 1 has its input terminal D 1 through the resistor R 1 . ) Outputs a high potential signal to the output terminal Q 1 by the power supply Vcc applied to the input terminal and is applied to one input terminal of the AND gate AND 1 , and the output terminal Low potential bus enable permission signal Since the output is applied to the DM 7 and is also applied to one input terminal of the NAND gate (NAND 1 ), the DM 7 is prepared to use the local bus (6).

이때, 중앙처리장치(1)가 로칼버스(6)를 사용하여 저전위의 어드레스스크로브 신호및 고전위의 어드레스디코더 결과신호를 출력하면, 그 저전위의 어드레스스트로브 신호는 오아게이트(OR1)의 일측 입력단자에 인가되고, 고전위의 어드레스디코더 결과신호는 인버터(I2)를 통해 저전위신호로 반전되어 오아게이트(OR1)의 타측 입력단자에 인가되므로 오아게이트(OR1)는 저전위신호를 출력하여 앤드게이트(AND1)에 인가되고, 이에 따라 앤드게이트(AND1)는 저전위신호를 출력하여 플립플롭(FF2)의 클럭단자(CK2)에 인가되므로 플립플롭(FF2)는 그의 출력단자(Q2)로 저전위 및 고전위의 제어신호를 출력하여 버퍼(4)(8)의 제어단자에 인가된다. 따라서, 버퍼(4)는 정상동작하여 중앙처리장치(1)가 로칼버스(6)를 계속 사용하고, 버퍼(8)는 동작하지 않아 디엠에이씨(7)는 로칼버스(6)를 사용하지 못한다.At this time, the central processing unit 1 uses the local bus 6 to perform a low potential address scrobe signal. And high-potential address decoder result signal Outputs the low-potential address strobe signal. Is applied to one input terminal of the OR gate (OR 1 ), and the high-potential address decoder result signal Is applied to the so applied to the other input terminal Iowa gate (OR 1) the AND gate outputs a low potential signal (AND 1) of inverted to the low potential signal Iowa gate (OR 1) via an inverter (I 2), Accordingly, the aND gate (aND 1) is so applied to the clock terminal (CK 2) of the flip-flop (FF 2) and outputting a low potential signal flip-flop (FF 2) has its output terminal (Q 2) Low and high potential control signals Is output to the control terminal of the buffer (4) (8). Accordingly, the buffer 4 operates normally so that the central processing unit 1 continues to use the local bus 6, and the buffer 8 does not operate, so the MS 7 cannot use the local bus 6. .

그리고, 이때 중앙처리장치(1)가 공통시스템버스(5)를 사용하여 저전위의 어드레스스트로브 신호및 어드레스디코더 결과신호를 출력하거나 또는 버스(5)(6)를 모두 사용하지 않아 고전위의 어드레스스트로브 신호를 출력하면, 오아게이트(OR1)는 고전위신호를 출력하고, 그 출력된 고전위 신호는 상기 플립플롭(FF1)의 출력단자(Q1)에서 출력된 고전위신호와 함께 앤드게이트(AND1)를 통해 플립플롭(FF2)의 클럭단자(CK2)에 인가되므로 플립플롭(FF2)는 출력단자(Q2)로 고전위 및 저전위의 제어신호를 출력하여 버퍼(4)(8)의 제어단자에 인가되고, 이에 따라 버퍼(4)가 정상 동작하지 않아 중앙처리장치(1)는 로칼버스(6)를 사용하지 못하고, 버퍼(8)는 정상 동작하여 디엠에이씨(7)가 로칼버스(6)를 사용하게 된다.In this case, the central processing unit 1 uses the common system bus 5 to perform low potential address strobe signals. And address decoder result signal High-voltage address strobe signal by not outputting or by using both buses 5 and 6 When outputting, the OR gate OR 1 outputs a high potential signal, and the output high potential signal is coupled with the high gate signal output from the output terminal Q 1 of the flip-flop FF 1 . AND 1) it applied to the clock terminal (CK 2) of the flip-flop (FF 2) through, so the flip-flop (FF 2) is an output terminal (Q 2) High and low potential control signals Is output to the control terminal of the buffers (4) and (8). As a result, the buffer (4) does not operate normally. Therefore, the central processing unit (1) cannot use the local bus (6), and the buffer (8) In normal operation, the DM 7 uses the local bus 6.

이상에서 설명한 바와 같이 본 고안은 디엠에이씨가 로칼버스의 사용을 요청할 경우에 로칼버스를 사용하게 준비시키고, 중앙처리장치가 로칼버스를 사용하지 않을 경우에 바로 로칼버스를 사용하게 되므로 디엠에이씨가 로칼버스를 사용하기 위하여 불필요하게 대기하는 시간을 없앨 수 있는 효과가 있다.As described above, the present invention prepares the local bus to be used when the DM requests the use of the local bus, and when the central processing unit does not use the local bus, the local bus is used immediately. There is an effect that eliminates unnecessary waiting time to use the bus.

Claims (1)

인버터(I1)를 통한 디엠에이씨(7)의 버스사용 요청신호및 버스사용 인식신호가 플립플롭(FF1)의 클럭단자(CK1) 및 클리어단자에 인가되게 접속하여 플립플롭(FF1)의 출력단자의 버스사용 허가신호가 이엠에이씨(7)에 인가되게 접속하고, 인버터(I2)를 통한 중앙처리장치(1)의 어드레스디코더 결과신호및 어드레스스트로브 신호가 오아게이트(OP1)를 통하고, 상기 플릅플롭(FF1)의 출력단자(Q1)의 신호와 함께 앤드게이트(AND1)를 통해 플립플롭(FF2)의 클럭단자(CK2)에 인가되게 접속하여 플립플롭(FF2)의 클리어단자에는 디엠에이씨(7)의 버스사용 신호및 버스사용 요청신호, 버스사용 허가신호가 낸드게이트(NAND1)를 통해 인가되게 접속하며, 플립플롭(FF2)의 출력단자(Q2)의 제어신호는 버퍼(4)(8)의 제어단자에 인가되게 접속하여 구성함을 특징으로 하는 디엠에이씨의 버스사용 제어회로.Bus use request signal of DM 7 through inverter I 1 And bus recognition signal Clock terminal CK 1 and clear terminal of the flip-flop FF 1 Output terminal of flip-flop (FF 1 ) Bus permission signal Is applied to the MC 7 and the address decoder result signal of the central processing unit 1 through the inverter I 2 is connected. And address strobe signals The Iowa gate through (OP 1), and a clock terminal (CK 2) of the flip-flop (FF 2) through an AND gate (AND 1) with the signal of the output terminal (Q 1) of said peulreup-flop (FF 1) Clear terminal of flip-flop (FF 2 ) Bus signal of DMC (7) And bus request signal , Bus permission signal A NAND gate, and connected to be applied through the (NAND 1), the output terminal (Q 2) of the flip-flop (FF 2) Control signal The bus use control circuit of the DM, characterized in that the connection is configured to be applied to the control terminal of the buffer (4) (8).
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