본 발명은 메모리(Memory) 라이트(Write)방지 회로에 관한 것으로,특히 시스템(System)에서 메모리로서 사용되는 SRAM(Static Random Access Memory)의 라이트 방지를 마이컴(Micro-Computer)에 의해 제어하는 메모리 라이트 방지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory write protection circuit, and more particularly, a memory write for controlling write protection of a static random access memory (SRAM) used as a memory in a system by a micro-computer. It relates to a prevention circuit.
현재 컴퓨터 시스템에서 메모리의 하나로서 널리 사용되고 있는 SRAM은 시스템에서의 각종 데이타를 일시 또는 동작중에 영구히 보존하게 된다. 또한 상기 SRAM에 저장되는 중요한 일부 데이타는 특수한 경우를 제외하고는 바뀌면 안되는 중요한 데이타가 포함되게 된다.SRAM, which is widely used as one of the memory in computer systems, keeps various data in the system permanently or temporarily during operation. In addition, some important data stored in the SRAM includes important data that should not be changed except in special cases.
상기와 같은 중요한 데이타가 외부적인 원인에 의해 변경되는 것을 방지하기 위하여 종래에는 스위치등을 이용하게 사용자가 직접 메모리 라이트 방지를 하였다.In order to prevent such important data from being changed due to an external cause, the user directly prevents memory write using a switch or the like.
제1도는 종래의 메모리 라이트방지 회로도로서, 소정의 데이타를 저장하는 SRAM(1)과, 사용자가 조작에 따라 ＂온＂또는 ＂오프＂되는 스위치(2)와, 저항(R1)과, 도시하지 않은 마이큼으로부터 입력되는 라이트신호()와 상기 스위치(2)의 ＂온＂ 또는 ＂오프＂에 따른 신호를 입력하여 논리합함으로써 상기 SRAM(1)을 라이트 인에이블(Enable) 또는 디제이블(Disable)시키는 오아(OR)게이트(3)로 구성되어 있다.1 is a conventional memory write prevention circuit diagram, which includes an SRAM 1 for storing predetermined data, a switch 2 turned on or off in response to an operation by a user, a resistor R1, and not shown. Light signal input from ) And OR gate 3 for enabling or disabling the SRAM 1 by inputting and ORing the signals according to the ON or OFF of the switch 2. Consists of
상기 제1도의 구성중 사용자가 스위치(2)를 ＂온＂시키면 ＂로우＂레벨이 오아게이트(3)의 일 입력단에 입력된다. 그러므로 마이컴으로부터 상기 오아게이트(3)의 타입력단에 입력되는 라이트신호()가 SRAM(1)의 라이트 인에이블단()에 라이트 인에이블 신호로써 입력된다. 따라서 상기 SRAM(1)이 라이트 인에이블되어 소정의 데이타를 라이트할 수 있게 된다.In the configuration of FIG. 1, when the user turns on the switch 2, the low level is input to one input terminal of the oragate 3. Therefore, the write signal input from the microcomputer to the type force terminal of the oragate 3 ( ) Is the write enable end of the SRAM 1 ) Is input as a write enable signal. Thus, the SRAM 1 is write enabled to write predetermined data.
한편 사용자가 상기 스위치(2)를 ＂오프＂시키면 ＂하이＂레벨이 오아게이트(3)의 일 입력단에 입력된다. 그러므로 상기 마이컴으로부터 상기 오아게이트(3)의 타입력단에 입력되는 라이트신호()에 관계없이 SRAM(1)의 라이트 인에이블단()에는 ＂하이＂레벨이 입력된다.On the other hand, when the user turns off the switch 2, the “high level” is input to one input terminal of the oragate 3. Therefore, the write signal inputted from the micom to the type force terminal of the oragate 3 ( Write enable stage of the SRAM 1 ＂High level is input.
따라서 상기 SRAM(1)이 디제이블되어 라이트되는 것을 방지할 수 있게 된다. 상기한 종래의 메모리 라이트 방지회로는 사용자가 직접 스위치를 조작해야 하는 문제점이 있었다 또한 실수할 가능성이 많으며 메모리 사용상의 효율이 저하되는 문제점이 있었다.Therefore, the SRAM 1 can be prevented from being written off. The conventional memory write preventing circuit has a problem in that the user directly operates the switch. There is also a possibility of making a mistake and deteriorating the efficiency of using the memory.
따라서 본 발명의 목적은 메모리로서 SRAM을 사용하는 컴퓨터 시스템에 있어서, SRAM에 라이트를 마이컴에 의해 제어하는 메모리 라이트 방지회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a memory write preventing circuit for controlling a light by a microcomputer in a SRAM in a computer system using the SRAM as a memory.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 메모리 라이트 방지회로도로서, 파워 온 리세트(Power On Reset) 또는 수동리세트에 의한 리세트 신호와 마이컴(도시하지 않았음)으로부터 입력되는 제1액세스(Acess)신호(10) 및 입출력 라이트신호()를 입력하여 래치(Latch)함으로써 제1라이트 인에이블신호()를 출력하는 모드조정부(10)와, 상기 마이컴으로부터 제1어드레스(A0-A6)를 입력단(Ia10-Ia12, Ia20-Ia23)에 입력하고 제2어드레스(Bo-B6)를 입력단(Ib10-Ib12, Ib20-Ib23)에 입력하여 선택단(S)으로 입력되는 제2액세스신호()에 의해 상기 제1어드레스(A0-A6) 또는 제2어드레스(Bo-B6)를 선택하여 출력단(Y10-Y23)으로 출력하는 멀티플렉서(20)와, 상기 멀티플렉서(20)의 출력단(Y10-Y23)과 상기 마이컴에 접속되어 상기 제1 또는 제2어드레스(A0-A6 또는 B0-B6)를 입력하여 제1어드레스(A0-A6)가 입력될 때 상기 마이콤으로부터 입력되는 입출력 라이트신호()와 입출력 리드신호()와, 제2액세스신호()에 의해 제1어드레스(A0-A6)의 번지에 상기 데이타버스(Do)를 통하여 마이컴으로부터 입력되는 데이타를 기억하며 기억된 데이타를 상기 마이컴에 출력하며 제2어드레스(B0-B6)가 입력될때 상기 제2어드레스(B0-B6)에 해당하는 번지에 기억된 데이타를 제2라이트 인에이블신호()로써 출력하는 기억회로부(30)와, 상기 모드조정부(10)의 출력단과 상기 기억회로부(30)의 출력단에 접속되어 제1, 제2라이트 인에이블신호(,)를 입력하며 상기 마이컴으로부터 메모리 라이트신호()를 입력하여 상기 제1, 제2라이트 인에이블신호(,)와 메모리 라이트신호(MWTC)에 의해 소정의 메모리(SRAM)에 메모리 라이트인에이블신호()를 출력하는 메모리 라이트제어부(40)로 구성된다.2 is a memory write prevention circuit diagram according to the present invention, and a reset signal by a power on reset or manual reset and a first access signal 10 input from a microcomputer (not shown). ) And I / O light signal ( ) To latch the first write enable signal (Latch). ) And a first mode (A0-A6) to the input terminal (Ia10-Ia12, Ia20-Ia23) and the second address (Bo-B6) to the input terminal (Ib10-Ib12). , The second access signal (Ib20-Ib23) input to the selection terminal S A multiplexer 20 for selecting the first address A0-A6 or the second address Bo-B6 and outputting the output to the output terminals Y10-Y23, and the output terminals Y10-Y23 of the multiplexer 20. ) And an input / output light signal input from the micom when the first address A0-A6 is input by inputting the first or second address A0-A6 or B0-B6. ) And I / O lead signals ) And the second access signal ( Stores the data input from the microcomputer through the data bus Do at the address of the first address A0-A6, outputs the stored data to the microcomputer, and inputs the second address B0-B6. Data stored at the address corresponding to the second address B0-B6 is converted into a second write enable signal ( Is connected to the memory circuit unit 30 for outputting as a signal, an output terminal of the mode adjusting unit 10 and an output terminal of the memory circuit unit 30, and the first and second write enable signals ( , ) And the memory write signal ( ) And the first and second light enable signals ( , ) And the memory write enable signal (SRAM) to the predetermined memory (SRAM) by the memory write signal (MWTC). ) Is a memory write control unit 40 for outputting.
상기 제2도의 구성중 모드조정부(10)는 상기 마이컴으로부터 입력되는 제1액세스신호()와 입출력라이트신호()를 입력하여 논리합하여 출력하는 오아게이트(G1)와, 세트단(S)과 데이타 입력단(D)이 전원전압(Vcc)에 접속되고 클럭단(CLK)이 상기 오아게이트(G1)의 출력단에 접속되어 파워 온리세트 또는 수동 리세트에 의한 리세트신호를 리세트단(R)에 입력하여 리세트 되거나 상기 오아게이트(G1)의 출력에 의해 세트되어 제1라이트 인에이블신호()를 출력단(Q)으로 출력하는 D플립플롭(12)으로 구성된다.In the configuration of FIG. 2, the mode adjusting unit 10 may include a first access signal input from the microcomputer. ) And I / O light signal ( ), The OR gate G1 outputting the logical sum and outputting, the set terminal S and the data input terminal D are connected to the power supply voltage Vcc, and the clock terminal CLK is connected to the output terminal of the OR gate G1. Connected and reset by inputting the reset signal by power on reset or manual reset to the reset stage R, or set by the output of the OR gate G1 to enable the first write enable signal ( ) Is configured as a D flip-flop 12 for outputting to the output terminal Q.
기억회로부(30)는 상기 마이컴으로부터 입력되는 입출력 리드신호()와 입출력 라이트신호()를 입력하여 논리합하여 버퍼 인에이블 신호()를 출력하는 오아게이트(G2)와, 상기 마이컴으로부터 입력되는 입출력 라이트신호()와 제2액세스신호()를 입력하여 논리합하여 출력하는 오아게이트(G3)와, 상기 멀티플렉서(20)의 출력단(Y10-Y23)에 입력단(Ai0-Ai6)이 접속되고 라이트인에이블단()이 상기 오아게이트(G3)의 출력단에 접속되어 상기 멀티플렉서(20)로부터 제1어드레스(A0-A6)가 입력될때 라이트 인에이블단()에 입력되는 오아게이트(G3)에 출력에 의해 라이트 인에이블되어 상기 제1어드레스(A0-A6)에 해당하는 번지에 상기 마이컴으로부터 데이타버스(Do)를 통하여 입력단(Din)으로 입력되는 데이타를 기억하며, 제2어드레스(B0-B6)가 입력될때 제2어드레스(B0-B6)해당하는 번지에 기억된 데이타를 제2라이트 인에이블신호()로써 출력단(Dout)으로 출력하는 1비트 SRAM(42)과, 상기 1비트 SRAM(42)의 입력단(Din)과 출력단(Dout)사이에 접속되어 상기 버퍼 인에이블신호()에 의해 인에이블되어 상기 1비트 SRAM(42)의 출력단(Dout)에서 출력되는 제2라이트 인에이블신호()를 출력하는 3상태 버퍼(G4)로 구성된다.The memory circuit unit 30 is provided with an input / output read signal input from the microcomputer ( ) And I / O light signal ( ) And OR to perform a buffer enable signal ( OA gate (G2) for outputting, and the input and output light signal (inputted from the microcomputer) ) And the second access signal ( ) Is connected to the OR gate G3 for outputting the logical sum and output, and the input terminals Ai0-Ai6 are connected to the output terminals Y10-Y23 of the multiplexer 20, and the write enable stage ( ) Is connected to the output terminal of the oragate G3 and the write enable terminal (A0-A6) is input from the multiplexer 20. The data input to the input terminal (Din) through the data bus (Do) from the microcomputer at the address corresponding to the first address (A0-A6) by the output to the O gate (G3) input to When the second address B0-B6 is inputted, the data stored at the address corresponding to the second address B0-B6 is stored in the second write enable signal ( Is connected between the 1-bit SRAM 42 outputting to the output terminal Dout and the input terminal Din and the output terminal Dout of the 1-bit SRAM 42, respectively. Is enabled by the second write enable signal output from the output terminal Dout of the 1-bit SRAM 42 ) Is composed of a tri-state buffer G4.
메모리 라이트 제어부(40)는 일 입력단이 상기 D플립프롭(12)의 출력단(Q)에 접속되어 상기 D플립플롭(12)의 출력단(Q)에서 출력되는 제1라이트 인에이블신호()를 일 입력단에 입력하고 상기 마이컴에서 출력되는 메모리 라이트신호()를 타입력단에 입력하여 논리합하여 출력하는 오아게이트(G5)와, 일 입력단이 상기 1비트 SRAM(42)의 출력단(Dout)에 접속되어 상기 1비트 SRAM(42)의 출력단(Dout)에서 출력되는 제2라이트 인에이블신호(WREN)를 일 입력단에 입력하고 상기 메모리 라이트신호()를 타 입력단에 입력하여 부논리합하여 출력하는 노아게이트(G6)와, 두 입력단이 상기 D플립플롭(12)의 출력단(Q)과 상기 노아게이트(G6)의 출력단에 각각 접속되어 상기 D플립플롭(12)에서 출력되는 제1라이트 인에이블신호()와 상기 노아게이트(G6)의 출력을 부논리곱하여 출력하는 낸드게이트(G7)와, 두 입력단이 상기 오아게이트(G5)의 출력단과 상기 낸드게이트(G7)의 출력단에 각각 접속되어 상기 오아게이트(G5)의 출력과 상기 낸드게이트(G7)의 출력을 논리곱하여 메모리 라이트 인에이블신호()를 출력하는 앤드게이트(G8)로 구성된다.The memory write control unit 40 may include a first write enable signal having one input terminal connected to an output terminal Q of the D flip-flop 12 and output from an output terminal Q of the D flip-flop 12. ) Is input to one input terminal and the memory write signal (outputted from the microcomputer) ) Is inputted to the type force stage, and outputs from the output terminal Dout of the 1-bit SRAM 42 by being connected to an output gate D5 of the 1-bit SRAM 42 and an oar gate G5 for outputting a logical sum. The second write enable signal WREN is input to one input terminal and the memory write signal ) Is inputted to the other input terminal and outputs a negative logic sum to output the negative gate (G6), and the two input terminals are connected to the output terminal (Q) of the D flip-flop 12 and the output terminal of the noah gate (G6), respectively. The first light enable signal output from the flop 12 ( ) And a NAND gate G7 that outputs the output of the noah gate G6 by a negative logic, and two input terminals are connected to an output terminal of the ora gate G5 and an output terminal of the NAND gate G7, respectively. The output of the G5 and the output of the NAND gate G7 are multiplied by the memory write enable signal ( ) And an end gate G8 for outputting the "
제3도는 제2도의 각 부분의 동작 타이밍도로서, (A)는 제2도의 1비트 SRAM(42)의 데이타를 입력시키거나 기억된 데이타를 출력시킬 때의 타이밍도이다. (B)는 소정의 메모리(SRAM)를 액세스할때의 타이밍도이다. 이하 본 발명에 따른 제2도의 동작예를 제3도의 동작타이밍도를 참조하여 상세히 설명한다.FIG. 3 is an operation timing chart of each part of FIG. 2, and (A) is a timing chart when inputting data of the 1-bit SRAM 42 of FIG. 2 or outputting stored data. (B) is a timing chart when accessing a predetermined memory (SRAM). Hereinafter, an operation example of FIG. 2 according to the present invention will be described in detail with reference to the operation timing diagram of FIG. 3.
지금 전원이 ＂온＂되어 파워 온 리세트가 되거나 사용자의 조작에 의하여 리세트가되면, 리세트신호(RESET)＂로우＂가 제2도의 D플립플롭(12)의 리세트단(R)에 입력되어 상기 D플립플롭(12)이 리세트된다. 그러므로 상기 D플립프롭(12)의 출력단(Q)에서 ＂로우＂의 제1라이트 인에이블신호()가 출력된다.If the power is turned on now and the power is reset or reset by the user's operation, the reset signal RESET blows to the reset end R of the D flip-flop 12 in FIG. The D flip-flop 12 is reset as it is input. Therefore, at the output Q of the D flip-flop 12, the first write enable signal of the low ( ) Is output.
상기 제1라이트 인에이블신호()＂로우＂는 오아게이트(G5)와 낸드게이트(G7)에 입력된다. 그러므로 낸드게이트(G7)의 출력은 노아게이트(G6)의 출력에 관계없이 ＂하이＂가 되어 앤드게이트(G8)에 입력된다.The first light enable signal ( The? Lower? Is input to the oragate G5 and the NAND gate G7. Therefore, the output of the NAND gate G7 becomes “high” and is input to the AND gate G8 regardless of the output of the noar gate G6.
이때 상기 앤드게이트(G8) 출력인 메모리 라이트 인에이블 신호()는 상기 오아게이트(G5)의 출력에 종속적으로 되고, 상기 오아게이트(G5)의 출력은 도시하지 않은 마이컴으로부터 입력되는 메모리 라이트신호()의 상태에 따라 결정된다.At this time, the memory write enable signal (the output of the AND gate G8) ) Is dependent on the output of the oragate G5, the output of the oragate G5 is a memory write signal (inputted from a microcomputer not shown) ) Is determined by the state.
그러므로 상기 메모리 라이트신호()와 상기 메모리 라이트 인에이블신호()의 상태는 동일하게 된다. 즉, 마이컴으로부터 출력되는 메모리 라이트신호()가 메모리 라이트 인에이블신호()로써 도시하지 않은 메모리(SRAM)를 라이트인에이블시킨다. 따라서, 이때는 상기 메모리(SRAM)가 라이트 인에이블 상태가 됨으로써 라이트 비방지 모드가 된다.Therefore, the memory write signal ( ) And the memory write enable signal ( ) Will be the same. That is, the memory write signal (outputted from the microcomputer) ) Is the memory write enable signal ( Write enable memory (SRAM) (not shown). Therefore, in this case, the memory SRAM is in the write enable state, thereby entering the write non-proof mode.
한편 상기 메모리(SRAM)가 라이트 디제이블 상태가 됨으로써 라이트방지 모드가 되려면, 상기 마이컴으로부터 제1액세스신호(IO)와 입출력 라이트신호()가 ＂로우＂로 오아게이트(G1)에 입력되고, 상기 오아게이트(G1)의 출력은 ＂로우＂가 되어 D플립플롭(12)의 클럭단(CLK)에 입력된다. 이때 상기 D플립플롭(12)의 데이타 입력단(D)에 전원전압(Vcc)가 인가되므로 상기 D플립플롭(12)의 출력단(Q)에서 ＂하이＂의 제1라이트 인에이블신호()가 출력된다.On the other hand, if the memory SRAM is to be in the write disable state to enter the write prevention mode, the first access signal IO and the input / output write signal from the microcomputer ( ) Is input to the oar gate G1 as a low, and the output of the oragate G1 is a low and is input to the clock terminal CLK of the D flip-flop 12. In this case, since a power supply voltage Vcc is applied to the data input terminal D of the D flip-flop 12, the first write enable signal of the high level is output from the output terminal Q of the D flip-flop 12. ) Is output.
따라서 이때는 제2라이트 인에이블신호()에 따라 라이트 방지 또는 비방지 상태가 바뀐다.Therefore, at this time, the second light enable signal ( ), The light-proof or non-proof state changes.
그리고 상기, ＂하이＂의 제1라이트 인에이블신호()가 오아게이트(G5)와 낸드게이트(G7)에 입력된다. 그러므로 상기 메모리(SRAM)를 라이트 인에이블 시키기 위해 앤드게이트(G8)의 출력인 메모리 라이트 인에이블신호()가 ＂로우＂가 되려면 낸드게이트(G7)의 출력이 ＂로우＂가 되어야 한다. 그리고 상기 낸드게이트(G7)의 출력이 ＂로우＂가 되려면, 상기 낸드게이트(G8)의 두 입력이 모두 ＂하이＂가 되어야 하므로 노아게이트(G6)의 출력도 ＂하이＂가 되어야 한다.The first write enable signal of “high” ) Are input to the oragate G5 and the NAND gate G7. Therefore, in order to write enable the memory SRAM, the memory write enable signal (the output of the AND gate G8) ), The output of NAND gate (G7) must be low. In order for the output of the NAND gate G7 to be low, both inputs of the NAND gate G8 should be “high”, so the output of the NOR gate G6 should also be “high”.
또한 상기 노아게이트(G6)의 출력이 ＂하이＂가 되려면 상기 노아게이트(G6)의 두입력이 ＂로우＂가 되어야 한다.In addition, in order for the output of the noble gate G6 to become high, both inputs of the noble gate G6 should be low.
따라서 상기 노아게이트(G6)에 입력되는 메모리 라이트신호(MWTC)와 제2라이트 인에이블신호(WREN)가 ＂로우＂가 될때 앤드게이트(G8)의 출력인 메모리 라이트 인에이블신호(MWR)가 ＂로우＂가 되어 상기 메모리(SRAM)를 라이트 인에이블 시킬 수 있게 된다. 그러므로 1비트 SRAM(42)의 출력단(Dout)에서 출력되는 제2라이트 인에이블 신호()가 ＂하이＂일 경우에는 메모리 라이트신호()와 무관하게 상기 메모리(SRAM)에 라이트를 할 수 없게 됨으로써 라이트 방지상태가 된다.Therefore, when the memory write signal MWTC and the second write enable signal WREN input to the NOA gate G6 become low, the memory write enable signal MWR, which is the output of the AND gate G8, is turned off. The low value enables the memory (SRAM) to be write enabled. Therefore, the second write enable signal output from the output terminal Dout of the 1-bit SRAM 42 ( ) Is high, the memory write signal ( Irrespective of), writes to the memory (SRAM) cannot be performed, which results in a write protection state.
한편 상기와 같이 라이트방지 모드가 된 상태에서 마이컴으로부터 메모리(SRAM)를 액세스하고자 제2액세스신호()를 제3도(B)의 (a)와 같이 ＂하이＂로써 출력하면, 멀티플렉서(20)는 상기 제2액세스신호()를 선택단(S)에 입력하여 상기 마이컴으로부터 입력단(Ia10-Ia23, Ib10-Ib23)으로 입력되는 제1, 제2 어드레스(A0-A6, B0-B6)중 제2어드레스(B0-B6)를 선택하여 출력단(Y10-Y23)으로 출력한다.Meanwhile, in order to access the memory SRAM from the microcomputer in the write protection mode as described above, the second access signal ( ) Is output as “high” as shown in (a) of FIG. 3B, the multiplexer 20 generates the second access signal ( ) Is input to the selection terminal S, and a second address B0-B6 of the first and second addresses A0-A6 and B0-B6 input from the microcomputer to the input terminals Ia10-Ia23 and Ib10-Ib23. Select and output to the output terminal (Y10-Y23).
이때 상기 마이컴으로부터 출력되는 입출력 라이트신호(IOWC)와 입출력 리드신호()는 제3도(B)의 (C)와 같이 ＂하이＂가 된다. 그리고 오아게이트(G3)는 ＂하이＂의 입출력 라이트신호()와 제2액세스 신호()를 입력하여 제2도(B)의 (d)와 같은 ＂하이＂상태를 상기 1비트 SRAM(42)의 라이트 인에이블단()으로 출력한다. 그러므로 상기 1비트 SRAM(42)는 라이트 디제이블 된다.In this case, the input / output write signal IOWC and the input / output read signal (outputted from the microcomputer) ) Becomes “high” as shown in (C) of FIG. OA gate G3 is a high-output I / O signal ( ) And the second access signal ( ) Is inputted to the write enable stage of the 1-bit SRAM 42 as shown in (d) of FIG. ) Therefore, the 1-bit SRAM 42 is write disabled.
또한 상기 1비트 SRAM(42)는 입력단(Ai0-Ai6)으로 상기 멀티플렉서(20)에서 출력되는 제3도(B)의 (b)와 같은 제2어드레스(B0-B6)를 입력하여, 상기 제2어드레스(B0-B6)에 해당하는 번지에 저장된 제3도(B)의 (e)와 같은 데이타(Dc)를 제2라이트 인에이블신호()로써 출력단(Dout)으로 출력한다.In addition, the 1-bit SRAM 42 inputs a second address B0-B6 as shown in (b) of FIG. 3 (B) output from the multiplexer 20 to an input terminal Ai0-Ai6, whereby The data Dc as shown in (e) of FIG. 3B stored at the address corresponding to the two addresses B0-B6 is converted into the second write enable signal ( Output to Dout.
또한 현재 라이트 방지모드이므로 상기 데이타(Dc)가 ＂로우＂이면 메모리 라이트신호()가 ＂로우＂일때 앤드게이트(G8)의 출력인 메모리 라이트 인에이블신호()는 ＂로우＂가 되어 소정의 메모리(SRAM)라이트 인에이블 시킨다. 그러므로 마이컴에서 메모리 라이트신호()를 ＂로우＂로 하면 상기 메모리(SRAM)에 소정의 데이타를 저장하거나 변경시킬 수 있게 된다.In addition, since the current data is in the write protection mode, when the data Dc is low, the memory write signal ( When is low, the memory write enable signal () output of the AND gate G8 is ) Becomes a low-low to enable a predetermined memory (SRAM) write. Therefore, the memory write signal ( ), The predetermined data can be stored or changed in the memory (SRAM).
그리고 상기 데이타(Dc)가 ＂하이＂이면 메모리 라이트신호()에 관계없이 앤드게이트(G8)의 출력인 메모리 라이트 인에이블신호()는 ＂하이＂가 되어 상기 메모리(SRAM)를 라이트 디제이블시킨다.When the data Dc is high, the memory write signal The memory write enable signal (output of the AND gate G8) regardless of ) Becomes " high " to write disable the memory (SRAM).
한편 라이트 방지모드 상태에서 1비트 SRAM(42)의 소정 번지에 기억된 데이타를 수정시키고자 상기 마이컴에서 제2액세스신호()를 제3도(A)의 (a)와 같이 T1점에서 ＂로우＂로 출력하고 제3도(A)의 (g)와 같은 기억시킬 데이타(DA)를 출력하면, 멀티플렉서(20)는 상기 제2액세스신호()를 선택단(S)에 입력하여 상기 마이컴으로부터 입력단(Ia10-Ia23, Ib10-Ib23)에 입력되는 제1, 제2어드레스(A0-A6, B0-B6)중 제1어드레스(A0-A6)를 선택하여 출력단(Y10-Y23)으로 출력한다. 이때 상기 마이컴으로부터 출력되는 입출력 라이트신호()는 제3도(A)의 (c)와 같이 T1점에서 ＂로우＂가 되고, 입출력 리드신호()는 제3도(A)의 (d)와 같이 T1점에서 ＂하이＂가 된다.On the other hand, in the write protection mode, in order to correct the data stored at the predetermined address of the 1-bit SRAM 42, the microcomputer accesses the second access signal ( ) Is output as a Fellow at the point T1 as shown in (a) of FIG. 3 and outputs data DA to be stored as shown in (g) of FIG. 3 (A), the multiplexer 20 The second access signal ( ) Is input to the selection terminal S, and the first address A0-A6 of the first and second addresses A0-A6 and B0-B6 input from the microcomputer to the input terminals Ia10-Ia23 and Ib10-Ib23. Select and output to the output terminal (Y10-Y23). At this time, the input / output light signal output from the microcomputer ( ) Becomes a low at the point T1 as shown in (c) of FIG. 3A, and the input / output lead signal ( ) Becomes “high” at point T1 as shown in (d) of FIG.
그리고 오아게이트(G3)는 ＂로우＂의 입출력 라이트신호()와 ＂하이＂의 입출력 리드신호()를 입력하여 제3도(A)의 (e)와 같이 T1점에서 ＂로우＂가 되는 논리상태를 1비트 SRAM(42)의 라이트 인에이블단()으로 출력한다.OA gate G3 is a low I / O light signal ( ) And “high” input / output lead signals ( ), The logic enable state at the point T1 as shown in (e) of FIG. 3A is set to the write enable end of the 1-bit SRAM 42 ( )
또는 상기 1비트 SRMA(42)은 입력단(Ai0-Ai6)에 상기 멀티플렉서(20)에서 출력되는 제3도(A)의 (b)와 같은 T1점의 제1어드레스(A0-A6)를 입력하고 상기 마이컴으로부터 출력되는 제3도(A)의 (g)와 같은 T1점의 데이타(Da)를 입력단(Din)으로 입력한다.Alternatively, the 1-bit SRMA 42 inputs the first address A0-A6 of the point T1 as shown in (b) of FIG. 3A output from the multiplexer 20 to an input terminal Ai0-Ai6. The data Da at the point T1 as shown in (g) of FIG. 3A output from the microcomputer is input to the input terminal Din.
그러므로 상기 1비트 SRAM(42)의 제1어드레스(A0-A6)에 해당하는 번지에 제3도(A)의 (g)와 같은 데이타(Da)가 저장된다. 또 한편 라이트 방지 모드상태에서 1비트 SRAM(42)의 소정번지에 기억된 데이타를 읽어보고자 상기 마이컴에서 제2액세스신호()를 제3도(A)의 (a)와 같이 T2점에서 ＂로우＂로 출력하고 입출력 리드신호()를 제3도(A)의 (d)와 같이 T2점에서 ＂로우＂로 출력하면, 멀티플렉서(20)는 상기 제2액세스신호()를 선택단(S)에 입력하여 상기 마이컴으로부터 입력단(Ia10-Ia23, Ib10-Ib23)에 입력되는 제1, 제2어드레스(A0-A6, B0-B6)중 제1어드레스(A0-A6)를 선택하여 출력단(Y10-Y23)으로 출력한다.Therefore, data Da such as (g) of FIG. 3A is stored at the address corresponding to the first addresses A0-A6 of the 1-bit SRAM 42. On the other hand, in the write-protection mode, the second access signal (in the microcomputer) reads the data stored at the predetermined address of the 1-bit SRAM 42. ) Is outputted as a narrow line at the point T2 as shown in (a) of FIG. ) Is outputted as a narrow line at the point T2 as shown in (d) of FIG. 3A, the multiplexer 20 generates the second access signal ( ) Is input to the selection terminal S, and the first address A0-A6 of the first and second addresses A0-A6 and B0-B6 input from the microcomputer to the input terminals Ia10-Ia23 and Ib10-Ib23. Select and output to the output terminal (Y10-Y23).
이때 상기 마이컴으로부터 출력되는 입출력 라이트신호()는 제3도(A)의 (c)와 같이 T2점에서 ＂하이＂가 된다. 그리고 오아게이트(G3)는 ＂하이＂의 입출력 라이트신호()와 ＂로우＂의 입출력 리드신호()를 입력하여 제3도(A)의 (e)와 같이 T2점에서 ＂하이＂가 되는 논리 상태를 1비트 SRAM(42)의 라이트 인에이블단()으로 출력한다.At this time, the input / output light signal output from the microcomputer ( ) Becomes “high” at point T2 as in (c) of FIG. OA gate G3 is a high-output I / O signal ( And I / O lead signals ( ), The logic state that becomes high at the point T2 as shown in (e) of FIG. 3A is set to the write enable end of the 1-bit SRAM 42 ( )
그러므로 상기 1비트 SRAM(42)은 라이트 디제이블 된다. 또한 상기 1비트 SRAM(42)은 입력단(Ai0-Ai6)에 상기 멀티플렉서(20)에서 출력되는 제3도(A)의 (b)와 같은 T2점의 제1어드레스(A0-A6)를 입력하여 , 상기 제1어드레스(A0-A6)에 해당되는 어드레스에 기억된 제3도(b)의 T2점에서와 같은 데이타(Db)를 출력단(Dout)으로 제2라이트 인에이블신호()로써 출력한다.Therefore, the 1-bit SRAM 42 is write disabled. In addition, the 1-bit SRAM 42 inputs the first address A0-A6 of the point T2 as shown in (b) of FIG. 3A output from the multiplexer 20 to an input terminal Ai0-Ai6. The second write enable signal (Db) is output to the output terminal Dout, as shown at the point T2 of FIG. 3 (b) stored at the address corresponding to the first addresses A0-A6. )
이때 오아게이트(G2)는 ＂로우＂의 입출력 리드신호()와 ＂로우＂의 제2액세스신호()를 입력하여 제3도(f)와 같이 T2점에서 ＂로우＂가 되는 버퍼 인에이블신호(a)를 출력한다. 그러므로 3상태버퍼(G4)는 상기 ＂로우＂의 버퍼 인에이블신호()를 입력하여 인에이블 된다.At this time, the OA gate G2 is a low I / O read signal ( ) And the second access signal ( ) And outputs a buffer enable signal a that becomes a low at point T2 as shown in FIG. Therefore, the tri-state buffer G4 buffers the buffer enable signal ( Enabled by typing).
따라서 마이컴은 상기 3상태버퍼(G4)에서 출력되는 제3도(A)의 (h)와 같은 T2점의 데이타(Db) 즉, 상기 1비트 SRAM(42)의 상기 제1어드레스(A0-A6)에 해당하는 번지에 저장된 데이타(Db)를 읽어 제3도(A)의 (g)와 같이 데이타버스(Do)를 통하여 볼 수 있다.Therefore, the microcomputer receives the data Db of the point T2 as shown in (h) of FIG. 3A output from the tri-state buffer G4, that is, the first address A0-A6 of the 1-bit SRAM 42. The data (Db) stored at the address corresponding to) can be read and viewed through the data bus (Do) as shown in (g) of FIG.
한편 상기한 제1어드레스(A0-A6)에 의해 상기 1비트 SRAM(42)에 기억된 ＂로우＂ 또는 ＂하이＂의 데이타와 메모리 라이트신호()에 의해 메모리 라이트 인에이블 신호()의 상태가 결정되므로, 제1어드레스(A0-A6)와 대응토록 소정 메모리(SRAM)의 영역중 라이트 인에이블 또는 라이트 디제이블되는 영역을 사용자가 임의로 할당할 수 있다. 또한 상기 제1어드레스(A0-A6)에 의해 1비트 SRAM(42)의 소정번지에 데이타가 ＂로우＂ 또는 ＂하이＂로 기억되어 있을때, 운용상태에서 상기 메모리 (SRAM)를 액세스하고자 하면 제2액세스신호()에 의해 제2어드레스(B0-B6)가 1비트 SRAM(42)의 번지를 지정하게 된다.On the other hand, data of the low or high data stored in the 1-bit SRAM 42 by the first addresses A0-A6 and the memory write signal ( Memory write enable signal ), The user can arbitrarily allocate a region of the write enable or write disable in the region of the predetermined memory (SRAM) to correspond to the first address (A0-A6). In addition, when data is stored in a low or high state at a predetermined address of the 1-bit SRAM 42 by the first addresses A0-A6, the second memory is to be accessed in an operating state. Access signal ( ) Designates the address of the 1-bit SRAM 42 by the second address B0-B6.
그러므로 제2어드레스(B0-B6)에 해당하는 ＂하이＂ 또는 ＂로우＂의 데이타가 1비트 SRAM(42)로부터 출력되게 된다. 즉, 메모리(SRAM)의 분할된 영역에 대응하는 제1어드레스(A0-A6)에 의해 1비트 SRAM(42)에 ＂하이＂ 또는 ＂로우＂의 데이타를 기억시켜 라이트 방지 또는 라이트 비방지 영역으로 분할하고, 상기와 같이 분할된 영역중 소정 번지를 운용상태에서 액세스하고자 하면 액세스 하고자 하는 소정 번지가 속한 영역에 대한 라이트 방지 또는 라이트 비방지 상태 즉, 제2라이트 인에이블 신호()가 제2어드레스(B0-B6)에 의해 1비트(SRAM(42)으로부터 출력되게 한다.Therefore, "high" or "low" data corresponding to the second addresses B0-B6 are output from the 1-bit SRAM 42. That is, the high or low data is stored in the 1-bit SRAM 42 by the first addresses A0-A6 corresponding to the divided area of the memory SRAM, and the data is stored in the write-protected or non-write-protected area. If the divided address is to be accessed in the operation state, the predetermined address among the divided areas as described above, the light-protected or non-light-protected state of the region to which the predetermined address belongs, that is, the second light enable signal ( ) Is output from the 1-bit SRAM 42 by the second address B0-B6.
따라서 마이컴의 제어에 의해 소정의 메모리(SRAM)에 대한 메모리 라이트 방지 또는 라이트 비방지 상태를 소정의 영역으로 분할하여 지정하고, 상기 메모리(SRAM)의 엑세스시 메모리 라이트 방지 또는 라이트 비방지가 지정된 바와 같이 수행될 수 있다.Therefore, the memory write protection or write protection prevention state for the predetermined memory (SRAM) is divided into a predetermined area under the control of the microcomputer, and the memory write protection or write protection is prevented when the memory (SRAM) is accessed. Can be performed.
상술한 바와 같이 본 발명은 SRAM을 메모리로 사용하는 컴퓨터 시스템에 있어서, SRAM의 라이트 및 라이트 방지를 마이컴에 의해 제어하는 회로로서 프로그램에 따라 용이하게 메모리 라이트 방지를 시킬 수 있으며 메모리의 라이트 방지사이즈(size)를 프로그램에 의해 용이하게 변경가능한 장점과, 사용자의 불필요한 동작을 줄일 수 있으며 실수를 방지할 이점이 있다.As described above, the present invention is a computer system that uses SRAM as a memory, and is a circuit that controls the write and write protection of the SRAM by a microcomputer, and can easily prevent the memory write according to a program. size) can be easily changed by the program, and unnecessary operation of the user can be reduced and mistakes can be prevented.
