KR890002300Y1 - Data collision preventing circuit of memory - Google Patents

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KR890002300Y1
KR890002300Y1 KR2019850018086D KR8518086D KR890002300Y1 KR 890002300 Y1 KR890002300 Y1 KR 890002300Y1 KR 2019850018086 D KR2019850018086 D KR 2019850018086D KR 8518086 D KR8518086 D KR 8518086D KR 890002300 Y1 KR890002300 Y1 KR 890002300Y1
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memory
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KR2019850018086D
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김용대
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주식회사 금성사
허신구
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module

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Abstract

내용 없음.No content.

Description

메모리의 데이타 충돌 방지회로Memory data collision prevention circuit

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 메모리 맵의 일실시 예시도.2 is an exemplary diagram of a memory map.

본 고안은 마이크로 컴퓨터에서 데이타 래치부와 래치 인애이블신호 발생부를 ROM과 D-RAM에 연결하여 ROM과 D-RAM의 입, 출력 데이타가 시스템 데이타 버스상에서 충돌하지 않도록 한 메모리의 입, 출력 데이타 충돌 방지회로의 구성에 관한 것이다.The present invention connects the data latch unit and the latch enable signal generator to the ROM and the D-RAM in the microcomputer, thereby preventing the input and output data collision of the memory to prevent the input and output data of the ROM and the D-RAM from colliding on the system data bus. It is related with the structure of a prevention circuit.

마이크로 컴퓨터에 사용되는 ROM과 D-RAM은 CPU가 제2도에 도시된 바와 같이 메모리 맵상의 ROM의 영역(가)에서 데이타를 읽어내고자 할때 D-RAM의 영역(나)에서는 CPU가 데이타를 읽어내지 못하도록 해야 정확한 데이타를 읽어낼 수 있다.The ROM and D-RAM used in the microcomputer are the CPUs in the D-RAM area (B) when the CPU attempts to read data from the ROM area in the memory map as shown in FIG. You should not read it so that you can read the correct data.

그런데 64KB의 메모리를 가진 8비트 컴퓨터 시스템에서 D-RAM의 특성상 각 D-RAM마다 데이타 비트가 한개 밖에 없기 때문에 8비트를 구성하기 위해서는 64KB D-RAM이 8개 필요하다. 따라서 이때에는 D-RAM과 ROM과의 어드레스 영역의 충돌이 불가피해지게 된다.However, in an 8-bit computer system with 64 KB of memory, because of the characteristics of the D-RAM, there is only one data bit for each D-RAM. Thus, 8 64 KB D-RAMs are required to configure 8 bits. Therefore, at this time, the collision of the address area between the D-RAM and the ROM is inevitable.

본 고안은 이와 같은 점을 감안하여 마이크로 컴퓨터에서 D-RAM과 ROM의 데이타 충돌을 방지할 수 있도록 하기 위하여 구성이 간단한 회로를 제공함을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 고안의 구성 및 작용효과를 상세히 설명하면 다음과 같다.The present invention is to provide a circuit having a simple configuration in order to prevent data collision between D-RAM and ROM in a microcomputer in view of the above points, and the structure and the structure of the present invention with reference to the accompanying drawings. Detailed description of the effect is as follows.

본 고안의 구성은 제1도에 도시된 바와 같이, 상위어드레스(A13, A14)가 입력되는 AND게이트(101)의 출력과 상위어드레스(A15)는 OR게이트(102)와 반전기(103)를 통해 OR게이트(104) 일측입력에 연결하고, 메모리 리퀘스트 신호(MREQ)와 리드신호(RD)가 입력되는 OR게이트(105)의 출력은 OR게이트(104) 타측입력에 연결하여된 래치제어신호 발생부(1)의 OR게이트(102) 출력은 ROM(3)의 인애이블 단자(CE)에 연결하고, OR게이트(104)의 출력은 래치(2)의 인애이블단자(CE)에 연결하며, 래치(2)의 입력단자(l0―l7)는 D-RAM(4)의 출력단자(D0―D7)에 연결하고, 래치(2)의 출력단자(D0―D7)는 D-RAM(4)의 입력단자(l0―l7)와 ROM(3)의 출력단자(D0―D7)에 공통 접속하여서 된 것이다.According to the configuration of the present invention, as shown in FIG. 1, the output of the AND gate 101 to which the upper addresses A 13 and A 14 are input and the upper address A 15 are OR gate 102 and the inverter ( 103 is connected to the OR gate 104 at one input, and the output of the OR gate 105 to which the memory request signal MREQ and the read signal RD are input is connected to the other input at the OR gate 104. The OR gate 102 output of the control signal generator 1 is connected to the enable terminal CE of the ROM 3, and the output of the OR gate 104 is connected to the enable terminal CE of the latch 2. input terminal of the connection, and the latch (2) (l 0 -l 7) is the output terminal of the D-RAM (4) output terminals (D 0 -D 7) connected to the latch (2) of (D 0 -D 7) is a hayeoseo commonly connected to the output terminal (D 0 -D 7) of the input terminals (l 0 -l 7) and a ROM (3) of the D-RAM (4).

이와 같이 구성된 본 고안 장치의 작용효과를 제2도에 도시한 ROM(3)과 D-RAM(4)의 메모리 영역을 참조하여 설명하면 먼저, 메모리 맵의 0번지에서 5FFFH번까지의 영역(가)은 ROM(3)의 메모리 영역이고, 6000H번지 이후의 영역(나)은 D-RAM(4)의 메모리 영역이며, 타부분은 ROM(3)의 영역과 중복되는 영역이다.Referring to the memory areas of the ROM 3 and the D-RAM 4 shown in FIG. 2, the operation and effect of the inventive device configured as described above will be described first. ) Is a memory area of the ROM 3, an area (b) after address 6000H is a memory area of the D-RAM 4, and the other part is an area overlapping the area of the ROM 3.

이에 따라 CPU의 상위어드레스(A15, A14, A13)값이 "10"이하가 될때(즉, 000-010)에는 AND게이트(101)와 OR게이트(102)의 출력이 '로우'임에 따라 ROM(3)만이 선택되어 CPU가 시스템 데이타버스를 통해 ROM(3)의 메모리 영역(00000-5FFFF)에 기억된 데이타를 읽어낸다.Accordingly, when the upper address (A 15 , A 14 , A 13 ) of the CPU is less than or equal to "10" (that is, 000-010), the outputs of the AND gate 101 and the OR gate 102 are 'low'. Only ROM 3 is selected, and the CPU reads the data stored in the memory area (00000-5FFFF) of the ROM 3 via the system data bus.

또한 메모리 리퀘스트 신호(MREQ)와 리드신호(RD)를 출력한다.The memory request signal MREQ and the read signal RD are also output.

다시 말해서 AND게이트(101)의 출력은 로우가 되어 OR게이트(102)의 출력이 로우가 됨에 따라 ROM(3)이 인애이블되고, 반전기(103)를 통해 반전된 하이신호가 OR게이트(104)를 통해 래치(2)의 인애이블단자(CE)에 가해지므로 래치(2)는 출력단자(D0―D7)를 하이 임피던스상태로 만들어서 시스템 데이타 버스에서 분리된다.In other words, as the output of the AND gate 101 becomes low and the output of the OR gate 102 becomes low, the ROM 3 is enabled, and the high signal inverted through the inverter 103 is OR gate 104. Is applied to the enable terminal CE of the latch 2, and the latch 2 is separated from the system data bus by putting the output terminals D 0 -D 7 in a high impedance state.

따라서 CPU는 ROM(3)의 데이타만을 읽어낼 수 있게 된다.Therefore, the CPU can read only the data of the ROM 3.

또한, CPU의 상위어드레스(A15, A14, A13)값이 "11"이상(즉, 011-111)이 되고, 메모리 리퀘스트신호(MREQ)와 리드신호(RD)가 출력되면 OR게이트(102)의 출력이 하이가 되므로 ROM(3)은 디스애이블되고, 반전기(103)로 반전된 로우신호와 OR게이트(105) 출력(로우)이 OR게이트(104)에 입력되므로 OR게이트(104)의 출력이 로우가 되어 래치(2)가 인애이블되므로써 래치(2)의 출력(D0―D7) 즉, D-RAM(4)의 출력(D0―D7) 데이타값이 시스템 데이타버스로 출력되어 CPU는 D-RAM(4)의 데이타만을 읽어낼 수 있게 되는 것이다.In addition, when the upper address (A 15 , A 14 , A 13 ) of the CPU becomes "11" or more (that is, 011-111) and the memory request signal MREQ and the read signal RD are output, the OR gate ( Since the output of 102 becomes high, the ROM 3 is disabled, and the low signal inverted by the inverter 103 and the OR gate 105 output (low) are inputted to the OR gate 104. The output of 104 is low and the latch 2 is enabled, so that the output (D 0- D 7 ) of the latch 2, that is, the output (D 0 -D 7 ) data value of the D-RAM 4 is stored in the system. The CPU outputs the data bus so that only the data of the D-RAM 4 can be read.

여기서 신호(RAS, CAS, WE)는 D-RAM(4)을 동작시키기 위한 것이다. 이와 같이 본 고안에 의하면 간단한 회로구성에 의하여 ROM과 D-RAM의 데이타 충돌을 방지할 수 있으므로 기기동작이 원할하게 수행될 수 있게된 것이다.The signals RAS, CAS, and WE are for operating the D-RAM 4. As such, according to the present invention, since a data collision between the ROM and the D-RAM can be prevented by a simple circuit configuration, the device operation can be performed smoothly.

Claims (1)

ROM과 D-RAM의 입, 출력을 시스템 데이타 버스와 연결하여된 것에 있어서, 상위어드레스(A13, A14)가 입력되는 AND게이트(101)의 출력과 상위어드레스(A15)는 OR게이트(102)와 반전기(103)을 통해 OR게이트(104) 일측입력에 연결하고, 메모리 리퀘스트 신호(MREQ)와 리드신호(RD)가 입력되는 OR게이트(105)의 출력은 OR게이트(104) 타측입력에 연결하여된 래치제어신호 발생부(1)의 OR게이트(102) 출력은 ROM(3)의 인애이블 단자(CE)에 연결하고, OR게이트(104)의 출력은 래치(2)의 인애이블 단자(CE)에 연결하며, 래치(2)의 입력단자(l0―l7)는 D-RAM(4)의 출력단자(D0―D7)에 연결하고, 래치(2)의 출력단자(D0―D7)는 D-RAM(4)의 입력단자(l0―l7)와 ROM(3)의 출력단자(D0―D7)에 공통 접속하여서 된 메모리의 데이타 충돌 방지회로.When the input and output of the ROM and the D-RAM are connected to the system data bus, the output of the AND gate 101 to which the upper addresses A 13 and A 14 are input and the upper address A 15 are OR gates. The output of the OR gate 105 connected to one side of the OR gate 104 through the inverter 103 and the memory request signal MREQ and the read signal RD is connected to the other side of the OR gate 104. The OR gate 102 output of the latch control signal generator 1 connected to the input is connected to the enable terminal CE of the ROM 3, and the output of the OR gate 104 is the iner of the latch 2. The input terminal (l 0 -l 7 ) of the latch (2) to the output terminal (D 0 -D 7 ) of the D-RAM (4), and the output of the latch (2). terminals (D 0 -D 7) is a D-input terminal of the RAM (4) (l 0 -l 7 ) and a ROM (3) an output terminal (D 0 -D 7) to prevent data collision in the common connection of the memory hayeoseo Circuit.
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