Claims (2)
합성영상신호(CVS)를 A/D변환하는 A/D변환기(11)와, 상기 A/D변환기(11)의 출력신호를 저장하는 필드메모리(12,13)와, 상기 필드메모리(12,13)의 출력신호를 D/A변환하는 D/A변환기(14)와, 상기 합성영상신호(CVS)에서 수직, 수평동기신호(Vsync, Hsync)를 분리시키는 동기분리기(15)와, 상기 동기분리기(15)의 수평동기신호(Hsync)를 이용하여 샘플링클럭을 발생하는 클럭발생기(16)와, 상기 합성영상신호(CVS)의 수직 귀선구간에 실리는 데이타를 추출하는 데이타슬라이서(17)와, 상기 데이타슬라이서(17)의 출력데이타를 저장하는 데이타램(18)과, 상기 데이타 슬라이서(17) 및 데이타램(18), 랜덤번호발생기(21)에 초기 데이타를 제공하는 마이크로프로세서(19)와 상기 마이크로프로세서(19)로부터 초기데이타를 입력하고, 수평, 수직동기신호(Hsync, Vsyn)를 입력하여 불규칙한 번호데이타를 출력하는 랜덤번호발생기(20)와, 매 필드마다 수평주사선의 첫번째 라인에서 256번째 라인을 검출하여 그 구간동안만 상기 랜덤번호발생기(20)를 인에이블시키는 라인디텍터(21)와, 상기 랜덤번호발생기(20)로부터 입력되는 번호데이타를 카운트하여 상기 필드메모리(12,13)에 어드레스를 제공하는 어드레스카운터(22)로 구성된 것을 특징으로 하는 랜덤라인 억세스 방식에 의한 스크램블링 시스템.An A / D converter 11 for A / D converting a composite video signal CVS, a field memory 12, 13 for storing an output signal of the A / D converter 11, and the field memory 12, A D / A converter 14 for D / A converting the output signal of the signal 13), a synchronous separator 15 for separating the vertical and horizontal synchronization signals Vsync and Hsync from the composite video signal CVS, and the synchronization A clock generator 16 for generating a sampling clock using the horizontal synchronization signal Hsync of the separator 15, a data slicer 17 for extracting data carried in a vertical retrace section of the composite video signal CVS, and And a data RAM 18 storing the output data of the data slicer 17, and a microprocessor 19 providing initial data to the data slicer 17, the data RAM 18, and the random number generator 21. And irregular data by inputting initial data from the microprocessor 19 and horizontal and vertical synchronization signals (Hsync, Vsyn). A random number generator 20 for outputting the data, a line detector 21 for detecting the 256th line in the first line of the horizontal scan line for each field, and enabling the random number generator 20 only during the interval; And an address counter (22) for counting number data input from a random number generator (20) and providing an address to said field memories (12, 13).
제1항에 있어서, 랜덤번호발생기(20)의 8비트출력과 카운터(22a-22e)의 4비트출력을 멀티플렉서(22f-22i)에 인가함과 아울러, 상기 멀티플렉서(22f-22i)의 출력을 상기 카운터(22a-22e)의 나머지 출력과 결합하여 필드메모리(12,13)에 입력시키고, 수평동기신호(Hsync)를 클럭펄스로하는 플립플롭(22j)의 출력데이타로 상기 필드메모리(12,13)의 라이트/리드단자(W/R)를 선택하며, 노아게이트(22k,22ℓ)를 통하는 상기 플립플롭(22j)의 출력신호로 한 주사선마다 번갈아가면서 상기 멀티플렉서(22f-22i)의 셀렉터단자(A/B)를 선택하도록 어드레스카운터(22)를 구성한 것을 특징으로 하는 랜덤라인 억세스 방식에 의한 스크램블링 시스템.The method of claim 1, wherein the 8-bit output of the random number generator 20 and the 4-bit output of the counters 22a-22e are applied to the multiplexers 22f-22i, and the outputs of the multiplexers 22f-22i are applied. The field memories 12, 13 and 13 are coupled to the remaining outputs of the counters 22a to 22e and input to the field memories 12 and 13, and the output data of the flip-flop 22j which uses the horizontal synchronization signal Hsync as the clock pulse. 13 selects the write / lead terminal (W / R), and alternately selector terminals of the multiplexers 22f-22i alternately for each scan line to the output signal of the flip-flop 22j through the noah gates 22k and 22L. The address counter 22 is configured to select (A / B). The scrambling system according to the random line access method.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.