KR940004733B1

KR940004733B1 - Vertical dividing control circuit of display unit

Info

Publication number: KR940004733B1
Application number: KR1019910021118A
Authority: KR
Inventors: 이현주
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-11-25
Filing date: 1991-11-25
Publication date: 1994-05-28
Also published as: KR930011664A

Abstract

The method has an effect of two images display on a CRT screen by comparing a column comparator register with a current counter value. The circuit includes a horizontal counter (1), a column comparator register (2), a comparator (3), a screen division control signal generator (4), a screen division synchronous control signal generator (5) which generates a screen division synchronous control signal (r/l ck), an offset register (21) which represents the width of a line, a 2nd address (22) which saves outputs of an offset register and gate (AD2), a 2nd register (24) which memorizes an initial video memory address and value of a 2nd address, and a 2nd CA counter (25).

Description

Vertical division control of the screen and its address selection circuit

제1도는 종래의 화면 수평분할 설명도.1 is a diagram illustrating a conventional screen horizontal division.

제2도는 본 발명의 화면 수직분할 설명도.2 is an explanatory diagram of a screen vertical division of the present invention.

제3도는 본 발명 화면의 수직분할 회로도.3 is a vertical division circuit diagram of the screen of the present invention.

제4도는 화면의 어드레스 출력회로도.4 is an address output circuit diagram of a screen.

제5도는 제3도에 따른 화면의 어드레스 출력회로도.5 is an address output circuit diagram of the screen according to FIG.

제6도는 제3도에 따른 화면의 어드레스 선택회로도.6 is an address selection circuit diagram of the screen according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 수평카운터 2 : 칼럼 비교 레지스터1: horizontal counter 2: column comparison register

3 : 비교부 4 : 스크린 분할 제어신호 발생기3: comparison unit 4: screen division control signal generator

5 : 스크린 분할 클럭제어신호 11, 21 : 오프셋 레지스터5: Screen division clock control signal 11, 21: Offset register

12 : 스타트 어드레스 레지스터 13, 23 : 제1,2어드레스12: Start address register 13, 23: 1st, 2nd address

14, 24 : 제1,2레지스터 15, 25 : 제1,2CA카운터14, 24: 1st, 2nd register 15, 25: 1st, 2CA counter

31 : 멀티플렉서 32 : 메모리 어드레스 변환기31: Multiplexer 32: Memory Address Translator

본 발명은 화면의 수직분할에 관한 것으로, 특히 특정 칼럼을 지칭하는 칼럼 비교 레지스터값과 현재의 칼럼값을 비교하여 일치하게 되면 칼럼 전후로 화면이 분리되어 CRT 스크린상에 서로 다른 두개의 화면을 동시에 볼 수 있도록 한 화면의 수직분할 제어 및 그 선택회로에 관한 것이다.The present invention relates to the vertical division of a screen. In particular, when comparing and matching a column comparison register value indicating a specific column with a current column value, the screen is separated before and after the column to simultaneously view two different screens on the CRT screen. It relates to the vertical division control of one screen and its selection circuit.

종래의 화면을 분할하는 방법으로는 아래, 위로 서로 다른 페이지의 일부를 볼 수 있도록 한 수평분할방법이 있는데, 이는 제1도에 도시된 바와같이 스크린상에 나타나는 화면의 내용은 CRTC의 스타트 어드레스 레지스터가 가리키는 어드레스에서부터 디스플레이된다.The conventional method of dividing the screen is a horizontal dividing method in which parts of different pages can be viewed from below and up. The contents of the screen appearing on the screen as shown in FIG. Is displayed from the address indicated by.

비디오 메모리는 일반적으로 몇개의 페이지로 나누어 지는데 한 페이지가 바로 한 화면의 데이타 량을 가지고 있고, 화면에 디스플레이할 페이지의 선택은 CRTC의 스타트 어드레스 레지스터에 의한 것으로 이 레지스터의 값을 페이지 5의 시작 어드레스로 하면 화면의 시작은 페이지 5의 내용이, 페이지 4의 시작 어드레스를 지정하면 화면의 시작은 페이지 4의 내용이 화면에 나타나게 된다.Video memory is generally divided into several pages, where one page has the amount of data on one screen, and the selection of pages to display on the screen is made by the start address register of the CRTC. If the start of the screen is specified, the content of page 5 is specified, and if the start address of page 4 is specified, the content of the page 4 is displayed on the screen.

이때 CRTC의 라인 비교 레지스터를 이용하여 또 다른 페이지의 내용을 볼 수 있도록 하는데, 즉 매번 리프레쉬 사이클 동안 CRTC는 현재의 스캔(scan) 라인값과 라인 비교 레지스터값을 비교하는데, 만약 그 값이 일치하게 되면 CRTC는 내부의 주소 카운트값을 리세트시켜 그 다음 스캔라인부터는 비디오 메모리의 처음, 즉 페이지 0부터 디스플레이 된다.At this time, you can use the CRTC line compare register to view the contents of another page, that is, during each refresh cycle, the CRTC compares the current scan line value with the line compare register value. The CRTC then resets the internal address count so that the next scan line is displayed from the beginning of video memory, page 0.

제1도에서 스타트 어드레스 레지스터값을 페이지 4를 가리키도록 하였고, 라인 비교 레지스터값을 80으로 하였을때 스캔라인 81부터는 무조건 페이지 0(비디오 메모리의 처음)부터 디스플레이 된다.In FIG. 1, when the start address register value is pointed to page 4, and the line comparison register value is set to 80, scan line 81 is displayed from page 0 (the beginning of video memory).

이와 같은 종래의 수평 분할 대신 아래, 위로 화면을 분할하여 보던 것을 수직방향으로 서로 다른 두 페이지의 화면을 볼 수 있도록 함과 아울러 임의로 설정한 칼럼 비교 레지스터값을 점차 줄이거나 늘리면서 반복시키면서 화면에 나타나지 않는 다른 페이지의 화면을 서서히 볼 수 있거나 사라지게 하도록 한 화면의 수직분할 제어 및 그 어드레스 선택회로를 창안한 것으로 이를 첨부한 도면을 참조하여 상세히 살펴보면 다음과 같다.Instead of the conventional horizontal division, the screen splits up and down to see two different pages in the vertical direction, and the column comparison register value that is arbitrarily set is gradually decreased or increased while not being displayed on the screen. The vertical division control of one screen and its address selection circuit are created so that the screen of another page may be gradually seen or disappeared. Referring to the accompanying drawings, the following description will be made.

제3도는 본 발명 화면의 수직분할 회로도로서 현재의 칼럼값을 한 칼럼의 문자단위로 카운팅하는 수평 카운터(1)와 임의로 설정한 칼럼 비교 레지스터(2)의 값을 비교하는 비교부(3)와, 이 비교부(3)의 출력신호에 따라 스크린 분할 제어신호(r/ l)를 발생시키는 스크린 분할제어 신호 발생부(4)의 스크린 분할 제어신호(r/ l)를 입력받고 인가되는 클럭(CK)에 동기시켜 스크린 분할 동기제어신호(r/ l ck)를 출력하는 스크린 분할 동기제어 신호 발생부(5)로 구성한다.3 is a vertical division circuit diagram of a screen of the present invention, and a comparison unit 3 for comparing a value of a horizontal counter 1 for counting a current column value in units of characters of a column and a value of a column comparison register 2 arbitrarily set. And a clock input and applied to the screen split control signal r / l of the screen split control signal generator 4 to generate the screen split control signal r / l according to the output signal of the comparator 3 ( And a screen division synchronization control signal generator 5 which outputs the screen division synchronization control signal r / l ck in synchronization with CK.

이와 같이 구성된 본 발명의 작용, 효과를 상세히 설명하면 다음과 같다.Referring to the operation, effects of the present invention configured as described above in detail.

제2도에서와 같이 스타트 어드레스 레지스터가 페이지 4의 시작 어드레스를 가리키고 있으므로 상기 페이지 4의 내용이 화면에 디스플레이 되는데, 이때 CRTC는 한 칼럼씩 문자단위로 카운팅하는 수평 카운터(1)값과 임의로 설정한 칼럼 비교 레지스터(2)값을 비교부(3)에서 입력받아 비교하는데, 비교시 두 값이 일치하면 스크린 분할제어 신호 발생부(4)에서는 '하이'인 분할 제어신호(r/ l )를 출력함과 아울러 스크린 분할 클럭신호 발생부(5)에서 클럭(ck)를 입력받아 스크린 분할제어 클럭신호(r/ l ck)를 출력한다.As shown in FIG. 2, since the start address register points to the start address of page 4, the contents of page 4 are displayed on the screen. At this time, the CRTC is a horizontal counter (1) value counting by character column by column and arbitrarily set. The comparison value of the column comparison register (2) is received from the comparison unit (3), and when the two values match, the split control signal generator (4) outputs a high division control signal (r / l). In addition, the screen split clock signal generator 5 receives the clock ck and outputs the screen split control clock signal r / l ck.

이는 지금부터 화면이 분리된다는 것을 나타내는 것으로, 가령 수평 카운터(1)값과 칼럼 비교 레지스터(2)값이 일치되어 스크린 분할 제어신호(r/ l)가 '하이'상태가 됨과 동시에 클럭(ck)이 발생하면 이때부터 페이지 0의 내용이 다른 한쪽 화면에 디스플레이 되는 것이다.This indicates that the screen is to be separated from now on. For example, the value of the horizontal counter (1) and the column comparison register (2) coincide so that the screen split control signal (r / l) becomes 'high' and the clock (ck) If this happens, the contents of page 0 are displayed on the other screen.

그리고 한 스캔라인의 끝에 이르면 H.T(Horizontal Total) 신호가 발생하여 스크린 R/L 신호 발생부(4)에 인가되면 스크린 R/L 신호는 '하이'상태에서 '로우'상태로 바뀌게 되는데, 이 '로우'상태만 다시 페이지 4의 내용이 디스플레이 된다는 것이다.When the HT (Horizontal Total) signal is generated and applied to the screen R / L signal generator 4 when the end of one scan line is reached, the screen R / L signal is changed from 'high' state to 'low' state. Only the low 'state means that the contents of page 4 are displayed again.

이와 같이 한 라인을 스캔해 나갈때 특정 칼럼에서 스크린 R/L 신호가 하이로 바뀜과 아울러 동시에 디스플레이되는 페이지로 바뀌고, H.T 신호가 발생하면 '하이'로 있던 스크린 R/L 신호가 '로우'로 되고 다시 원래의 페이지가 디스플레이 된다. 이와같은 동작이 매 라인마다 반복되어 제2도에서와 같이 두 화면으로 분리되는 것이다.When scanning a line like this, the screen R / L signal goes high in a specific column and changes to the displayed page at the same time. When the HT signal occurs, the screen R / L signal that was 'high' goes to 'low'. The original page is displayed again. This operation is repeated every line and divided into two screens as shown in FIG.

이와 같은 스크린 분할 제어신호와 클럭이 발생할 때마다 변환되는 메모리 어드레스를 계산하는 방법은 제4도 및 제5도에 의하여 알아보면 다음과 같다.A method of calculating a memory address that is converted every time a screen division control signal and a clock is generated will be described with reference to FIGS. 4 and 5.

제4도는 CRT 메모리 어드레스의 출력 회로도로서 한 라인의 폭을 나타내는 오프셋 레지스터(11)와, H.T 및 비디오(V.D.E) 신호를 앤드조합하는 앤드게이트(AD1)의 출력을 저장하는 제1어드레스(13)와, V.T(Vertical Total) 신호에 따라 로드되어 스타트 어드레스 레지스터(12) 및 상기 제1어드레스(13)값을 기억하는 제1레지스터(14)와, 이 레지스터(14)의 출력에 따라 CRT 어드레스를 한 칼럼씩 카운팅하는 CA카운터(15)로 구성한다.4 is an output circuit diagram of a CRT memory address, the offset register 11 representing the width of one line, and the first address 13 storing the output of the AND gate AD1 that combines the HT and video VDE signals. And a first register 14 loaded according to a VT (Vertical Total) signal to store a value of the start address register 12 and the first address 13, and a CRT address according to the output of this register 14. It consists of the CA counter 15 counting by one column.

먼저 V.T(Vertical Total) 신호가 발생하면 제1레지스터(14)는 스타트 어드레스 레지스터(12)의 값을 로드, 즉 화면의 맨처음 어드레스를 로드하는 것이다. 이 값은 CRT 어드레스(CA) 카운터(15) 및 제1어드레스(13)로 넘어가게 되는데, CA 카운터(15)에서는 한 칼럼씩 카운팅을 증가시킨다.First, when the V.T (Vertical Total) signal is generated, the first register 14 loads the value of the start address register 12, that is, the first address of the screen. This value is passed to the CRT address (CA) counter 15 and the first address 13, where the CA counter 15 increments the counting by one column.

만약 한 라인의 끝을 알리는 H.T 신호가 뜨면 앤드게이트(AD1)를 통해 제1어드레스(13)에 들어온 어드레스값과 한 라인의 폭을 나타내는 오프셋 레지스터(11)값을 더하여 CA 카운터(15)에 넘긴다. 즉 다음 라인의 처음을 가리키는 것이다. 이와같이 매 라인의 시작 어드레스(CRT ADD)가 계산되고, 그 어드레스에 해당되는 데이타가 화면에 디스플레이 되는 것이다.If the HT signal indicating the end of one line appears, the address value entered into the first address 13 through the AND gate AD1 and the offset register 11 indicating the width of one line are added to the CA counter 15. . That is, to the beginning of the next line. In this way, the start address (CRT ADD) of each line is calculated, and the data corresponding to the address is displayed on the screen.

이상에서 설명한 것은 매 라인의 시작 어드레스가 계산되고, 그 어드레스에 해당되는 CRT 어드레스 데이타가 화면에 디스플레이 되는 것으로 화면의 수직분할시 CRT 어드레스를 산출하기 위한 회로는 제5도에 도시한 바와 같다.As described above, the start address of each line is calculated, and the CRT address data corresponding to the address is displayed on the screen. The circuit for calculating the CRT address during vertical division of the screen is as shown in FIG.

제5도는 화면의 어드레스 출력회로도로서, 한 라인의 폭을 나타내는 오프셋 레지스터(21)와 H.T 및 비디오(V.D.E) 신호를 저장하는 플립플롭(F/F)을 통한 신호 및 스크린 분할 클럭신호(r/ l ck)를 앤드조합하는 앤드게이트(AD2)의 출력을 저장하는 제2어드레스(23)와, V.T 신호에 따라 구동되어 최초 비디오 메모리 어드레스(22) 및 상기 제2어드레스(23)의 값을 기억하는 제2레지스터(24)와, 스크린 분할 제어신호(r/ l) 및 카운트 클럭신호를 앤드조합하는 앤드게이트(AD3)의 출력에 따라 CRT 어드레스를 한 칼럼씩 카운팅하는 제2CA카운터(25)로 구성한다.5 is an address output circuit diagram of a screen, which includes an offset register 21 representing a width of one line, a signal through a flip-flop (F / F) for storing HT and video (VDE) signals, and a screen division clock signal (r /). A second address 23 for storing the output of the AND gate AD2 that combines < RTI ID = 0.0 > ck < / RTI > and < RTI ID = 0.0 > ck < / RTI > and a value driven by the VT signal to store the value of the first video memory address 22 and the second address 23 To the second CA counter 25 which counts the CRT addresses by one column according to the output of the second register 24 and the AND gate AD3 which combines the screen division control signal r / l and the count clock signal. Configure.

이와같이 구성된 회로의 동작은 제4도에 도시한 회로의 동작과 같으며, 이때의 어드레스 계산은 비디오 메모리의 처음을 나타내는 어드레스(00)가 제2레지스터(24)로 로드되고, 수평 카운터값과 칼럼 비교 레지스터값이 같으면 스크린 분할 제어신호와 클럭이 발생하고, 이 신호의 발생에 따라 카운터(25)가 CRT 어드레스 1를 출력하여 화면이 분리되는 현상이 나타난다.The operation of the circuit configured as described above is the same as the operation of the circuit shown in FIG. 4, and the address calculation at this time is performed by loading an address 00 representing the beginning of the video memory into the second register 24, and displaying a horizontal counter value and a column. If the comparison register values are the same, the screen split control signal and the clock are generated, and the counter 25 outputs the CRT address 1 according to the generation of the signal, thereby causing the screen to be separated.

제6도는 수직분할에 따른 화면의 어드레스 선택회로도로서, CRT 어드레스(CRT ADD)와 수직분할시 CRT 어드레스 1(CRT ADD1)을 각기 입력받아 스크린 분할 제어신호(r/ l)에 따라 멀티플렉싱하는 멀티플렉서(31)와, 이 멀티플렉서(31)의 CRT 어드레스를 입력받아 메모리 어드레스로 변환시켜 출력하는 메모리 어드레스 변환부(32)로 구성하는데, 한 라인을 스캔해 가던중 수평 카운터값과 칼럼 비교 레지스터값에 일치하여 스크린 분할 제어신호(r/ l)가 멀티플렉서(31)에 인가되면 상기 멀티플렉서(31)는 CRT 어드레스 1(CRT ADD1)을 선택하여 메모리 어드레스 변환부(32)로 출력하면 상기 변환부는 CRT 어드레스를 메모리 어드레스로 변환시켜 이 어드레스에 해당하는 메모리 데이타가 화면에 디스플레이 되도록 한다.6 is a diagram illustrating an address selection circuit of a screen according to vertical division. A multiplexer which receives a CRT address (CRT ADD) and a CRT address 1 (CRT ADD1) at the time of vertical division and multiplexes them according to the screen division control signal r / l ( 31) and a memory address converting section 32 that receives the CRT address of the multiplexer 31, converts it into a memory address, and outputs the same, which matches the horizontal counter value and the column comparison register value while scanning one line. When the screen division control signal r / l is applied to the multiplexer 31, the multiplexer 31 selects the CRT address 1 (CRT ADD1) and outputs the result to the memory address conversion unit 32. The data is converted to a memory address so that memory data corresponding to the address is displayed on the screen.

이상에서 상세히 설명한 바와같이 본 발명은 특정칼럼을 지칭하는 칼럼 비교 레지스터값과 현재의 카운트 값을 비교하여 칼럼 비교 레지스터값과 일치하게 되면 칼럼 전후로 화면이 분리되어 CRT 스크린상에 서로 다른 두개의 화면을 동시에 볼 수 있도록 한 효과가 있다.As described in detail above, the present invention compares a column comparison register value that refers to a specific column with a current count value, and when it matches the column comparison register value, the screen is separated before and after the column to display two different screens on the CRT screen. There is an effect that you can see at the same time.

Claims

The multiplexer 31 receives a screen address CRT ADD value and a vertical split address CRT ADD1 value and multiplexes it according to the screen division control signal r / l, and stores the screen address of the multiplexer 31 as a memory. And a memory address converting section (32) for converting to an address so that memory data corresponding to the address is displayed on the screen.

The screen division control signal (r / l) of the screen is a comparison unit (3) for comparing the value of the horizontal counter (1) for counting the current column value and the value of the column comparison register (2) arbitrarily set ), A screen split control signal generator 4 for generating a screen split control signal r / l in accordance with the output signal of the comparator 3, and a split control signal from the generator 4 And a screen division synchronization control signal generator (5) for generating a screen division synchronization control signal (r / l ck) in synchronization with a clock (CK).

The address output of the screen in the vertical division is an offset register 21 representing a width of one line, an output signal of a flip-flop (F / F) and a screen for storing HT and video (VDE) signals. In accordance with the AND gate AD2 by AND-combining the divisional synchronization control signal r / l ck, the second address 22 storing the output of the offset register 21 and the AND gate AD2, and the VT signal. An AND gate AD3 that AND-combines the second register 24 storing the first video memory address 22 and the value of the second address 22, and the screen division control (rl) signal and the counter clock (CK) signal. And a second CA counter (25) for counting the CRT addresses by one column according to the output of the C) to output the address (CRT ADD1).