KR900002722B1 - Picture data memory control circuit of picture telephone - Google Patents

Picture data memory control circuit of picture telephone Download PDF

Info

Publication number
KR900002722B1
KR900002722B1 KR1019870001932A KR870001932A KR900002722B1 KR 900002722 B1 KR900002722 B1 KR 900002722B1 KR 1019870001932 A KR1019870001932 A KR 1019870001932A KR 870001932 A KR870001932 A KR 870001932A KR 900002722 B1 KR900002722 B1 KR 900002722B1
Authority
KR
South Korea
Prior art keywords
clock
signal
flip
video signal
output
Prior art date
Application number
KR1019870001932A
Other languages
Korean (ko)
Other versions
KR880012071A (en
Inventor
김덕수
오수환
Original Assignee
삼성전자 주식회사
한형수
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 한형수 filed Critical 삼성전자 주식회사
Priority to KR1019870001932A priority Critical patent/KR900002722B1/en
Publication of KR880012071A publication Critical patent/KR880012071A/en
Application granted granted Critical
Publication of KR900002722B1 publication Critical patent/KR900002722B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/14—Systems for two-way working

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Signal Processing For Recording (AREA)

Abstract

The circuit for controlling A/D converter and memory in a video telephone comprises a camera (10) generating video signal, a synchronous dividing circuit (20) dividing the complex video signal from the camera into vertical synchronous signal, horizontal synchronous signal and field synchronous signal, an amplifier (30) amplifying the complex video signal, an A/D converter (40) converting amplified analog video signal to digital signal, and a memory (50) storing digital video signal. The circuit has a clock control method for controlling the timing of the A/D converter and an address control method for controlling the address of the memory.

Description

화상전화기의 영상데이타 메모리 제어회로Image data memory control circuit of video telephone

제 1 도는 본 발명의 개념적 블럭도.1 is a conceptual block diagram of the present invention.

제 2 도는 본 발명의 상세회로도.2 is a detailed circuit diagram of the present invention.

제 3 도 (가) (나)는 제 2 도의 각부 동작파형도이다.3 (a) and (b) are operational waveform diagrams of the parts of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 카메라 20 : 동기분리회로10: camera 20: synchronization separation circuit

30 : 증폭기 40 : A/D변환기30: amplifier 40: A / D converter

50 : 메모리 60 : 제어회로50: memory 60: control circuit

11-16 : D형 플림플롭 21-25 : 카운터11-16: D-type flip-flop 21-25: Counter

26-27 : 원샷(One-shot) 31-32 : 앤드 게이트26-27: One-shot 31-32: And Gate

33 : 낸드 게이트 34 : 인버터33: NAND gate 34: inverter

35 : 클럭발생기 WE : 메모리라이트(Write)신호35: clock generator WE: memory write signal

RO : 출력제어신호 100 : 영상신호 출력선RO: output control signal 100: video signal output line

200 : 수직동기신호 출력선 300 : 수평동기신호 출력선200: vertical synchronous signal output line 300: horizontal synchronous signal output line

400 : 필드동기신호 출력선 500 : 영상데이타버스400: Field sync signal output line 500: Video data bus

본 발명은 카메라 영상신호의 메모리시에 타이밍제어회로에 관한 것으로, 특히 카메라에서 입력되는 영상 데이타를 A/D(Analog To Digital : 이하 A/D라 칭한다) 변환하여 디지탈데이타로 메모리에 저장하기 위하여 A/D변환기와 메모리를 제어하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing control circuit in memory of a camera video signal. In particular, the present invention relates to converting video data input from a camera to A / D (hereinafter referred to as A / D) and storing it in memory as digital data. A / D converter and a circuit for controlling the memory.

종래의 영상신호 처리방식에서는 복합영상 신호에서 수평동기신호와 수직동기신호만을 분리하고 이를 이용하여 영상데이타를 A/D변환하여 메모리에 저장함으로써 영상데이타의 처리가 복잡하고 타이밍이 정확치 못한 결점이 있었다.In the conventional video signal processing method, the video data processing is complicated and the timing is not accurate by separating only the horizontal sync signal and the vertical sync signal from the composite video signal, and converting the video data to A / D using the same. .

따라서 본 발명의 목적은 복합영상신호 중에서 수평동기신호와 수직동기신호와 아울러서 펄드신호를 분리하고 이를 이용하여 A/D변환기의 출력데이타의 메모리를 제어함으로써 영상데이타의 처리를 간단화할수 있는 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to separate a pulse signal together with a horizontal synchronous signal and a vertical synchronous signal among composite video signals, and to control the memory of the output data of the A / D converter by using the control circuit to simplify the processing of the image data. In providing.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명의 개념적 블럭도로서, 영상신호를 출력하는 카메라(10)와, 상기 카메라(10)에서 출력되는 복합영상신호를 입력하여 수직동기신호(200)와 수평동기신호(300)와 필드신호(400)로 분리하는 동기분리회로(20)와, 상기 카메라(10)에서 출력되는 영상신호를 증폭하는 증폭기(30)와, 상기 증폭기(30)에서 증폭된 영상신호를 A/D변환하는 A/D변환기(40)와, 상기 A/D변환기(40)에서 디지탈 데이타로 변환된 영상데이타를 저장하는 메모리(50)와, 상기 A/D변환기(40) 및 메모리(50)에 소정 클럭과 어드레스 데이타를 출력하여 영상데이타의 메모리시에 필요한 타이밍을 제공하는 타이밍 제어회로(60)으로 구성되며, 상기 제어회로(60)의 구현이 본 발명의 목적에 해당된다.1 is a conceptual block diagram of the present invention, a camera 10 for outputting a video signal, a composite video signal output from the camera 10 by inputting a vertical synchronous signal 200 and a horizontal synchronous signal 300 and A / D conversion of the synchronous separation circuit 20 separating the field signal 400, the amplifier 30 amplifying the video signal output from the camera 10, and the video signal amplified by the amplifier 30. A / D converter 40, a memory 50 for storing image data converted into digital data by the A / D converter 40, and predetermined in the A / D converter 40 and the memory 50. A timing control circuit 60 is provided for outputting clock and address data to provide timing necessary for memory of image data. The implementation of the control circuit 60 corresponds to an object of the present invention.

제 2 도는 본 발명의 상세회로도로서, 도면중 D플립플롭(11-6), 카운터(21-25), 원샷(One-shot)(26-27), 앤드게이트(31-32), 낸드게이트(33), 인버터(34) 및 클럭발생기(35)로 구성된 부분이 본 발명의 제어회로(60)에 해당된다.2 is a detailed circuit diagram of the present invention, in which the D flip-flop 11-6, the counter 21-25, the one-shot 26-27, the end gate 31-32, and the NAND gate. (33), the inverter 34 and the clock generator 35 correspond to the control circuit 60 of the present invention.

한편 제 3 도는 상기 제 2 도의 각부 타이밍도로서, 도면중 VSYNC는 수직동기신호이고, FIELD는 필드 동기신호이며, HSYNC는 수평동기신호이고, S3, S5, S6, S7, S8, S9, S12는 상기 제 2 도의 각부 출력 파형도이다.FIG. 3 is a timing diagram of each part of FIG. 2, wherein VSYNC is a vertical synchronization signal, FIELD is a field synchronization signal, HSYNC is a horizontal synchronization signal, and S 3 , S 5 , S 6 , S 7 , and S 8 , S 9 and S 12 are output waveform diagrams of the respective parts shown in FIG. 2.

상술한 도면과 구성을 참조하여 본 발명의 동작관계를 상술하면, 먼저 카메라(10)에서 출력되는 신호는 복합영상신호로서 아날로그신호이며 영상신호와 동기신호가 함께 포함되어 있으므로 동기분리회로(20)를 거쳐 동기분리회로만을 분리하면 제 3 도에 도시된 바와같이 수직동기신호(VSTNC), 수평동기신호(HSYNC), 필드신호(FIELD)로 출력된다.Referring to the operation relationship of the present invention with reference to the drawings and the above-described configuration, first, the signal output from the camera 10 is a composite video signal is an analog signal, and the video signal and the synchronization signal is included together, the synchronization separation circuit 20 When only the synchronous separation circuit is separated, the vertical synchronization signal VSTNC, the horizontal synchronization signal HSYNC, and the field signal FIELD are output as shown in FIG.

따라서 상기 수평동기신호(HSYNC)를 출력선(300)을 통하여 D형 플립플롭(11)의 클럭단자에 입력시키면 동플립플롭의 출력단(Q)으로 2분주되어 출력되고 다시 D형 플립플롭(14)의 클럭단자에 입력된다.Accordingly, when the horizontal synchronization signal HSYNC is input to the clock terminal of the D flip-flop 11 through the output line 300, the horizontal synchronization signal HSYNC is divided into two outputs to the output terminal Q of the flip-flop and is output again. Is input to the clock terminal.

또 상기 수직동기신호(VSYNC)를 출력선(200)을 통하여 D형 플립플롭(13)의 클럭단자에 입력시키면 동 플립플롭(13)의 데이타입력단(D)이 "하이"상태로 인가되어 있으므로 클리어단(CLR)에 "로우"신호가 인가되지 않는한 동플립플롭의 출력단(NQ)으로부터 상기 플립플롭(14)의 데이타입력단(D)으로 "하이"신호가 출력되며 상기 플립플롭(14)의 출력단(Q)에서는 상기 데이타입력단(D)의 신호가 "하이"일 경우에만 출력을 내보낸다.When the vertical synchronization signal VSYNC is input to the clock terminal of the D flip-flop 13 through the output line 200, the data input terminal D of the flip-flop 13 is applied in a "high" state. Unless a "low" signal is applied to the clear terminal CLR, a "high" signal is output from the output terminal NQ of the flip-flop to the data input terminal D of the flip-flop 14, and the flip-flop 14 The output terminal Q of the output signal is output only when the signal of the data input terminal D is "high".

따라서 20MHz 클럭발생기(35)의 클럭파형과 상기 플립플롭(14)의 출력파형을 앤드게이트(31)에서 연산하면, 결과적으로 상기 플립플롭(14)의 출력단(Q)가 "하이"일 동안에만 20MHz의 클럭이 발생되어 카운터(21)의 클럭입력단(CK)로 입력되도록 동작된다.Therefore, when the clock waveform of the 20 MHz clock generator 35 and the output waveform of the flip-flop 14 are calculated by the AND gate 31, as a result, the output terminal Q of the flip-flop 14 is "high" only. A 20 MHz clock is generated to operate to be input to the clock input terminal CK of the counter 21.

또한 상기 앤드게이트(31)의 출력을 카운터(21)의 클럭단(CK)에 입력시키면 동카운터(21)의 출력단(Q1)과 (Q2)로 각각 2분주, 4분주되어 출력단(Q1)에서 10MHz, 출력단(Q2)에서 5MHz로 출력되고 이 5MHz의 클럭을 A/D변환가(40)의 클럭단(CK)으로 입력시켜 영상데이타의 A/D변환시 타이밍신호로 사용된다.When the output of the AND gate 31 is input to the clock terminal CK of the counter 21, the output terminal Q is divided into two and four output terminals Q 1 and Q 2 of the counter 21, respectively. 1 ) is outputted at 10MHz and 5MHz at the output terminal Q 2 , and the clock of 5MHz is input to the clock terminal CK of the A / D converter 40 and used as a timing signal during A / D conversion of image data.

한편 상기 카운터(21)의 2분주클럭 10MHz의 출력신호는 D형 플립플롭(15)의 클럭단자(CK)로 입력되어 2분주되어 출력단(스캔)으로부터 5MHz클럭이 출력되어 D형 플립플롭(16)의 클럭단자(CK)에 입력되며, 또 상기 플립플롭(14)의 출력단(Q)에서 상기 플립플롭(16)의 데이타입력단(D)으로 접속되므로 상기 플립플롭(16)에서는 상기 데이타입력단(D)이 "하이"일때만 출력단(Q)을 통해 "하이"로 출력한다.On the other hand, the output signal of the two-division clock 10MHz of the counter 21 is input to the clock terminal CK of the D-type flip-flop 15 and divided into two, so that a 5MHz clock is output from the output terminal (scan) and the D-type flip-flop 16 Is input to the clock terminal CK and is connected to the data input terminal D of the flip-flop 16 from the output terminal Q of the flip-flop 14. Only when D) is "high", the output is "high" via the output terminal (Q).

따라서 상기 카운터(21)에서 2분주되어 출력된 10MHz 클럭은 낸드게이트(33)의 한 입력단으로 입력되어 상기 플립플롭(16)의 출력단(Q)가 "하이"일때만 상기 낸드게이트(33)를 통과하여 카운터(22)의 클럭입력단(CK)로 입력되므로, 상기 카운터(22)가 동작되어 출력단(Q1)(Q2)(Q3)(Q4)으로 각각 2분주, 4분주, 8분주, 16분주되어 출력되고 상기 출력단(Q4)의 16분주된 클럭이 다시 카운터(23)의 클럭단(CK)으로 입력되어 각각 2분주, 4분주, 8분주되어 출력된다.Therefore, the 10 MHz clock divided by the counter 21 and outputted is input to one input terminal of the NAND gate 33 to open the NAND gate 33 only when the output terminal Q of the flip-flop 16 is "high." As it passes through and is input to the clock input terminal CK of the counter 22, the counter 22 is operated so that the output terminals Q 1 , Q 2 , Q 3 and Q 4 are divided into 2, 4, and 8 respectively. The 16 divided clocks of the output terminal Q4 are inputted to the clock terminal CK of the counter 23 again, and are divided into 2 divided, 4 divided, and 8 divided outputs.

따라서, 메모리(50)의 어드레스중 하위 7개 비트의 어드레스(A7-A1)이 지정다.Therefore, the lower seven bits of the address A 7 -A 1 of the address of the memory 50 are designated.

한편 상기 카운터(22) (23)의 동작시 출력제어신호(R4)는 상기 동기분리회로(20)에서 출력되는 필드동기 신호를 인버터(34)에서 반전시켜 입력시킨다.On the other hand, during operation of the counters 22 and 23, the output control signal R 4 inverts and inputs the field synchronization signal output from the synchronous separation circuit 20 by the inverter 34.

즉, 상기 인버터(34)에서 출력되는 출력제어신호가 "로우"로 입력될 시에만 상기 카운터(22) (23)이 동작된다.That is, the counters 22 and 23 are operated only when the output control signal output from the inverter 34 is input to "low".

전술한 동작이 끝나면, 525라인의 수평주사선으로 구성된 영상신호중에서 1개 라인의 영상신호를 7개 비트의 어드레스(A7-A1) 지정을 통하여 128개로 분할하여 A/D 변환시킨후 이 128개의 영상데이타를 상기 메모리(50)에 저장시킬 수 있게 된다.After the above operation, the video signal of one line among the video signals composed of 525 horizontal scan lines is divided into 128 by specifying 7 -bit address (A 7 -A 1 ), and then A / D converted. Video data can be stored in the memory 50.

즉, 1개 수평주사선상의 영상데이타를 상기 A/D 변환기(40)에 의하여 8비트의 양자화 값으로 디지탈화하고 전술한 7개비트의 어드레스(A7-A1) 지정을 통하여 128개로 분할하여 A/D 변환시킨후 이 128개의 영상데이타를 상기 메모리(50)에 저장시킬 수 있게 된다.That is, the image data on one horizontal scan line is digitalized by the A / D converter 40 into 8-bit quantization values, and divided into 128 pieces by specifying the 7-bit address (A 7 -A 1 ) described above. After / D conversion, the 128 image data can be stored in the memory 50.

한편, 상기 카운터(23)의 출력단(Q3) 신호를 원샷(26)에 입력시키면 출력단

Figure kpo00001
에서 출력된 "로우"상태 펄스가 상기 플립플롭(11) (14) (15) (16)을 모두 클리어 시키므로 최초의 동작으로 되돌아간다.Meanwhile, when the output terminal Q 3 of the counter 23 is input to the one shot 26, the output terminal
Figure kpo00001
The " low " state pulses outputted at < RTI ID = 0.0 > 11 < / RTI >

또한 상기 동기분리회로(20)에서 출력된 수평동기신호를 출력선(300)를 통하여 D형 플립플롭(12)의 클럭단(CK)으로 입력하면 2분주된 클럭이 출력단(Q)로 출력되어 앤드게이트(32)의 일입력단으로 인가되고, 동시에 상기 카운터(23)의 출력단(Q3)의 클럭이 타입력단으로 인가되어 상기 앤드게이트(32)의 출력이 카운터(24)의 클럭단(CK)으로 입력된다.In addition, when the horizontal synchronization signal output from the synchronous separation circuit 20 is input to the clock terminal CK of the D flip-flop 12 through the output line 300, a clock divided by two is output to the output terminal Q. It is applied to one input terminal of the AND gate 32, and at the same time, the clock of the output terminal Q 3 of the counter 23 is applied to the type force stage so that the output of the AND gate 32 is the clock terminal CK of the counter 24. ) Is entered.

이에따라 상기 카운터(24)가 동작되어 다시 출력단(Q1) (Q2) (Q3) (Q4)를 통하여 각각 2분주, 4분주, 8분주, 16분주된 클럭을 출력하고, 동시에 상기 16분주된 클럭이 다시 카운터(25)의 클럭단(CK)으로 입력되어 출력단(Q1) (Q2) (Q3)를 통하여 각각 2분주, 4분주, 8분주된 클럭을 출력함으로써 이들 7개비트의 클럭신호가 상기 메모리(50)의 상위 7개비트 어드레스(A14-A8)를 구성하게 된다.Accordingly, the counter 24 is operated to output clocks divided into two, four, eight, and sixteen divisions through the output stages Q 1 , Q 2 , Q 3 , and Q 4 , respectively. The divided clocks are inputted to the clock stage CK of the counter 25 again and output the clocks divided into two, four, and eight divisions through the output stages Q 1 , Q 2 , and Q 3 , respectively. The clock signal of bits constitutes the upper seven bit addresses A 14 -A 8 of the memory 50.

또 상기 카운터(24) (25)의 출력제어신호(R0)는 전술한 바와같이 필드동기 신호를 입력하는 인버터(34)의 출력을 입력하여 동작하며, 상기 카운터(25)의 8분주된 출력단(Q3)의 클럭이 원샷(27)으로 입력되어 상기 플립플롭(12) (13)을 클리어 하게되면 다시 최초의 동작으로 되돌아 간다.In addition, the output control signal R 0 of the counters 24 and 25 operates by inputting the output of the inverter 34 for inputting the field synchronization signal as described above, and the eight divided output stages of the counter 25. When the clock of (Q 3 ) is input to the one-shot 27 to clear the flip-flops 12 and 13, the clock returns to the original operation.

따라서 전술한 과정을 모두 거치면, 상기 메모리(50)에는 카메라(10)에서 입력된 한 화면분의 영상을 소정 수평 주사선에서 128×8비트의 디지탈화된 영상데이타로 변화하여 저장하고 계속해서 525개의 수평주사 라인중 128개의 라인을 선택하여 동일한 방법으로 A/D 변환시키어 저장함으로써 결과적으로 128×128×8비트로된 영상데이타를 메모리에 저장할 수 있게되는 것이다.Therefore, after all of the above-described process, the memory 50 is converted into a digital image data of 128 × 8 bits in a predetermined horizontal scan line from the camera 10, and stored 525 horizontal By selecting 128 lines among the scanning lines, A / D conversion is performed in the same way, and as a result, image data of 128 x 128 x 8 bits can be stored in the memory.

상술한 바와같이 본 발명은 카메라에서 입력되는 영상신호를 A/D 변환하여 메모리에 저장할 때 A/D 변환기와 메모리의 동작타이밍을 제어함으로써 영상데이타의 디지탈 처리가 간편하게 되며, 또한 필드신호를 함께 사용하여 제어함으로써 영상신호의 A/D 변환 타이밍에 정확성을 기할 수 있는 잇점이 있다.As described above, the present invention simplifies digital processing of image data by controlling the operation timing of the A / D converter and the memory when A / D conversion of the image signal input from the camera is stored in the memory. By controlling the data, the A / D conversion timing of the video signal can be corrected.

Claims (1)

영상신호를 출력하는 카메라(10)와, 상기 카메라(10)에서 출력되는 복합영상 신호를 입력하여 수직동기신호, 수평동기신호, 필드동기신호로 분리한 후 출력하는 동기분리회로(20)와, 상기 영상신호를 증폭하는 증폭기(30)와, 상기 증폭기(30)에서 증폭된 영상신호를 A/D 변환하는 A/D 변환기(40)와, 상기 A/D 변환기(40)에서 디지탈 데이타로 변환시킨 영상데이타를 저장하는 메모리(50)를 구비한 확상전화기에 있어서, 상기 수평동기신호를 D플립플롭(11) (12)의 클럭단으로 입력함과 동시에 상기 수직동기신호를 D플립플롭(13)의 클럭단으로 입력한 후 상기 플립플롭(11) (13)의 소정출력으로써 D플립플롭(14)를 동작시켜 상기 플립플롭(14)의 출력상태에 따라 클럭발생기(35)의 기본클럭을 카운터(21)에 의하여 2분주 내지 4분주한 후 상기 4분주된 클럭으로써 상기 A/D 변환기(40)의 동작타이밍을 제어하는 클럭제어수단과, 상기 카운터(21)의 2분주 클럭을 D형 플립플롭(15) (16)의 소정 출력상태에 따라 카운터(22) (23)로 입력시켜 하위 7비트의 어드레스(A7-A1)를 제공함과 동시에 상기 카운터(23)의 8분주 클럭을 상기 플립플롭(12)의 소정 출력 상태에 따라 카운터(24) (25)로 입력시켜 상위 7비트의 어드레스(A14-A8)를 제공함으로써 상기 14비트의 어드레스(A14-A1)가 상기 메모리(50)에 출력되도록 하는 어드레스 제어수단으로 구성함을 특징으로 하는 화상전화기의 영상데이타 메모리 제어회로.A camera 10 for outputting a video signal, and a sync separation circuit 20 for inputting a composite video signal output from the camera 10 and separating the video signal into vertical sync signals, horizontal sync signals, and field sync signals; An amplifier 30 for amplifying the video signal, an A / D converter 40 for A / D converting the video signal amplified by the amplifier 30, and the A / D converter 40 for digital data conversion In an extension telephone having a memory (50) for storing the image data, the horizontal synchronization signal is inputted to the clock stages of the D flip-flops (11) and (12) while the vertical synchronization signal is inputted to the D flip-flop (13). After inputting to the clock stage of the < RTI ID = 0.0 >), the D flip-flop 14 is operated as a predetermined output of the flip-flop (11) (13). ≪ / RTI > A / D conversion by the clock divided by 2 divided by 4 divided by the counter 21 Clock control means for controlling the operation timing of the controller 40, and the two-division clock of the counter 21 is input to the counters 22 and 23 according to the predetermined output state of the D flip-flops 15 and 16; While providing the lower 7-bit address (A 7 -A 1 ) and inputting the eight-division clock of the counter 23 to the counters 24 and 25 according to the predetermined output state of the flip-flop 12. Image of a video telephone comprising: address control means for providing the 14-bit address A 14 -A 1 to the memory 50 by providing a 7-bit address A 14 -A 8 . Data memory control circuit.
KR1019870001932A 1987-03-04 1987-03-04 Picture data memory control circuit of picture telephone KR900002722B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870001932A KR900002722B1 (en) 1987-03-04 1987-03-04 Picture data memory control circuit of picture telephone

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870001932A KR900002722B1 (en) 1987-03-04 1987-03-04 Picture data memory control circuit of picture telephone

Publications (2)

Publication Number Publication Date
KR880012071A KR880012071A (en) 1988-11-03
KR900002722B1 true KR900002722B1 (en) 1990-04-23

Family

ID=19259847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870001932A KR900002722B1 (en) 1987-03-04 1987-03-04 Picture data memory control circuit of picture telephone

Country Status (1)

Country Link
KR (1) KR900002722B1 (en)

Also Published As

Publication number Publication date
KR880012071A (en) 1988-11-03

Similar Documents

Publication Publication Date Title
US4689660A (en) Video signal storage apparatus for NTSC system
KR900002722B1 (en) Picture data memory control circuit of picture telephone
US4974058A (en) Color signal processing apparatus using a plurality of sample-and-hold circuits and a single switched A/D converter
US4386368A (en) Memory conservation method in a programmable ROM sync generator system
JPS60232791A (en) Digitizer for image processing system
KR100227425B1 (en) Apparatus for displaying double picture removing one pixel error
KR920003376B1 (en) Still picture image apparatus
KR940009292B1 (en) Pulse generator
JP2716140B2 (en) Code converter and encoder device
KR940000851Y1 (en) Image data transformer
GB2150391A (en) Sync signal generator
JPS58188979A (en) Analog to digital converter for video signal
KR890017954A (en) Subscreen Enlargement and Reduction Circuitry and Method for Television or Video Tape Recorders
SU1195486A1 (en) Device for generating televison test signals
KR910006567B1 (en) Image processing circuit for image communication
KR920009184B1 (en) Scrambling system
KR900008268B1 (en) Attribute control circuit
JPH01174077A (en) Video signal processor
KR890000951B1 (en) A/d modulating circuit for a monitor in tv
KR950003029B1 (en) Method for generating control signal for image signal processing system
KR910007543B1 (en) Input data changing circuit
KR910009512B1 (en) Screen art circuit and method of tv or vtr
JPH0379165A (en) Synchronous signal generation circuit
KR910002613B1 (en) Digital luminance and chrominance seperating circuit
JPS648956A (en) Ultrasonic diagnostic apparatus

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19990329

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee