KR920009075B1

KR920009075B1 - Scrambling system

Info

Publication number: KR920009075B1
Application number: KR1019890017631A
Authority: KR
Inventors: 강경진
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1992-10-13
Also published as: KR910011053A

Abstract

The system adapts the random line access method which processes the horizontal line of one field randomly with the number generated at each horizontal period by the random number generator (20). The system scrambles the synthesised image signal (CVS) of CATV by shifting the vertical position of the certain line so that the bit number for the constructed element is minimised. The system includes an A/D converter (11), field meries (12,13) storing the converter outputs, a D/A converter (14), a separator (15) separating the vertical and horizontal synchronous signals from the CVS, a clock generator (16), and a data slicer (17) extracting the data for the vertical blanking interval.

Description

Scrambling System by Random Line Access Method

제1도는 종래의 스크램블링 시스템에 대한 블록도.1 is a block diagram of a conventional scrambling system.

제2a도는 제1도에서 입력되는 스크램블링된 합성영상신호의 파형도.FIG. 2A is a waveform diagram of a scrambled composite video signal input from FIG.

제2b도는 디스크램블링된 원래의 합성영상신호에 대한 파형도.2b is a waveform diagram of the original composite video signal descrambled.

제3도는 본 발명 랜덤라인 억세스 방식에 의한 스크램블링 시스템의 전체구성도.3 is an overall configuration diagram of a scrambling system according to the present invention random line access method.

제4도는 제3도에서 어드레스카운터(22)의 상세블록도.4 is a detailed block diagram of the address counter 22 in FIG.

제5a도는 정상적인 화면을 보인 상태이고, 제5b도는 본 발명에 의해 스크램블링된 화면의 상태도.Figure 5a is a state showing a normal screen, Figure 5b is a state diagram of a screen scrambled by the present invention.

제6도는 마이크로 프로세서의 신호 흐름도.6 is a signal flow diagram of a microprocessor.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : A/D 변환기 12, 13 : 필드메모리11: A / D converter 12, 13: field memory

14 : D/A 변환기 15 : 동기분리기14: D / A converter 15: Synchronous separator

16 : 클럭발생기 17 : 데이터슬라이서16: clock generator 17: data slicer

20 : 랜덤번호발생기 21 : 라인디덱터20: random number generator 21: line decanter

22 : 어드레스카운터 22a-22e : 카운터22: address counter 22a-22e: counter

22f-22i : 멀티플렉서 22j : 플립플롭22f-22i: Multiplexer 22j: Flip-Flops

22k, 22 : 노아게이트22k, 22: Noah gate

본 발명은 스크램블링 시스템에 관한 것으로, 특히 한 필드내의 수평라인을 불규칙적인 번호발생기에 의해 매 수평주기마다 발생되는 번호에 또 불규칙하게 처리하여 스크램블링하는데 적당하도록 한 랜덤라인 억세스(Rendom Line Acess) 방식에 의한 스크램블링 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scrambling system, and more particularly, to a random line access scheme in which a horizontal line in a field is randomly processed by a random number generator to a number generated every horizontal period and is also suitable for scrambling. To a scrambling system.

유료텔레비젼방송의 불법시청방지를 위한 스크램블링 방식에는 여러가지 방식이 있는데, 그 중에서 가장 많이 사용되는 라인로테이션(Line Rotation)방식에 대해서 설명한다.There are various methods of scrambling to prevent illegal viewing of pay television broadcasting, and the line rotation method that is used most is described.

이 방식은 스크램블링된 신호를 한번의 스크램블링하면 원래의 신호로 복구되는 디스크램블링(Descrambling)과정이 되므로 스크램블링이나 디스크램블링은 그 원리가 똑같다고 할 수 있다.In this method, the scrambling or descrambling is the same principle since the scrambling signal is a descrambling process in which the scrambling signal is once recovered.

그러므로 여기서는 수신측에서 행해지는 디스크램블링에 대해서만 설명한다.Therefore, only the descrambling performed at the receiving side will be described here.

제1도는 종래의 스크램블링 시스템에 대한 블록도로서 이에 도시된 바와 같이, 아날로그의 합성영상신호(CVS)를 입력하여 디지털 신호로 변환하는 아날로그(A)/디지탈(D) 변환기(1)와, 상기 A/D 변환기(1)의 출력신호를 기억하는 라인메모리(2),(3)와, 상기 합성영상신호(CVS)에서 수평동기를 분리하는 동기분리기(4)와, 수평동기를 이용하여 샘플링클럭을 발생시키는 클럭발생기(5)와, 상기 클럭발생기(5)의 클럭신호를 이용하여 상기 A/D 변환기(1) 및 라인메모리(2),(3)로부터 입력되는 디지털 신호를 아날로그신호로 변환하는 D/A 변환기(6)와, 후술할 랜덤번호발생기(10)를 위해 합성영상신호(CVS)의 수직귀선구간(VBI:Vertical Blanking Interval)에서 그 랜덤번호발생기(10)의 초기 데이터를 추출해내는 데이터슬라이서(7)와, 상기 데이터슬라이서(7)의 출력데이타를 저장하는 데이터램(8)과, 상기 데이터 램(8)에 저장된 초기데이타를 해독하는 마이크로프로세서(9)와, 상기 마이크로프로세서(9)로부터 입력되는 초기데이타값에 따른 불규칙한 번호를 발생하는 랜덤번호발생기(10)와, 상기 랜덤번호발생기(10)의 출력에 의해 상기 라인메모리(2),(3)에 어드레스를 제공하는 어드레스발생기(11)로 구성되었다.1 is a block diagram of a conventional scrambling system, as shown therein, an analog (A) / digital (D) converter 1 for inputting an analog composite video signal CVS and converting it into a digital signal; Line memory (2), (3) for storing the output signal of the A / D converter (1), a synchronous separator (4) for separating horizontal synchronization from the composite video signal (CVS), and sampling using horizontal synchronization A digital signal input from the A / D converter 1 and the line memories 2 and 3 is converted into an analog signal using a clock generator 5 that generates a clock and a clock signal of the clock generator 5. Initial data of the random number generator 10 in the vertical blanking interval (VBI) of the composite video signal CVS for the D / A converter 6 and the random number generator 10 to be described later are converted. The data slicer 7 to be extracted and the output data of the data slicer 7 are stored. A data RAM 8, a microprocessor 9 for decoding initial data stored in the data RAM 8, and a random number generator for generating an irregular number according to an initial data value input from the microprocessor 9 ( 10) and an address generator 11 for providing an address to the line memories 2, 3 by the output of the random number generator 10. The address generator 11 is provided with an address generator.

제2a도와 같이 스크램블링된 합성영상신호(CVS)가 제1도와 같은 종래의 디스크램블링 시스템을 통과하면 제2b도와 같은 정상적인 원래의 합성 영상신호로 복구된다.When the scrambled composite video signal CVS as shown in FIG. 2a passes through the conventional descrambling system as shown in FIG. 1, the normal original composite video signal as shown in FIG. 2b is restored.

여기서 주목할 것은 제2b도에 나타난 커팅포인트(P)에 대한 라인 메모리( 2),(3)에서의 어드레스인데, 이 어드레스에 해당하는 커팅포인트(P)를 중심으로 제2a도와 같이 합성영상신호(CVS)가 스크램블링되게 된다.Note that the addresses in the line memories 2 and 3 for the cutting point P shown in FIG. 2B are centered around the cutting point P corresponding to this address, as shown in FIG. CVS) is to be scrambled.

상기 커팅포인트(P)의 위치는 하나의 수평라인마다 랜덤번호발생기(10)에 의해 불규칙하게 생성되므로 스크램블링된 영상은 노이즈화면과 비슷하여 시청자가 본래의 화상을 전혀 알아볼 수 없게된다.Since the position of the cutting point P is irregularly generated by the random number generator 10 for each horizontal line, the scrambled image is similar to the noise screen so that the viewer cannot recognize the original image at all.

상기 랜덤번호발생기(10)는 각 필드마다 송신측에서 수직귀선기간에 초기데이터를 실어 보내게 되는데, 이 신호를 데이터슬라이서(7)가 받아서 데이터 램(8)에 저장시키면 마이크로프로세서(9)가 그 데이터 램(8)에 저장된 데이터를 읽어 이를 해독한 다음, 그 해독된 결과치를 랜덤번호발생기(10)에 출력하게 되므로 송신측에서 발생시키는 커팅포인트(P)에 대한 데이터를 수신측에서도 정확히 알수 있게된다.The random number generator 10 transmits initial data in the vertical retrace period at the transmitting side in each field. The signal is received by the data slicer 7 and stored in the data RAM 8 so that the microprocessor 9 Since the data stored in the data RAM 8 is read and decoded, the decoded result is output to the random number generator 10, so that the data on the cutting point P generated by the transmitting side can be accurately known to the receiving side. do.

왜냐하면 송신측의 스크램블러와 수신측의 디스크램블러의 랜덤 번호발생기(10)는 똑같이 구성되어 있으므로 각 필드마다 제공되는 초기데이타만 같으면 각 수평스캔라인 마다 생성되는 커팅포인트(P)의 값도 같아진다.Because the random number generator 10 of the scrambler of the transmitting side and the descrambler of the receiving side are configured in the same manner, if the initial data provided for each field is the same, the value of the cutting point P generated for each horizontal scan line is the same.

이렇게하여 생성되는 커팅포인트(P) 값을 어드레스발생기(11)에 공급하면 제2b도와 같이 기억된 영상신호를 제2a도와 같이 읽어낼 수 있도록 어드레스발생기(1 1)가 라인메모리(2),(3)에 어드레스를 공급하게 되고, 여기서 라인 메모리(2 ),(3)를 2개 사용한 것은 하나의 수평라인씩 번갈아가며 읽기/쓰기를 서로 상반되게 동작시키기 위함이며, 여기서는 A/D 변환기(1) 및 D/A 변환기(6)의 해상도(Resolution)를 8비트로 가정하고 하나의 수평라인에 대하여 1024번 샘플링한다고 가정하였다.When the cutting point P value generated in this way is supplied to the address generator 11, the address generator 11 can read the image signal stored as shown in FIG. 2B as shown in FIG. 3) The address is supplied to 2), and the use of two line memories (2) and (3) is to operate the read / writes in opposite directions one by one horizontal line, in this case the A / D converter (1). And the resolution of the D / A converter 6 are assumed to be 8 bits, and 1024 times are sampled for one horizontal line.

그러나 이와 같은 종래의 시스템은 랜덤번호발생기에 의해 발생되는 커팅포인트 값을 이용하여 영상신호구간의 임의의 점을 잘라서 라인로테이션 방법에 의해 스크램블링하므로 그 잘려진 부분에서 고주파성분의 잡음신호가 발생되어 영상신호대역을 초과하게 되므로 이 부분에서 화질의 열화가 생기는 문제점이 있었다.However, such a conventional system cuts an arbitrary point of an image signal section using a cutting point value generated by a random number generator and scrambles it by a line rotation method, so that a noise signal of a high frequency component is generated at the cut portion. Since the band is exceeded, there is a problem in that image quality deteriorates.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 합성영상신호에서 한 라인의 수직상의 위치만 이동시켜 스크램블링기능을 수행하고, 구성소자의 비트수를 최소로하는 시스템을 창안한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve the conventional problem, the present invention has been developed a system for performing a scrambling function by moving only one vertical position of a line in a composite video signal and minimizing the number of bits of components. It demonstrates in detail.

제3도는 본 발명 랜덤라인 억세스 방식에 의한 스크램블링 시스템의 전체 구성도로서 이에 도시한 바와 같이, 아날로그(A)의 합성영상신호(CVS)를 디지털 (D)신호로 변환하는 A/D 변환기(11)와, 상기 A/D 변환기(11)에서 출력되는 디지털 신호를 저장하는 필드메모리(12),(13)와, 상기 필드메모리(12),(13)에서 출력되는 디지탈신호를 다시 아날로그신호로 변환하는 D/A 변환기(14)와, 상기 합성영상신호(CVS)에서 수직 동기신호(Vsync) 및 수평동기신호(Hsync)를 분리시키는 동기분리기(15)와, 상기 동기분리기(15)에서 출력되는 수평동기신호(Hsync)를 이용하여 샘플링클럭을 생성하는 클럭발생기(16)와, 상기 합성영상신호(cvs)의 수직귀선구간(VBI)에 실리는 데이터를 추출하는 데이터슬라이서(17)와, 상기 데이터슬라이서(17)의 출력데이타를 저장하는 데이터램(18)과, 상기 데이터램(18)에 저장된 데이터를 읽어와 이를 해독한 후, 그 결과에 따른 초기데이타를 출력하는 마이크로프로세서(19)와, 상기 마이크로프로세서(19)로부터 초기데이타를 입력하고, 상기 수평, 수직동기신호(Hsync, Vsync)를 입력하여 그 초기데이타에 따른 불규칙한 번호를 생성하는 랜덤번호발생기(20)와, 매필드마다 수평주사선의 첫 번째 라인에서 256번째 라인을 검출하여 그 구간동안에만 상기 랜덤번호발생기(20)를 인에이블시키는 라인디덱터(21)와, 상기 랜덤번호발생기 (20)로부터 입력되는 번호를 카운트하여 상기 필드메모리(12,13)에 어드레스를 제공하는 어드레스카운터(22)로 구성하였다.3 is an overall configuration diagram of a scrambling system using a random line access method according to the present invention, and as shown therein, an A / D converter 11 for converting a composite video signal CVS of an analog A into a digital D signal. ), The field memories 12 and 13 storing the digital signals output from the A / D converter 11, and the digital signals output from the field memories 12 and 13 as analog signals. A D / A converter 14 for converting, a sync separator 15 for separating the vertical sync signal Vsync and a horizontal sync signal Hsync from the composite video signal CVS, and an output from the sync separator 15 A clock generator 16 for generating a sampling clock using the horizontal synchronization signal Hsync, a data slicer 17 for extracting data carried in a vertical retrace section VBI of the composite video signal cvs, A data RAM 18 for storing output data of the data slicer 17, and the data After reading and decoding the data stored in the tram (18), the microprocessor 19 for outputting the initial data according to the result, and inputs the initial data from the microprocessor 19, the horizontal and vertical synchronization signal Random number generator 20 for generating an irregular number according to the initial data by inputting (Hsync, Vsync), and detecting the 256th line from the first line of the horizontal scan line every field, and generating the random number generator only during the interval. A line decoder 21 for enabling (20) and an address counter 22 for counting the number input from the random number generator 20 and providing an address to the field memories 12,13. .

또한 제4도는 상기 제3도에서 어드레스카운터(22)의 상세블록도로서 이에 도시한 바와 같이, 랜덤번호발생기(20)의 8비트출력과 카운터(22a-22e)의 4비트출력을 2×1멀티플렉서(22f-22i)에 인가함과 아울러, 상기 멀티플랙서(22f-22i)의 출력을 상기 카운터(22a-22e)의 나머지 출력과 결합하여 필드메모리(12,13)에 입력시키고, 상기 수평동기신호(Hsync)를 클럭펄스로하는 플립플롭(22j)의 출력데이타로 상기 필드메모리(12,13)의 라이트/리드단자

를 선택하며, 노아게이트(22k,22L)를 통하는 상기 플립플롭(22j)의 출력신호로 한 주사선마다 번갈아가며 상기 멀티플렉서(22f-22i)의 셀렉터단자

를 선택하도록 구성한 것으로, 이와 같이 구성된 본 발명의 작용 및 효과를 첨부한 제5도 및 6도를 참조하여 상세히 설명하면 다음과 같다.4 is a detailed block diagram of the address counter 22 in FIG. 3, which shows that the 8-bit output of the random number generator 20 and the 4-bit output of the counters 22a-22e are 2x1. In addition to the multiplexers 22f-22i, the outputs of the multiplexers 22f-22i are combined with the remaining outputs of the counters 22a-22e and input to the field memories 12, 13, and the horizontal Write / lead terminals of the field memories 12 and 13 as output data of the flip-flop 22j having the synchronization signal Hsync as the clock pulse.

Is selected and the selector terminals of the multiplexers 22f-22i are alternately rotated for each scan line as an output signal of the flip-flop 22j through the noah gates 22k and 22L.

When configured to select, with reference to Figures 5 and 6 attached to the operation and effect of the present invention configured as described above in detail as follows.

데이터슬라이서(17)는 합성영상신호(CVS)의 수직귀선구간(VBI)에 실려 전송되온 데이터를 추출하여 이를 데이터 램(18)에 저장시키고, 마이크로프로세서(19)는 그 데이터 램(18)을 초기화시킨 후, 그 데이터 램(18)에 데이터가 라이트되었는지를 확인하여 라이트되어 있으며, 그 데이터를 읽어와 이를 자체의 프로그램을 이용하여 해독한 다음, 이 데이터 즉, 방송국에서 영상신호를 비화시키기 위하여 임의로 정한 초기데이타를 8비트의 랜덤번호발생기(20)에 출력하게 된다.The data slicer 17 extracts the data transmitted on the vertical retrace section VBI of the composite video signal CVS and stores the data in the data RAM 18, and the microprocessor 19 stores the data RAM 18. After initialization, the data RAM 18 checks whether or not data has been written. The data RAM 18 reads the data, decodes it using its own program, and then, in order to lighten the video signal at the broadcasting station. The predetermined initial data is output to the 8-bit random number generator 20.

이에 따라 상기 랜덤번호발생기(20)는 상기 마이크로 프로세서(19)로부터 입력된 초기 데이터에 따른 8비트의 번호를 매 수평주기마다 불규칙적으로 생성되는데, 이 번호데이타는 필드메모리(12,13)의 11번째비트(A1)∼18번째비트(A17)에 전달되므로 영상신호로 보면 매 라인번호를 나타내는 셈이다.Accordingly, the random number generator 20 randomly generates an 8-bit number according to the initial data input from the microprocessor 19 every horizontal period. The number data is 11 of the field memories 12 and 13. Since it is transmitted to the first bit (A1) to the eighteenth bit (A17), each line number is represented in the video signal.

왜냐하면 각 라인마다 1024번 샘플링을 실시하므로 어드레스의 최소비트(L SB)(A0)에서 10번째비트(A9)는 각 수평라인의 샘플링위치를 나타내고 11번째 비트부터는 수평주사선의 번호를 나타내기 때문이다.Because sampling is performed 1024 times for each line, the 10th bit (A9) of the minimum bit (L SB) (A0) of the address indicates the sampling position of each horizontal line, and the horizontal scan line number from the 11th bit. .

이와 같이 수평주사선을 불규칙적으로 억세스하면 제5b도에서와 같이 화면상의 주사선위치가 임의로 결정되게 되므로 영상신호를 스크램블링할 수 있다.As described above, when the horizontal scan line is irregularly accessed, the position of the scan line on the screen is arbitrarily determined as shown in FIG. 5B, so that the image signal can be scrambled.

그리고 라인디텍터(21)는 1필드가 262.5로 구성되어 있으나 262.5라인을 모두 임의로 억세스할 필요는 없는데, 그 이유는 20수평주사선정도가 수직귀선기간 (VBI)에 포함되어 있으므로 실제로 디스플레이되는 주사선은 220-240라인 정도밖에 안되므로 256라인 까지만 불규칙적으로 억세스하면 충분한 스크램블링 효과를 낼 수 있기 때문이다.The line detector 21 has 262.5 fields in one field, but it is not necessary to access all 262.5 lines arbitrarily because 20 horizontal scan lines are included in the vertical retrace period (VBI). Because it is only about -240 lines, accessing only 256 lines irregularly can produce a sufficient scrambling effect.

라인디텍터(21)는 주사선이 첫번째에서 256번셉까지 저전위 신호를 출력하고, 이 저전위 신호와 플립플롭(22j)의 출력신호에 의해 매 라인마다 멀티플랙서의 셀렉터단자

가 선택되며, 주사선이 257라인 이상 일때는 상기 라인디텍터(21)가 고전위의 신호를 출력하여 상기 멀티플랙서(22f-22i)의 선택신호가 저전위로 되므로 그 멀티플랙서(22f-22i)의 스크램블링 동작을 수행하지 않고 상기 카운터(22a-22e)의 정상적인 데이터를 선택하기 위하여 셀렉터단자(A)를 선택하게 된다.The line detector 21 outputs a low potential signal from the first to 256 times the scan line, and the selector terminal of the multiplexer is provided for each line by the low potential signal and the output signal of the flip-flop 22j.

When the scan line is more than 257 lines, the line detector 21 outputs a high potential signal so that the selection signal of the multiplexer 22f-22i becomes low potential, and thus the multiplexer 22f-22i. The selector terminal A is selected to select normal data of the counters 22a-22e without performing the scrambling operation.

또한, 상기 멀티플렉서(22f-22i)는 필드메모리(12,13)에 신호를 라이트(write)할때는 정상적인 순서대로 하여야 하므로 라이트모드에 있는 메모리에는 카운터(22a-22e)에서 나오는 값을 어드레스로 사용하고, 리드(Read)모드에 있는 메모리에는 랜덤번호발생기(20)에서 출력되는 값을 어드레스로 사용하도록 하고 있다.In addition, since the multiplexers 22f-22i must write in the normal order when writing signals to the field memories 12 and 13, the values from the counters 22a-22e are used as addresses for the memory in the write mode. In the memory in the read mode, the value output from the random number generator 20 is used as an address.

여기서 입력되는 셀렉터신호는 수평동기신호(Hsync)를 플립플롭(22j)에 통과시켜 2분주하여 매 수평라인 마다 선택 단자

를 번갈아가며 선택하게 하고, 상기 플립플롭(22j)의 출력단자(Q),

신호는 필드메모리(12,13)의 라이트/리드단자

에 인가되어 리드/라이트모드를 선택하도록 하였다.The selector signal inputted here is divided into two by passing the horizontal synchronization signal Hsync through the flip-flop 22j, and selecting terminals for each horizontal line.

Alternately select and output terminal Q of flip-flop 22j,

The signal is written / lead terminal of the field memories 12 and 13

Is applied to select the read / write mode.

이상에서 상세히 설명한 바와 같이 본 발명은 수평상의 임의의 지점을 자르지 않고 한 라인의 수직상의 위치만 이동하여 스크램블링 동작을 수행하므로 화질의 열화가 발생되지 않고, 랜덤번호발생기를 최소의 필요한 비트로 구성하여 원가를 절감시킬 수 있는 이점이 있다.As described in detail above, the present invention performs scrambling operation by moving only the vertical position of one line without cutting any point on the horizontal, so that deterioration of image quality does not occur, and the random number generator is composed of the minimum necessary bits to produce the cost. There is an advantage to reduce the cost.

Claims

An A / D converter 11 for A / D converting a composite video signal CVS, a field memory 12, 13 for storing an output signal of the A / D converter 11, the field memory 12, A D / A converter 14 for D / A converting the output signal of the signal 13), a synchronous separator 15 for separating the vertical and horizontal synchronization signals Vsync and Hsync from the composite video signal CVS, and the synchronization A clock generator 16 for generating a sampling clock using the horizontal synchronization signal Hsync of the separator 15, a data slicer 17 for extracting data carried in a vertical retrace section of the composite video signal CVS, and A data processor 18 for storing output data of the data slicer 17, a microprocessor 19 for decoding data stored in the data slicer 17 and outputting the decrypted data as initial data; Input the initial data from the microprocessor 19 to generate an irregular number according to the initial data A random number generator 20, a line detector 21 for detecting the 256th line in the first line of the horizontal scan line for each field and enabling the random number generator 20 only during the interval; and the random number generator And an address counter (22) for counting number data input from the number (20) and providing an address to the field memories (12, 13).

The multiplexer of claim 1, wherein the address counter 22 applies the 8-bit output of the random number generator 20 and the 4-bit output of the counters 22a-22e to the multiplexer 22f-22i. The output of the flip-flop 22j which combines the output of (22f-22i) with the remaining outputs of the counters 22a-22e to the field memories 12, 13 and uses the horizontal synchronization signal Hsync as the clock pulse. Write / lead terminal of the field memories 12, 13 as data

Is selected and the selector terminals of the multiplexers 22f-22i are alternately rotated for each scan line as the output signal of the flip-flop 22j through the noah gates 22k and 22L.

And a scrambling system according to the random line access method.