KR910007121B1 - 반도체박막 적층구조의 홀소자 - Google Patents

Abstract

내용 없음.

Description

반도체박막 적층구조의 홀소자

제1도는 종래의 적층구조의 홀소자의 정면도.

제2도는 본 발명 적층구조의 홀소자의 정면도.

제3도는 본 발명 적층구조의 홀소자의 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 페리이트 기판 2a, 2b, 2c : 제1 제2 제3 절연막

3a, 3b : 입력전류단자 4a,4b : 제1 제2 반도체박막

5a, 5b : 홀출력전압단자 6 : 홀

본 발명은 반도체박막을 적층구조로 한 홀(hall)소자에 관한 것으로 특히 반도체박막을 적층구조로 형성하여 박막의 길이 대폭의 비를 무한대에 가깝도록 함으로써 일정면적의 기판상에 형성된 반도체의 박막을 기하학적 보정인자(GL)에 의하여 출력 홀전압 및 입력 전류의존 감응도의 감소효과를 개선하기 위한 것이다.

종래의 박막을 이용한 홀소자는 제1도에 도시한 바와 같이 페라이트 기판(1) 및 절연막(2)상에 단일층의 반도체박막(4)을 진공증착법에피텍셜법 및 이온주입법에 의하여 일정면적의 기판상에 형성하고 있으며 제한적인 유효반도체면적에 의하여 최대기하학적 보정인자(GL)가 0.74이므로 이상적인 홀소자로소 구비해야 할 충분히 길고 얇은 즉 보정인자(GL)가 1인 반도체박막을 형성할 수 없어서, 이 기하학적인 보정인자(GL)에 의하여 홀출력전압 및 입력전류감응도의 감소효과를 가져오게 되는 결점을 가지게 되었다.

따라서 본 발명은 상기와 같은 결점을 해결하기 위하여 반도체박막을 적층구조로 형성하되 박막이 충분히 길고 얇은 보정인자(GL)가 1에 가깝도록 형성하여 출력홀전압 및 입력전류의존감응도의 감소효과를 개선할 수 있도록 한 것으로 이하 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

제2도 및 제3도에 도시한 바와 같이 본 발명 적층구조의 홀소자는 페라이트 가판(1)상에 제1, 제2,제3 절연막(2a)(2b)(2c) 적층구조의 제1, 제2 반도체박막(4a)(4b) 및 입력전류단자(3a)(3b)홀출력전압단자(5a)(5b)를 각각 구성하되 페라이트 기판(1)에는 입력전류단자(3a) 하단부와 접속되는 위치에 하나의 홀(6)을 형성하여 상기 입력전류단자(3a)와 페라이트 기판(1)의 하단부에 접속되는 리드프레임단자(도시되지 않음)와 직접 연결시킬 수 있도록 하며, 상기 홀(6)의 내부에는 도전성물질을 주입하여 된 것으로 이를 구체적으로 설명하면 페라이트기판(1)상에는 절연막을 0.1-0.5㎛로 진공증착법 혹은 스퍼터링(Sputtering)으로 제1절연막(2a)을 형성하되 이 제1절연막(2a) 재료로는 Sio, MgF₂등을 사용한다. 상기 홀(6)위에 형성된 제1절연막(2a)은 알루미나파우더(Alumina Powder)로 코팅된 페이퍼(Paper)로 제거한 후 이 위에 Al, Au, In등의 전극을 증착법으로 0.05-2.0㎛로 형성한 입력전류단자(3)를 형성한다.

한편 페턴닝공정은 포토리서그래피(Photolithography)작업으로 원하는 면적의 형태로 제작하며 이 공정은 이후 개별막 제조시에도 적용되는 상기 입력전류단자(3a)와 제1절연막(2a)상에는 3가, 5가족 화합물 반도체 InSb, InAs, GaAs등을 진공착법으로 0.5-1.5㎛로 반도체박막(4a)을 형성하고 입력전류단자(3a)와 반대 방향의 반도체박막(4a)좌측끝단에 Ai, In, Au을 증착한 홀출력전압단자(5a)(5b)를 형성한 후 홀출력전압단자(5a)(5b)와 반도체박막(4a)위에는 절연용으로 Sio, MgF₂등을 사용한 절연막(2b)을 형성하되 반도체박막(4a)보다 면적이 5-15%크게한다. 상기 홀출력전압단자(5a)(5b)노출된 반도체박막(4a) 제2절연막(2b)위에는 제2의 반도체박막(4b)을 상기 반도체박막(4a)과 같은 방법으로 형성하고 반도체박막(4b)위에는 제2의 입력전류단자(3b)를 상기 입력전류단자(3a)와 같은 방법으로 형성하며 이후 반도체박막(4b)위에 제3절연막(2c)을 절연막(2b)과 같은 방법으로 형성하며 상기 입력전류단자(3b)홀출력단자(5a)(5b)와 리드프레임 단자와의 연결은 와이어본딩(Wire bonding)을 하며 입력전류단자(3a)는 공정다이본딩(Die bonding)시 직접 홀(6)내부의 크림솔더(Cream Solder) 등을 가열온도 200-600℃로 용융시켜 직접 와이어 본딩 없이 리드프레임단자와 연결하에 한 것이다.

이와 같이 구성되는 본 발명 홀소자는 외부 자기장에 선형적으로 나타나는 홀전압을 출력신호로 하여 자기장의 세기를 검출하는 자기센서인 홀소자의 출력홀전압은 다음식으로 표시된다.

V_H: 홀전압 W : 반도체박막의 폭

R_H: 홀계수

: 반도체박막의 길이

t : 반도체박막의 두께 S : 홀전압 단자의 폭

GL : 기하학적 형성인자 Q_H: 홀각(Angle)

B_Z: 외부자기장의 세기 Y : 홀전압단자의 위치

I : 입력전류

①식에서 기하학적 형성인자(GL)는 무한히 긴 홀플레이트

와 일정플레이트 사이와의 차이를 표시하며 다음과 같이 정의한다.

이때

의 조건하에서 기하학적 형성인자(GL)는 ③식과 같이 표시된다.

③식에서

W이면 GL→１이 되어 출력전압의 감소효과는 없어진다. 또한 절대감응도에서 입력전류의 감응도 SRI는 아래와 같이 표시되며

ｑ: 전항량 ｎ: 캐리어농도 rn : 홀보정인자

이때 기하학적형성이자(GL)→1일때 입력전류의존감응도(SRI)는 최대값을 갖게된다.

이상에서 나타난 식과 같이 반도체박막의 길이(

)을 반도체박막폭(W)보다 매우 크게 하는 것은 이상적인 소자특성을 얻게 되므로 본 발명에서는 단일층 반도체박막에서의

/W의 한계값을 적층구조의 반도체박막을 형성하여 박막의 길이(

)를 박막의 폭(W)보다 매우 크게함으로써 홀출력전압 및 입력전류의존감응도의 최대값을 갖도록 한 것이다.

이상에서 설명한 바와 같이 본 발명은 반도체박막을 적층구조로 형성하되 박막의 길이대폭의 비를 무한대 가깝게 형성함으로써 기하학적 형상인자에 의한 홀출력전압 및 입력전류의전도응도 특성저하를 막을 수 있어 이상적인 홀소자와 같이 홀소자 특성상 최대 홀출력전압 및 전류의존감응도값을 얻을 수 있으며 또한 입력전류단자중 하나를 페라이트기판에 형성된 홀을 이용하여 직접 리드프레임과 입력전류단자를 연결할 수 있으므로 와이어본딩의 홀수를 절감할 수 있어 금(Au)와이어의 원가절감효과를 줄일 수 있는 장점이 있는 것이다.

Claims (2)

1. 페라이트기판(1)상에 형성된 제1절연막(2a)과; 제1절연막(2a)위에 입력전류단자(3a)를 형성한 제1반도체박막(4a); 제1반도체박막(4a)상의 일측면 좌우측에 홀출력전압단자(5a)(5b)를 형성한 제2절연막(2b)과; 제2절연막(2b)위에 형성된 제2반도체박막(4b)과; 제2 반도체박막(4b)위에 입력전루단자(3b)를 형성한 제3절연막(2c)으로 구성됨과 동시에 페라이트기판(1)에는 입력전류단자(3a)하단부와 접속되는 위치에 하나의 홀(6)을 형성한 것을 특징으로 하는 반도체박막 적층구조의 홀소자.
2. 제1항에 있어서, 홀(6)의 내부에는 도전성물질인 크림 솔더 등을 주입하여 입력전류단자(3a)와 리드프레임 단자가 직접 연결토록한 것을 특징으로 하는 반도체박막 적층구조의 홀소자.

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