KR910004656B1 - 아날로그 신호적분 및 디지탈 신호변환회로 - Google Patents

Abstract

내용 없음.

Description

아날로그 신호적분 및 디지탈 신호변환회로

제 1 도는 본 출원의 발명자의 일부 발명자에 의해서 발명된 아날로그 신호적의 적분회로의 회로도.

제 2 도는 위상차가 없는 2개의 교류신호를 이용하였을 때의 제 1 도의 회로의 동작도.

제 3 도는 위상차가 있는 2개의 교류신호를 이용하였을 때 제 1 도의 회로도 동작도.

제 4 도는 제 1 도의 회로 연산증폭기의 포화를 설명하기 위한 도면.

제 5 도는 본 발명에 의한 아날로그 신호적의 적분회로도.

제 6 도는 제 5 도의 회로의 동작도.

제 7 도는 제 5 도의 회로에 사용하는 리세트 회로의 제1의 실시예를 나타낸 도면.

제 8 도는 제 7 도의 회로 동작도.

제 9 도는 제 5 도의 회로에 사용하는 리세트 회로의 제2의 실시예를 나타낸 도면.

제 10 도는 제 5 도의 회로에 사용하는 리세트 회로의 제3의 실시예를 나타낸 도면.

제 11 도는 제 10 도의 회로를 실시하는 MOS 트랜지스터 회로도.

제 12 도는 제 11 도의 회로의 동작도.

제 13 도는 제 5 도의 회로에 사용하는 리세트 회로의 제 4 의 실시예를 나타낸 도면.

제 14 도는 제 5 도의 회로에 사용하는 리세트 회로의 제 5 의 실시예를 나타낸 도면.

본 발명은 아날로그 신호 적분치를 디지탈 신호로 변환하는 회로에 관한 것이다.

3상 교류용의 전자식 전력량계가 1980년 발행 "INT.J.Electronics"지 Vol 48, No.3, 257페이지에 개시되어 있다. 본 출원의 일부 발명자는 이 기술을 단상용으로 변경하고, 또 개량한 것을 제 1 도에 도시한다.

이 기술은 일부 특허로 출원되어 있다(번호 57-130301). 이 전력계는 급전 선 전압에 비례한 전압 신호 E_v와 급전 선 전류에 비례한 전압 신호 E_i를 승산하여, 이것을 적분하는 것으로서 주파수 신호 f₀을 얻는 것이다. 따라서 전력량은 이 f₀을 계수하는 것으로 구할 수가 있다.

이 회로의 동작을 제 2 도의 동작도에 의해서 설명한다. 이 도면은 전압과 전류의 위상차가 0°일 때이다. 적분기 INT1, 비교기 CP1 및 CP2 플립플롭 FF1과 스위치 SW1은 삼각파 출력 V△를 발생하기 위한 것이다. 적분기 INT1은 연산증폭기 A1, 저항 R1, 콘덴서 C1으로 되고, 스위치 SW1을 거쳐서 부여되는 전압 V_B또는 -V_B이 적분 출력 V△를 발생한다. 예를들면 전압 V_B가 주어졌을 때 점차 직선적으로 감소하는 전압을 출력한다. 이 출력 V△는 비교기 CP1의 비반전 입력단과 비교기 CP2의 반전 입력단에 인가되어진다. 비교기 CP1의 반전 입력단과 비교기 CP2의 비반전 입력단에는 각각 기준 전압 V_R과 -V_R이 인가되어 있다. 비교기 CP1은 출력 V△가 V_R과 같게 될 때에 플립플롭 FF1을 세트하는 펄스를 출력하고, 비교기 CP2는 출력 V△가 -V_R과 같게 될 때에 플립플롭 FF1을 리세트하는 펄스를 출력한다. 스위치 SW1은 플립플롭 FF1의 출력 Q가 1일 때 전압 V_B를 저항 R1에 접속하고, 출력 Q가 0일 때 -V_B를 저항 R1에 접속한다. 예를들면 스위치 SW1이 전압 V_B쪽에 세트되어있을 때, 적분기 INT1의 출력 V△는 점차 직선적으로 감소해서 비교기 CP2에서 일치가 검출되면, 플립플롭 FF2는 리세트되어, 그 0출력에 의해 스위치 SW1은 -V_B쪽으로 전환된다.

이 결과, 적분출력 V△은 직선적으로 증대하기 시작해서 +V_R에 일치하면, 비교기 CP에 의해 플립플롭 FF1이 세트된다. 이와 같이 해서 출력 V△는 ±V_R의 사이를 일정 주기로 발진하는 3각파로 된다. 이 V△와 피측정 전압신호 E_V가 비교기 CP3의 비반전 입력단자와 반전 입력단자에 입력된다. 이 출력 V_g는 신호 E_V의 진폭과 위상에 대응한 펄스폭 변조 펄스로 되어 있다. 이를 위해서는 3각파 V△의 주파수를 전압 E_V의 그것보다도 충분히 크게 한다.

V_g의 듀티(duty) 비 D를 삼각파 V△의 1사이클 기간중에 Vg가 하이레벨로 되어 있는 시간의 비율로 정의하면,

로 된다. 즉 E_V=OV일때 D=50%, D＞0이면 E_V＜0, D＜0이면 E_V＞0으로 된다.

이 출력 V_g는 배타적 논리합 게이트 EOR을 거쳐서 스위치 SW2를 제어하는데 사용된다. 스위치 SW2는 피측정 전류 신호 E1와 그 반전신호 -E1를 전환하여 적분기 INT2에 입력하는 것으로 적분기 INT2, 비교기 CP4, CP5, 플립플롭 FF2는 상술의 적분기 INT1, 비교기 CP1, CP2, 플립폴롭 FF1과 같도록 접속되어 있다. 플립플롭 FF2의 출력 S_v는 적분기 INT2의 적분 파형 V_P를 적분기 INT2의 동작범위(+V_R∼-V_R)로 되돌려 보내기 위해서 EOR 게이트 EOR에 입력되어 V_g를 반전시키는 데에 사용된다.

따라서, EOR의 출력은 신호 S_V가 0일때는 신호 E_V를 펄스폭 변조한 것으로 되지만 신호 S_V가 1일때는 E_V의 반전신호를 펄스폭 변조한 것에 해당한다.

플립플롭 FF2는 적분기 INT2 출력 V_P가 ±V_R의 범위를 초과하엿을 때에 출력되는 비교기 CP4 또는 CP5의 출력에 의해 세트 또는 리세트되고, 이 때에 출력 S_V는 하이 도는 로우레벨이 된다. CP4와 CP5의 출력이 반드시 교대로 나온다고 하면(이것은 전압과 전류의 위상차가 0일때에 성립된다), V_g와 S_v의 EOR 출력이 반드시 교대로 나온다고 하면(이것은 전압과 전류의 위상차가 0일때에 성립된다), V_g와 S_V의 EOR출력 S₁의 듀티 비 D₁는 S_V가 로우레벨이나, 하이레벨이냐에 의해서 DI=D 또는 D₁=1-D의 값으로 된다.

S_V가 로우레벨일 때 "0", 하이레벨일 때 "1"을 값으로 해서 S_V에 할당하면, D₁=S_v+(1-2S_V) D로서 표시된다. 이와 같이 해서 얻은 S₁신호에 의해서 스위치 SW2를 전환하면, 스위치 SW2의 출력 V_M은 평균적으로 보아서 E_V와 E₁의 적에 비례한다.

즉, V_M의 3각파 V의 1사이클 내에서의 평균치

는

다시 (1)식을 대입하면,

로된다. (2S_V-1)은 S_V=0일 때 -1, S_V=1일 때 +1이므로 (2)식은

로 된다. 즉,

은 순간 전압에 비례하며, 이 부호가 S_V에 의해 정,부로 전환되는 것이다. V_P는

를 적분한 것이며,

이다. 여기서, V_PO는 적분의 초기치이다.

V_P는 비교기 CP4와 CP5로서 ±V_R에 도달하였는가의 여부를 검출하고, 그 결과 플립플롭 FF2가 변화한다. 이 FF2의 출력 S_V가 "1"로된 회수를 일정시간 계산하면, 적력량에 비계한 값을 얻을 수가 있다. 예를들면, t=0에서 t=T까지의 시간 구간을 생각하는 것으로 한다. 이때에, 출력 V_p는 제 2 도에 도시하는 것과 같은 파형으로 ±V_R의 사이를 변화한다. E_vxE_i＞0에 대해서 생각하고, t=0일때, V_PO=-V_R,S_V=0으로하고, 다음에 V_P가 +V_R에 부딪치는 타이밍을 t₁,t₃,t_5.....t_2n-1, V_P가 -V_R에 부딪치는 타이밍을 t₂,t₄,.....t_2n로 한다. 그러면, t₂₁∼t₂₁₊₁의 구간에서는 S_v=0이며,

또한, T21+1∼T21+2의 구간에서는 S_V=1이고,

로 된다. 따라서, 적분기 출력의 되돌림을 하지 않고, 연속해서 적분하였다고 가정하였을 때의 출력 전압의 변화 V_T는,

로 된다.

한편, 이 구간에서의 S_V의 펄스 수는 n이다. 따라서,

로 된다. 여기서

는 시간간격 T의 사이의 전력량이다. 다라서 S_V를 카운트한 것은 전력량에 비례한다.

그리고, 이 회로에 있어서 전압과 전류에 위상차가 생겼을 때를 제 3 도에 예로서 생각하여 본다. 여기서는 위상차 θ=45°로 한다. 펄스 V_g와 V_M에 대해서는 제 2 도에서 설명하였으므로, 여기에서는 변조파형을 평균치화한 E_V×E₁가 적분기 INT2에 입력되는 것으로 생각한다. 그러면, 적분기 출력 V_P에는 도면에 ＠로 표시하는 것과 같은 파형이 나타나는 일이 있다. 이것은 E_V×E_i＜0이 되었을 때에 일어날 수 있는 현상으로, 증폭기 A2가 포화되어 적분기로서 동작하지 않게 되어서 일어난 현상이다.

이 부분을 확대하면, 제 4 도와 같이 되어 있다. 도면의 파선으로 표시한 것은 증폭기 A2가포화하지 않는 이상적인 것이라고 가정하였을 때의 V_P의 파형 V_P'이며, 포화에서 회복한 후에도 실제의 출력 V_P는 V_P'와 겹쳐지지 않으며, 이 차이가 오차로서 나타난다.

그리고, 연산증폭기의 출력은 전원 전압의 근방까지 변화할 수 있으나, 이것을 초과할 수는 없다. 따라서, 출력이 전원 전압 범위를 초과하는 조건이 입력측에 가해지면, 증폭기는 출력이 전원 전압 부근에 고정된 그대로 포화하여 증폭기로서의 기능을 완수할 수 없게 된다.

제 3 도에 있어서, ±V_R는 전원 전압의 범위의 안쪽에 설정되어 있으므로 포화하면 ⓐ와 같이 출력이 전원 전압 부근에 고정되고 만다. 이와 같이 적분기가 포화되는 것은 본래 CP4와 CP5의 펄스가 교대로 오는 것으로서 S_V를 반전시켜, 출력V_P를 되돌리도록 동작하여야 할 것이지만, 제 3 도와 같이 도중에서 V_P의 방향이 역방향으로 되면, CP4 또는 CP5가 연속해서 나오기 때문에 S_V를 반전시킬 수가 없게 되기 때문이다. 이 현상은 위상차가 커지면 커질수록, 또 적분기 INT2의 시정수 C₂×R₂가 작으면 작을수록 현저하다.

이와 같이 제 1 도의 회로에서는 위상차가 있는 전력을 정확하게 계량할 수가 없다는 결점이 있다.

따라서, 본 발명의 목적은 정,부의 임의의 값을 취할 수가 있는 아날로그 신호의 적분치에 대응한 디지탈 신호를 출력할 수 있는 아날로그 신호 적분 및 디지탈 변환회로를 제공하는데 있다.

그리고, 본 발명의 목적은 그 적이, 정,부의 값을 취할 수 있는 2개의 아날로그 신호의 적분치에 대응한 디지탈 신호를 출력할 수가 있는 아날로그 신호 적분 및 디지탈 변환회로를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 목적에 사용하는 리세트 수단이 있는 적분회로를 제공하는데 있다. 이를 위해, 본 발명에서는 입력 아날로그 신호에 대한 적분기 출력 V_P가 정,부의 기준치에 일치한 것을 검출하였을 때, 적분출력을 정, 부의 기준치의 중간 부근에 적분 동작을 실질적으로 중단하지 않고 리세트하는 수단을 마련하고, 또한 이 일치된 것이 검출될 때마다 펄스를 출력하는 회로와 그 일치가 적분 입력의 증대 또는 감소의 어떠한 결과인가를 표시하는 방향 신호를 출력하는 회로를 마련하였다.

이 방향 신호가 증대를 표시하고 있는 상태에서 출력된 상술의 펄스를 카운트 업하고, 이 방향 신호가 감소를 표시하고 있는 상태에서 출력되고 있는 상술의 펄스를 카운트 다운하는 것에 의해 입력 아날로그 신호의 정확한 적분치를 검출할 수 있다.

이하 본 발명을 실시예에 따라서 설명한다.

제 5 도에 있어서, 제 1 도와 같은 참조 기호는 같은 것을 나타낸다. 제 1 도와 다른 점은 리세트 회로 RST가 증폭기 A2에 접속된 것과 비교기 CP4와 CP5의 출력을 입력시키는 OR게이트 OR의 출력 펄스, P_s에 의해서 토글형의 플립플롭 FF3을 트리거하도록 함과 동시에, 이 플립플롭 FF3의 출력을 배타적 OR게이트 EOR으로의 입력 신호 S_v로서 출력되는 것과 플립플롭 FF2의 세트 출력은 FF3의 출력과 동시에 배타적 OR게이트 EORG에 입력되어 이 배타적 OR게이트 EORG의 출력 UD는 펄스 P_s를 카운트 업하는가 카운트 다운하는가의 카운트 방향을 지정하는 것이다. 신호 UD는 다음에 기술하는 바와 같이 적분치 V_p가 예를들면, 정 전력에서는 "0", 부 전력에서는 "1"을 출력하도록 되어있다. 따라서, 외부의 업 다운 카운터(도시하지 않음)는 UD가 0인가 1인가에 대응해서 펄스 P3를 카운트 업 또는 카운트 다운하도록 구성된다. 그 결과, 업 다운 카운터의 카운트 값이 실제의 전력을 표시하는 것이 된다.

리세트 회로 RST는 적분기 INT2의 출력 전압 V_P가 ±V_R에 달할 때에 출력 V_P를 "0" 근처로 되도록 작동하는 회로이다(상세한 것은 다음에 기술한다). 제 5 도의 회로 동작 파형을 제 6 도에 도시한다. 제 6 도에서는 위상차 θ=67.5°일 때를 표시한다. 이 회로에 있어서도, 적분기 입력 V_M, 적분기 출력 V_P에 관해서는 수식(1)∼(4)가 성립된다.

여기서 E_v×C_i＞0 즉, 정 전력 조건을 성립시킨 때를 생각한다. 이 때에, 신호 UD, S_v는 0이다. V_P는 시간 t의 경과와 같이 정으로 향한다. 그리고, V_P=+V_R에 달하면 비교기 CP5에서 펄스가 나온다. 이 펄스에 의해 플립플롭 FF2가 세트 출력이 "1"이 됨과 동시에 플립플롭 FF3를 OR게이트 OR를 거쳐서 반전시켜 S_v=1로 한다. 그 결과 1개의 펄스 P_s가 OR게이트 OR로부터 나오나, 플립플롭 FF2와 FF3이 모두 리세트 되어 있는 상태에서는 방향 지시 펄스 UD는 "0" 그대로 된다.

이와 같이 해서, 여기에서 나온 펄스 P3가 정 전력에 대응해서 카운트 업 하여야 할 것을 표시할 수가 있다.

한편, 펄스 P_V에 응답해서 리세트 회로 RST가 작동해서 용량 C2에 이용량의 축적 전하를 0으로 하기 위한 정 전하가 주입되어 V_P는 순간적으로 OV 부근으로 떨어진다. 그 후에 S_v=1이므로 V_p는 부로 향하여 V_p=-V_R에 도달하면, 비교기 CP5의 펄스가 나온다. 이 펄스에 의해 플립플롭 FF2가 리세트 되고(출력이 "0"), FF3이 리세트 되어 S_v=0으로 된다. 이 때에, 배타적 OR 게이트 EORG의 출력 UD는 그대로 0이다.

이 결과 역시 펄스 P_S가 OR게이트 OR에서 1개가 나오고, 동시에 UD=0이 유지되어 펄스 P_s를 정 전력 펄스로서 카운트 업 하여야 할 것을 표시한다. 이 때에, 전압 V_p가 -V_R에 도달하면, 동시에 회로 RST에 의해 콘덴서 C2에 이 콘덴서의 축적 전하를 0으로 하기 위한 부 전하가 주입되어, V_P는 0이 된다. 다음에 E_V×E_I＜0이 되면, V_P는 부로 향해서 전압 -V_R에 일치하면, 비교기 CP5에서 펄스가 나온다. 플립플롭 FF2를 이번 예에서는 리세트된 그대로지만, OR게이트 OR에서 펄스 P_s가 출력됨과 동시에 FF3을 반전한다(출력이 1이 된다). 펄스가 비교기 CP5에서 나올 때 플립플롭 FF2가 세트되어 있을 경우에는 이 플립플롭 FF2가 리세트되는 것은 당연하다.

이와 같이 해서 UD=1로 되어, 펄스 P_s를 부 전력 펄스로서 카운트 다운 해야 할 것을 표시하는 것이 된다. 펄스 P_s의 발생과 동시에 회로 RST에 의해, 부전하가 용량 C2에 주입되어 V_P는 0으로 된다. 그후는 S_V=1이므로 V_P는 정으로 향하고, V_R에 도달하면, 비교기 CP4에서 펄스가 나와서 플립플롭 FF2가 세트되고 OR 게이트 OR에서 펄스 P_s가 출력되어, 동시에 플립플롭 FF3이 반전된다(출력 S_v가 0이 된다). 이와 같이 해서, OR 게이트 OR에서 펄스 P_s가 1개 나오고 동시에, 신호 UD는 1인 그대로이기 때문에 이 펄스 P_s를 부 전력으로 해서 카운트 다운해야 할 것을 표시한다.

이와 같이, 본 실시예에 있어서는 적분기 출력 V_P가 +V_R또는 -V_R에 도달하면 전하 주입에 의해 V_P를 OV부근에 강제적으로 돌리도록 하고, 그 후 신호 S_V가 예를들면, "0"일 때, 정 전력이 입력되면 V_P는 정의 방향으로 부 전력이면 역방향으로 향하는 것을 사용해서 S_V신호의 극성과 비교기 CP4, CP5의 어느 것에서 펄스가 검출되었는가에 의해서 전력의 극성을 판정하는 것이다. 그리고, 리세트 후의 적분 출력 V_P는 반드시 0으로 할 필요는 없고, 일정치에 있으면 된다. 또한, 이 일정치는 적분 출력 V_P가 정,부의 기준치 V_R, -V_R와 일치할 때에 리세트한 때에 있어서 다르게 되어 있어도 좋다.

이 결과, V_P가 ±V_P의 범위를 초과하여, 증폭기 A2가 포화하는 것을 방지할 수 있다. 그리고, 리세트회로 RST의 가장 간단한 실현법은 제 5 도에 있어서, 콘덴서 C2의 양단을 단속하는 스위치 S_X를 설치하고, 펄스 P_S가 "1"인때만 ON상태로 하는 것이다. 그러나, 이 방법에는 다음의 문제점이 있다. 스위치 S_X나 배선은 저항 R_X를 갖기 때문에 리세트 시간 즉, 스위치를 ON으로 하고 있는 시간은 시정수 C2·R_X의 수배이상 필요하다. 한편, 리세트를 하고 있는 사이는 INT2는 적분기로 동작하지 않으므로, 그 사이의 입력신호는 적분되지 않는다. 이 적분의 중단이 오차로서 표시된다. 본 발명에서는 이와 같은 적분의 중단을 실질적으로 방지한 리세트 방식이다.

다음에 리세트 회로의 구체적 예를 나타낸다.

제 7 도는 리세트 회로 RST의 제 1의 실시예이다. 이 리세트 회로 RST는 적분기 ITN2의 출력 V_P를 정입력으로 하고, 접지전위를 부입력으로 하는 비교기 CP6 한쪽이 접지된 콘덴서 C3, 이 콘덴서 C3의 다른 쪽과 비교기 CP6의 출력을 접속하는 스위치 SW3, 콘덴서 C3이 그의 다른 쪽과 적분기 INT2 안의 증폭기 A2 의 부입력단자를 접속하는 스위치 SW4로 되어 있고, 스위치SW3, SW4는 펄스 P_s(제 5 도)에 의해 각각 일시적으로 OFF, ON이 된다. 제 8 도에는 이 동작도를 나타낸다.

적분기 출력 V_P가 ±V_R의 범위내에 있을 때 P_S="0"으로 되어 있으며, 이 상태에서 SW3은 ON, SW4는 OFF이다. 비교기 CP6은 V_P＜0일 때 +V_CC, V_P＞0일때 -V_SS를 발생하도록 동작한다. 이로 인해서 예를들면, V_P＞0이면, 콘덴서 C3에는 C3×V_CC이라는 전하가 축적되어 있는 것이 된다.

V_P가 +V_R에 도달한 시점에서는 콘덴서 C2의 증폭기 A2의 부입력단쪽의 전극에 -C2×V_R이라는 전하가 축적되어 있다. 그리고, 이 상태에서 제 5 도에 도시한 비교기 CP4에 의해 펄스 P_S="1"로 된다. 이 펄스는 SW3을 OFF, SW4를 ON으로 한다. 그 결과, 일시적으로 증폭기 A2의 부입력단(가상접지 단자)의 전극 V_IG는 변동하지만, 재차 V_IG=0으로 안정된다. 이때, 용량 C3의 정전하 C3×V_CC는 모두 콘덴서 C2에 주입되어 출력 전압은 V_P=V_R-

V_cc에 리세트된다. 만일 C3V_CC=C2V_R이 되도록 C3 혹은 V_CC가 설정되어 있으면 V_P=0으로 할 수가 있다. 그리고, P_S="0"으로 되면 재차 연산증폭기 A2는 적분기로서 동작하고, 스위치 SW3,SW4는 각각 ON, OFF가 되어 콘덴서 C3는 비교기 CP6에 의해 충전된다고 하는 사이클을 반복하는 것이 된다. 또한, 이상의 동작은 V_P＜0일 때도 마찬가지로 성립된다. 즉, 이때에는 비교기 CP6에서 -V_SS가 출력되고, 콘덴서 C3에는 -C3×V_SS의 부전하가 저장되어 있다. V_P=-V_R로된 시점에서 콘덴서 C2에는 C2×V_R의 전압이 저장되어 있고, 이 시점에서 펄스 P_S가 1로 되므로 콘덴서 C3의 전하가 콘덴서 C2에 주입되어 출력 전압 -V_P는 -V_R+

로 된다. 이와 같이 해서, 전압 V_P가 V_R또는 -V_R에 도달할 때마다 콘덴서 C2에 정전하 또는 부전하가 주입되어 콘덴서 C2의 전하는 0으로 된다.

본 실시예에서는 적분 콘덴서 C2 이외에 콘덴서 C3과 비교기 CP6이 필요하게 된다. 적분동작은 스위치 SW4가 ON이 된 후, 증폭기 A2의 입력단 전압 V_IG가 0이 될 때까지 방해받는다. 그러나, 이 기간에도 적분 콘덴서 C2에 의한 적분동작이 계속되어 있으므로, 상술과 같이 이 콘덴서 C2를 단락해서 리세트할 때보다 작게 할 수 있다. 또한, V_IG가 0이 된후 콘덴서 C3의 양단은 0전위로 되기 때문에 콘덴서 C3는 적분동작에 어떠한 영향도 주지 않는다.

따라서, 펄스 P_S의 폭을 크게 하여도 아무런 오차가 나타나지 않으므로, 펄스 P_S의 발생 회로의 설계가 용이하며, 집적회로 제조 공정의 변동에 강하다.

단지, 본 실시예에 있어서는, SW3이 OFF된 후, SW4를 ON으로 하고, SW4가 OFF된 다음에, SW3을 ON이 되도록 이들 스위치 SW3, SW4의 제어 타이밍을 결정할 필요가 있다.

제 9 도는 리세트 회로 RST의 제 2의 실시예이다. 회로 RST는 한쪽에 접지전위가 주어진 콘덴서 C3,이 콘덴서 C3의 다른 쪽을 콘덴서 C2의 증폭기 A2의 출력단쪽과 입력단쪽의 전극에 각각 접속하기 위한 스위치 SW3,SW4로 된다. 스위치 SW3,SW4는 제 7 도일 때와 같으며, 펄스 P_S에 의해 각각 일시적으로 ON,OFF 된다.

제 1의 실시예에서는, 비교기 CP6의 출력에 의해 콘덴서 C3에 충전하는 전압을 변화시키던 것에 대해, 제 2의 실시예에서는 VP의 전압을 직접 C3에 충전하는 형태를 취하고 있다. 펄스 P_S가 1이 되려면 V_P가 +V_R이나, -V_R에 도달한 순간이므로, P_S가 "1"로 된 직전에서는 스위치 SW3,SW4는 각각 ON.OFF로 되어 있고, 콘덴서 C3에는 +V_R또는 -V_R이 충전되어 있다. 따라서, 그후에 펄스 P_S가 1로 되었을 때에, SW3과 SW4를 각각 OFF, ON으로 하면, 제 1의 실시예와 등가인 결과를 얻을 수가 있고, 또 제 1의 실시예에서 비교기가 1개 적어도 되는 장점이 있다.

제 10 도는 제 3의 실시예를 도시한다. 리세트 회로 RST는 콘덴서 C3, 이 콘덴서 C3과 적분기 INT2의 콘덴서 C2와의 접속 방향을 전환하기 위한 한쌍의 전환 스위치 SW5, SW6으로 된다. SW5, SW6은 콘덴서 C3을 콘덴서 C2에 병렬로 접속한 상태에서 V_P가 V_R또는 -V_R로 되었을 때에, 콘덴서 C3의 극성을 반전해서 C2에 접속하도록 제어된다. 제1, 제2의 실시예에서 콘덴서 C3은 단지 전하 주입시에만 존재 의미를 갖는다. 그러나 콘덴서 C2, C3는 수 10 내지 수 100pF이기 때문에, 이들은 LSI의 칩 위에 만들면, 어느 정도의 면적(1∼3㎜ 각 정도)을 점유하는 것이 된다. 따라서, 적분에 기여 않는 콘덴서를 갖는 것은 가능한한 피하는 편이 좋다. 제3의 실시예에서는 이 때문에 콘덴서 C3도 적분용 콘덴서로서 사용하고, V_P가 ±_R에 도달한 순간 C3의 단자를 반전시키고 있다. 이와 같이 하면, 적분 콘덴서로서 C2+C3이 사용됨으로 칩면적의 증대에는 관계되지 않는다.

제 3의 실시예에 있어서는 콘덴서 C3의 접속의 반전신호로서 신호 S_V를 사용한다. 상술과 같이 S_V는 V_P가 ±V_R에 도달할 때마다 반전하는 신호이다. 그리고, 콘덴서 C3를 반전하는 것에 의해서 C2의 전하와 C3의 전하가 증화된다.

예를들면, V_P가 +V_R에 도달할 때를 생각하면, C2에는 Q2=C2·V_R, C3에는 Q3=C3·V_R이라는 전하가 축적되어져 있다.

여기서, C3를 반전하면,

V_P=(C2-C3)·V_R(C2+C3)

이라는 전압이 V_P에 발생한다. 이것은 ±V_R의 범위에 있다. 이때 주입된 전하량은 Q=2C3=V_R이며, 일정량의 전하 주입이 이루어졌다는 것을 알게 된다. 그리고, C3=C2로하면, 콘덴서 C3를 반전한 후의 전압 V_P는 0이 되어 가장 바람직하다. 이러한 사항은 V_P가 -V_R에 도달한 때에 대해서도 모두 같게 성립한다.

그리고, 이 회로를 실현하는데 있어서는 스위치 SW5와 SW6이 전환될 때에 어느 단자에도 연결되지 않은 플로팅 상태를 경유할 필요가 있다. 이것은 C3에 축적된 전하가 단락되어 누설되는지, 증폭기 A2의 출력단이 입력단 V_IG에 직접 연결되어서 여분의 전하가 주입되는 것을 방지하기 때문이다.

제 11 도는 상기의 점을 고려해서 논리 게이트와 NMOS 트랜지스터에 의해 실현한 예이다. 이 회로는 CMOS, PMOS에서도 마찬가지로 실현된다. 이 동작도를 제 12 도에 도시한다.

콘덴서 C3과 C2의 병렬 접속은 트랜지스터 T1∼T4에 의해서 이루어진다. 이들 트랜지스터의 ON, OFF의 제어는 한쌍의 교차 접속된 NOR게이트 NOR1, NOR2 및 인버터 INV에 의해 이루어진다. 신호 S_V가 0의 상태에서는 S_Va, S_Vb가 각각 1,0에 있고, 트랜지스터 T1과 T3이 ON이고, T2와 T4는 OFF이다. 따라서, 콘덴서 C3의 도면의 상,하의 전극이 콘덴서 C2의 도면의 좌우의 전극에 접속되어 있다. 이 상태에서 S_V가 1로 변화하면, S_va는 NOR게이트 NOR1의 스위치 시간만큼의 지연을 가지고 0으로 변화한다. 한편, S_vb는 이 S_va가 변화하고, 또 인버어터 INT의 출력이 변화한 후, 또한 NOR게이트 NOR2의 스위치 시간만큼 지연되어 변화한다. S_vb가 1이 되면, 트랜지스터 T1∼T4의 ON,OFF 상태가 전환되지만 S_va가 0이된후, S_vb가 1이될 때가지의 사이에 신호 S_va,S_vb가 모두 0이며, 전체 트랜지스터 T1∼T4가 모두 OFF의 상태(플로팅 상태)가 만들어진다. 마찬가지로, S_v가 1에서 0으로 변화한 후에도 제 12 도에 도시하는 바와 같이 플로팅 상태가 만들어진다.

이와 같이 SW5,SW6이 플로팅의 상태에 있는 사이에도 콘덴서 C2가 연산증폭기 A2에 접속된 그대로이다. 따라서, 이 사이에도 적분동작이 지속되고, 콘덴서 C2에는 적분입력에 대응한 전하가 축적된다. 이때에, 콘덴서 C3 이 지속되지 않기 때문에 출력 V_P는 정상시와 다른 값을 취한다. 그러나, 그후 콘덴서 C3이 콘덴서 C2에 접속된 때에는 이 콘덴서 C2의 전하가 콘덴서 C3에도 흘러서 출력 V_P는 정상시의 값으로 된다. 따라서 플로팅에 의한 오차의 영향은 없으므로 플로팅 시간은 어느 정도의 시간적 여유를 갖고 정할 수가 있다.

그리고, 본 실시예에 있어서도, 콘덴서 C3을 반전해서 콘덴서 C2에 접속한 때에 콘덴서 C2, C3의 전하가 0이 될때 까지의 사이, 입력단자 전압 V_IG는 0과 다른 값을 과도적으로 가지며, 이로 인해서 출력 V_P에 무시할 수 있는 오차가 나오는 것은 제1의 실시예와 같다. 그리고 LSI화 할 때 콘덴서 C3의 양쪽의 기생 용량을 반드시 같도록 할 수가 있다는 것은 아니다. 이때에는 리세트에 의해서 연산증폭기 A2의 부입력단자 쪽으로 주입되는 전하량이 신호S_v의 극성에 의해 달라지는 현상이 생긴다. 이 결과, 리세트 후의 출력 전압이 변화한다. 그러나, 이 현상은 오차로는 되지 않으므로 실용상 문제는 없다.

제4의 실시예를 제 13 도에 도시한다. 리세트 회로 RST는 콘덴서 C3과, 이 콘덴서 C3의 한쪽을 적분기 INT2의 반전 입력이나 접지 전위에 접속하는 전환 스위치 SW3, 이 콘덴서 C3의 다른 쪽을 적분기 INT2의 출력측이나 전환 스위치 SW5의 공통 단자에 접속하는 전환 스위치 SW4, +V_R또는 -V_R를 공통 단자에 접속하기 위한 전환 스위치 SW5, 적분기 INT2의 출력 V_P의 정,부를 판단하기 위한 비교기 CP6으로 되어 있다. 스위치 SW3과 SW4는 적분기 출력 V_P가 ±V_R의 중간 전위에 있을 때, "0"인 신호 P_S에 의해 콘덴서 C3의 양쪽을 적분기 INT2쪽에 접속해서 C3을 적분 동작에 기여시켜, V_P가 +V_R또는 -V_R로 되었을 때에 "1"로 되는 폭이 짧은 상술의 펄스 P_S가 1의 사이, 용량 C3의 한쪽을 접지 전위에 다른 쪽을 -V_R또는 +V_R로 하여 펄스 P_S가 0으로 되고 재차 INT2쪽으로 접속하기 시작하는 것에 의해, 적분기를 리세트하도록 제어된다. 비교기 CP6은 P_p의 정,부를 판정하기 위한 것이며, V_P가 정일 때 스위치 SW5를 -V_R쪽에, V_P가 부일 때 SW5를 -V_R쪽으로 전환한다. 따라서, 콘덴서 C2에 대해서 고려하면, V_P가 +V_R에 도달하기 직전에는 C2의 전하 Q2와 C3의 전하 Q3은 각각 Q2=C2·V_R, Q3=C3·V_R로 되어 있다. 또한, 스위치 SW5는 -V_R쪽으로 접속되어 있다. V_P가 +V_R에 도달한 순간에 콘덴서 C3은 스위치 SW3,SW4에 의해서 적분기 INT2쪽에서 분리되어 반대쪽의 단자에 접속된다. 그결과 콘덴서 C3의 한쪽은 접지 전위, 다른 쪽은 -V_R로 되고, 전하 Q3은 Q3=-C3·V_R로 재충전된다. 직전에 갖고 있던 전하와의 차는 △Q3=-2C3·V_R이다. 이 콘덴서 C3이 재차 적분기 INT2쪽으로 접속되면, 콘덴서 C2와 C3의 전하가 재분포되어, V_P=(C2-C3)V_R/(C2+C3)로 된다.

결국, 전하 △Q3을 주입해서 리세트를 행한 것과 등가이다. 이상의 것은 V_P가 -V_R에 도달하였을 때에도 같도록 성립한다. 즉, V_P가 -V_R에 도달하기 직전에는 Q2=-C2·V_R, Q3=-C3·V_R이며, 스위치 SW5는 +V_R쪽으로 접속된다. 그리고 V_P가 -V_R에 도달하면 Q3=C3·V_R재충전되어, 이것이 적분기 INT2에 접속되면 저하의 재분포에 의해 V_P=-(C2-C3)·V_R/(C2+C3)으로 리세트되는 것이다.

이 실시예 4는 실시예 3과 같은 수, 같은 값의 용량에 의해서 같은 기능을 실현할 수 있는 회로이다. 그러나 실시예 3에서는 상술한 바와 같이 콘덴서를 LSI화 한때에, 필연적으로 일어나는 기생 용량(주로 전극면과 LSI 기판의 사이에 발생한다)의 불균형 때문에 V_P의 리세트시의 전압 변화분이 +V_R쪽에서의 변화인 때와 -V_R쪽에서의 변화인 때에서 틀리는 현상이 일어난다. 실시예 4는 콘덴서의 양단의 전극에서 기생 용량이 불균형이라도, 언제나 콘덴서 C3의 한쪽은 적분기 INT2의 반전 입력쪽에, 다른쪽은 출력쪽에 접속되도록 되어 있으므로 V_P의 리세트 전위는 불균형으로 되는 일은 없다. 이 불균형은 직접 측정의 정밀도에 영향을 주는 것은 아니지만, 적분 입력과 적분 출력 펄스 P_S의 수와의 사이에 비례 계수를 변화시키든지, 출력 펄스 P_S의 간격을 부등간격으로 한다. 따라서, 이들을 보다 이상에 가까운 상태로 하기 위해서는 실시예 4를 이용하는 쪽이 좋다.

실시예 4의 특징을 다른 실시예와 비교하면 다음과 같이 된다. 우선 첫째로 콘덴서 C2와 C3은 적분시에는 합으로 해서 적분 용량이 되기 때문에 LSI로서의 면적의 증가는 거의 없다. 둘째로 콘덴서 C3은 제3의 실시예와 같이 콘덴서 자체가 반전되는 것이 아니고, 전하만이 반전됨으로 기생 용량에 의한 불균형이 없다. 셋째로 콘덴서 C3의 좌측 전극은 언제나 0전위이고, 우측 전극은 낮은 임피던스의 회로에 접속되어 있으므로 기생 용량의 영향이 거의 없고, 이상에 가까운 결과를 얻을 수가 있다. 이상과 같이 제4의 실시예는 가장 유효한 회로하고 생각된다.

그리고, 제 13 도에 있어서 비교기 CP6의 출력은 제 5 도에서 플립플롭 FF2의 Q출력으로 바꾸어져도 동작상의 차이는 없다.

또 제 5 의 실시예로서 제 14 도가 있다. 이 회로는 콘덴서 C2와 C3의 모두가 전환 스위치 SW5와 SW6을 거쳐서 앰프 A2의 출력과 고정 전위(일반적으로 접지 전위로 한다)의 어느 것에 접속되도록 되어있다. 스위치 SW5, SW6의 전환은 신호 S_V에 의해 이루어진다. 이 회로에서는 예를들면, SW6을 앰프 A2의 출력쪽으로 제어하고, C2에 의해 적분을 하고 있을 때, SW5를 거쳐서 C3는 접지전위에 접속하여 두고, V_P가 ±V_R에 도달해서 S_V가 반전하면, 이 신호로 SW5, SW6을 동시에 전환하고, 적분 콘덴서를 C2에서 C3으로 전환해서, C2는 접지 전위에 접속하여 리세트 상태로 한다. 전환을 한 시점에서 C3의 전하는 0으로 전환후의 적분 출력 V_P는 0V에서 시작한다.

이때에도 스위치 SW5,SW6의 전환 콘덴서 C2,C3이 동시에 접지 전위 또는 증폭기 A2의 출력쪽으로 접속되지 않도록 제어할 필요가 있다는 것은 물론이다. 이를 위해서는 제 11 도와 같은 스위치 회로를 사용하면 좋다.

본 실시예에서는 콘덴서 C2,C3이 동시에 증폭기 A2와 분리되기 때문에 적분 동작이 일시적으로 중단된다. 이로 인해서 적분출력에 오차가 생길 수가 있으나, 이 플로팅의 기간은 매우 짧게 설치가 가능하여 이 오차는 실질적으로 문제가 되지 않도록 한다. 더욱이 사전에 0V오 리세트되어 있는 콘덴서 C3을 증폭기 A2에 접속해서 출력 V_P의 리세트를 개시한 후는 입력 전압 V_IG가 변동하지만, 그 사이 콘덴서 C3에 의한 적분 동작이 이루어진다. 따라서, 이 기간의 오차가 작게 되는 것은 다른 예와 같다.

본 실시예에서는 콘덴서 C3가 이미 0V로 리세트되어 있기 때문에, 적분출력의 리세트를 위한 입력 전압 V_IG의 변동 기간이 다른 실시예보다 적게 된다고 하는 이점이 있다.

이 방식은 스위치 ON 저항이 높고 전하 주입의 방식에서 주입 시간이 너무 많이 걸릴 때에, 대체 방식으로서 유효하다.

지금까지 제시한 여러가지의 실시예에 있어서 리세트된 전압 V_P을 0V부근으로 하기 위해서는 C2와 C3이 거의 같게 되는 것이 좋으나, 그 수치는 약간 틀려도 전력과 펄스 P3의 수의 사이의 직선성에는 영향을 주지 않는다.

이상에서 2개의 아날로그 신호 E_V,E₁의 적의 적분치를 그에 대응하는 디지탈 신호 P_S, UD로 변환할 수 있다. 그러나, 이 실시예에서 다음과 같은 것이 명확하다.

(1) E₁와 같이 정,부의 임의의 수치를 취할 수 있는 1개의 아날로그 신호의 적분치에 대응하는 디지탈 신호를 출력하는 회로를 구성하는 데는 신호S_V에 의해 직접 스위치 SW2를 제어하면 좋다. 이때에 제 5 도중에서 펄스폭 변조에 관한 부분 및 배타적 논리합 게이트 EOR를 제거하면 된다.

(2) 신호 E₁가 정일대, 또는 부일때의 수치를 취할 수 있는 아날로그 신호로 가정하고, 이 적분치에 대응하는 디지탈 신호를 출력하는 회로를 구성하기에는, 제 5 도에 있어서, 입력 ­E₁스위치 SW2, 플립플롭 FF3, 배타적 논리합 게이트 EORG를 사용하지 않으면 된다. 이때에, 플립플롭 FF2의 출력은 신호 E₁가 정의 아날로그 신호일 때에는 계속해서 1을 출력하며, 신호 E₁가 부의 아날로그 신호인 때에는 0을 출력한다.

그러나, 이 플립플롭 FF2의 출력이 아날로그 신호의 적분치의 증대 또는 감소의 방향을 표시하는 것과 다름이 없다.

이상 제시한 바와 같이 적분기 출력이 소정의 전압에 도달한 것을 검출한 시점에서 적분 회로에 전하를 주입하고, 혹은 콘덴서를 사전에 리세트하고 있는 콘덴서로 전환하는 것에 의해서 아날로그 신호의 적분치에 대한 정확한 디지탈 출력을 얻는 것이 가능하다.

Claims (7)

1. 연산증폭기(A2), 상기 연산증폭기의 입력단자와 출력단자 사이에 설치된 적분용 콘덴서(C2), 제어펄스의 발생전에 상기 적분용 콘덴서의 역극성 전하가 충전되는 리세트용 콘덴서(C3)와 제어펄스에 응답해서 상기 적분용 콘덴서(C2)에 상기 리세트용 콘덴서(C3)를 접속하는 수단(SW4)을 포함하며, 적어도 리세트의 개시로부터 종료까지의 기간동안 상기 적분용 콘덴서(C2)가 상기 연산증폭기(A2)에 접속된 상태에서 제어펄스에 응답하여 상기 적분용 콘덴서의 전하를 리세트하는수단(RST)으로 구성하는 적분회로.
2. 연산증폭기(A2), 상기 연산증폭기의 입력단자와 출력단자 사이에 설치된 적분용 콘덴서(C2), 적어도 리세트의 개시로부터 종료까지의 기간동안 상기 적분용 콘덴서(C2)가 상기 연산증폭기(A2)에 접속된 상태에서 제어펄스에 응답하여 상기 적분용 콘덴서의 전하를 리세트하는 수단(RST)에 있어서, 상기 적분용 콘덴서는 서로 병렬로 접속되어 있는 제1 및 제2의 콘덴서(C2,C3)를 포함하고, 상기 리세트수단(RST)은 상기 제2의 콘덴서(C3)의 방향을 변경하고 제어펄스에 응답하여 상기 제 1의 콘덴서(C2)에 이 콘덴서를 병렬로 접속하는 수단(SW5,SW6)포함하는 것으로 구성하는 적분 회로.
3. 연산증폭기(A2), 상기 연산증폭기의 입력단자와 출력단자 사이에 설치된 적분용 콘덴서(C2), 적어도 리세트의 개시로부터 종료까지의 기간동안 상기 적분용 콘덴서(C2)가 상기 연산증폭기에 접속된 상태에서 제어펄스에 응답하여 상기 적분용 콘덴서의 전하를 리세트하는 수단(RST)에 있어서, 상기 적분용 콘덴서는 서로 병렬로 접속되어 있는 제1 및 제2의 콘덴서(C2,C3)를 포함하고, 상기 리세트수단은 상기 제어펄스에 응답해서 상기 제2의 콘덴서(C3)를 상기 제1의 콘덴서(C2)에서 전환하며 상기 제1의 콘덴서의 충전 전하와 역의 극성의 전하를 상기 제2의 콘덴서에 충전하고 그후 상기 제1의 콘덴서와 병렬로 상기 제2의 콘덴서를 접속하는 수단(SW3,SW4,SW5,CP6)을 포함하는 것으로 구성하는 적분 회로.
4. 연산증폭기(A₂), 상기 연산증폭기의 입력단자와 출력단자 사이에 설치된 적분용 콘덴서(C₂), 적어도 리세트의 개시로부터 종료까지의 기간동안 상기 적분용 콘덴서가 상기 연산증폭기에 접속된 상태에서 제어 펄스에 응답하여 상기 적분용 콘덴서의 전하를 리세트하는 수단(RST)에 있어서, 상기 적분용 콘덴서는 제1 및 제2의 콘덴서(C₂, C₃)의 어느 하나를 포함하고, 상기 리세트수단은 상기 제어펄스에 응답해서 상기 제1 및 제2의 콘덴서의 한쪽이 상기 연산증폭기의 입력단자와 출력단자 사이에 상기 적분용 콘덴서로 접속되고 상기 제1 및 제2의 콘덴서의 다른쪽을 리세트하기 위한 전원에 접속되도록 접속을 전환하는 수단(SW₅, SW₆)을 포함하는 것으로 구성하는 적분 회로.
5. 제 1의 아날로그 신호를 적분하는 적분 수단(INT₂), 상기 적분 수단의 적분 출력이 정의 기준값 또는 부의 기준값과 일치하는가를 검출하는 수단(CP₄, CP₅), 어느 것의 일치가 검출될 때마다 펄스를 출력하는 수단(OR), 어느 것의 일치가 검출될 때마다 적분 회로를 리세트하는 수단(RST), 검출출력에 응답하여 일치의 검출이 아날로그 신호의 적분값의 증대 또는 감소의 결과에 의한 것인가를 식별하는 신호를 발생하는 수단(FF2)를 포함하며, 상기 적분 수단을 연산증폭기(A2), 상기 연산증폭기의 입력단자와 출력단자 사이에 설치된 적분용 콘덴서(C2), 적어도 리세트의 개시로부터 종료까지의 기간동안 상기 적분용 콘덴서가 상기 연산증폭기에 접속된 상태에서 제어펄스에 응답하여 상기 적분용 콘덴서의 전하를 리세트하는 수단을 포함하는 아날로그 신호 적분 및 펄스 변환회로.
6. 특허청구의 범위 제 5항에 있어서, 제1의 아날로그 신호와 이 제1의 아날로그 신호의 반전 신호의 한쪽을 선택하여 적분 입력으로 하는 선택 수단(SW12)과, 상기 어느 것의 일치의 검출에 응답해서 상기 선택 수단을 제어하는 신호를 발생하는 수단(FF3)을 가지며, 또 검출출력과 상기 선택수단의 선택상태에 응답해서 식별신호를 출력하는 수단을 가지는 식별 신호 발생수단(EORG)을 포함하는 아날로그 신호 적분 및 펄스 변환회로.
7. 특허청구의 범위 제 6 항에 있어서, 제어신호 발생수단은 어느 것의 일치가 검출되 때마다 제1 및 제2의 값을 전환하여 출력하는 수단(FF₃)과, 출력수단의 출력이 제1 및 제2의 값내의 값일 때, 각각 제2의 아날로그 신호와 이의 반전 신호의 진폭과 극성에 응답하여 펄스폭 변조 펄스를 발생하여 상기 선택 수단을 펄스폭 변조 펄스로 제어하는 수단을 포함하는 아날로그 신호 적분 및 펄스 변환회로.

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