KR910002307B1 - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법 Download PDF

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시게노리 야쿠시지
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제1도는 본 발명의 1실시예에 따른 다이리스터의 평면도.
제2도는 제1도에 도시한 다이리스터의 단면도.
제3도(a) 내지 제3도(g)는 제1도에 도시한 다이리스터의 제조과정을 나타낸 단면도.
제3도(a)는 N형 실리콘웨이퍼(20)를 나타낸 도면.
제3도(b)는 제3도(a)에 도시한 실리콘웨이퍼의 양쪽면에 SiO2막(25, 250)을 형성한 후, 이 막에 확산구멍을 뚫어서 P형의 소자분리영역(21)을 확산, 형성한 상태를 나타낸 도면.
제3도(c)는 제3도(b)의 위쪽 SiO2막(25)에 확산구멍을 뚫어서 P형 베이스영역(23 ; 게이트영역)을 확산, 형성함과 더불어 아래쪽 SiO2막(250)을 제거하여 P형 애노드영역(22)을 확산, 형성한 상태를 나타낸 도면.
제3도(d)는 제3도(c)에 도시한 실리콘웨이퍼의 양쪽면에 다시 SiO2막(25, 250)을 형성한 후 위쪽 SiO2막(25)에 확산구멍을 뚫어서 N형 캐소드영역(24)을 확산, 형성한 상태를 나타낸 도면.
제3도(e)는 제3도(d)의 위쪽 SiO2막(25)에 뚫린 구멍을 SiO2막으로 막은 후, P형 소자분리영역(21) 및 P형 베이스영역(23)위에 구멍을 뚫고 그 위에 다결정실리콘층(27)을 형성한 상태를 나타낸 도면.
제3도(f)는 제3도(e)의 다결정실리콘층(27) 및 SiO2막(25)을 부분적으로 제거하여 필드플레이트(27, 30)를 형성한 상태를 나타낸 도면.
제3도(g)는 제3도(f)의 아래쪽 SiO2막(250)을 제거한 다음 실리콘웨이퍼의 상하 양쪽면의 소정 부분에 알루미늄등을 증착함으로써 캐소드전극(28), 게이트전극(29) 및 애노드전극(31)을 형성한 상태를 나타낸 도면.
제4도는 필드플레이트와 캐소드전극(28)의 접속부(27c, 27d) 위치가 제1도와는 다르게 되어 있는 제1도의 변형례를 나타낸 도면.
제5도는 필드플레이트가 다결정실리콘층(27)과 게이트전극(29)에 의해 형성되며, 이 필드플레이트의 일부(P1)가 절단되어 있는 제1도의 다른 변형례를 나타낸 도면.
제6도는 필드플레이트와 캐소드전극(28)의 접속부(27e) 위치가 제1도와 다르며, 필드플레이트의 일부(P2)가 절단되어 있는 제1도의 또다른 변형례를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘웨이퍼 21 : 소자분리영역
22 : 애노드영역 23 : 베이스영역(게이트영역)
24 : 캐소드영역 25, 250 : SiO1막(절연막)
26a, 26b 26c : 개구부 27, 30 : 다결정실리콘층(필드플레이트)
28 : 캐소드전극 29 : 게이트전극
31 : 애노드전극
[산업상의 이용분야]
본 발명은 다이리스터등의 스위치용 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
대표적인 스위치용 반도체장치로는 플레이너형 다이리스터등이 알려져 있는 바, 이러한 플레이너형 다이리스터는 메사형 다이리스터에 비해 신뢰성이나 수율, 취급성(取級性)등의 점에서 우수하지만 메사형 다이리스터보다도 전기용량(내압, 최대스위칭전류등)이 작다는 결점이 있다. 이러한 결점은 종래 기술에서 스위치소자의 팰렛(pellet)면적을 대형화시킨 대용량의 플레이너형 다이리스터를 제조하면 수율이 나빠지게 된다는 점에 기인하고 있다.
그러나, 최근에 와서 웨이퍼가 대구경화됨에 따라, 면적효율(통전영역과 펠렛면적의 비)이 높고, 또한 내압과 신뢰성이 높은 플레이너형 다이리스터의 개발이 요망되고 있다.
즉, 플레이너형 구조는 면적효율면에서 보면 메사형에 비해 일반적으로 그 효율이 떨어지고, 펠렛의 크기를 증가시킴으로써 메사형의 효율에 점차 가까워지기는 하지만 결코 면적효율이 좋다고는 할 수 없다. 특히 다이리스터의 경우에는 순방향과 역방향의 접합이 한쪽면에 노출되는 형태가 되므로, 주접합이 하나뿐인 트랜지스터에 비해 면적효율이 떨어지고, 동등한 메사형에 비하면 더욱 떨어진다.
한편, 고내압화에 대해서는 필드플레이트구조에 의해 P-N접합상의 전계의 상승을 완화시킴으로써 실현할 수가 있다. 이 경우, 펠렛의 크기가 증가되기는 하지만 무시할 수 있는 정도이다.
그러나, 이러한 다이리스터의 신뢰성을 향상시키기 위해서는 고온상태에서의 오점호(誤点弧 ; 오트리거)를 방지할 필요가 있고, 또 게이트와 캐소드 사이에 적당한 저항을 외부에서 덧붙이지 않으면 안된다. 또, 점호감도(点弧感度)가 일정해지도록 하기 위해서는 게이트와 캐소드 사이에 적당한 저항을 넣어 줄 필요가 있다. 게이트와 캐소드 사이에 상기 저항을 개재(介在)시키는 수단으로는 확산저항에 의한 방법이나 다결정실리콘에 의한 방법등이 있으나, 어떠한 수단에 의해서건 종래의 다이리스터구조 그대로의 상태에서 저항을 부가하면 전체적으로 펠렛의 크기가 커지게 된다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 실질적으로 펠렛의 크기를 증대시키지 않고서도 고내압 및 정소자감도(定素子感度 ; 点弧感度)를 얻을 수 있는 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치가 예컨대 다이리스터에 적용될 경우, 이 다이리스터가 형성되는 반도체기판의 한쪽면에 적어도 1개의 주접합을 노출시키고, 상기 반도체기판과 게이트영역으로 형성되는 상기 주접합상에 절연막을 매개하여 그 주접합의 노출부를 덮도록 다결정실리콘층(필드플레이트)을 형성하며, 이어서 그 다결정실리콘층의 특정한 2개 영역을 상기 게이트영역과 캐소드영역에 전기적으로 접속하여 게이트와 캐소드 사이의 저항을 형성하고 있다.
여기서, 게이트영역과 캐소드영역 사이에 다결정실리콘층으로 형성되는 저항의 값은 게이트영역과 캐소드 영역 사이의 다결정실리콘층의 길이나 폭, 게이트영역과 캐소드영역 사이에 존재하는 다결정실리콘층내의 불순물농도에 의해 결정할 수 있다.
작용
이상 설명한 반도체장치에서는 게이트와 캐소드 사이의 단락저항(Rgk)을 다결정실리콘층으로 형성하여 이다결정실리콘층을 필드플레이트와 겸용하고 있기 때문에, 펠렛의 크기를 크게 하지 않고서도 다이리스터의 내압을 향상시킬 수 있고, 또 오점호(誤点弧)를 방지하여 신뢰성을 향상시킬 수 있다.
[실시예]
이하, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 다이리스터의 개략적인 구성을 설명하기 위한 평면도, 제2도는 제1도에 도시한 실시예의 단면도, 제3도(a) 내지 제3도(g)는 제1도에 도시한 다이리스터의 제조과정을 나타낸 단면도이다. 제3도(a)에서 도면참조부호 20은 예컨대 비저항(比抵抗)이 40Ω·cm인 실리콘으로 이루어진 N형 반도체기판이다. 이 반도체기판(20)은 제3도(b)에 도시한 바와 같이 그 주위가 SiO2막(25, 250)을 마스크로 하여 확산, 형성된 P형 소자분리영역(21)으로 둘러 싸이게 된다. 이어, 제3도(c)에 도시한 바와 같이 반도체기판(20)의 아래 부분에는 SiO2막(250)을 제거한 다음 소자분리영역(21 ; isolation region)과 일체로 연결된 P형 에노드영역(22)이 확산, 형성된다. 여기서, 소자분리영역(21)의 P형 농도보다도 애노드영역(22)의 P형 농도를 고농도로 하고 있다. 상기 반도체기판(20)내에는 SiO2막(25)을 마스크로 하여 그 주면(主面 ; 제3도(c)의 윗면)으로부터 확산깊이가 약 40μm인 P형 베이스영역(23)이 형성되는데, 이 베이스영역(23)의 형성은 예컨대 보론(B)등의 P형 불순물을 1,000℃의 온도에서 약 1시간동안 열처리하여 반도체기판(20)에 부착시킨 다음 장시간의 열처리로 반도체기판(20)내에 확산시킴으로써 행해진다.
다음 제3도(d)에 도시한 바와 같이, 반도체기판(20)의 아랫면 전체를 SiO2막(250)으로 덮은 후 윗면의 SiO2막(25)을 마스크로 하여 베이스영역(23)내에 확산깊이가 약 12μm인 N형 캐소드영역(24)이 형성된다. 이 캐소드영여(24)의 형성은 에컨대 인(P)등의 N형 불순물을 1,100℃의 온도에서 약 30분간 열처리하여 반도체기판(20)의 표면에 부착시킨 다음 장시간의 열처리로 상기 N형 불순물을 베이스영역(24)내에 확산시킴으로써 행해진다.
다음으로, 제3도(e)에 도시한 바와 같이 먼저 캐소드영역(24)과 베이스영역(23) 및 소자분리영역(21)을 포함하는 반도체기판(20)의 주면(主面 ; 윗면)에 형성된 SiO2막(25)에는 캐소드영역(24)과 베이스영역(23) 및 소자분리영역(21)에 각각 통하는 개구부(26a, 26b, 26c)가 형성되고, 이어서 베이스영역(23)과 반도체기판(20)으로 형성되는 P-N접합(b) 및 소자분리영역(21)과 반도체체기판(20)으로 형성되는 P-N접합(a)상의 노출계면(露出界面)상에는 SiO2막(25)을 매개하여 다결정실리콘층(27)이 형성된다.
다음, 제3도(f)에 도시한 바와 같이 제3도(e)의 다결정실리콘층(27)의 불필요한 부분을 포토에칭등으로 선택적으로 제거함으로써 P-N접합(a,b)상에 각각 SiO2막(25)을 매개하여 다결정실리콘의 필드플레이트(30, 27)가 형성된다.
이어서 제3도(f)의 아래쪽 SiO2막을 제거한 후, 적당한 마스크(도시되지 않음)을 이용하여 제3도(g)에 도시한 바와 같이 Al과 Au등의 금속을 증착시킴으로써 캐소드전극(28)과 게이트전극(29) 및 애노드전극(31)이 형성된다. 이와 같이 각 전극을 형성함에 있어서, 다결정실리콘필드플레이트(27)의 소정 부분(제1도 또는 제2도의 27a)은 캐소드영역(24)상의 캐소드전극(28)에 접속되고, 다결정실리콘필드플레이트(27)의 다른 소정 부분(27b)은 베이스영역(23)상의 게이트전극(29)에 접속되며, 다결정실리콘필드플레이트(30)는 개구부(26c)를 매개하여 소자분리영역(21)에 접속된다.
이어서, 다결정실리콘필드플레이트(27, 30)의 두께는 약 5,000Å으로 설정되어 있다. 이 다결정실리콘필드플레이트(27, 30)에는 예컨대, 1.6×1014atoms/cm2의 도우즈량으로 보론이 주입되고, 1,000∼1,100℃의 온도에서 약 1시간동안 열처리를 실시하였다. 이러한 열처리를 한 경우, 다결정실리콘필드플레이트(27, 30)의 시트저항은 약 5.2kΩ/□로 되고, 게이트전극(29)과 캐소드전극(28)사이의 다결정실리콘필드플레이트(27)에 의한 게이트와 캐소드 사이의 저항(Rgk)의 값은 약 27kΩ으로 된다. 단, 이러한 값들은 다결정실리콘필드플레이트(27)의 1변의 길이가 약 570μm이고, 폭이 약 110μm로 설정된 경우이다.
여기서, 상기 다결정실리콘필드플레이트(27)는 본 발명에 따른 다이리스터의 구조가 빛에 의해 트리거되도록 구성되는 경우, 광투과성이 있는 도전재료로 제작할 수 있다.
이와 같이 구성된 다이리스터에서는 게이트와 캐소드 사이의 저항(Rgk)을 임의의 값으로 자유롭게 설정할 수 있고, 더욱이 이 저항(Rgk)의 대량생산에 의한 오차를 다이리스터소자단체(單體)의 게이트트리거전류의 오차보다도 훨씬 작게 할 수가 있다.
이와 같이 오차가 작은 저항(Rgk)을 게이트와 캐소드 사이에 병렬접속하고, 다이리스터가 턴온될 때의 게이트트리거전류값보다도 그때 저항(Rgk)에 흐르는 전류를 훨씬 크게 하면, 저항(Rgk)이 실제로 장착된 다이리스터의 게이트트리거감도의 오차를 저항(Rgk)의 오차와 같은 정도로 억제할 수가 있다. 동시에 이 게이트트리거전류값이 온도에 따라 변화한다 하더라도 저항(Rgk)에 흐르는 전류의 온도에 따른 변화는 작기 때문에, 다이리스터가 높은 온도하에서 오점호(誤点弧)되기가 어려워지게 된다.
저항(Rak)을 접속하지 않은 경우, 상기한 종류의 다이리스터의 게이트트리거전류는 수 10μA∼수 100μA정도이고, 이 정도의 전류는 다이리스터가 높은 온도하에서 순방향저지상태에 있을때 주접합의 리크전류(leak current)와 같은 정도이다.
이에 대하여 저항(Rgk)이 접속된 경우에는 게이트트리거전류는 저항(Rgk)에 여분으로 흐르는 성분이 있기 때문에, 수 mA정도까지 필요하게 되고 따라서 고온리크전류에 의한 오점호(誤点弧)를 방지할 수 있게 되는 것이다.
또, 게이트와 캐소드 사이의 저항(Rgk)이 되는 다결정실리콘층(27)이 게이트영역(23) 및 캐소드영역(24)의 P-N접합 근방에 설치되어 필드플레이트의 역할을 하도록 되어 있고, 이 필드플레이트는 반도체펠렛 표면의 근방에서 좁아지는 경향이 있는 공간전하영역을 넓혀 주는 작용을 갖는다. 이 때문에, 상기 저항(Rgk) 외에 특별히 독립된 필드플레이트를 형성하지 않더라도 다이리스터의 고내압화를 꾀할 수 있게 된다. 즉, 본 발명에 따른 다이리스터에서는 캐소드전위와 같은 전위의 다결정실리콘필드플레이트(27)에 의해 그 하부의 P-N접합의 표면전계강도(表面電界强度)가 완화되기 때문에 고내압을 얻을 수가 있다.(만약 저항(Rgk)과는 별도의 독립된 필드플레이트를 채용하면, 다이리스터의 펠렛크기가 커진다는 점에서 문제가 있다.)
상기한 바와 같이 본 발명을 채용한 다이리스터에서는 고내압에서 감도가 일정하게 되고, 고온상태에서의 오점호를 방지하여 신뢰성을 향상시킴과 더불어 펠렛크기가 증대되는 것을 방지할 수 있다. 또 게이트와 캐소드사이에는 병렬로 저항(Rgk)이 존재하게 되므로 게이트트리거 특성을 이 저항의 값에 따라 특정치로 설정할 수 있고, 도시되지는 않았지만 다결정실리콘층(27, 30)을 형성한 후에 산화분위기속에서 표면에 절연막(SiO2막)을 형성하여 대향되는 전극사이에서 종종 일어나는 방전을 높은 전압까지 억제할 수가 있다.
한편, 제4도에 도시된 바와 같이 다결정실리콘필드플레이트(27)와 캐소드전극(28)의 접속지점을 제1도에 도시한 실시예에서와 같이 게이트전극(29)으로부터 가장 멀리 떨어진 지점(27a)으로 하는 대신, 캐소드전극(28)의 다른 모서리부(27c, 27d) 또는 그 밖의 영역에 필드플레이트(27)와의 접속지점을 설정하여 게이트전극(29) 및 캐소드전극(28)에 접속되는 다결정실리콘층(27)의 길이에 따라 게이트와 캐소드사이의 저항(Rgk)의 값을 소정치로 설정해 주어도 좋다.
따라서, 제1도의 실시예와 같은 정방형의 다결정실리콘층(27)의 1변에 대한 저항값을 R1으로 하면, 제4도에 도시한 다결정실리콘층(27)의 나머지 모서리부의 한지점(27c 또는 27d)에 접속한 경우의 게이트와 캐소드사이의 저항(Rgk)은 다음 식(1)과 같이 표시된다.
Rgk=3R1·R1/(3R1+R1)
=3/4R1 ………… (1)
또, 제1도에 도시한 바와 같이 다결정실리콘층(27)의 가장 멀리 떨어진 지점(27a)에서 다결정실리콘층(27)과 캐소드전극(28)을 접속한 경우에 게이트와 캐소드사이의 저항(Rgk)은 1/2R1으로 된다.
이와 같이 다결정실리콘층(27)의 패턴에 의해 게이트와 캐소드사이의 저항값을 용이하게 제어할 수가 있다.
한편, 필드플레이트의 일부에 절단부가 있어도 실용상 충분한 P-N접합(b)의 내압을 확보할 수 있을 때에는 제5도 또는 제6도와 같은 변형례를 생각할 수가 있다.
제5도에서는 필드플레이트의 절반을 연장된 게이트전극(29)으로 형성하고, 나머지 절반을 다결정실리콘층(27)으로 형성한 경우를 나타내고 있다. 여기서 게이트전극(29)을 점(P1)에서 다결정실리콘층(27)으로부터 절단하여 분리한 이유는 게이트전극(29)과 캐소드전극(28)이 금속층에 의해 쇼트되지 않도록 하기 위해서이다. 이 분리점(P1)에서의 다결정실리콘층(27)과 게이트전극(29)과의 간격이 충분히 작다면, 이 분리점(P1)하에서 P-N접합의 내압이 저하되는 것을 회피할 수 있게 된다. 또한 이 실시예에서는 L자형의 다결정실리콘층(27)의 1변에 대한 저항을 R1으로 하면, 게이트와 캐소드전극사이의 저항(Rgk)은 Rgk≒2R1으로 된다.
제6도에서는 캐소드전극접속점(27e)과 게이트전극접속점(27b)사이의 다결정실리콘층(27)의 실효길이를 길게하게 위해 캐소드전극접속점(27e)과 게이트전극접속점(27b)을 분리점(P2)을 매개하여 접근시켜 놓은 경우를 나타내고 있다. 이 실시예에서는 정방형의 다결정실리콘층(27)의 1변에 대한 저항을 R1으로 하면, 게이트와 캐소드전극사이의 저항(Rgk)은 약 4R1으로 된다. 여기서, 분리점(P2)의 간격은 그 분리점(P2)하의 P-N접합의 내압이 다른 다결정실리콘필드플레이트(27)하의 P-N접합의 내압보다 낮아지게 되는 것을 방지하기 위해 가능한 한 좁게하는 것이 바람직하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 반도체장치에 따르면, 펠렛의 크기를 크게하지 않고서도 내압 및 신뢰성을 향상시킬 수가 있다.
또한 제2도에 있어서, 애노드영역(22)의 P+층을 N+층으로 하면 제2도는 고내압의 NPN형 바이폴라트랜지스터가 된다(이 경우 에미터는 28, 베이스는 29, 콜렉터는 31이 된다).

Claims (14)

  1. 제1도전형(N형) 반도체기판영역(20)과, 이 반도체기판영역(20)에 접하여 반도체기판영역(20)의 한쪽면에 노출되는 제1 P-N접합(b)을 형성하도록 상기 반도체기판영역(20)에 접하여 형성된 제2도전형(P형) 제1반도체영역(23) 및, 이 제1반도체영역(23)에 접하여 형성되는 제1도전형의 제2반도체영역(24)을 구비한 반도체장치에 있어서, 상기 반도체기판영역(20)의 한쪽면상에 형성되는 절연막(25)과; 이 절연막(25)을 매개하여 노출된 상기 제1 P-N접합(b)을 덮는 제1도전층(27)을 구비하고서, 상기 제1도전층(27)은 제1부분(27b)과 제2부분(27a)을 갖추면서 제1부분(27b)과 제2부분(27a)사이에는 소정의 전기저항(Rgk)이 형성되며, 상기 제1부분(27b)은 상기 제1반도체영역(23)에 전기적으로 접속되고, 상기 제2부분(27a)은 상기 제2반도체영역(24)에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체기판영역(20)과 접하여 상기 반도체영역(20)의 상기 한쪽면에 노출되는 제2 P-N접합(a)을 형성하는 제2도전형(P형)의 제3반도체영역(21, 22)이 추가되어 있으면서, 상기 제2 P-N접합(a)은 상기 제1 P-N접합(b)과는 다른 위치에 형성되는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 절연막(25)을 매개하여 노출된 상기 제 P-N접합(a)을 덮는 제2도전층(30)이 추가되어 있으면서, 이 제2도전층(30)은 상기 제3반도체영역(21, 22)에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 반도체기판영역(20) 및 제1 내지 제3반도체영역(23, 24, 22)은 다이리스터구조를 형성하고 있으면서, 상기 제1도전층(27)의 제1부분(27b)은 상기 다이리스터구조의 게이트전극(29)에 접속되고, 상기 제1도전층(27)의 제2부분(27a)은 상기 다이리스터구조의 캐소드전극(28)에 접속되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 제3반도체영역(22)은 다이리스터구조의 애노드전극(31)에 접속되는 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 다이리스터구조는 빛에 의해 트리거되는 다이리스터를 형성하고, 제1도전층(27)은 광투과성이 있는 도전재료로 만들어지는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 제1도전층(27)은 다결정실리콘으로 만들어지는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 제1도전층(27)은 소정 농도의 불순물을 포함하는 다결정실리콘으로 만들어지는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 소정의 전기저항(Rgk)의 크기가 불순물의 농도에 의해 결정되는 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 소정의 전기저항(Rgk)의 크기가 제1도전층(27)의 제1부분(27b)과 제2부분(27a)과의 물리적 거리에 의해 결정되는 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 제1도전층(27)의 일부(제5도의 P1, 제6도의 P2)가 절단되는 것을 특징으로 하는 반도체장치.
  12. 제1도전형(N형)의 반도체기판영역(20)과, 이 반도체기판영역(20)에 접하여 반도체기판영역(20)의 한쪽면에 노출되는 제1 P-N접합(b)을 형성하도록 상기 반도체기판영역(20)에 접하여 형성되는 제2도전형(P)의 제1반도체영역(23) 및, 이 제1반도체영역(23)에 접하여 형성되는 제1도전형의 제2반도체영역(24)을 갖춘 반도체장치의 제조방법에 있어서, 상기 반도체기판영역(20)의 한쪽면에 적어도 1개의 P-N접합(b)을 노출시키고, 상기 반도체기판영역(20)과 제1반도체영역(23)으로 형성되는 상기 P-N접합(b)상에 절연막(25)을 매개하여 그 P-N접합(b)의 노출부를 덮도록 다결정실리콘층(27)을 형성하며, 상기 다결정실리콘층(27)의 특정한 2개의 영역(27a, 27b)을 상기 제1반도체영역(23)과 제2반도체영역(24)에 각각 전기적으로 접속하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 제1반도체영역(23)과 제2반도체영역(24)사이에 존재하는 저항(Rgk)의 값이 그 제1반도체영역(23)과 제2반도체영역(24)사이에 존재하는 다결정실리콘층(27)의 길이를 주요소로 하여 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제12항에 있어서, 제1반도체영역(23)과 제2반도체영역(24)사이에 존재하는 저항(Rgk)의 값이 그 제1반도체영역(23)과 제2반도체영역(24)사이에 존재하는 다결정실리콘층(27)내의 불순물농도를 주요소로 하여 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
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