KR910000368B1 - 비선형 신호처리장치 - Google Patents

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KR910000368B1
KR910000368B1 KR1019850006564A KR850006564A KR910000368B1 KR 910000368 B1 KR910000368 B1 KR 910000368B1 KR 1019850006564 A KR1019850006564 A KR 1019850006564A KR 850006564 A KR850006564 A KR 850006564A KR 910000368 B1 KR910000368 B1 KR 910000368B1
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기요가즈 하시모또
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마쯔시다덴기산교 가부시기가이샤
야마시다 도시히꼬
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Abstract

내용 없음.

Description

비선형 신호처리장치
제1도는 종래의 비선형 신호처리장치의 하나인 비선형 엠퍼시스의 회로모델도.
제2도는 비선형 엠퍼시스의 이득특성도.
제3도는 본 발명의 비선형 신호처리장치에 있어서의 기본 블록도.
제4도는 본 발명의 비선형 신호처리장치에 있어서의 비선형 신호처리회로의 블록도.
제5도는 본 발명의 일실시예인 비선형 엠퍼시스의 특성을 가진 비선형 신호처리장치.
제6,7 및 제8도는 본 발명의 제1의 실시예의 동작을 설명하기 위한 회로모델도.
제9도는 본 발명의 비선형 신호처리장치에 있어서의 비선형회로의 일입출력관계를 표시한 관계도.
제10도는 본 발명의 제2의 실시예의 동작을 설명하기 위한 회로모델도.
제11도는 본 발명의 제3의 실시예의 동작을 설명하기 위한 회로모델도.
제12도는 본 발명의 제4의 실시예의 동작을 설명하기 위한 회로모델도.
제13도는 본 발명의 제5도의 실시예의 동작을 설명하기 위한 회로모델도.
제14도는 본 발명의 제6도의 실시예의 동작을 설명하기 위한 회로모델도.
제15도는 본 발명의 비선형 신호처리장치에 있어서의 비선형 신호처리회로의 일실시예를 표시한 블록도.
제16도는 본 발명의 다른 실시예인 비선형 디이엠퍼시스의 특성을 가진 비선형 신호처리장치의 블록도.
제17도는 본 발명의 제11 및 제12의 실시예인 비선형 신호처리장치의 블록도.
제18도, 제20도 및 제21도는 본 발명의 비선형 신호처리장치에 있어서의 비선형회로의 다른 입출관계를 표시한 관계도.
제19도는 본 발명의 비선형 신호처리장치에 있어서의 다른 비선형 신호처리회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명
19 : 차분회로(差分回路) 21,59 : 감산회로
24,27 : 가산회로 28,40 : 가변저항
30,31,32,48,49,50,52,53,54,56,57 : 회로모델 33,37,39,42 : 콘덴서
34,35,38,43,51,55,58 : 저항 36,44 : 버퍼
41 : 증폭기 45 : 가산기
60 : 전체제한회로
본 발명은 비데오테이프레코오더나 비데오디스크등에 응용되고 있는 비선형 신호처리장치에 관한 것이다.
비선형 신호처리장치의 하나에, 비데오신호를 고역강조해서 고역에서의 S/N비의 확보를 목적으로하여, 고역에 큰 에너지성분이 존재할 때만 이 고역강조의 정도를 낮추어서 엠퍼시스과도에 의한 폐해를 막는 비선형 엠퍼시스가 있다. 제1도에 비선형 엠피시스의 회로의 모델도를 표시한다. (1)은 콘덴서 (2)와 저항(3)을 병렬접속한 제1의 접속체, (4)는 역병렬접속한 2개의 다이오우드 (5)(6)에 콘덴서 (7)를 직렬접속한 접속체에 저항(8)을 병력접속한 제2의 접속체이며, (9)는 입력단자,(10)은 출력단자이다. (11)은 출력신호의 레벨맞춤을 행하는 증폭기이다. 상기 구성에 있어서 콘덴서(2), 콘덴서(7)의 용량을 각각 C1,C2로 하고, 저항(3), 저항(8)의 저항치를 각각 R1,R2로 한다. 이때, C1,C2,R1,R2에는 CuR1=C2R2의 과계가 있다. 다음에 2개의 다이오우드(5)(6)의 역병렬접속체는 그 양단에 걸리는 전압에 의해 흐르는 전류가 변화되므로, 이 다이오우드(5)(6)의 역병렬접속체를 양단에 걸리는 전압에 의해서 도통상태로부터 무한대까지 변화하는 저항으로 간주하여, 그 저항치를 Rd로 한다. 증폭기(11)는 입력신호와 출력신호의 신호레벨을 동일하게 하기 위하여, 저항(3)과 저항(8)에 의해서 전압분할하는 계수 R2/R1+R2의 역수 R1+R2/R2를 증폭계수로 한다.
이상의 구성에 있어서, 그 동작을 설명한다. 먼저, 입력단자(9)에 인가되는 입력신호의 신호레벨이 충분하게 작을때, 다이오우드(5)(6)의 역병렬접속체의 양단의 전압도 작으므로 거의 전류가 흐르지 않으며, 그 내부 저항 Rd은 무한대가 된다. 이에 의해 제2의 접속체(4)는 저항(8)만의 구성과 동등하게 되어, 제1도의 예는, 제2도 A의 이득특성과 같은 고역을 강조하는 엠퍼시스특성을 나타낸다. 그러나, 입력신호의 신호레벨이 커지게 되면 다이오우드(5)(6)의 역병렬접속체의 양단의 전압도 그에 따라서 커져서 전류도 흐르기 시작한다. 이 결과, 입력신호의 신호레벨이 충분히 커지면 다이오우드(5)(6)의 역병렬접속체에 흐르는 전류가 커져서, 그 내부저항이 도통상태로 된다. 이 때문에, 제2의 접속체(4)는 저항(8)과 콘덴서(7)와의 병렬접속체와 동등하게 된다. 여기서, 제2의 접속체(4)와 제1의 접속체(1)의 임피이던스는, 상기한 C1R1=C2R2의 관계에 의해 똑같아져서, 그 이득특성을 제2도 B에 표시한 바와 같이 일정하게 된다.
이상의 설명을 연속시간시스템을 표시하는 라플라스변환식을 사용해서 행한다. 지금, 제1도와 예의 전달 함수 H(S)는, C1,C2,R1,R2,Rd를 사용하면 다음식과 같이 된다.
Figure kpo00001
여기서, X,T,Td를 다음과 같이 정의한다.
Figure kpo00002
Figure kpo00003
Figure kpo00004
이상의 X,T,Td를 사용하면 H(S)는 다음식과 같이 된다.
Figure kpo00005
또는,
Figure kpo00006
그런데, 저항 Rd은, 입력신호의 신호레벨이 충분히 작을때에는 무한대가 되기 때문에 상기 [4]식으로부터 Td도 무한대가 된다. 그래서 [6]식에서 Td를 무한대로 하면 H(S)는 다음식과 같이 된다.
Figure kpo00007
이 [7]식의 우변 제2항은 고역통과필터(High Pass Filter=HPF)가 되므로 H(S)는 고역을 강조하는 엠퍼시스특성을 나타낸다.
다음에, 입력신호의 신호레벨이 충분히 클때에는 저항 Rd는 도통상태에서 영(0)이 되므로 Td도 또 상기 [4]식에 의해 영이된다. [6]식에 있어서 Td를 영으로 하면,
Figure kpo00008
이 되어 평탄한 이득특성이 된다.
이상 설명한 바와 같이, 제1도의 비선형 엠퍼시스는, 입력신호의 신호레벨이 작을때에는 신호를 고역강조하지만, 입력신호의 신호레벨이 커지게 됨에 따라서 고역강조의 정도를 낮추는 특성을 가지고 있으며, VTR나 비데오디스크등에 사용해서, 엠퍼시스과도에 의한 폐해를 막으면서 고역에서의 S/N비 개선을 행하는 것이다.
그러나 상기한 비선형 엠퍼시스와 같은 비선형 신호처리장치는 애널로그신호처리기술에 의한 구성이다. 이것은, 장치를 IC화 할때에는, 집적도, 안정도등의 점에서 디지털 IC에 비해서 뒤떨어지는 것이다. 그러나, 제1도의 비선형 엠퍼시스와 같이, 비데오신호와 같은 광대역에 있는 신호에 대해서, 그 신호레벨에 의해 주파수특성을 비선형 제어하는 장치를, 디지털신호처리기술을 사용해서 실현하는 것은 회로규모나 스피이드의 점에서 용이한 것은 아니였다.
본 발명의 목적은, 상기 종래의 문제점을 해소하는 것으로서, 비선형 특성은 종래의 애널로그신호처리기술에 의한 것과 동등한 특성 또는 그 이상의 효과를 얻을 수가 있고, 그위에 장치의 집적도, 안정도도 높은 디지털신호처리기술에 의한 장치로서 용이하게 실현할 수 있는 비선형 신호처리장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 비선형 신호처리장치는, 입력신호에 소정의 처리를 하는 제1의 신호처리회로와, 제1의 신호처리회로로부터 얻는 신호의 소정의 시간당의 변화분을 뽑아내는 차분회로(差分回路), 신호의 진폭에 의해서 신호의 진폭을 비선형으로 압축하는 비선형회로, 비선형회로로부터 얻는 신호를 소정의 시간지연하는 지연회로, 지연회로로부터 얻는 신호와 상기 차분신회로부터 얻는 신호를 가산해서 상기 비선형회로에 인도하는 가산회로, 상기 비선형회로로부터 얻는 신호에 소정의 값을 승산해서 출력하는 승산회로로 구성되는 비선형 신호처리회로와, 비선형 신호처리회로로부터 얻는 신호에 소정의 처리를 시행하는 제2의 신호처리회로와 제2의 신호처리회로로부터 얻는 신호와 상기 입력신호를 산술연산해서 출력하는 산술연산회로로 구성하여, 디지털신호처리기술을 사용해 비선형특성을 도출하는 장치이다.
제3도는 본 발명의 비선형 신호처리장치의 기본구성을 표시한 블록도이다. 제3도에 있어서, (12)는 표본주기 △로 디지털화된 비데오신호의 입력단자. (13)은 입력비데오신호에 비선형처리를 하기 위한 전처리를 행하는 제1의 신호처리회로, (14)는 제1의 신호처리회로(13)출력에 비선형의 신호처리를 행하는 비선형 신호처리회로, (15)는 비선형 신호처리회로(14)출력에 대해서 후처리를 행하는 제2의 신호처리회로, (16)은 상기 입력단자(12)로부터 얻은 입력신호와 제2의 신호처리회로(15)출력을 산술연산하는 산술연산회로, (17)은 산술연산회로(16)출력을 본 비선형 신호처리장치의 출력신호로서 출력하는 출력단자이다.
여기서, 상기 비선형 신호처리회로(14)의 구성을 나타내는 블록도를 제4도에 표시한다. 제4도에 있어서, (18)은 비선형 신호처리회로(14)의 입력단자이며 상기 제1의 신호처리회로(13)로부터 인도되는 신호가 입력된다. (19)는 표본화주기 △의 n배(n은 정수(整數))의 시간당의 신호변화분을 뽑아내는 차분회로이며, n배의 표본화주기 n△만큼 신호를 지연시키는 지연회로(20)와, 지연회로(20)입력으로부터 지연회로(20)출력을 감소시키는 감산회로(21)로 구성한다. (22)는 신호의 진폭에 의해서 그 신호의 진폭을 비선형으로 압축하는 비선형회로이나, 그때에 신호의 진폭을 압축하기 위해서 승산되는 압축계수를 F로 한다. 다음에 (23)은 그 비선형회로(22)출력은 n△만큼 지연시키는 지연회로이다. (24)는, 차분회로(19)출력과 지연회로(23)출력을 가산해서 비선형회로(22)에 인도하는 가산회로이다. 또 (25)는 비선형회로(22)출력에 소정의 값(K로 한다)을 승산하는 승산회로이며, (26)은 비선형 신호처리회로(14)의 출력단자로서 이 단자(26)로부터 출력되는 신호는 상기 제2의 신호처리회로(15)로 인도된다.
이상과 같은 구성을 가진 본 발명의 비선형 신호처리장치의 제1의 실시예로서, 상기의 종래예로한 비선형 엠퍼시스로서 동작하는 비선형 신호처리장치를 든다. 제5도는, 본 실시예인 비선형 신호처리장치의 블록도로서, 그 구성은 상기 제3도의 기본구성과 동등하므로, 각 단자, 각 회로의 번호는 제3도와 같은 번호를 붙여 놓았다. 또한, 산술연산회로(16)는 본 실시예의 경우, 입력단자(12)로부터의 신호와 제2의 신호처리회로(15)출력을 가산하는 동작을 하므로, 이후, 산술연산회로(16)를 가산회로(27)로 해서 설명해가겠다. 이하, 본 실시예의 비선형 신호처리장치의 동작을 회로의 모델도와 회로의 특성을 표시하는 전달계수를 사용해서 설명한다. 또한 전달계수로서는, 연속시간시스템을 표시하는 라플라스변환식과, 1표본화주기 △분의 신호의 지연을 나타내는 지연연산자 Z-1를 사용해서 이산시간시스템을 표시하는 Z변환식을 사용한다.
그러면 먼저, 제6도는, 상술한 제1도의 비선형 엠퍼시스의 회로의 모델도에 있어서 다이오우드(5)(6)의 역병렬접속체를 가변저항(28)으로 치환한 것이다. 이 가변저항(28)의 저항치 Rd는, 단자(29)로부터 뽑아낼수 있는 전압에 의해서, 상기한 다이오우드(5)(6)의 역병렬접속체의 내부저항과 동등하게 변화한다. 입력단자(9)에 인가되는 입력신호에 대한 출력단자(10)로부터의 출력신호의 전달계수 H(S)는 상기 [1],[5],[6]식으로 표시될 수 있으나, 단자(29)로부터 얻는 신호의 전달계수 Hd(S)는 다음과 같이 된다.
Figure kpo00009
또, [2].[3],[4]식으로부터 X,T,Td를 사용해서,
Figure kpo00010
로 된다. 이 Hd(S)를 상기 [6]식에 대입해서 H(S)를 구한다.
Figure kpo00011
여기서, H1(S), H2(S), H3(S)를 다음과 같이 정의한다.
Figure kpo00012
Figure kpo00013
Figure kpo00014
[12],[13],[14]식으로부터 [11]식 우변의 XHd(S)는,
Figure kpo00015
로 되어, H(S)는,
Figure kpo00016
로 표시된다. 이 [16]식을 회로모델로 표시하면 제7도와 같이 된다. 동도면에 있어서, (30)은 H1(S)의 회로모델, (31)은 H2(S)의 회로모델, (32)는 H3(S)의 회로모델이다. 또 콘덴서(33)(37)의 용량은 C1, 콘덴서(39)(42)의 용량은 C2, 저항(34)의 저항치는 R1, 저항(35)(43)의 저항치는 R2, 저항(38)의 저항치는 R1R2/R1+R2(저항(38)은 R1과 R2의 병렬접속체), 가변저항(40)의 저항치는 Rd이다. 또(36)(44)는 버퍼이며, (41)은 증폭계수 X(=R1/R2)의 증폭기이다. 그리고 (45)는 가산기이며, (46)(47)은 각각 입력단자와 출력단자이다.
H1(S)의 회로모델(30)은, 제6도의 회로모델에 있어서 가변저항(28)이 무한대로된 구성, 즉 입력신호의 신호레벨이 충분히 작을때의 비선형 엠퍼시스특성을 표시한 것이다. H2(S)의 회로모델(31)은, 콘덴서(37)와 저항(38)의 병렬접속체에 의해서 H1(S)의 회로모델(30)의 합성임피이던스를 구성하고, 콘덴서(39)와 가변저항(40)에 의해서 HPF를 구성한다. 이때, 신호 레벨이 충분히 작을때는 가변저항(40)의 저항치 Rd가 무한대로 되어, 고역성분을 그래도 통과시키지만, 신호레벨이 커지만 Rd가 작아져서 그 진폭을 압축하게되는 비선형 특성을 나타낸다. H3(S)의 회로모델(32)은 HPF로서, 가산기(45)로 입력신호와 가산할 때의 레벨맞춤의 역할을 하고 있다.
다음에 H2(S)의 회로모델(31)에 주목한다. 콘덴서(39)와 가변저항(40)의 구성은 신호의 고역성분만을 뽑아내는 HPF로 되어있다. 그래서 지금, 회로의 간소화를 도모하기 위해서, 콘덴서(39)의 직전에 있는 콘덴서(37)와 저항(38)의 병렬접속체를, 저역성분을 통과시키지 않는 콘덴서로 근사시킨다. 일반적으로 콘덴서의 임피이던스는 그때의 신호의 각(角)주파수에 의해 결정된다. 그러므로, 근사한 콘덴서의 용량을 결정하려면, 근사한 정밀도가 가장 필요로하는 각 주파수를 임의로 선택하면 된다. 예를 들면, 극 각주파수를 콘덴서(37)와 저항(38)의 병렬접속체의 공진각주파수로 선정하면, 이용량은 2C1로 되고, 또 무한대의 각주파수로 선정하면 이용량은 C1로 된다. 지금, 편의상 이 용량을 C1로해서 설명한다. 콘덴서(37)와 저항(38)의 병렬접속체를 용량 C1의 콘덴서로 근사시킨 다고 하는 것은, 저항(38)을 제거한 구성 바로 그것이다. 그 구성을 제8도에 표시한다. 제8도에 있어서, 회로모델(48)은, 상기 제7도의 회로모델(31)에 있는 저항(38)을 제거한 것으로서, 그 전달방정식 H4(S)은 다음식과 같이 된다.
Figure kpo00017
이하, 제8도에서 표시한 비선형 엠퍼시스의 회로의 모델을 이산시간 시스템으로 변환한다.
라플라스변환식으로부터 Z변환식으로 변환하는 S-Z변환법으로서는 차분에 의한 방법이나 쌍 1차 변환법등의 유효한 방법이 여러가지 있으나, 이 설명에서는 가장 간단한 방법으로서 차분에 의한 방법을 사용해서 S-Z변환을 행한다. 이 차분에 의한 방법이란, 라플라스 변환식에 있어서의 S가 미분연산자인 것을 이용하여, 이 S를 Z변환식에 있어서의 차분연산으로 바꾸어놓고 변환하는 방법이다. 지연연산자 Z-1와 표본화주기 △를 사용해서, 차분에 의한 변환은 다음식과 같이 된다.
Figure kpo00018
이 [18]식을 사용해서 제8도의 (30)(48)(32)의 회로모델 H1(S), H4(S), H3(S)을 S-Z 변환해서 H1(Z), H4(Z), H3(Z)를 구한다.
Figure kpo00019
Figure kpo00020
Figure kpo00021
이상 [19],[20],[21]식으로부터 제5도의 비선형신호처리장치의 전달함수 H(Z)는 다음식과 같이 된다.
Figure kpo00022
여기서, 특히 [20]식의 H4(Z)를 변형해서 다음식을 구한다.
Figure kpo00023
이상의 설명에서 본 실시예인 제5도의 비선형 신호처리장치는 [22]식의 H(Z)에 의해서 동작하므로서 비선형 엠퍼시스의 특성을 나타낸다. 제5도에 있어서, 제1의 신호처리회로(13)는 [19]식 H1(Z)에 의해서 표시되어서 신호의 고역을 강조하는 엠퍼시스특성을 가지며, 제2의 신호처리회로(15)는 [21]식 H3(Z)에 의해서 표시되는 HPF의 특성을 가진다. 또 비선형 신호처리회로(14)는 [23]식 H4(Z)에 표시되는 특성을 가진다. 따라서, 비선형 신호처리회로(14)의 구성을 나타내는 제4도에 있어서, 이 H4(Z)로부터, 지연회로(20) 및 지연회로(23)가 신호을 지연시키는 시간은 1표본화주기 △이다. 즉, 상기 정수 n가 1이다. 승산회로(25)가 신호에 승산하는 승수 K는 X이다. 그리고, 비선형회로(22)가 신호를 비선형으로 압축하기 위해서 신호에 승산하는 승수 F는,
Figure kpo00024
러 표시된다. 이 [24]식 우변에 있는 Td는, 상기 [4]식에 의거, 2개의 다이오우드(5)(6)(제1도)의 역병렬접속체의 내부저항 Rd에 비례하기 때문에, 신호의 진폭에 의해 그 값도 비선형으로 변화한다. 따라서, [24]식 F도 비선형의 계수이고, 이 F에 의해 비선형회로(22)의 입출력특성이 결정된다. 이 압출력특상을 도시한 것이 제9도이다. 동도면에 있어서, 횡축의 U는 비선형회로(22)에의 입력신호, 종축의 V는 출력신호를 표시하고 있다. 이하, 이 입출력특성에 대해서 설명한다.
Rd는 2개의 다이오우드의 역병렬접속체의 내부저항을 표시하기 위해서, 그 값은 다이오우드의 전압전류특성에 의해서 결정된다. 이 다이오우드의 전압전류특성은, 다이오우드의 양단에 걸리는 전압이 미소한때에는 전류는 거의 흐르지 않고, 전압이 니이(knee)전위를 초과하면 흐르는 전류가 급격히 증가헤서 도통상태에 가까워지는 것이다. 이에 의해서 제9도를 사용하여 비선형회로(22)의 입출력특성을 본다. 지금, 입력 U의 진폭이 U0보다 작을때, 다이오우드의 양단전압이 미소한때이며 전류가 흐르지 않는 경우라고 하면, 그 범위에서는 F가 무한대로 된다. 따라서, [4]식에 의해 Td도 무한대, 또 [24]식에 의해 F가 일정한 값인 1을 취한다. 이상에서, 입력 U가 -U0＜U＜U0의 범위에서는 출력 V과 입력 U은 선형관계(제9도의 1점쇄선으로 표시)에 있으며, 그때의 경사 a(제9도)는 1이다. 다음에, 입력 U의 진폭이 U0을 넘어서 비교적 큰 진폭의 입력에 대한 비선형 회로(22)의 입출력관계를 본다. 다이오우드의 양단전압이 키져가면 전류가 흐르기 시작하여 그 내부저항 Rd, 나아가서 Td가 작아져 간다. 따라서 [24]식에 의거 F도 1보다 작게되므로, 제9도에 있어서 입출력특성을 표시하는 곡선 실선으로 표시)은, U가 U0를 넘으면 V=aU의 직선으로부터 떨어져서 출력 V의 진폭이 압축된 비선형관계를 나타내게 된다. 그러나, 다이오우드의 양단전압이 니이전위를 넘어서 도통상태에 가까워졌다고 해도, 내부저항 Rd이 영(0)이 되는 것은 아니므로, 보다 큰 진폭의 입력에 대한 출력의 진폭이 보다 작은 진폭의 입력에 대한 출력의 진폭보다 작아지는 일은 없으며, 제9도와 같이 입력진폭에 대해서 출력진폭은 단조(單調)증가의 관계에 있다.
또한, 이 입출력특성을 디지털신호처리기술에 의해서 실현하려면 특성을 직선근사시켜서 스위치회로나 가감산회로등을 사용해도 가능하지만(제9도, 파선으로 표시), 특성을 미리 기억시킨 RON(Read Only Memory)을 사용하면, 스위치점에 있어서의 파형찌그러짐도 없고 대단히 유효한 방법이다.
이상과 같이 본 실시예에 의하면, 엠퍼시스특성을 나타내는 제1위신호처리회로(13)와, 신호의 시간적변화분을 비선형으로 압축하는 비선형신호처리회로(14)와 HPF의 특성을 나타내는 제2의 신호처리회로(15)를 설치하므로서, 입력신호의 신호레벨에 의해서 비선형으로 엠퍼시스량을 변화시키는 비선형 엠퍼시스의 특성을 애널로그신호처리기술에 비해서 집적도나 안정도의 점에서 우수한 디지털신호처리기술에 의해서 실현시킬 수 있다.
다음에, 본 발명의 제2의 실시예인 비선형 신호처리장치에 대해서 설명한다. 상기 제1의 실시예가 비선형 엠퍼시스의 특성을 표시한 것과 마찬가지로, 본 실시예도 또한 비선형 엠퍼시스특성을 표시한다. 본 실시예의 구성이 제5도의 제1의 실시예의 구성 및 제4도의 비선형회로(14)의 구성과 동등하지만, 제2의 신호처리회로(15)가, 이 회로에 입력되는 신호를 그대로 산술연산회로(16)(또는 가산회로(27)로 인도하는 구성이라는 것과, 비선형회로(22)의 입출력특성이 상기 제9도의 입출력특성과 약간 다른점이다. 이하, 본 실시예의 동작을 회로의 모델도와 전달함수를 사용해서 설명한다.
상기 제1의 실시예에서 사용한 제8도의 회로모델에 있어서, 회로모델(48)의 전달함수는 [17]식의 H4(S)로, 또 회로모델(32)의 전달함수는 [14]식의 H3(S)로 표시된다. 이들 H4(S), H3(S)는 공히 HPF이다. 또, H5(S)를 다음식과 같이 정의하면,
Figure kpo00025
H5(S)도 또한 HPF이다. H5(S)는, [17],[14]식의 H4(S), H3(S)로부터 다음식과 같이 표시된다.
Figure kpo00026
이 H5(S)에 있어서 회로의 간소하를 도모한다. 회로의 주파수 영역에서의 이득특성 · 위상특성을 알기 위해서 S=jω로 하는 것이 일반적인 방법이다. 이때, ω는 신호의 각 주파수를 표시하는 것으로서 이득특성을 생각할 때, 고주파수 성분에 대해서 S는 커지고 저주파수 성분에 대해서 S는 작아진다고 생각해도 된다. 지금, [26]식의 H5(S)는 HPF로서의 특성을 가지고 있으므로, 고주파수영역의 응답을 근사시킨 회로의 간소화를 생각한다. [26]식 우변분수에 있어서의 분모는 S의 2차식이다. 따라서, 이 2차식에서 S가 충분히 크다고 하면, S의 0차항, 즉 정수항(定數項)을 근사적으로 소거할 수 있다. 이와 같이 근사시킨 전달 함수를 H6(S)로 하면, H6(S)는 다음 식과 같이 된다.
Figure kpo00027
이 식으로부터 H6(S)도 또한 HPF의 특성을 가지고 있다는 것을 알 수 있다.
이상의 전달함수에 의한 근사에 의하여, 상기 제1의 실시예의 회로 모델(제8도)을 제10도와 같이 할 수 있다. 제10도의 회로모델에 있어서, 제8도의 회로모델과 다른 것은 회로모델(49)과 회로모델(50)로서, 회로모델(49)은 가변저항(40)과 병렬로 저항(51)이 부가된 것이며, 그 저항치는 R1+R2로 표시할 수 있다.
다음에 회로모델(50)에 대해서는 전달함수를 H6(S)로 하면 다음 식과 같이 된다.
Figure kpo00028
이것은 상기 제8도의 회로모델(48)과 회로모델(32)이 상기 [27]식에 의해서 제10도의 회로모델(49)로 근사되었기 때문이다.
이하, 제10도에서 표시한 비선형 엠퍼시스의 회로의 모델을 이산시간 시스템으로 상기 제1의 실시예와 마찬가지로 차분에 의한 방법을 사용해서 S-Z 변환한다.
제10도에 있어서, 회로모델(30)의 특성 H1(S)은 제8도의 회로모델(30)과 똑같으므로, 그 Z 변한식은 상기 [19]식의 H1(Z)와 전적으로 동등하다. 또, 제10도의 회로모델(50)의 특성은 [28]식과 같이 1이므로, 그 Z변환식 H7(Z)도 또한
Figure kpo00029
이다. 다음에 회로모델(49)의 특성 H6(S)에 대해서는, 상기 [18]식으로 S-Z 변환하면 다음 식의 H6(Z)로 된다.
Figure kpo00030
이 H6(Z)는 변형해서
Figure kpo00031
로 된다.
이상의 설명에서 본 실시예인 비선형 신호처리장치의 특성 H(Z)은 다음 식에 의해서 동작하여,
Figure kpo00032
비선형 엠퍼시스의 특성을 표시한다. 제5도에 있어서 제1의 신호처리회로(13)는 제1의 실시예의 경우와 전적으로 같으며 신호의 고역을 강조하는 엠퍼시스 특성을 가지지만, 제2의 신호처리회로(15)는 [29]식 H7(Z)에 표시한 바와 같이, 입력한 신호를 그대로 출력한다.
또, 비선형 신호처리호로(14)에 대해서는 [31]식 H6(Z)으로 표시되며, 제4도의 지연회로(20) 및 지연회로(23)의 지연시간이 △이고, 승산회로(25)의 승수 K가 X인 것은, 제1의 실시예와 동등하나, 비선형회로(22)가 신호를 비선형으로 압축하기 위해서 승산하는 승수 F가 [31]식으로부터
Figure kpo00033
로 표시된다. 이 승수 F는, 상기한 제3도 제1의 실시예의 비선형회로(22)의 입출력 관계에서 설명한 것과 마찬가지로 생각하면, 신호 레벨이 작을 때에는 Td가 무한대로 되므로 F가 일정치
Figure kpo00034
를 표시하고, 신호 레벨이 커짐에 따라서 F가 작아져 간다. 따라서 입출력관계는 제9도에 있어서 입력 U의 신호레벨이 작을 때의 출력의 경사 a가
Figure kpo00035
로 했을 경우에 특성을 가진다.
이상과 같이 본 실시예에 의하면, 엠퍼시스 특성을 나타내는 제1의 신호처리회로(13)와, 신호의 시간변화분을 비선형으로 압축하는 비선형 신호처리회로(14)와, 입력한 신호를 그대로 출력하는 제2의 신호처리회로(15)를 설치하므로서, 입력신호의 신호레벨에 의해서 비선형의로 엠퍼시스량을 변화시키는 비선형 엠퍼시스의 특성을 디지털 신호처리 기술에 의해서 실현시킬 수 있으며, 또한 상기한 본 발명의 제1의 실시예에 비해, 제2의 신호처리회로(15)의 회로규모의 축소되었다고 하는 특징이 있다.
다음에 본 발명의 제3의 실시예에 대해서 설명한다. 본 실시예의 구성은, 상기 본 발명의 제1 및 제2의 실시예인 제5도와 똑같은 블록도로 표시된다. 제3의 실시예가 상기 제1의 실시예와, 다른 것은, 제5도에 있어서, 제1의 신호처리회로(13)의 특성이 신호의 고역성분을 뽑아내는 HPF의 특성인 점이다. 이하, 회로모델을 사용해서 설명한다.
먼저, 상기 본 발명의 제1의 실시예의 설명에 있어서는, 제7도의 회로모델(31)의 콘덴서(37)와 저항(38)의 병렬접속체를 저역성분을 통과시키지 않는 콘덴서로 근사시켜서 제8도의 회로모델(48)로 회로를 간소화시켰다. 이와 마찬가지 수법으로 제8도의 회로모델(30)의 콘덴서(33)와 저항(34)의 병렬접속체를 그직후에 HPF의 특성을 가진 회로모델(45)이 구성되어 있는 뜻으로, 저역성분을 통과시키지 않는 콘덴서로 근사시키면, 제8도의 회로모델(30)은 제11도의 비선형 엠퍼시스의 회로모델로 표시하는 것과 같은 회로모델(52)로 구성할 수 있다. 회로모델(52)로 콘덴서 근사하는 그 콘덴서의 용량을 결정하기 위한 각 주파수는, 제8도의 콘덴서(33)와 저항(34)의 병력접속체가 가진 공진주파수라도 좋으나, 본 실시예에 있어서도, 상기 제1의 실시예의 경우와 마찬가지로 편의상 무한대의 각 주파수를 선택하여 저항(34)을 없앤 구성으로 한다
이상과 같이 해서 제8도의 회로모델(30)을 근사시킨 제11도의 회로모델(52)의 전달함수 H8(S)는 다음식과 같이 표시된다.
Figure kpo00036
이 H8(S)를 상기 [18]식에 의해서 차분에 의한 방법으로 S-Z 변화해서 다음 식의 H8(Z)를 얻는다.
Figure kpo00037
이 식의 H8(Z)를 봐도 알 수 있는 바와 같이, H8(Z)는 신호의 고역 성분만을 통과시키는 HPF의 특성을 가진다.
이상의 설명에서 본 실시예의 비선형 신호처리장치의 구성은 제5도이며, 동도면에 있어서, 제1의 신호처리회로(13)의 특성은 [35]식의 H8(Z)로 표시되는 HPF의 특성이고, 또 비선형 신호처리회로(14) 및 제2의 신호처리회로(15)의 특성은 상기 제1의 실시예의 경우와 동등하고 각각 [23]식의 H4(Z), [21]식의 H3(Z)로 표시된다. 따라서, 본 실시예의 특성 H(Z)은 다음 식에 의해서 동작하여
Figure kpo00038
비선형 엠퍼시스의 특성을 표시하는 것이다.
이상과 같이 본 실시예에 의하면, 신호의 고역성분을 통과시키는 제1의 신호처리회로(13)와, 신호의 시간변화분을 비선형으로 압축하는 비선형 신호처리회로(14)와, HPF의 특성을 나타내는 제2의 신호처리회로(15)를 설치하므로서, 입력신호의 신호레벨에 의해서 비선형으로 엠퍼시스량을 변화시키는 비선형 엠퍼시스의 특성을 디지털신호처리 기술에 의해서 실현시킬 수 있고, 또한 본 발명의 제1의 실시예에 비해, 제1의 신호처리회로(13)의 특성이 직류성분에 고역성분을 가산한 엠퍼시스 특성이 아니고 고역성분만을 통과시키는 HPF의 특성을 가지고 있으므로, 그 출력하는 신호의 다이너믹레인지가 작아지며, 회로규모가 작아진다고 하는 특징이 있다.
다음에 본 발명의 제4의 실시예에 대해서 설명한다. 본 실시예의 구성은, 상술한 제1의 실시예의 구성을 표시한 제5도와 동등하지만, 제5도에 있어서 제1의 신호처리회로(13)의 특성이 신호의 고역성분을 뽑아내는 HPF의 특성을 표시하고, 제2의 신호처리회로(15)의 특성이 입력된 신호를 그대로 출력하는 특성을 가진 것이다. 이하, 회로모델을 사용해서 설명한다.
먼저, 상기 제3의 실시예에서는 제8도의 회로모델(30)의 제11도의 회로모델(52)로 간소화했다. 또, 상기 제2의 실시예에서는 제8도의 회로모델(48)과 회로모델(32)을 제10도의 회로모델(49)과 회로모델(50)로 간소화했다. 제11도 및 제10도에 표시한 회로는 공히 비선형 엠퍼시스로서 동작하는 것은 설명했으나, 여기서 제12도에 표시한 바와 같이, 회로모델(52)(49)(50)로 구성된 회로도 또한 비선형 엠퍼시스로서 동작한다. 그 특성 H(S)은 상기 [34]식의 H8(S), [27]식의 H6(S), [28]식의 H7(S)를 사용해서
Figure kpo00039
로 표시되며, 이 H(S)를 상기 [18]식에 의해서 S-Z 변환한 특성 H(Z)은, 상기 [35]식의 H8(Z), [31]식의 H6(Z), [29]식의 H7(Z)를 사용해서,
Figure kpo00040
로 표시되므로, 이 [38]식의 H(Z)도 또한 비선형 엠퍼시스로서 동작한다. 또한, 이상과 같이 구성하면 상기 제2의 실시예에 비해, 제1의 신호처리회로(13)의 특성이 HPF 특성을 가지므로 그 출력 다이너믹레인지를 작게 할 수 있으며, 또 상기 제3의 실시예에 비해, 제2의 신호처리회로(15)가 입력한 신호를 그대로 출력하는 구성이므로 공히 회로규모가 작게 된다고 하는 특징이 있다.
다음에, 본 발명의 제5의 실시예인 비선형 신호처리장치에 대해서 설명한다. 본 실시예의 구성은 상기한 제5도의 구성과 동등하며, 상기 제1, 제2, 제3 및 제4의 실시예가 비선형 엠피시스의 특성을 표시한 것과 마찬가지로 본 실시예도 또한 비선형 엠퍼시스의 특성을 표시한 것과 마찬가지로 본 실시예도 또한 비선형 엠퍼시스의 특성을 나타낸다. 본 실시예인 제5도에 있어서 제1의 신호처리회로(13)가 입력한 신호를 그대로 출력하는 특성이며, 비선형회로(22)의 입출력 특성이 약간 다른점 이외는 상기한 제1 및 제3의 실시예와 똑같다.
이하, 본 실시예의 동작을 회로의 모델과 전달방정식을 사용해서 설명한다.
상기 제3의 실시예의 설명에서 사용한 제11도의 회로모델에 있어서, 회로모델(52)의 전달함수는 [34]식 H8(S)으로, 또 회로모델(48)은 [17]식 H4(S)으로 표시되나. 이들 H8(S), H4(S)은 공히 HPF의 특성을 가진다. 이 연결된 HPF(H8(S), H4(S))에 대해서, 상기 제2의 실시예에서 행한 수법([25],[26],[27]식 참조)을 사용해서 회로의 간소화를 도모한다. 먼저, H9(S)를 다음 식과 같이 정의한다.
Figure kpo00041
이 H9(S)도 또한 HPF의 특성을 가진 것으로서, 여기서 고역성분에 주목하여, [39]식 우변의 분수에 있어서의 분모인 S의 2차식을 1차식으로 근사시킨다. S는 고역성분에 대한 응담에서는 충분히 크다고 생각하여, 이 2차식의 정수항을 소거한다 이와 같이 H9(S)를 근사시킨 전달함수를 H10(S)로 하면, H10(S)는 다음 식과 같이된다.
Figure kpo00042
이 식으로부터 H10(S)도 또한 HPF의 특성을 가지고 있는 것을 알 수 있다.
이상과 같이 전달함수를 근사시키면, 본 실시예의 회로의 모델은 제13도와 같이 된다. 이 회로모델이 제11도의 회로모델과 같은 것은 회로모델(53)과 회로모델(54)로서, 회로모델(53)은 입력한 신호를 그대로 출력하는 특성이며, 그 전달함수를 H11(S)는 다음 식과 같이 된다.
Figure kpo00043
또, 회로모델(54)은, 그 특성이 [40]식 H11(S)으로 표시되므로 제11도의 회로모델(48)의 가변저항(40)에 병렬로 저항(55)(저항치(R1-R2)R2/R1)을 부가한 것이 된다.
이하, 제13도에서 표시한 비선형 엠퍼시스의 회로의 모델을 이산(離散)시간 시스템으로, 상기 [18]식의 차분에 의한 방법을 사용해서 S-Z 변환한다.
회로모델(53)의 Z 변환식에 의한 전달계수 H11(Z)는 [41]식으로부터
Figure kpo00044
회로모델(54)의 전달함수 H10(Z)는 [40]식으로부터
Figure kpo00045
또, 회로모델(32)에 대해서는 [21]식의 H3(Z)이다.
이상의 설명에서 본 실시예인 비선형 신호처리장치의 특성 H(Z)은 다음 식에 의해서 동작하여
Figure kpo00046
비선형 엠퍼시스의 특성을 나타내는 것이다.
또한, 본 실시예에 있어서의 비선형 신호처리회로(14)에 대해서는 [43]식 H10(Z)으로 표시되므로 제4도에 있어서의 지연회로(20) 및 지연회로(23)가 신호를 지연시키는 시간은 △이며, 승산회로(25)가 신호에 승산하는 승수 K는 X이다. 그러나, 비선형회로(22)가, 신호를 비선형으로 압축하기 위하여 승산하는, 승수 F는 [43]식으로부터
Figure kpo00047
로 표시된다. 이 F의 값은, 비선형회로(22)에 입력되는 신호의 신호레벨이 적을 때에는 Td가 무한대로 되기 때문에 [45]식으로부터 일정치
Figure kpo00048
를 나타내므로, 비선형회로(22)에 있어서의 입출력 관계는 경사
Figure kpo00049
로 선형이지만, 신호레벨이 커지면, 그에 따라서 Td가 작아지므로 F도 작아져서 신호가 압축되어 간다. 이상의 입출력 관계는, 제9도에 있어서 입력 U의 신호레벨이 작을 때의 경사 a가
Figure kpo00050
로 했을 경우와 똑같은 모양의 특성을 가진다.
이상과 같이 본 실시예에 의하면, 입력한 신호를 그대로 출력하는 특성인 제1의 신호처리회로(13)와, 신호의 시간변화분을 비선형으로 압축하는 비선형 신호처리회로(14)와, HPF의 특성을 나타내는 제2의 신호처리회로(15)를 설치하므로서, 입력신호의 신호레벨에 의해서 비선형으로 엠퍼시스량을 변화시키는 비선형 엠퍼시스의 특성을 디지털신호처리 기술에 의해서 실현할 수 있으며, 또한, 본 발명의 제1, 제3의 실시예에 비해서 제1의 신호처리회로(13)의 특성이, 엠피시스 특성이나 HPF의 특성이 아니고, 입력한 신호를 그대로 출력하는 것이므로 대단히 회로규모를 작게할 수 있다고 하는 특징이 있다.
다음에 본 발명의 제6의 실시예인 비선형 처리장치에 대해서 설명한다. 본 실시예의 구성도 또한 상기한 제5도와 동등하고, 비선형 엠퍼시스의 특성을 나타내지만, 제5도에 있어서의 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)의 특성이 공히, 입력한 신호를 그대로 출력하는 것이다. 이하, 그 동작을 설명한다.
상기 제5의 실시예의 설명에서 사용한 제13도의 회로모델에 있어서, 회로모델(54) 및 회로모델(32)이 공히 HPF의 특성을 나타내므로, 회로의 간소화를 도모한다, 동도면에 있어서, 회로모델(54)의 전달함수는 [40]식 H10(S)으로, 또 회로모델(32)의 전달함수는 [14]식 H3(S)으로 표시된다. 여기서 먼저, H12(S)를 다음 식과 같이 정의한다.
Figure kpo00051
이 H12(S)도 또한 HPF의 특성을 가지므로, 고역성분에 주목해서 우변분모의 S에 관한 정수항을 소거해서 근사시킨다. 그 근사시킨 전달함수 H13(S)는 다음 식과 같이 된다.
Figure kpo00052
[47]식으로부터 H13(S)도 또한 HPF의 특성을 가지고 있는 것을 알 수 있다.
이상과 같이해서 전달함수의 근사를 행하면, 본 실시예의 회로모델은 제14도와 같이 된다. 이 회로모델이 상기 제13도의 회로모델과 다른 것은, 회로모델(56)과 회로모델(57)로서, 회로모델(57)에 대해서는 입력한 신호를 그대로 출력하는 특성이며, 그 전달함수를 H14(S)로 하면 H14(S)는,
Figure kpo00053
로 된다. 또 회로모델(56)에 대해서는, 그 특성이 [47]식 H13(S)로 표시되므로, 상기 제13도의 회로모델(54)의 저항(55) 대신에 저항치 R2를 가진 저항(58)으로 된 것이다. 이상의 H13(S), H14(S)를 상기 [18]식에 의해서 S-Z 변환해서, 다음의 2식을 얻는다.
Figure kpo00054
Figure kpo00055
또, 회로모델(53)에 대해서는, 상기 제5의 실시예와 마찬가지로 입력한 신호를 그대로 출력하는 특성을 가지며, 그 전달함수는 상기 [42]식의 H11(Z)로 되어 있다. 이상으로부터, 본 실시예의 비선형 선호처리회로의 전달함수 H(Z)는 다음 식에 의해서 동작하여,
Figure kpo00056
비선형 엠퍼시스의 특성을 나타낸다.
본 실시예의 비선형 신호처리회로(14)(제5도)에 대해, 제4도에 있어서, 지연회로(20) 및 지연회로(23)가 신호를 지연시키는 시간은 △이며, 승산회로(25)가 신호에 승산하는 승수 K의 값은 X이며, 비선형회로(22)가 신호를 비선형으로 압축하기 위하여 승산하는 승수 F의 값은 [49]식으로부터
Figure kpo00057
이다. 이 F의 값은, 비선형회로(22) 입력의 신호레벨이 작을 때 Td가 무한대로 되기 때문에, [52]식으로부터 일정치
Figure kpo00058
로 되므로 그 입출력관계는 경사
Figure kpo00059
이고 선형이지만, 비선형회로(22) 입력의 신호레벨이 커지면, Td의 값이 작아져도 F도 작아지므로 신호가 압축되어 간다. 이상의 비선형회로(22)의 입출력관계는, 상기 제9도에 있어서 입력 U의 신호레벨이 작을 때의 경사 a를
Figure kpo00060
로 했을 경우와 똑같은 관계를 나타낸다.
이상 설명한 본 실시예에 의하면, 입력한 신호를 그대로 출력하는 특성인 제1의 신호치리회로(13) 제2의 신호처리회로(15)와, 신호의 시간변화분을 비선형으로 압축하는 비선형 신호처리회로(14)를 설치하므로서, 입력신호의 신호레벨에 의해서 비선형으로 엠페시스량을 변화시키는 비선형 엠퍼시스의 특성을 디지털 신호처리 기술에 의해서 실현할 수 있으며, 또한 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)의 특성이, 엠퍼시스 특성이나 HFP 특성이 아니고, 입력한 신호를 그대로 출력하는 것이므로, 대단히 회로규모를 작게 할 수 있다고 하는 특징이 있다.
다음에 본 발명의 제7의 실시예에 대해서 설명한다. 본 실시예의 구성은 제5도의 구성과 동등하며, 비선형 엠퍼시스의 특성을 가지지만, 동도면의 비선형 신호처리회로(14)의 구성이 제15도와 같이 구성된다. 제15도의 비선형회로(14)의 구성은, 상기한 제4도의 구성과 동등하지만, 비선형회로(22)가 (22a)에서부터 (22c)까지의 2 또는 그 이상의 비선형회로 가운데의 하나를 절환할 수 있고, 또 승산회로(25)가 (25a)에서부터 (25c)까지의 2 또는 그 이상의 승산회로 가운데서 하나를 절환할 수 있는 구성으로 되어 있다. 이하, 그 동작을 설명한다.
제6의 실시예의 전달함수 H(Z)에 대해서는, 이미 [51]식에서 설명하였다. 그때의 비선형회로(22)의 비선형의 승수 F도 [52]식으로 부여하고, 또 승산회로(25)의 승수 K도 X라는 것도 설명했다. 지금, 제4도의 구성대로, F,K를 사용해서 전달 방정식 H(Z)을 고쳐쓰면 다음 식과 같이 된다.
Figure kpo00061
그런데, 원래의 비선형 엠퍼시스 특성은, 제1도의 종래의 기술에 있어서의 회로모델에 의해서 설명한 바와 같이, 콘덴서의 용량, 저항치, 그리고 다이오우드 특성 등에 의해서 결정된다. 이들 값은 상기의 [2][3] 및 [4]식에 의한 X,T,Td로 표시되어 있다, 그리고 이들 X,T,Td의 값에 의해서 변화하는 것은 [55]식에서는 K 및 F 뿐이며, 구성 그 자체는 하동 변화하는 일이 없다. 따라서, 2개 또는 그 이상의 비선형 엠퍼시스의 특성이 필요할 때에는, 비선형회로(22)의 비선형의 승수 F와 승산회로(25)의 승수 K를 바꾸거나 또한 절환만 하고, 장치의 구성을 바꿀 필요없이 용이하게 실용할 수 있어 유효한 방법이다. 특히, VTR 등에 있어서 신호처리부를 IC화 할 경우에, 그 비데오 신호의 방식이, 예를 들면 NTSC와 PAL 등으로 바꾸어 졌기 때문에 비선형 엠퍼시스의 특성이나 표본화 주기 까지를 바꾸지 않으면 안될 때에는, 동일한 구성, 또 동일 IC로 절환해서 사용 할 수 있으므로 대단히 유효하다.
비선형 엠퍼시스의 특성을 나타내는 비선형 신호처리장치로서는 이상 설명해 온 바와 같이, 몇 개의 실시예를 들었다. 그러나, 회로규모의 점에 있어서는 상기 제6의 실시예가 가장 유효하다. 이 제6의 실시예의 전달함수 H(Z)([51]식)는, 상기 종래의 기술에서 설명한 제1도의 비선형 엠피시스의 회로의 모델에 있어서의 전달함수 H(S)(상기 [6]식)로부터도 이끌어 낼 수 있다. [6]식 H(S)을 변형해서 다음 식을 얻는다.
Figure kpo00062
이 [53]식에 있어서, 우변 제2항의 분모인 S의 2차식에서 정수항을 소거하면
Figure kpo00063
로 되며, 이 H(S)는 상기 제6의 실시예의 회로모델의 전달함수 바로 그것이다. 따라서, 제6의 실시예는, 근사에 의해, 회로규모의 점에서 가장 작은 것이기는 하지만, 원래의 비선형 엠퍼시스의 특성도 유효하게 근사해 있는 것을 알 수 있다.
이상 본 발명의 비선형 신호처리장치로서, 비선형 엠퍼시스의 특성을 가진 실시예에 대해서 설명했다. 그러나 이하에서는, 비선형 엠퍼시스와는 역 특성에 있는 비선형 디이엠퍼시스의 특성을 가진 비선형 신호처리장치에 대해서 설명한다.
제16도는 본 발명의 제8의 실시예인 비선형 신호처리장치의 블록도이다. 본 실시예가 상기 제5도의 구성과 다른 것은, 입력단자(12)에 입력되는 신호가 비선형 엠퍼시스된 비데오신호라는 것, 출력단자(17)로부터 출력되는 신호가 입력단자(12)에 입력된 신호를 비선형 디이엠퍼시스한 신호라는 것, 산술연산회로(16)가 입력단자(12)로부터 얻는 신호에서 제2의 신호처리회로(15)로부터 얻은 신호를 감산하는 감산 기능을 가지는 것 등이다.(이것을 감산회로(59)라고 생각해도 좋다)
또, 비선형 신호처리회로(14)에 대해서는 상기 제4도의 구성과 전적으로 동등하지만, 여기서 상기 비선형 엠퍼시스의 경우와 구별하기 위하여, 제4도에 있어서, 비선형회로(22)가 신호를 비선형으로 압축하기 위해서 승산하는 승수를 F'로 하고, 승산회로(25)가 신호에 승산하는 승수를 K'로 한다. 이하, 동작을 설명한다.
종래 기술에서 설명한 비선형 엠퍼시스의 특성을 나타내는 전달함수는 [6]식에 표시했다. 이 [6]식의 H(S)에 의해서 비선형 엠퍼시스된 신호를 원신호로 복귀시키기 위해서는, 1/H(S)인 특성이 필요하다. 지금, 이 비선형 디이엠펌시스의 특성을 G(S)라 하면, [6]식으로부터 G(S)는 다음식과 같이 된다.
Figure kpo00064
여기서, G1(S), G2(S)를 다음식과 같이 정의한다.
Figure kpo00065
Figure kpo00066
이들 G1(S), G2(S)을 상기 [18]식에 의해서 S-Z 변환해서, 다음의 G1(Z), G1(Z)를 얻는다.
Figure kpo00067
Figure kpo00068
또, 지금 G3(Z)를 입력한 신호를 그대로 출력하는 특성을 가진 전달함수로서
Figure kpo00069
로 하면, 상기 [56]식의 비선형 디이엠퍼시스 특성을 표시하는 전달함수 G(S)를 S-Z 변환한 G(Z)는,[59]~[61]식으로부터,
Figure kpo00070
로 된다. 이상으로부터, 제16도의 구성에 있어서, 제1의 신호처리회로(13)은 입력한 신호를 그대로 출력하는 특성이고 G3(Z)로 표시하며, 비선형 신호처리회로(14)는 G1(Z)로, 또 제2의 신호처리회로(15)는 HPF의 특성을 나타내며 G2(Z)로 표시된다. 또한, 비선형 신호처리회로(14)에 대해서는, 제4도에 있어서 지연회로(20) 및 지연회로(23)는 신호를 △시간 만큼 지연시키고, 승산회로(25)가 신호에 승산하는 승수 K'의 값은 [59]식으로부터 X/1+X이며, 또한 비선형회로(22)가 신호를 비선형으로 압축하는데 승산하는 승수 F'는
Figure kpo00071
이다. 이 F'의 값은, 비선형회로(22) 입력의 신호레벨이 작을때 Td가 무한대로 되기 때문에 [63]식으로부터 일정치 1이 되기 때문에, 그 입출력관계는 경사 1이고 선형이지만, 비선형회로(22) 입력의 신호레벨이 커지면, Td의 값이 작아져서 F도 작아지므로 신호가 압축되어가다. 이상의 비선형회로(22)의 입출력관계는 상기한 제9도에 있어서 입력 U의 신호레벨이 작을때의 경사 a를 1로 했을 경우와 똑같은 관계를 나타낸다.
이상과 같이 본 실시예에 의하면, 입력한 신호를 그대로 출력하는 특성을 가진 제1의 신호처리회로(13)와, 신호의 시간변화분을 비선형으로 압축하는 비선형회로(14)와, HPF의 특성을 가진 제2의 신호처리회로(15)와 감산기능을 가진 산술연산회로(16)를 설치하므로서, 비선형 엠퍼시스된 신호를 원신호로 복귀시키기 위한 비선형 디이엠퍼시스의 특성을 디지털 신호처리기술에 의해서 용이하게 실현할 수 있는 것이다.
다음에, 본 발명의 제9의 실시예에 대해서 설명한다. 본 실시예의 구성은 상기 제8의 실시예의 구성(제16도)과 동등하고 비선형 디이엠퍼시스의 특성을 가지지만, 제8의 실시예와는 제16도에 있어서 제2의 신호처리회로(15)가 입력한 신호를 그대로 출력하는 특성인 점과, 비선형 신호처리회로(14)를 구성하는(제4도) 비선형회로(22)의 입출력관계와 승산회로(25)의 승수가 약간 다른점 뿐이다. 이하에 설명한다.
상기한 [56]식의 비선형 디이엠퍼시스의 특성을 나타내는 전달함수 G(S)는 변형해서
Figure kpo00072
가 되지만, 이 [64]식의 우변 제2항은 그 자체가 저역을 통과시키지 않은 HPF의 특성을 나타내므로, 우변 제2항의 분모의 s의 2차식에 그 정수항을 소거해서 회로의 간소화를 도모한다. 그 정수항을 소거한 우변 제2항을 G4(S)로 하면 G4(S)는 다음식과 같이 된다.
Figure kpo00073
이 G4(S)도 또한 HPF의 특성을 나타낸다. 여기서, 이 G4(S)를 상기 [18]식에 의해 S-Z 변환해서 G4(Z)를 구한다.
Figure kpo00074
이 G4(Z)는 제16도의 비선형 신호처리회로(14)로 구성할 수 있다. 이때, 제4도에 있어서 비선형회로(22)의 신호를 비선형으로 압축하기 위한 승수 F'와 승산회로(25)의 승수 K'는 각각 로 표시된다.
Figure kpo00075
Figure kpo00076
특히 F'에 대해서는, 비선형회로(22) 입력의 신호레벨이 작을때에는 Td가 무한대로 되어
Figure kpo00077
의 일정치를 취하며, 비선형회로(22) 입력의 신호레벨이 커지면 Td가 작아지므로, F'도 작아져서 신호가 압축되어간다. 이 입출력함수는 상기한 제9도에 있어서 입력 U의 신호레벨이 작을때의 경사 a를
Figure kpo00078
로 했을 경우와 똑같은 관계를 표시한다.
또, 제2의 신호처리회로(15)에 대해서는, [64]식의 우변 제2항이 [65]식의 G4(S)로 간소화되었기 때문에, 그 특성은 입력한 시호를 그대로 출력하는 특성으로 되며, 그 전달함수를 G5(Z)로 하면
Figure kpo00079
로 된다. 또한, 제1의 신호처리회로(13)에 대해서는, 상기 제8의 실시예와 마찬가지로 [61]식의 G3(Z)로 입력한 신호를 그대로 출력하는 특성이다. 이상과 같이 구성한 본 실시예의 전달함수 G(Z)는,
Figure kpo00080
로 된다.
이상과 같이 본 실시예에 의하면, 입력한 신호를 그대로 출력하는 특성을 가진 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)와, 신호의 시간변화분을 비선형으로 압축하는 비선형회로(14)와, 감산기능을 가진 산술연산회로(16)를 설치하므로서, 비선형 엠퍼시스된 신호를 원신호로 복귀시키기 위한 비선형 디이엠퍼시스의 특성을 디지털 신호처리기술에 의해서 용이하게 실현할 수 있는 것이다. 또한, 상기 제8의 실시예와 비교해서 제2의 신호처리회로(15)가 입력한 신호를 그대로 출력하는 특성이므로 회로규모를 작개할수 있는 특징이 있다.
다음에 본 발명의 제10의 실시예에 대해서 설명한다. 본 실시예의 구성은 상기 제16도와 동등하고 비선형 디이엠퍼시스의 특성을 자기지만, 동도면에 있어서 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)는 공히 입력한 신호를 그대로 출력하는 특성이고, 비선형 신호처리회로(14)는 상기 제7의 실시예와 마찬가지로 제15도와 같이 구성한다. 이하에 설명한다.
제9의 실시예의 전달함수 G(Z)에 대해서는 이미 [70]식에서 설명했다. 이 G(Z)를 제4도의 비선형회로(22)의 승수 F'와 승산회로(25)의 승수 K'를 사용해서 고쳐쓴다.
Figure kpo00081
여기서, 상기 제7의 실시예에서도 설명한 것과 마찬가지로, 본 실시예와 같은 비선형 디이엠퍼시스의 특성도 [71]식의 F',K'의 값만으로 결정되며, 그 구성은 바꾸어지는 일이없다. 따라서, 제15도와 같이 F',K'의 값을 두개 또는 그 이상으로 절환할 수 있는 것은 동일한 구성으로 가능해지므로 대단히 유효하다.
다음에 본 발명의 제11의 실시예에 대해서 설명한다. 본 실시예의 구성을 제17도에 표시한다. 동도면의 구성은 상기한 제3도의 구성과 동등하지만, 제17도에 있어서 입력단자(12)에 디지털화된 비데오신호 또는 그 비데오신호를 비선형 엠퍼시스된 신호가 입력되며, 제1의 시호처리회로(13)는 입력한 신호를 그대로 출력하는 특성을 가지고 있으며, 비선형 신호처리회로(14)는 제15도와 같은 구성을 가지며, 제2의 신호처리회로(15)는 HPF의 특성을 가지며, 산술연산회로(16)는 가산기능을 가진 가산회로(27)와 감산기능을 가진 감산회로(59)를 가지고 이들 두개의 출력을 절환해서 산술연산회로(16)의 출력하는 기능을 가지고 출력단자(17)로부터 출력한다. 이상의 구성에 의해, 본 실시예의 비선형 신호처리장치는, 비선형 신호처리회로(14)를 구성하는 비선형회로(22)(제15도)의 승수 F와 F', 승산회로(22)의 승수 K와 K', 그리고 산술연산 회로의 간산기능과 감산기능을 각각 절환하므로서 비선형 엠퍼시스의 특성과 비선형 디이엠퍼시스의 특성을 나타내는 것이다. 이하에 그 동작을 설명한다.
먼저, 상기 본 발명의 제5의 실시예는 비선형 엠퍼시스의 특성을 가지며, 그 전달함수는 상기 [44]식의 H(Z)로 표시되고, 또 [44]식의 H11(Z)는 [42]식으로, H10(Z)는 [40]식으로, H3(Z)는 [21]식으로 표시된다. 이에 비해서, 상기 제8의 식시예는 비선형 디이엠퍼시스의 특성을 가지며, 전달함수는 상기한 [62]식의 G(Z)로 표시되어서, 그 G3(Z)는 [61]식으로, G1(Z)는 [59]식으로, G2(Z)는 [60]식으로 표시된다. 여기서, [42]식과 [61]식으로부터,
Figure kpo00082
또, [21]식과 [60]식으로부터
Figure kpo00083
로 되므로, 제5도의 비선형 엠퍼시스의 특성을 나타내는 구성과 제16도의 비선형 엠퍼시스의 특성을 나타내는 구성으로, 제1의 신호처리회로(13)가 공히 입력한 신호를 그대로 출력하는 특성을 가지며, 또한 제2의 신호처리회로(15)가 공히 상기 [21]식 또는 [60]식의 우변에서 표시한 바와 같은 HPF의 특성을 가지는 것이다. 상이한 것은, 비선형 신호처리회로(14)의 특성과 산술연산회로(16)의 연산기능이다. 따라서, 본 실시예에서는, 제17도에 있어서 제1의 신호처리회로(13)를, 입력한 신호를 그대로 출력하는 특성, 제2의 신호처리회로(15)를 상기 [21]식([60]식)으로 표시되는 HPF의 특성을 가지게 한다. 또 비선형 신호처리회로(14)의 구성을 제15도와 같이하여, 비선형회로(22)의 특성을, 예를 들면 비선형회로(22a)를 상기 [45]식의 승수 F로, 비선형회로(22b)를 상기 [63]식의 승수 F'로 해서 절환되도록 하여, 승산회로(25)의 승수를, 예를 들면 승산회로(25a)의 승수 K를 [21]식으로부터 X로 하고, 승산회로(25b)의 승수 K'를 [60]식으로부터 X/1+X로 한다. 또한 제17도의 산술연산회로(16)가 가산회로(27)와 감산회로(59)와 같이 두개의 연산기능을 절환할 수 있도록 한다. 이상과 같이 구성하면, 비선형회로(22)가 비선형회로(22a)로, 승산회로(25)가 승산회로(25a)로, 산술연산회로(16)를 가산회로(27)의 쪽으로 각각 절환하면 본 실시예의 특성은 상기 [44]식의 비선형 엠퍼시스의 특성을 나타내며, 반대로, 비선형회로(22b), 승산회로(25b), 감산회로(59)의 쪽으로 절환하면 [62]식의 비선형 디이엠퍼시스의 특성을 나타낸다.
이상과 같이 본 실시예에 의하면 비선형 엠퍼시스와 비선형 디이엠퍼시스의 두개의 특성을 동일한 구성으로 실현하고 회로를 공용으로 하고 있으므로 회로규모를 작게할 수 있어서 대단히 유효하다.
다음에 본 발명에 제12의 실시예에 대해서 설명한다. 본 실시예는 상기 제11의 실시예의 구성과 동등하고, 제17도에 의해서 표시되며, 또 동도면 비선형 시호처리회로(14)로 제15도의 구성을 표시하지만, 제2의 신호처리회로(15)의 특성이 입력된 신호를 그대로 출력하는 특성이다 본 실시예는 상기 제11의 실시예와 마찬가지로 비선형 엠퍼시스와 비선형 디이엠퍼시스의 두개의 특성을 절환하는 것이다. 이하에, 그 동작을 설명한다.
먼저, 상기 제6의 실시예는 비선형 엠퍼시스의 특성을 가지며, 그 전달함수는 [51]식의 H(Z)로 표시되며, 제5도의 구성에 있어서, 제1의 신호처리회로(13)와 제2의 신호처리회로(15)는 공히 입력한 신호를 그대로 출력하는 특성이고, 비선형 신호처리회로(14)는 제4도의 구성에서, [49]식 H13(Z)의 전달함수로 표시되며, 비선형회로(22)의 승수는 [52]식 F, 승산회로(25)의 승수 K는 X이며, 또한 사술연산회로(16)는 가산회로(27)로 표시하도록 가산기능을 가지고 있다. 또, 상기 제9의 실시예는 비선형 디이엠퍼시스의 특성을 가지며, 전달함수는 [70]식 G(Z)로 표시되며, 제16도의 구성에서 제1의 신호처리회로(13)와 제2의 신호처리회로(15)는 공히 입력한 신호를 그대로 출력하는 특성이고, 비선형 신호처리회로(14)는 제4도의 구성에서 [66]식 G4(Z)의 전달함수를 가지며, 비선형회로(22)의 승수는 [67]식 F', 승산회로(25)의 승수는 [68]식 K'이며, 또한 사술연사회로(16)는 감산회로(59)로 표시되도록 감산기능을 가지고 있다. 이상 제6의 실시예와 제9의 실시예의 구성에서 상이한 것은, F와 F', K와 K', 가산과 감산뿐이다. 따라서, 상기 제12의 실시예와 마찬가지로 제15도의 비선형회로(22)에서 승수률 F와 F', 승산회로(25)에서 승수 K와 K', 그리고 제17도아 같이 산술연산회로(16)에서 가산과 감산을 절환하도록 하면, 각각 F,K, 가산으로 절환했을때에는 [51]식 H(Z)의 비선형 엠펌시스의 특성, F',K', 감산으로 절환했을때에는 [70]식 G(Z)의 비선형 디이엠퍼시스의 특성을 나타낼 수 있다.
이상과 같은 본 실시예에서는, 비선형 엠퍼시스와 비선형 디이엠퍼시스를 동일한 구성으로 실현해서 회로규모를 작게할 수 있을뿐만 아니라, 상기 제11의 실시예에 비해서 제17도의 제2의 신호처리회로(15)가 입력한 신호를 그대로 출력하는 특성이므로 회로규모의 점에서 유효하다.
또, 상기 제11의 실시예에서는, 그 비선형 엑퍼시스 특성 H(Z)([44]식)의 역특성 1/H(Z)은, 절환했을때의 비선형 디이엠퍼시스 특성 [62]식 G(Z)과는 일치하지는 않는다. 왜냐하면 [44]식 H(Z)은, 회로의 간소화를 위해서 종래의 비선형 엠퍼시스 특성을 근사시킨 전달함수이기 때문이다. 그러나, 본 제12의 실시예의 비선형 엠퍼시스 특성 [51]식 H(Z)의 역특성 1/H(Z)은 [51]식으로부터,
Figure kpo00084
로 되어, 절환했을때의 비선형 디이엠퍼시스 특성인 [70]식 G(Z)과 일치하므로 보다 유효하다.
다음에, 본 발명의 제13의 실시예인 비선형 신호처리장치에 대해서 설명한다. 본 실시예의 구성은 상기 제5도의 구성과 동등하며, 또한 동도면의 비선형 신호처리회로(14)의 구성도 상기 제4도에서 표시하는 구성과 동등하지만, 제4도의 비선형회로(22)의 입출력관계가 제18도에 표시한 바와 같은 특성을 가지는 것이다. 이하 그 동작을 설명한다.
먼저, 비선형 신호처리회로(14)의 구성을 표시하는 제4도에 있어서, 비선형회로(22)의 입출력관계를 결정하는 비선형인 승수를 P로 하고, 승산회로(25)가 신호에 승산하는 승수를 Q로 하고 또 지연회로(20) 및 지연회로(23)의 신호의 지연시간을 1표본화주기 △로 했을때의 본 실시예의 전달함수 E(Z)는 다음식으로 표시된다.
Figure kpo00085
여기서 비선형인 승수 P는, 제18도의 비선형회로(22)의 입출력관계보다, 입력 U의 진폭이 U0보다 작을때에는 일정치 a이지만, U0보다 커짐에 따라서 P는 a보다 작아져서, U1보다 큰 진폭의 입력에 대해서 영(0)이 된다.또, 비선형회로(22) 출력의 진폭이 최대로될때의 입력 U의 진폭을 U2로 하고, 출력 V의 진폭을 V2로 해둔다. 그러나, [75]식 우변 제2항은, P"`0인 한, HPF의 특성을 가지므로, [75]식 E(Z)은 역시 신호레벨에 의해서 비선형으로 고역을 강조하는 비선형 엠퍼시스의 특성을 표시하고 있다. 이상과 같은 특성을 가진 본 실시예에 있어서, 입력단자(12)에 시각 t=n△＜0(영)이고 신호레벨이 영, 시각 t=n△0(영)이고 신호레벨이 Us인 스텝신호가 입력되었을때의 동작을 설명한다. 지금, 제1의 신호처리회로(13)와 제2의 신호처리회로(15)와는 공히 입력한 신호를 그대로 출력하므로, 입력단자(12)로부터 입력한 신호는 그대로 비선형 신호처리회로(14)로 입력되고, 또 비선형 신호처리회로(14)의 출력은 그대로 산술연산회로(16)로 인도된다. 따라서 입력된 상기 스텝신호는 먼저 비선형 신호처리회로(14)의 제4도에 있어서, 차분회로(19)로 입력된다. 상기 스텝신호에 대한 차분회로(19) 출력은, 시각 t=0에서 Us, 시각 t=0에서 영이다. 이와 같은 차분회로(19) 출력을 얻었을 경우의 비선형회로(22)의 출력을, 신호레벨 Us의 크기에 대해서 설명한다.
t＜0에 있어서 차분회로(19) 출력이 영이므로, 비선형회로(22) 출력도 영이며, 지연회로(23) 출력은 t
Figure kpo00086
0에서 영이다. 따라서 비선형회로(22) 입력은, t＜0에서 영, t=0에서 Us이다. 또, t＞0에 있어서 차분회로(19) 출력이 영이므로, 비선형회로(22) 입력은 지연회로(23) 출력과 똑같아져서, 비선형회로(22) 출력의 시간 △만큼 지연된 신호이다.
여기서, Us＜U0인 경우, 비선형회로(22) 출력은 t=0(영)에서aUs, 이후 t=n△＞0(영)(n은 정의정수)에서 an-1·Us로 된다. 여기서, a의 값은, 시스템의 안정상 a＜1이므로 비선형회로(22) 출력은 시간 △마다 a배로 감쇄하는 특성이어서, 그때의 시정수는 a에 의해서 결정된다.
다음에 U0＜Us＜U1인 경우, 비선형회로(22) 출력은 t=0에서 Us를 승수 P에 의해서 P배로 감쇄시키지만, 그 P는 제18도로부터 P＜a인 것을 알 수 있다. 따라서 Us＜U0일때보다도 감쇄량이 크고, 수속시간도 짧다. 그리고, 비선형회로(22) 출력이 신호레벨 U0보다 작아진 이후는, 상기 Us＜U0의 경우와 마찬가지로 시간 △마다 a배로 감쇄하게 되는 특성으로 된다. 특히, 제18도의 출력 V이 취할 수 있는 최대진폭치 V2가 U0보다 작으면 U0＜Us＜U1에 있는 Us모두에 있어서 t＞0의 범위에서 신호를 a배로 감쇄하게 된다.
마지막으로 Us＞U1의 경우, 제18도로부터 비선형회로(22) 출력은 t=0에서 영이된다. 따라서 t＞0에 있어서도 비선형회로(22)에는 영밖에 입력되지 않으므로 비선형회로(22) 출력도 영이된다.
이상 설명한 바와 같이 제18도와 같은 입출력관계를 가진 비선형회로(22)를 구성으로 하고 있는 본 실시예의 특징은, 미소레벨의 시호에 대해서는 고역강조한 엠퍼시스 특성을 나타내지만, 그 신호레벨이 커짐에 따라서 그 엠퍼시스량을 압축하고, 또 큰 신호레벨을 가진 신호에 대해서는 거의 고역강조를 하지않는데 있다. 이 특징은, VTR나 비데오디스크 등의 신호처리에 사용되고 있는 비선형 엠퍼시스 특성(큰 신호레벨의 신호에 대해서는 엠퍼시스량을 압축해서, 엠퍼시스과도에 의한 폐해를 방지하면서 고역에서의 S/N 개선을 행함)에 대해서, 상기한 종래기술에 의한 특성(제2도)에 비해서, 보다 적합한 특성이라고 말할 수 있다. 비선형 엠펌시스의 특성에는, 미소레벨의 신호에 대해서 제2도의 A에 표시한 고역강조한 주파수 특성을 자지지만, VTR나 비데오디스크 등의 기록시에 비선형 엠퍼시스의 후단에 설치되어 있는 클립장치 등에 의해서 과도한 엠퍼시스량을 제거하지 않아, 신호의 재생시의 비선형 디이엠퍼시스로 원신호로 복귀하기 위해서는 큰 신호레벨의 신호에 대해서 제2도의 B에 표시한 바와 같은 강조되지 않는 특성도 필요하다. 그러나, 상기 종래기술, 또는 제9도의 입출력관계를 표시한 비선형회로(22)를 구성요소로 하는 본 발명의 실시예에 있어서, 제2도 B의 특성을 얻기 위해서는 무한대의 신호레벨이 필요며, 실제적으로는 입력신호로서 최대진폭에 있는 신호에 대해서도 고역강조되어서 엠퍼시스과도로 되어있는 것이 현재의 상태이다. 그점을 본 실시예에서는, 비선형회로(22)의 입출력관계를 제18도와 같이 하므로서 입력신호의 다이나믹레이지에 맞추어서, 동도면의 U1을 조정하므로서 엠퍼시스과도를 방지할 수 있다.
이상, 본 실시예와 같이 입력한 신호를 그대로 출력하는 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)와, 신호의 시간변화분을 비선형으로 압축하는 비선형 신호처리회로(14)를 설치하고, 또한 비선형 신호처리회로(14)의 구성요소인 비선형회로(22)의 특성을 제18도에 표시한 입출력관계로 하므로서, 종래의 비선형 엠퍼시스 특성에 비해서 엠퍼시스과도를 보다 유효하게 방지하는 특성을 디지털 신호처리기술에 의해서 실현할 수 있다.
다음에, 본 발명의 제14의 실시예인 비선형 신호처리장치에 대해서 설명한다. 본 실시예는 상기 제13의 실시예의 구성(제5도)과 동일하지만 비선형 신호처리회로(14)의 구성을 표시한 제4도에 있어서 차분회로(19)의 구성이 다르다. 제19도는 본 실시예의 비선형 신호처리회로(14)의 구성을 표시하는 것이다. 그 구성은, 상기 제13의 실시예에서 사용되는 차분회로(19)(제4도)에 진폭제한회로(60)를 설치한 것이다. 동도면에 있어서 진폭제한회로(60)는, 지연회로(20)와 감산회로(21)로 구성되는 차분회로의 출력의 신호레벨을 제한하는 것으로서, 후단의 가산회로(24)의 입출력 다이나믹레인지, 비선형회로(22)의 입력 다이나믹레인지를 작게할 수 있다. 이하에 그 동작에 대해서 설명한다.
제18도로부터 비선형회로(22)의 출력 V의 신호레벨의 최대는 V2이므로, 지연회로(23) 출력의 최대도 또한 V2이다. 또, 제18도로부터 비선형회로(22)의 입력 U의 신호레벨이 U1을 초과할때 출력 V은 영이되므로, 지연회로(23) 출력과 차분회로(19) 출력을 가산한 가산회로(24) 출력이 신호레벨 U1을 초과하면 비선형회로(22) 출력은 항상 영이된다. 지연회로(23) 출력의 최대레벨이 V2인 것에 의해, 차분회로(19) 출력의 신호레벨이 U1+V2를 초과하면 반드시 비선형회로(22) 출력은 영이된다. 따라서 차분회로(19)의 출력다이나믹레인지는 U1+V2이상 불필요하게 된다.
이상과 같이, 본 실시예에 의하면, 차분회로(19)에 진폭제한회로(60)를 설치하므로서, 특성을 변화시킴이 없이 가산회로(24)의 입출력 다이나믹레인지를 작게할 수 있으므로, 대단히 작은 회로규모로 장치를 실현할 수 있다.
다음에, 본 발명의 제15의 실시예인 비선형 신호처리장치에 대해서 설명한다. 본 실시예의 구성은 상기 제16도의 구성과 동등하나, 동도면의 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)는 공히 입력한 신호를 그대로 출력하는 특성이다. 또 동도면의 비선형 신호처리회로(14)의 구성도 상기 제4도와 동등하나, 제4도의 비선형회로(22)의 입출력관계가 상기 제18도에 표시한 바와같이, 비선형회로(22) 입력의 진폭이 커지면 그 출력이 영이되는 특성을 가진 것이다.
이하에 그 동작을 설명한다.
먼저, 제4도에 있어서 비선형회로(22)의 비선형의 승수를 P'로 하고, 승산회로(25)의 승수를 Q'로 하고, 또 지연회로(20) 및 지연회로(23)의 지연시간은 △로 했을때의 본 실시예의 전달함수 D(Z)는 다음식으로 표시된다.
Figure kpo00087
그런데, 상기 본 발명의 제13의 실시예의 전달함수 E(Z)는 상기 [75]식에서 표시하였다, 그 E(Z)의 역특성인 1/E(Z)는 [75]식으로부터
Figure kpo00088
로 표시된다. 이[77]식에 있어서, P는 제18도의 입출력관계를 표시하게 되는 비선형인 승수이며, Q는 소정의 일정치이므로 (1+Q)P/(1+QP)를 승산하는 입출력관계도 제18도에서 표시하게 되며, Q/(1+Q)도 또 일정치가 된다. 이상의 일로부터, [76]식의 본 실시예의 전달함수 D(Z)에 있어서의 P',Q'를
Figure kpo00089
Figure kpo00090
로 선택하면, 본 실시예의 비선형 신호처리장치는, 상기 제13의 실시예의 비선형 엠퍼시스의 특성에 의해서 엠퍼시스된 신호를 원신호로 복귀시키게 되는 역특성인 비선형 디이엠퍼시트의 특성을 나타내는 동작을 행한다.
이상과 같이 본 실시예에 의하면, 종래의 비선형 엠퍼시스특성보다 엠퍼시스과도가 적은 상기 제13도의 실시예에 있어서의 특성에 의해서 엠퍼시스된 신호를 원신호로 복귀시키는 비선형 디이엠퍼시스특성을 디지털 신호처리기술에 의해서 실현할 수 있는 것이다.
또한, 본 실시예의 이상의 설명에서는 제13도의 실시예의 역특성을 표시한 실시예로서 설명해왔으나 본 실시예는, 단독으로 사용하면, 비데오시호등에 중첩되어 있는 미소레벨의 고주파잡음을 억압하는 잡음제거 장치로서도 유효하게 동작하는 것이다. 종래의 잡음제거장치로서는, HPF를 통과한 신호의 고역성분에 대해서 진폭제한을 가해서 미소레벨의 고역성분을 잡음성분으로 뽑아내어, 그 잡음성분을 원신호로부터 감산하는 말소형이 일반적이다, 그러나, 이 장치에서는, 신호레벨이 크게 변화하는 에지부분등의 큰레벨의 고역성분에 대해서는, 진폭제한을 받고는 있으나, 그 진폭제한레벨분의 찌그러짐을 발생시키는 원인으로도 된다. 이때의 찌그러짐의 보정을 가하는일이 곤란하고, 결과적으로는 진폭제한레벨을 초과하게되는 고역성분이 있는 기간에 대해서는 잡음제거동작을 금지시키는 정도의 처리밖에 이루어지지 않고 있었다.
이상의 점에 비해서 본 실시예의 특성 D(Z)(상기 [76]식)에서는, 비선형회로(22)의 승수 P'가 제18도와 같이 입력의 진폭이 어떤값(제18도에서는 U1)이상이면 비선형회로(22)출력이 영이되므로, 제16도의 감산회로(59)(산술연산회로(16))에 의해서 원신호로부터 감산되는 일이 없다. 따라서 예지부분과 같은 고주파수의 신호성분을 포함하는 신호에 대해서 찌그러짐을 발생시키는 일이 없는 잡음제거의 동작을 행할 수 있는 것이다.
이상 설명한 바와 같이, 본 실시예는 비선형회로(22)의 특성을 제18도에 표시한 바와같이, 큰신호레벨에 대해서는 출력을 영으로 하므로서 신호찌그러짐이 없고, 미소레벨의 잡음성분만을 유효하게 제거할 수 있는 잡음제거장치를 디지털시호처리기술에 의해서 실현할 수 있는 것이다. 또한, 잡음제거장치로서 동작하는 본 실시예의 비선형회로(22)의 입출력관계는, 제20도와 같은 일정한 입력레벨까지는 선형이고, 그 이상의 레벨에서는 출력이 영이되게 하는 특성, 또는 제18도의 특성을 직선 근사하게한 제21도의 특성등이라도 된다. 그러나, 이들 제20도 및 제21도의 입출력관계는, 승산회로, 가감산회로, 또는 스위치회로등으로 용이하게 구성할 수 있어 유효한 방법이지만, 신호레벨의 변화에 의해서 잡음제거하는 레벨이 급격히 변화하므로, 출력에 부자연스러움이 발생하므로 상기 제18도에 표시한 입출력관계와 같은 특성이 바람직하다.
또, 제16도의 본 실시예의 구성에 있어서, 비선형 신호처리회로(14)의 구성이, 상기 제14의 실시예에서 사용한 제19도와 같이, 차분회로(19)에 진폭제한회로(60)를 설치한 구성으로 하는 것은, 본 실시예의 비선형 엠퍼시스특성 또는 잡음제거의 특성을 전혀 변화시킴이 없이 가산회로(24) 나아가서 비선형회로(22)의 다이나믹레인지를 작게할 수 있으므로 회로규모의 점에서 대단히 유효한 것은 제14의 실시예의 경우와 전적으로 동등하다.
다음에 상기 제13 및 제15의 실시예의 구성에 대해서 약간 설명한다. 비선형 엠퍼시스로서 동작하는 제13의 실시예의 구성은 제5도에서 비선형 디이엠퍼시스로서 동작하는 제15의 실시예의 구성은 제16도에서 표시되어 있는 것은 이미 설명했다. 또, 각 도면에서의 제1의 신호처리회로(13) 및 제2의 신호처리회로(15)가 공히 입력한 신호를 그대로 출력하는 특성이라는 것, 또 비선형회로(14)의 구성이 제4도에서 표시되는 것도 이미 설명했다. 또, 제13 및 제15의 실시예의 특성이 상기 [75]식의 E(Z), 및 [76]식의 D(Z)로 표시되는 것도 설명했다. 이상의 일로부터, E(Z) 및 D(Z)의 특성은 각각 P,Q, 및 P',Q'에 의해서 결정되는 것은 명백하다.
따라서,비선형 시호처리회로(14)의 구성이, 상기 제15도에서 표시한 바와같이 비선형회로(22) 및 승산회로(25)가 복수의 특성을 가지고, 그들의 임의로 절환하므로서, 예를들면 NTSC와 PAL와 같은 복수의 비선형 엠퍼시스 또는 비선형 디이엠퍼시스의 특성을 동일한 구성으로 실현할 수 있는 것은, 상기 제7 및 제10의 실시예와 전적으로 동등하므로, 여기서 실시예로서 들것까지도 없다. 또, 제15도의 차분회로(19)의 구성이, 상기 제19도와 같이 진폭제한회로(60)를 설치한 구성으로한 것이, 후단의 가산회로(24) 및 비선형회로(22)의 다이나믹레인지를 작게하여, 결과적으로 회로규모를 더욱 작게할 수 있는 것도 상기 제14의 실시예에서 기술한 설명한 전적으로 동등하다.
또, 제15도의 비선형 신호처리회로(14)를 구성요소로 가지고 있는 제17도의 비선형 신호처리장치에 있어서도, 상기 제13 및 제15의 실시예의 비선형 엠퍼시스 및 비선형 디이엠펌시스의 특성을, 비선형 회로(22)의 특성(P와 P'), 승산회로의 승수(Q와 Q'), 산술연산회로(16)의 연산기능(가산과 감산)을 절환하는것 만으로서 동일한 구성으로 실현할 수 있는 것은, 상기 제12의 실시예에서 기술한 설명과 전적으로 동등하므로, 실시예로서 들어서 설명할 필요는 없다.
또, 제1의 실시예로부터 제12의 실시예까지에 있어서, 기술한 비선형 엠퍼시스 및 비선형 디이엠퍼시스의 특성과 제13의 실시예로부터 제15까지에 있어서 기술한 비선형 엠퍼시스 및 비선형 디이엠퍼시스의 특성에 대해서 설명을 보태겠다.
제1에서부터 제13의 실시예의 특성에 대해서는, 모두 종래기술에서 설명한 비선형 엠퍼시스의 특성을 충실하게 근사시킨 실시예로서, VTR나 비데오디스크등에 이용하면, 종래기술로 비선형 엠퍼시스된 신호도 본 발명의 실시예가 가진 비선형 디이엠퍼시스의 특성으로 원신호로 복귀시킬 수 있으며, 또 본 발명의 실시예가 가진 비선형 엠퍼시스의 특성으로 엠퍼시스된 신호를 종래기술의 특성에 의해서, 원신호로 복귀시킬수가 있다. 즉, 종래기술과의 호환성(互換性)을 가진 실시예이다.
이에 비해서, 제13에서부터 제15까지의 실시예의 특성에 대해서는 종래기술의 비선형 엠퍼시스 및 비선형 디이엠퍼시스의 특성과는 호환성이 없으나, 그들 비선형특성의 본래의 목적인 엠퍼시스과도에 의한 폐해를 방지하는 의미에서 상기 특성을 개선한 실시예이며, 또한 장치를 IC화 할때에 집적도, 안정도등의 점에서 뛰어난 디지털 신호처리기술에 의해서 실현한 것이다.
마지막으로, 제3도, 제5도, 제16도 및 제17도의 블록도에서 표시된 본 발명의 비선형 신호처리장치에 있어서, 제1의 신호처리회로(13)가 입력한 신호를 그대로 출력하는 특성이라고 했으나, 이 경우 입력단자(12)로부터 얻게되는 입력신호를 비선형 신호처리회로(14)로 인도하는 것으로서, 제1의 신호처리회로(13)가 구성되어 있지 않다는 것을 의미함을 첨언해둔다. 또 마찬가지로 제2의 신호처리회로(15)에 대해서도 입력한 신호를 그대로 출력한다고 했으나, 이 경우 비선형 신호처리회로(14) 출력을 산술연산회로(16)로 인도하는 것으로서, 제2의 신호처리회로(15)가 구성되어 있지않다는 것을 의미함을 첨언해둔다.

Claims (34)

  1. 입력신호에 소정의 처리를 실시하는 제1의 신호처리회로(13), 제1의 신호처리회로(13)로부터 얻는 신호의 소정의 시간당의 변화분을 뽑아내는 차분회로(19)와, 신호의 진폭에 의해서 신호의 진폭을 비선형으로 압축하는 비선형회로(22)와, 비선형회로(22)로부터 얻는 신호를 소정의 시간지연시키는 지연회로(23)와, 지연회로(23)로부터 얻는 신호와 상기 차분회로(19)로부터 얻는 신호를 가산해서 상기 비선형회로로 인도하는 가산회로(24)와, 상기 비선형회로(22)로부터 얻는 신호에 소정의 값을 승산해서 출력하는 승산회로(25)로 구성되는 비선형 신호처리회로(14), 상기 비선형 신호처리회로(14)로부터 얻는 신호에 소정의 처리를 실시하는 제2의 신호처리회로(15), 상기 제2의 신호처리회로(15)로부터 얻는 신호와 상기 입력신호를 산술연산해서 출력하는 산술연산회로(16)를 구비하여 이루어진 비선형 신호처리장치.
  2. 제1항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일은 없도록 되어있는 비선형 신호처리장치.
  3. 제2항에 있어서, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록한 비선형 신호처리장치.
  4. 제3항에 있어서, 제1의 신호처리회로(13)가 엠퍼시스특성을 가지고, 제2의 신호처리회로(15)가 HPF(고역통과필터)의 특성을 가지도록한 비선형 신호처리장치.
  5. 제3항에 있어서, 제1의 신호처리회로(13)가 HPF의 특성을 가지고, 제2신호처리회로(15)도 HPF의 특성을 가지도록한 비선형 신호처리장치.
  6. 제2항에 있어서, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하도록한 비선형 신호처리장치.
  7. 제2항에 있어서, 산술연산회로(16)가, 제2의 시호처리회로(15)로부터 얻는 신호와 입력신호를 가산하는 연산기능과, 제2의 신호처리회로(15)로부터 얻는 신호를 입력시호로부터 감산하는 연산기능이라는 2개의 상이한 연산기능을 가지도록 하고, 이들 2개의 연산기능을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  8. 제1항에 있어서, 비선형회로(22)가, 비선형회로로 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하지만, 신호의 진폭이 클때, 또 클수록 상기 일정한 압축율보다 큰 압축율로 압축한 신호를 출력하고, 그리고 신호의 진폭이 더욱 클때에는 영을 출력하도록한 비선형 신호처리장치.
  9. 제8항에 있어서, 차분회로(19)가, 신호의 소정의 시간당 변화분을 뽑아내어서 출력하는데, 그 출력하는 변화분의 진폭이 소정의 값 이상에 있을때에는 변화분의 진폭을 제한하여 출력하도록한 비선형 신호처리장치.
  10. 입력신호에 소정의 처리를 실시하는 제1의 신호처리회로(13), 제1의 신호처리회로(13)로부터 얻는 신호의 소정의 시간당의 변화분을 뽑아내는 차분회로(19)와, 신호의 진폭에 의해서 신호의 진폭을 비선형으로 압축하는 비선형회로(22)와, 비선형회로(22)로부터 얻는 신호를 소정의 시간 지연시키는 지연회로(23)와, 지연회로(23)로부터 얻는 신호와 상기 차분회로(19)로부터 얻는 신호를 가산해서 상기 비선형회로(22)로 인도하는 가산회로(24)와, 상기 비선형회로(22)로부터 얻는 신호에 소정의 값을 승산해서 출력하는 승산회로(25)로 구성되는 비선형 신호처리회로(14), 상기 비선형 신호처리회로(14)로부터 얻는 신호와 상기 입력신호를 산술연산해서 출력하는 산술연산회로(16)를 구비한 비선형 신호처리장치.
  11. 제10항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록 하고, 제1의 신호처리회로(13)가 엠퍼시스특성을 가지도록한 비선형 신호처리장치.
  12. 제10항에 있어서, 비선형회로(22)가, 비서형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록 하고, 제1의 신호처리회로(13)가 HPF 특성을 가지도록한 비선형 신호처리장치.
  13. 입력신호의 소정의 시간당의 변화분을 뽑아내는 차분회로(19)와, 신호의 진폭에 의해서 신호의 진폭을 비선형으로 압축하는 비선형회로(22)와, 비선형회로(22)로부터 얻는 신호를 소정의 시간 지연시키는 지연회로(23)와, 지연회로(23)로부터 얻는 신호와 상기 차분회로(19)로부터 얻는 신호를 가산해서 상기 비선형회로(22)로 인도하는 가산회로(24)와, 상기 비선형회로(22)로부터 얻는 신호에 소정의 값을 승산해서 출력하는 승산회로(25)로 구성되는 비선형 신호처리회로(14), 상기 비선형 신호처리회로(14)로부터 얻는 신호에 소정의 처리를 실시하는 제2의 신호처리회로(15), 상기 제2의 신호처리회로(15)로부터 얻는 신호와 상기 입력신호를 산술가산해서 출력하는 산술연산회로(16)를 구비한 비선형 신호처리회로.
  14. 제13항에 있어서, 비선형회로(14)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록 하고, 제2의 신호처리회로(15)가 HPF 특성을 가지도록한 비선형 신호처리장치.
  15. 제13항에 있어서, 비선형회로(14)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클 때, 또 클수록 상기 일정한 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하도록 하고, 제2의 신호처리회로(15)가 HPF의 특성을 가지도록한 비선형 신호처리장치.
  16. 제13항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하는 연산기능과, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하는 연산기능이라는 2개의 다른 연산기능을 가지도록 하여, 이들 2개의 연산기능을 임의로 절환하도록 하고, 제2의 신호처리회로(15)가 HPF의 특성을 가지도록한 비선형 신호처리장치.
  17. 제16항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는 2개의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2개의 상이한 값을 가지도록 하고, 이 비선형회로(22)의 2개의 특성과 이 승산회로(25)의 2개의 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  18. 제17항에 있어서, 비선형회로(22)의 2개의 특성과 승산회로(25)의 2개의 값과 산술연산회로(16)의 2개의 기능중, 각 회로의 한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성과, 각 회로의 또 한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성이, 서로 역특성이 되도록한 비선형 신호처리장치.
  19. 입력신호의 소정의 시간당의 변화분을 뽑아내는 차분회로(19)와, 신호의 진폭에 의해서 신호의 진폭을 비선형으로 압축하는 비선형회로(22)와, 비선형회로(22)로부터 얻는 신호를 소정의 시간 자연시키는 지연회로(23)와, 지연회로(23)로부터 얻는 신호와 상기 차분회로(19)로부터 얻는 신호를 가산해서 상기 비선형회로(22)로 인도하는 가산회로(24)와, 상기 비선형회로(22)로부터 얻는 신호에 소정의 값을 승산해서 출력하는 승산회로(25)로 구성되는 비선형 신호처리회로(14), 상기 비선형 신호처리회로(14)로부터 얻는 신호와 상기 입력신호를 산술연산해서 출력하는 산술연산회로(16)를 구비한 비선형 신호처리장치.
  20. 제19항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록 하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록한 비선형 신호처리장치.
  21. 제20항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는데 2 또는 그 이상의 상이한 압축특성을 가지고, 승사회로(25)가 소정의 값을 승산하는데 2 또는 그 이상의 다른 값을 가지도록하여, 상기 비선형회로(22)와 상기 승산회로(25)의 다른특성 또는 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  22. 제19항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정한 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록하고, 산술연사회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하도록한 비선형 신호처리장치.
  23. 제22항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는데 2 또는 그 이상의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2 또는 그 이상의 상이한 값을 가지도록하여, 상기 비선형회로(22)와 상기 승산회로(25)의 상이한 특성 또는 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  24. 제19항에 있어서, 비선형회로(22)가, 비선형회로에 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의하여 압축한 신호를 출력하고, 신호의 진폭이 클때, 또 클수록 상기 일정의 압축율보다 큰 압축율로 압축한 신호를 출력하지만, 그러나, 어떤 진폭을 가진 신호에 대한 출력의 진폭이, 그 진폭보다 큰 진폭을 가진 신호에 대한 출력의 진폭보다 커지는 일이 없도록하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하는 연산기능과, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하는 연사기능이라는 2개의 다른 연산기능을 가지도록하여, 이들 2개의 연산기능을 임의로 절환하도록한 비선형 신호처리장치.
  25. 제24항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는 2개의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2개의 상이한 값을 가지도록하고, 이 비선형회로(22)의 2개의 특성과 이 승산화로(25)의 2개의 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  26. 제25항에 있어서, 비선형회로(22)의 2개의 특성과 승산회로(25)의 2개의 값과 산술연산회로(16)의 2개의 기능중, 각 회로의 한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성과, 각 회로의 또한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성이, 서로 역특성이 되도록한 비선형 신호처리장치.
  27. 제19항에 있어서, 비선형회로(22)가, 비선형회로로 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하지만, 신호의 진폭이 클때, 또 클수록 상기 일정한 압축율보다 큰 압출율로 압축한 신호를 출력하고, 그리고 신호의 진폭이 더욱 클때에는 영을 출력하도록하고, 산술연산회로(16)가 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하도록한 비선형 신호처리장치.
  28. 제27항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는데 2 또는 그 이상의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2 또는 그 이상의 상이한 값을 가지도록하여, 상기 비선형회로(22)와 상기 승산회로(25)의 상이한 특성 또는 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  29. 제19항에 있어서, 비선형회로(22)가, 비선형회로로 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하지만, 신호의 진폭이 클 때, 또 클수록 상기 일정한 압축율보다 큰 압축율로 압축한 신호를 출력하고, 그리고 신호의 진폭이 더욱 클때에는 영을 출력하도록하고, 산술연산회로(16)가 제2의 신호처리회로(15)로부터 얻은 신호를 입력신호로부터 감산하도록한 비선형 신호처리장치.
  30. 제29항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는데 2 또는 그 이상의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2 또는 그 이상의 상이한 값을 가지도록하여, 상기 비선형회로(22)와 상기 승산회로(25)의 상이한 특성 또는 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  31. 제19항에 있어서, 비선형회로(22)가, 비선형회로로 입력되는 신호의 진폭이 작을때에는 어떤 일정한 압축율에 의해서 압축한 신호를 출력하지만, 신호의 진폭이 클때, 또 클수록 상기 일정한 압축율보다 는 압축율로 압축한 신호를 출력하고, 그리고 신호의 진폭이 더욱 클때에는 영을 출력하도록하고, 산술연산회로(16)가, 제2의 신호처리회로(15)로부터 얻는 신호와 입력신호를 가산하는 연산기능과, 제2의 신호처리회로(15)로부터 얻는 신호를 입력신호로부터 감산하는 연산기능이라는 2개의 상이한 연산기능을 가지도록하여, 이들 2개의 연산기능을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  32. 제31항에 있어서, 비선형회로(22)가 신호의 진폭을 그 진폭에 의해서 압축하는 2개의 상이한 압축특성을 가지고, 승산회로(25)가 소정의 값을 승산하는데 2개의 상이한 값을 가지도록하고, 이 비선형회로(22)의 2개의 특성과 이 승산회로(25)의 2개의 값을 임의로 절환할 수 있도록한 비선형 신호처리장치.
  33. 제32항에 있어서, 비선형회로(22)의 2개의 특성과 승산회로(25)의 2개의 값과 산술연산회로(16)의 2개의 기능중, 각 회로의 한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성과, 각 회로의 또 한쪽의 특성, 값, 기능을 짜맞추었을때의 본 장치의 특성이 서로 역특성이 되도록한 비선형 신호처리장치.
  34. 제27,28,29,30,31,32 또는 제33항에 있어서, 차분회로(19)가, 신호의 소정의 시간당 변화분을 뽑아내어 출력하는데, 그 출력하는 변화분의 진폭이 소정의 값 이상에 있을때에는 변화분의 진폭을 제한해서 출력하도록한 비선형 신호처리장치.
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