KR900006063B1

KR900006063B1 - 전송 게이트 회로

Info

Publication number: KR900006063B1
Application number: KR1019860000946A
Authority: KR
Inventors: 골돈 프란시스 딩웰 앤드류; 재쮸 빅터
Original assignee: 알 씨 에이 코오포레이숀; 글렌 에이취.브루스틀
Priority date: 1985-02-13
Filing date: 1986-02-12
Publication date: 1990-08-20
Also published as: DE3604400C2; JPS61200717A; KR860006874A; GB8603004D0; GB2170954A; JPH0683046B2; FR2577363A1; CA1246159A; DE3604400A1; GB2170954B

Abstract

내용 없음.

Description

전송 게이트 회로

제1도는 종래 기술의 개략도.

제2도는 종래의 상보 전송 게이트에서 얻어지는 오프셋 전압을 도시하는 도면.

제3도는 본 발명의 실시하기 위한 회로의 개략도.

제4도는 제3도의 회로에 관련된 파형도.

제5a도 및 제5b도는 게이트-소오스/드레인 전압과 N형 및 P형 IGFET들의 기행 캐패시턴스와의 특성곡선.

제6a도는 본 발명을 실행하기 위해 사용될 수 있는 더미 장치들의 단면도.

제6b도는 제6a도의 등가회로의 개략도.

본 발명은 전송 게이트에 관한 것으로 특히, 절연 게이트 전계효과 트랜지스터(IGFET)를 구비한 전송 게이트에 관한 것이다.

IGFET가 전송 게이트들로써 광범위하게 쓰이는 것은 다음과 같은 이유 때문이다. 그 첫째는 IGFET의 도전통로의 단부를 결정하는 소오스 및 드레인간의 통전이 제어 신호의 인가 즉, IGFET의 게이트 전극에 신호를 게이트함으로써 쉽게 제어되기 때문이며, 두 번째로는 게이트와 IGFET의 도전통로사이에 매우 큰 임피던스가 존재하기 때문에 게이트 전극에 공급된 제어신호가 IGFET의 통전통로를 따라 전송되는 신호를 혼합시키지 않기 때문이다.

정밀도를 요구하는 회로와 시스템에 있어서, 대칭 양방향 통전을 제공하기 위해 상보 전송 게이트들이 사용된다. 제1도에 도시된 종래 기술이 회로는 상보 금속 산화물 반도체(CMOS)를 사용한 전형적인 비교회로이다.

상보 전송 게이트들(예, TG1,TG2,TG3)은 P형 IGFET의 소오스와 드레인간의 통로(도전통로)와 N형 IGFET의 도전통로를 병렬로 접속시키는 것에 의해 형성된다. 통상적으로, 상보 제어신호들은 두 IGFET들은 언제든지 턴온하거나 혹은 턴오프시키기 위해 상기 두 IGFET들의 게이트 전극들에 제공된다. 제로-오프셋 스위칭을 생성하기 위해서는 상보 도전성형의 IGFET를 사용하는 상보 전송 게이트들을 고려할 수 있다. 왜냐하면 양방항 트랜지스터 회로에는 다이오드-드롭이 발생되지 않고, 상보 IGFET들의 게이트 전극들에 공급된 상보 신호들(예, CL_R,

과 CL₁,

)이 구성부품의 대칭적 구조와 그 구성부품의 상보동작 때문에 서로 상쇄되기 때문이다.

그러나, 높은 임피던스의 샘플/홀드노드(예, 노드 1)에 신호를 전송하기 위해 높은 샘플링비(예, 1㎒이상)로 상보 전송 게이트를 사용하면 상기 노드에서 상당량의 오프셋이 유도된다는 사실이 본 출원인에 의해 밝혀졌다.

본 출원인은 게이트-소오스/드레인간의 기생용량과 비대칭 동작 상태 때문에 부분적으로 오프셋이 존재한다는 사실도 알아냈다. 높은 샘플링비에서, 전송 게이트 트랜지스터들의 게이트 전극에 공급되는 인에이블링(턴온)신호와 디스에이블(링턴돔)신호(본 명세서에서 클록킹 혹은 게이팅 신호로도 언급된다)의 상승 및 하강시간은 매우 빠르다(예, 2V/나노세컨드). 그 결과, 고주파수 클록 신호 천이의 대부분이 게이트 전극에서 게이트-드레인간의 기생 캐패시턴스(C_DG)와 게이트-소오스간의 기생 패캐시턴스(C_GS)를 거쳐 소오스와 드레인 전극들까지 연결된다. 결론적으로, 고주파수에서 게이트에 인가된 대부분의 클록킹 신호들이 소오스-드레인(통전)통로를 따라 전달되는 신호들 즉 기준 레벨들에 혼합된다. 상기 문제점은 전송 게이트가 턴오프될 때 심화되고, 비교적 높은 직류 임피던스를 갖는 노드에 접속된 전송 게이트 통전 통로의 끝부분에서 명백히 나타난다.

비대칭 동작으로 인한 오프셋 문제점을 제1도 및 제2도를 참조해서 설명한다. 제1도에 도시된 회로는 입력시호(V_IN)와 기준레벨(V_REF)을 비교해서, 인버터(I1)의 출력에서 V_IN과 V_REF와의 전압차를 증폭시킨다. 동작중, 전송 게이트들(TG2,T3)은 동시에 인에이블(턴온)된다. 턴온된 TG2는 샘플 및 홀드의 기능을 갖는 노드 1에 V_REF를 결합시킨다. 턴온된 TG3는 CMOS 인버터일 수도 있는 인버터(I1)를 자동-영점화한다.

상기 인버터(I1)의 자동영점화는 인버터의 입출력을 인버터의 토글(혹은 플립)점에서 세트시킨다. 설명하기 위해 편의상, 인버터(I1)가 5볼트의 동작전위(V_DD)을 갖고 대칭적이라고 가정하면, 인버터의 토글점은 2.5볼트(예 V_DD/2)로 가정될 수있다. V_REF가 노드 1에 결합되고 인버터(I1)의 자동-영점화가 수반되면, 클록 신호들이 전송 게이트들을 오프 시키기 위해 전송 게이트들(TG2,TG3)에 인가된다. 그러면 전송 게이트(TG1)가 V_IN을 노드 1에 결합시키기 위해 인에이블된다. V_IN과 V_REF와의 전압차는 인버터(I1)의 토글점 근방에서 크게 된다.

하지만, 제1도에 도시된 회로의 TG2(혹은 TG1)가 디스에이블될 때 상기 회로에는 문제가 발생한다. 그리고, TG2(혹은 TG1)와 TG3에 공급된 클록신호 천이를 디스에이블함으로써 보상되지 않은 충전량이 샘플/홀드 노드에 주입되고, 오프셋 전압이 노드 1에서 발생되어서, 상기 노드에 이미 공급된 V_REF(혹은 V_IN)의 진(true)값을 변경시키므로, 에러 신호가 된다.

예컨대, 5볼트의 게이팅 신호가 NG2,NG3 및 PG1의 게이트 전극들에 인가되고, 0볼트의 게이팅 신호가 PG2, PG3 및 PG1의 게이트 전극들에 인가된다고 가정하면, 그 결과는 TG2와 TG3이 온되고 TG1이 오프된다. 또한, 1)V_REF가 0볼트라고 가정하면, 이로인해 노드 1이 TG2를 통해 0볼트로 충전되고, 2) TG3의 턴온으로 인해 노드 2와 노드 3이 2.5볼트로 충전된다고 가정하면 인버터(I1)는 상보 대칭의 인버터가 된다. 가정된 신호 상태에 대한 TG2의 상세한 시험이 PG2의 게이트, 소오스 및 드레인이 0전압 혹은 0전압 근방에 있다는 것을 나타낸다. 상기 신호 상태 PG2는 소오스와 드레인간의 도전 채널을 갖지 못하고, 기생 캐패시턴스(예, C_G1과 C_G2)는 로우 값으로 설정된다.

예컨대, 로우값의 기생 캐패시턴스값은 0.01 피코파라드(pf)순으로 가정될 수 있다. 한편, NG2의 게이트는 5볼트이고 동시에 그 소오스와 드레인은 0볼트이다. 게이트와 소오스/드레인간의 5볼트 전압차는 NG2를 온시키고, 상기 NG2의 소오스와 드레인간에는 도전채널(강화층)을 존재시키고, NG2의 기생 캐패시턴스를 하이 값으로 설정시키는 것을 보장한다. 예컨대, 하이값의 각 기생 캐패시턴스의 캐패시턴스 값은 0.03피코파라드(pf)순으로 가정될 수 있다.

클록신호(CL_R)가 +5볼트에서 0볼트로의 부전환을 행했을 때와 클록신호(

)가 0볼트에서 +5볼트로의 정전환을 행했을 때, TG2는 디스에이블된다. 이같은 게이팅 상태에서는 클록신호(CL_R)의 하강에지부가 클록신호(

)의 상승에지부를 상쇄시키는 것이 기대된다. 그러나, 전술한 바와같이, 제2도에서 0볼트의 V_REF(혹은 V_IN)과 TG2(혹은 TG1)을 통해 노드 1에 전송되고 TG2(혹은 TG1)과 실제로 디스에이블될 때, 음의 충전이 노드 1에 트랩되어 50밀리볼트에 이르는 음전압 오프셋이 노드 1에서 생성된다는 사실이 본 출원인에 의해 밝혀졌다.

NG2와 PG2의 기생 캐패시턴스 초기값에 있어서 이 차이와 턴오프 신호에 대한 NG2와 PG2의 응답에 있어서의 차이 때문에 오프셋이 광범위하다는 사실도 본 출원인에 의해 밝혀졌다. 클록신호(CL_R)의 음전환을 NG2의 하이 기생 캐패시턴스를 통해 노드 1에 결합되고 동시에, 클록신호(

)의 정전환은 PG2의 로우 기생 캐패시턴스를 통해 노드 1에 결합된다. 그러므로 노드 1에는 정의 충전보다 음이 충전이 훨씬 더 주입되게 되는 것은 명백하다. 그러나, 더욱 중요한 것은 클록신호(CL_R)가 음으로 되고 클록신호(CL_R)가 정으로 될 때 즉, V_REF=0일 때 NG2는 하이(예, 0.3pf) 기생 캐패시턴스 상태에서 로우(예, 0.01pf) 기생 캐패시턴스 상태로 구동되고, 동시에 PG2는 로우(예, 0.01pf) 기생 캐패시턴스 상태에서 더욱 낮은 로우(예, 0.05pf) 기생 캐패시턴스 상태로 구동되는 것이다.

그러므로, 전송 게이트의 상보 트랜지스터들은 상보 신호에 의해 구동될지라도 어떤 신호 즉 바이어스 레벨신호 때문에 상보적으로 응답하지 않는다는 사실이 본 출원인에 의해 밝혀졌다. 결론적으로, PG2의 C_G2거쳐서 주입되는 정의 충전량보다 많은 음의 충전량이 PG2의 C_G2를 거쳐 노드 1에 주입되고, 상기 노드 1에서 트랩된 음이 충전이 상기 노드에서 음이 오프셋(에러)전압을 생성한다. 아날로그 방식에 있어서, V_REF가 5볼트이거나 혹은 그 근방에 놓였을 때, 즉 TG2가 온될 때, NG2는 로우 캐패시턴스상태에 놓이고, PG2는 하이 캐패시터 상태에 놓인다. TG2가 실제로 턴오프될 때, a) PG2의 게이트는 0볼트에서 +5볼트로 구동되고 그 트랜지스터의 소오스-드레인간의 통로에는 +5볼트에 가까운 전압이 남게된다. 그리고, PG2는 하이 기생 캐패시턴스(예, 0.03pf)상태에서 로우 기생 캐패시턴스(예 0.01pf) 상태로 구동되고, b)NG2의 게이트는 +5볼트에서 0볼트로 구동되고 그 트랜지스터의 소오스-드레인간의 통로에는 +5볼트전압이 남게된다.

그러므로, NG2는 로우 기생 캐패시턴스(예, 0.01pf) 상태에서 더 낮은 로우 기생 캐패시턴스(예, 0.005pf) 상태로 구동된다. 결론적으로, 클록신호(

)의 정전환은 NG2의 CG2를 통해 주입되는 클록신호(CL_R)의 부전환보다 많은 정의 충전량을 PG2의 CG2를 거쳐 노드 1에 주입한다. 그러므로 정전압 오프셋은 노드 1에서 생성된다.

제2도에 도시한 바와같이, 노드 1에서 유도되는 오프셋은 전송 게이트의 상보 트랜지스터의 도전통로를 따라 전송되는 전압 레벨의 함수이다. 오프셋 전압은 전송되는 전압들이 한계 범위(예, 0볼트와 5볼트)에서 최대가 되고, 그 중간 범위에서는 중간값이 된다. 전송 게이트들의 도전통로에서의 전압 레벨(예, V_REF, V_IN혹은 V_blas)들이 클록킹 신호의 하이값(예, 5볼트)과 로우값(0볼트)과의 중간값(예, 2.5볼트)일 때, 상기 전송 게이트들은 거의 대칭동작을 행한다. 그러므로 트랩되는 충전량은 거의 보상되고, 그 결과 오프셋은 무시해도 된다.

제2도에 도시한 바와같이, 종래의 상보 전송 게이트 동작은 입력 신호 즉 기준 전압 레벨의 전범위에서 ±50밀리볼트에 이르는 오프셋 전압을 야기시킨다. 이같은 수치는 혼합충전을 주입하지 않고 5볼트 클록신호들(검출레벨보다 5000배가 큰 신호)을 사용할 때, 입력 즉 기준전압들을 샘플해서 그것들을 정확한 1밀리볼트(0.001볼트)와 비교가 요구되는 곳에서는 허용될 수 없는 값이다.

본 발명은 여러 인자 때문에, 상보 전송 게이트들을 통해 전송되는 입력 신호 레벨 즉 기준 신호 레벨의 전 범위에서 게이팅 신호들로부터의 혼합에 대해 보상을 제공하지 않는 상보 전송 게이트들에 관한 것이다.

본 발명의 어떤 의미에서는 매우 적은 오프셋을 얻기 위한 상보 전송 게이트들이 보상에 관한 것이기도 하다. 본 발명의 채택한 회로에 있어서, 상보 전송 게이트의 각 IGFET는 도전형과 같은 "더미(dummt)" 장치에 결합된다. 각 더미장치는 IGFET들의 도전통로에 결합된 게이팅 신호들의 실질적인 상쇄를 제공하기 위해 일치하는 전송 게이트 OGFET에 대해 상보적으로 동작한다.

본 발명의 실행시 사용되는 능동 소지자들로는 IGFET들이 양호하다. 이러한 이유 때문에 본 회로는 상기와 같은 트랜지스터들을 사용하고, 그것에 대해서는 후술하겠다. 그러나 이러한 의도는 다른 적당한 장치들이 사용을 배제하고자 하는 것이 아니기 때문에 "트랜지스터"라는 단어는 첨부된 청구범위에서 제한없이 사용될 때 일반적인 뜻으로 사용된다.

도면에서 증가형 IGFET들(P형)은 특정의 참조번호가 수반된 물자 P로 도시되고, 증가형 IGFET들(N형)은 특정의 참조번호가 수반된 문자 N으로 도시된다. IGFET들의 특성은 이미 잘 알려져 있으므로 상세히 설명하지 않겠다. 그러나, 후술할 설명을 명확히 이해할 수 있도록 본 발명에 관련된 정의 및 특성을 하기와 같이 기술한다.

1. 각 IGFET는 도전통로의 단부를 결정하는 제1 및 제2전극들과, 상기 도전통로의 도전율을 결정하는 전위를 공급하는 제어전극(게이트)을 갖는다. 상기 IGFET의 제1 및 제2전극들은 소오스 및 드레인 전극들로 각기 언급된다. P형 IGFET에 있어서, 소오스 전극은 제1 및 제2전극들중 정전위가 적게 공급된 전극으로 정의된다.

2. 게이트-소오스간의 전위(V_GS)가 트랜지스터를 턴온시키는 방향에 존재하고, 트랜지스터임의 임계 전압(V_T)보다 큰 값을 갖을 때 통전이 이루어진다. 증가형 IGFET(P형)을 턴온 하기 위해, 그 게이트 전압(V_G)은 소오스 전압(V_S)보다 최소한 T_T만큼 큰 음전위를 갖어야 하며, 공핍형 IGFET(N형)을 턴온 하기 위해 게이트전압(V_G)은 소오스 전압(V_S)보다 최소한 V_T만큼 큰 정전위를 갖어야 한다.

3. 인에이블링 신호가 제어전극에 인가될 때 전류는 제1 및 제2전극들에 의해 정의되는 도전통로에서 양방향으로 흐를 수 있다는 점에서 IGFET들은 양방향성이다. 즉, 소오스와 드레인은 상호 교환이 가능하다.

4. 도면과 이하의 설명에서, 게이트-드레인간이 기생 캐패시턴스(C_GS)와 게이트-소오스간의 기생 캐패시턴스(C_GD)는 특히 IGFET들이 전송 게이트들로써 동작할 때 소오스와 드레인과의 상호 교환이 가능하기 때문에 C_G1과 C_G2로 표시된다.

설명하기 위해 편의상, 접지에 가까운 전위는 논리 0 혹은 "로우" 상태로, +V_DD전압이나 +V볼트에서의 전위는 논리 1 혹은 "하이" 상태로 정의한다.

제3도의 회로는 상호 전송 게이트들(TG1,TG2)과 그들의 각각에 결합된 보상("더미") 전송 게이트들(CGT1,CGT2)을 포함하고 있다. TG1은 입력단자(11)와 샘플/홀드 노드(1)사이에서 입력전압(V_IN)을 선택적으로 결합시킨다. TG1은 단자(11)와 노드(1)사이에서 병렬로 접속된 도전통로들을 갖는 상보 IGFET들의 TG1 및 NG1으로 구성된다. CGT1은 노드(1)와 유동 노드(F1)사이에서 병렬로 접속된 도전통로들을 갖는 상보 IGFET들의 CPG1과 CNG1으로 구성된다. CPG1과 CNG1은 노드(1)에 접속된 그들의 도전통로들의 한쪽 단부(소오스 혹은 드레인)와 그들의 세이트 전극들과의 사이에 결합되는 기생 캐패시턴스를 제공하기 위해 노드(1)에서 공통으로 접속될 뿐이다. 상기 도전통로들의 나머지 단부는 제6a도 및 제6b도에 도시한 바와같이 왼쪽으로 플로우팅될 수도 있다. NG1 및 CPG1의 게이트 전극들은 라인(13)에 공통으로 접속되어 라인(13)에 공급된 클록신호(CL₁)에 의해 구동된다. PG1과 CNG1의 게이트 전극들은 라인(15)에 공통으로 접속되어 라인(15)에 인가될 클록신호(

)에 의해 구동된다. 클록신호(CL₁,

)은 제4도에 도시한 바와 같이 서로 상보적이다.

TG2는 단자(17)와 노드(1)간에 병렬로 접속된 도전통로를 갖는 상보 IGFET들이 PG2와 NG2로 구성된다. CTG2는 노드(1)와 유동노드(F2)의 사이에 병렬로 접속된 도전통로를 갖는 상보 IGFET들의 CPG2와 CNG2로 구성된다. CPG1과 CNG1, CPG2와 CNG2는 노드(1)에 접속된 도전통로들의 한족 단부(소오스 혹은 드레인)와 그들의 게이트 전극간에 결합되는 기생 캐패시턴스를 제공하기 위해, 노드(1)에 공통으로 접속될 뿐이다. 상기 도전통로들의 나머지 단부는 왼쪽으로 플로팅될 수 있다.

NG2와 CPG2의 게이트 전극들은 라인(19)에 공통으로 접속되어 라인(19)에 인가된 클록신호(CL_R)에 의해 구동된다. PG2와 CNG2의 게이트 전극들은 라인(21)에 공통으로 접속되어 라인(21)에 인가된 클록신호(

)에 의해 구동된다. 클록신호들(CL_R,

)은 제4도에 도시한 바와같이, 서로 상보적이다.

노드(1)는 결합 캐패시터(C_C)의 한 플레이트에 접속되고, 상기 결합 캐패시터(C_C)의 다른 플레이트는 상보 인버터(I1)의 입력에 접속된다. IGFET들의 PG3와 NG3으로 구성된 상보 전송 게이트(TG3)의 도전통로는 인버터(I1)의 입력과 출력 사이에 접속된다. PG3와 NG3의 도전통로들이 인버터(I1)의 입력노드와 출력 노드들을 각기 정의하는 노드(2)와 노드(3)사이에서 병렬로 접속된다. 본 실시예에 있어서, 클록신호(CL_R)가 NG3의 게이트 전극에 공급되고, 클록신호(

)가 PG3의 게이트 전극에 공급되는 것에 의해, TG2와 TG3은 동시에 턴온되거나 혹은 턴오프된다.

전송 게이트(TG3)은 인버터(I1)의 "자동영점화" 기능을 갖는다. 즉, TG3가 인에이블될 때, 인버터(I1)는 노드(3)의 전압과 필연적으로 동일해지는 노드 2의 전압으로 그 인버터(I1)의 토글점까지 구동된다. 인버터(I1)가 대칭적으로 동작하는 경우에는, TG3의 턴온으로 인해 그 입력 노드(2)에서 전압(V2)을 야기시키고, 그 인버터(I1)의 출력전압(V3)이 V/_DD/2로 되는 것을 가정할 수 있다. 여기서, V_DD전압을 5볼트로 가정하면, V_DD/2는 2.5볼트가 된다. 클록신호들(CL_R,CL_R,CL₁,

)은 0볼트와 5볼트와의 전환을 실행한다. TG3가 디스에이블될 때(예, 턴오프될 때), PG3의 게이트 전압은 0볼트에서 5볼트로 상승하는 반면, NG3의 게이트 전압은 5볼트에서 0볼트로 하강한다. PG3과 NG3의 드레인과 소오스에서의 전압이 V_DD/2이면, PG3의 C_G1과 C_G2는 NG3의 C_G1과 C_G2와 동일하다. 그러므로, PG3과 NG3의 게이트 전극들에 적용된 상보 클록 전환의 효과가 상기 노드들에서 실제로는 상쇄된다. 이같은 이유 때문에 전송 게이트(TG3)에는 보상이 제공되지 않는다. 보상("더미") 전송 게이트들에 의해 제공되는 보상에 대해서 더욱 상세히 설명한다.

일예로써, 제4도에 도시된 바와같이, 클록신호(CL_R)가 하이로 되고 클록신호(

)가 로우로 되는 것에 의해 V_REF가 시간(t1)의 처음부분에서 TG2를 거쳐 샘플/홀드 노드 1에 인가되고, 계속해서 인버터(I1)가 TG3의 턴온에 의해 자동영점화 되는 것을 가정한다. V_REF가 인가되는 동안(실제로는 시간 t5까지)클록신호(CL₁)는 로우이고, 클록신호(

)는 하이이므로 TG1이 턴오프된다.

TG3이 턴온에 의해 V2와 V3은 V_DD/2 볼트에 근접한다. TG2의 턴온에 의해 V_REF가 PG2와 NG2의 도전통로를 통해 노드(1)에 인가될 0볼트와 5볼트 범위내의 어떤 값을 갖을 수도 있다. 그러므로 시간(t3)에서, V1은 V_REF로 충전(혹은 방전)되고, V2는 V_DD/2로 혹은 그것에 가까운 값으로 설정된다.

시간(t3)에서, 클록신호(CL_R)는 하이에서 로우로 되고 클록신호(

)는 로우에서 하이로 되어, TG2와 TG3를 턴오프시키고, CTG2는 턴온된다. TG2와 CTG2의 응답은 V_REF가 0볼트가 되게 하고 V1은 0볼트로 충전되는 것을 가정할 수 있게 한다. a) 시간(t3)의 바로 이전에, NG2의 게이트는 5볼트이고, 동시에 그 소오스와 드레인은 0볼트이다. 이같은 턴온상태를 위해 NG2는 제5a도에 도시한 바와같이 하이값의 기생 캐패시턴스 상태로 세트된다.

제5a도의 특성 곡선은 N형 IGFET에 있어서, 게이트와 소오스/드레인간의 기생 캐패시턴스가 게이트와 소오스/드레인간의 전위의 함수로써 어떻게 가변하는지에 대해 도시한 것이다.

제5a도에 있어서 NG2의 C_G1와 C_G2중 한 캐패시터는 0.03pf와 동일하다고 가정할 수 있다. 시간(t3)과 시간(t4)사이에서 NG2의 게이트가 5볼트에서 0볼트로 구성되며, 노드(1)에서 전원(V1)은 0볼트에 가깝게 된다. NG2의 게이트-소오스간의 전위가 0볼트이면, NG2의 C_G2는 0.01pf와 동일하다고 가정될 수 있는 로우 캐패시터값이 된다.

그러므로 시간(t3)에서 시간(t4)까지는 NG2의 기생 캐패시턴스가 하이값에서 로우값이 된다. b) 시간(t3) 바로 이전에는, CNG2의 게이트, 소오스 및 드레인의 전압이 0볼트이다. 그리고, CNG2는 로우 캐패시턴스 값으로 세트된다. 시간(t3)과 시간(t4)사이에서, CNG2의 게이트는 0볼트에서 +5볼트로 구동됨과 동시에 CNG2의 소오스/드레인은 CNG2를 하이값의 기생 캐패시턴스 상태로 세트시키는 0볼트를 유지한다. 그러므로 NG2와 CNG2의 동작은 매우 상보적이 되고, 이로 인해 그들의 상보 게이팅 신호들은 많은량이 상쇄되는 경향이 있다. c) 시간(t3) 바로 이전에, PG2의 게이트, 드레인 및 소오스는 PG2를 비통전 로우값의 기생 캐패시턴스 상태에 놓이게 하는 0볼트이다. 시간(t3)과 시간(t4)사이에서, PG2의 게이트는 +5볼트로 구동됨과 동시에 그 소오스/드레인은 0볼트에 남아있는 바, 이로인해 PG2는 65볼트의 유효 역바이어스로 더욱 턴오프되고, 제5b도에 도시된 바와같이 더욱 낮은 로우 캐패시턴스 상태에 놓이게 된다.

제5b도에 도시된 특성곡선은 P형 소자의 기생 캐패시턴스가 게이트-소오스/드레인간의 함수로써 어떻게 가변하는지를 나타낸 것이다. 그러므로 시간(t3)과 시간(t4)사이에서 발생하는 클록신호(CL_R)의 정전환이 노드 1에 결합된다.

d) 시간(t3) 바로 이전에, CPG2의 게이트는 +5볼트이고, 그 소오스와 드레인은 0볼트이다. CPG2의 제5b도에 도시한 바와같이 더욱 낮은 로우 캐패시턴스 상태로 세트된다. 시간(t3)과 시간(t4)동안 클록신호(CL_R)는 5볼트이다. 0볼트로 될 때, CPG2의 게이트는 0볼트로 구동되고, CPG2의 드레인과 소오스는 상기 레벨에 그대로 남아 있는다. 그리고 CPG2는 로우 기생 캐패시턴스 상태에 놓이게 된다. 그러므로, 시간(t3)과 시간(t4)사이에서, PG2는 로우 캐패시터 상태에서 더욱 낮은 로우 캐패시터 상태로 구동되고 동시에 CPG2는 더욱 낮은 로우 캐피시터 상태에서 로우 캐패시터 상태로 구동된다. 상보 게이팅 신호들은 PG2의 게이트 전극에 인가되고, CPG2는 서로 상쇄되고, 제4도에 도시한 바와같이 매우 작은 오프셋이 노드 1에서 생산된다.

제4도는 노드 1에서의 전압(V1)이 전송 게이트 트랜지스터들의 게이트에 인가된 스위칭 절환의 함수로써 어떻게 가변하는지를 나타낸 것이다. 제4도의 파형들은 실제로는 비교적 혼합되는 이상적인 파형이다. 그러나, 본 발명을 실시하는 회로에서 주지해야할 점은 TG2(혹은 TG1)가 턴오프될 때 트랩되는 소량의 오프셋이 상당량 감소한다는 점이다.

제4도의 A는 V_REF와 V_IN이 0볼트인 동안 V1에서의 이상적인 응답을 나타낸 것이고, B는 V_REF와 V_REF이 5볼트인 동안 V1에서의 이상적인 응답을 나타낸 것이다. V_REF가 +5볼트일 때, CTG2는 전술한 것의 유사성 때문에 TG2에 상당한 보상을 제공한다는 것을 알 수 있다. TG2가 턴오프된 순간에, 즉 V_REF를 샘플하고 노드 1에 V_REF를 결합시킨 후, 회로는 하기의 특성을 갖는다.

a) NG2는 로우 캐패시턴스 상태(NG2의 게이트, 드레인 및 소오스가 처음으로 5볼트 될 때)에서 더욱 낮은 로우 캐패시터 상태(NG2의 게이트가 0볼트임과 동시에 그 드레인과 소오스가 +5볼트를 그대로 유지할 때)로 된다.

b) PG2는 로우 캐패시턴스 상태(CNG2의 게이트가 0볼트임과 동시에 그 소으스와 드레인이 +5볼트가 된 이후)에서 로우 캐패시터 상태(CNG2의 게이트가 +5볼트임과 동시에 그 소오스와 드레인이 +5볼트가 된 이후)로 된다.

c) PG2는 하이 캐패시턴스 상태(PG2)의 게이트가 0볼트임과 동시에 그 소으스와 드레인이 +5볼트가 된 이후)에서 로우 캐패시터 상태(PG2의 게이트, 소오스 및 드레인이 +5볼트가 된 이후)로 된다.

d) CPG2는 로우 캐패시턴스 상태(CPG2의 게이트, 소오스 및 드레인은 +5볼트가 된 이후)에서 하이 캐패시터 상태(CPG2의 게이트가 0볼트임과 동시에 그 소오스와 드레인이 +5볼트를 유지할 때)로 된다.

전술한 바와같이, CNG2는 NG2와는 반대로 가변하고, CPG2는 PG2와는 반대로 가변한다. 그리고 그들의 기생 캐패시턴스를 거쳐 결합된 게이팅 신호들은 상쇄되게 된다. 제4도에서 B로 도시한 바와같이 보상("더미") 장치들(CPG2,CPG2 혹은 CPG1,CPG1)을 추가하면 5볼트에서 상당한 보상이 얻어진다. 전환되는 최종 단부에서 상당한 보상이 얻어지는 경우에 그 0볼트와 5볼트 범위내의 중간 범위에는 훨씬 많은량의 보상이 존재한다는 것은 명백한 것이다.

제3도의 회로에 있어서, 상당한 상쇄가 발생되는데, 그 이유는 P형 IGFET(예, PG2)의 효과를 상쇄시키기 위해 그 의존도가 P형 더미 장치(예, CPG2)에서 이루어지고, N형 IGFET(예, NG2)의 효과를 상쇄시키기 위해 그 의존도가 N형 더미 장치(예, CNG)에서 이루어지기 때문이다.

제4도에 도시한 바와같이 상기 게이팅 신호들이 훨신 신장되도록 서로 보충하는 것을 보충하기 위해 게이팅 신호들은 비교적 대칭인 상승시간과 하강시간을 갖도록 설계될 수 있다. 파형들이 대칭을 이룰 때, 최상의 보상이 얻어지지만, 현존하는 보상 도표는 게이팅 신호들이 정확히 대칭을 이루는 경우에서 보다 훨씬 문제가 되는 허용값을 갖는다.

본 발명의 요지는 더무 장치들이 완전한 트랜지스터를 필요로 하지 않는다는 것이다. 즉, 제6a도 및 6b도에 도시된 바와같이 각 더미 장치는 확산 영역에 인접한 게이트/채널 영역과 싱글 확산 영역(소오스 혹은 드레인)과의 연결을 포함할 수도 있다. 제6a도는 보상 N장치(CN)와 보상 P장치(CP)의 단면을 도시한 것이다. CN장치 채널(혹은 기판)영역에 의해 분리된 N⁺형의 두 영역들(62,64)과 상기 두 영역으로부터 분리되고 상기 채널위를 덮고 있는 게이트 전극(61)을 갖는다. CP장치도 마찬가지로 채널 영역에 의해 분리된 P+형의 두영역들(66,68)고 상기 두 영역으로부터 분리되고 상기 채널위를 덮고 있는 게이트 전극(61)을 갖는다. 상보 게이팅 신호들(클록과

)은 CN과 CP장치들이 게이트 전극에 공급된다. CN의 N+영역 1개와 CP의 P+영역 1개만이 노드(1)에 공통으로 접속된다. 영역들(62,68)은 어떤 곳에든 접속될 필요가 없으므로, CP 및 CN장치들을 설게할 때 스페이스를 줄일 수 있다. 또한, 상기 영역들(62,68)은 영역들(64,66)보다 작게 제작할 수 있으므로, 원하는 대로 스페이스를 작게 할 수 있다.

제6b도는 제6a도의 구조와 동일하다. 제6도의 구조체들은 소규모 장치로 제작될 수 있다. 이것은 장치들의 최소 설계요건을 허용하기 때문에 고밀도 어레이에 있어서 아주 유용하다.

이같은 배열은 샘플/홀드 노드에서의 로딩 효과를 감소시키면서 캐패시터를 소규모로 제작할 수 있다는 점에서도 매우 중요하다. 또한, 더미 장치는 보상하게되는 LGFET에 상당하는 기하학적 크기를 갖도록 제조되어야 한다. 그렇게 제조되면, 처리 변화는 상쇄되는 경향이 있다.

본 발명의 또 다른 중요한 요지는 전송 게이트들에 인가되는 클록 신호들의 공급에 관한 것이다. 제4도를 참조하면, 클록 신호들(CL_R과

)은 클록 신호들(CL₁,

)이 TG1을 턴온시키기 위전에 TG2와 TG3을 턴오프시키도록 설계되었다는 것을 알 수 있다. 브레이크 전 메이크(break before make) 클록킹 배열은 노드(1)에서 생성되는 상당량의 보상이 기준 전압 클록킹 신호와 입력 신호 클록킹 신호와의 상호작용과, 기준 전압과 입력 신호 전압과의 상호 작용에 의해 영향을 받지 않는 것을 보증한다. 또한 TG1이 턴온되지 전에 TG2가 턴오프 되는 것을 V_REF가 V_IN으로 절대로 단락되지 않음을 보증한다.

TG2가 턴오프될 때 TG1을 턴온시키므로 각각의 상보 전송 게이트에 결합된 보상 장치의 필요성을 제거했다는 것을 알 수 있다. 그러나, 본 출원인은 브레이크 전 메이크 배열은 TG2가 턴오프될 때 TG1을 턴온하는 동작보다 바람직하다는 것을 밝혀내고 더욱 신뢰할 수 있는 상당량의 보상을 제공했다. 제3도의 회로에서의 보상은 TG1과 TG2의 각각에 대해 제공된 것이다. 종래 출원에서 나타난 것으로 시스템내의 V_IN에 결합되는 TG1에 대해서만 "보상 전송 게이트"를 제공하는 것으로 충분하다고 기술하고 있다. 하지만 이같은 경우에 TG2에 보상을 제공하기 위해 CNG1과 CPG1의 크기가 제3도의 보상 구성에 걸쳐 전반적으로 증가되어야 한다.

Claims

제1 및 제2노드(11과 1 또는 17과 1) 사이의 신호(V_IN또는 V_REF)를 전송하기 우해 상기 제1 및 제2노드들 사이에 병렬로 접속된 도전 통로를 갖는 제1도전형(N)의 제1절연 게이트 전계 효과 트랜지스터(IGFET)(NG1 또는 NG2)와; 제2도전형(P)의 제2절연 게이트 전계 효과 트랜지스터(IGFET)(PG1 또는 PG2)를 구비하는데, 상기 제2노드(1)는 캐패시터(C_C)를 거쳐 인버터(I1)의 입력에 결합되고, 제어 신호(CL₁또는 CL_R)는 상기 제1IGFET의 게이트 전극에 인가되고, 상기 제어 신호의 보수 신호(
또는
) 상기 제2IGFET의 게이트 전극에 인가되며, 제어 신호 또는 그것의 보수 신호의 용량성 결합으로 인해 상기 제2노드에서 생성되는 어떤 전압 오프셋을 상쇄시키기 위해, 제1도전형의 제1영역(제6a도의 64)과 상기 영역으로부터 절연된 제어 전극(61)을 제3절연 게이트 전계 효과 트랜지스터(IGFET)(CNG1 또는 CNG2)와; 제2전도형의 제1영역(66)과 상기 영역으로부터 절연된 제어 전극(63)을 갖는 제4절연 게이트 전계 효과 트랜지스터(IGFET)(CPG1 또는 CPG2)를 구비하는데, 상기 제3 및 제4IGFET의 상기 제1영역은 상기 제2노드에 접속되고, 상기 제어 신호는 상기 제4IGFET의 제어 전극에 인가되고, 상기 제어 신호의 보수 신호는 상기 제3IGFET의 제어 전극에 인가되는 것을 특징으로 하는 전송 게이트 회로.
제1항에 있어서, 상기 제어 신호는 제4IGFET의 제어 전극과 상기 제1IGFET의 게이트 전극에 직접 접속되고, 상기 제어신호의 보수 신호는 상기 제3IGFET의 전극과 상기 제2IGFET의 게이트 전극에 직접 접속되는 것을 특징으로 하는 전송 게이트 회로.
제2항에 있어서, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 전송 게이트 회로.
제3항에 있어서, 제3IGFET는 상기 제1도전형의 제2영역(62)을 포함하고, 상기 제4IGFET는 상기 제2도전형의 제2영역(68)을 포함하는데, 상기 제2 및 제3IGFET의 상기 제2영역들은 회로의 어떤 곳에도 접속되지 않는 것을 특징으로 하는 전송 게이트 회로.
제1항에 있어서, 제3 및 제4IGFET 각각은 제1영역으로부터 이격된 제2영역(62,68)을 포함하는데, 상기 제2영역(62,68)이 상기 제1영역(64,66)과 동일한 전도형으로 구성되는 것을 특징으로 하는 전송 게이트 회로.
제1항에 있어서, 제3노드에 공급된 신호와 제1노드(17)의 신호를 비교하기 위한 제3노드(11)와, 상기 제3노드와 제2노드(1)사이에서 병렬로 접속된 도전통로들은 각기 제1 및 제2도전형의 제5 및 제6절연게이트 전계 효과 트랜지스터(IGFET)(NG1,PG1)를 추가로 포함하고, 상기 제5 및 제6의 IGFET에 제1 및 제2도전형의 제7 및 제8절연게이트 전계 효과 트랜지스터(IGFET)(CNG1,CPG1)가 제공되고, 상기 제7IGFET(CNG1)는 제1도전형의 제1영역(제6a도의 64)과 상기 제1영역으로부터 절연된 제어 전극(61)을 갖고, 상기 제8IGFET(CPG1)는 제2도전형의 제1영역(66)과 상기 제1영역으로부터 절연된 제어 전극(63)을 가지며, 제2제어 신호(CL₁)는 상기 제5의 IGFET(NG1)와 상기 제8IGFET(CPG1)의 게이트 전극들에 인가되고, 상기 제2제어 신호의 보수신호(
)는 상기 제6의 IGFET(PG1)와 상기 제7IGFET(CNG1)의 게이트 전극들에 인가되는 것을 특징으로 하는 전송 게이트 회로.
제6항에 있어서, 상기 제1 및 제2의 IGFET들의 제어 전극들에 각기 인가된 상기 제어 신호(CL_R)와 그 보수 신호가 제1 및 제2의 IGFET들을 동시에 턴온하거나 혹은 턴오프할 수 있는 극성과 크기이고, 상기 제5 및 제6IGFET들의 제어 전극들에 각기 인가된 상기 제2제어 신호와 그 보수 신호가 상기 제5 및 제6의 IGFET들을 동시에 턴온 하거나 혹은 턴오프할 수 있는 극성과 크기인 것을 특징으로 하는 전송 게이트 회로.
제7항에 있어서, 상기 제어 신호(CL)와 상기 제2제어 신호(CL)는 상기 제5 및 제6IGFET들을 턴온하기 전에 상기 제1 및 제2IGFET들을 턴오프시키기 위해 위상이 맞추어지고, 상기 제1 및 제2IGFET들을 턴온하기 전에 제5 및 제6IGFET들을 턴오프시키기 위해 위상이 맞추어지는 것을 특징으로 하는 전송 게이트 회로.