JPH0683046B2

JPH0683046B2 - 伝送ゲート回路

Info

Publication number: JPH0683046B2
Application number: JP61030605A
Authority: JP
Inventors: ゴードンフランシスデイングウオールアンドリユ; ザツズビクタ
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1985-02-13
Filing date: 1986-02-13
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: KR860006874A; GB2170954B; DE3604400A1; DE3604400C2; JPS61200717A; GB2170954A; FR2577363A1; KR900006063B1; CA1246159A; GB8603004D0

Description

【発明の詳細な説明】この発明は伝送ゲート特にIGFETで構成された伝達ゲー
トに関する。

〔発明の背景〕

IGFETは（ａ）その導電路の両端を画定するソースとド
レンの間の導通をそのゲート電極に制御信号またはゲー
ト信号を印加することにより容易に制御することがで
き、（ｂ）そのゲート電極に印加される制御電極は通常
ゲートと導電路の間のインピーダンスが極めて高いため
その導電路に沿つて伝送される信号を汚染せず、またそ
れと混合することもないため、伝送ゲートとして広く用
いられる。

高精度を要する回路や装置では、対称的なバイポーラ導
通を行うために相補伝送ゲートが用いられる。この様な
回路は第１図の先行技術回路に相補金属酸化物半導体
（CMOS）伝送ゲートを用いた通常の比較回路として示さ
れている。相補伝送ゲート（例えばTG1、TG2、TG3）は
第１の導電型（例えばＰ型）のIGFETのソース・ドレン
導電路を第２の導電型（例えばｎ型）のIGFETのそれと
並列に接続することにより形成され、通常その２つのIG
FETのゲート電極に相補制御信号を印加して常にその双
方を同時に導通または遮断させる。相補導電型のIGFET
を用いた相補伝送ゲートは、（ａ）バイポーラトランジ
スタ回路のようなダイオード降下がなく、（ｂ）ゲート
電極に印加された相補信号（例えばCL_R、▲▼L_R、C
L_I、▲▼L_I）が部品の構造と動作の対称性により相
殺される筈であるため、普通「零偏移切換」を行うと考
えられる。

しかし、本願発明者は相補伝達ゲートを用いて信号を高
サンプリング周波数で高インピーダンスのサンプル・ア
ンド・ホールド回路点（例えば回路点１）に伝達すると
その回路点に著しい電圧偏移が相ずることを発見した。
この偏移は一部寄生ゲート・ソース／ドレン間キャパシ
タンスと非対称動作条件によると思われる。伝達ゲート
の各トランジスタのゲート電極に印加される付勢（導
通）信号と除勢（遮断）信号（ここではクロツク信号ま
たはゲート信号ともいう）の立上り速度と立下り時間は
サンプリング周波数が高いとき極めて速い（例えば2V/n
s）。このため高周波数クロツク信号遷移の大きな部分
が寄生ゲート・ドレン間キヤパシタンスC_DGとゲート・
ソース間キヤパシタンスC_GSを介してゲート電極からソ
ースおよびドレン電極に結合される。従つて、高周波数
では、ゲートに印加されるより多くのクロツク信号がソ
ース・ドレン間導電路に沿つて伝播する信号または基準
レベルに混合される。この問題は伝送ゲートが遮断され
つゝあるとき最も大きく、伝送ゲートの導電路が比較的
直流インピーダンスの高い回路点に接続された側で最も
顕著である。

非対称動作から来る偏移の問題は第１図と第２図につい
て最もよく説明される。第１図の回路は入力信号V_INを
基準レベルV_REFしてインバータI1の出力にV_INとV_REFの
差の増幅されたものを生成する働らきをする。動作時に
は、伝送ゲートTG2とTG3が同時に付勢され（導通し）、
TG2の導通によりV_REFがサンプル・アンド・ホールド点
として働らく回路点１に印加され、TG3の導通によりCMO
Sインバータと仮定し得るインバータI1を「オートゼロ
化」する。インバータI1のオートゼロ化によりその入出
力がその切換（またはフリツプ）点にセツトされる。説
明の便宜上インバータI1が対称で5Vの動作電位V_DDを持
つとすると、その切換点は2.5V（即ちV_DD/2）となる。V
_REFの回路点１への印加とI1のオートゼロ化後、伝送ゲ
ートTG2、TG3にクロツク信号が印加されてそれを遮断す
る。次に伝送ゲートTG1が付勢されてV_INを回路点１に印
加すると、V_INとV_REFの電圧差がインバータI1の切換点
の近傍で増幅される。

しかし、回路に関する大きな問題はTG2（またはTG1）が
除勢されるときに起る。このとき末補償電荷がサンプル
・アンド・ホールド点１にTG2（またはTG1）TG3に印加
された除勢用クロツク信号遷移により注入され、点１に
偏移電圧が発生されてその点に予め印加されたV_REF（ま
たはV_IN）の真の値を変えるため、誤差信号を生む。

例えば、＋5Vのゲート信号がゲート電極NG2、NG3、PG1
に印加され、OVのゲート信号がゲート電極PG2、PG3、NG
1に印加されるとすると、TG2とTG3が導通し、TG1が遮断
される。また（１）V_REFがOVでこのため回路点１がTG2
を介して0Vに荷電され、（２）TG3が導通し、インバー
タI1が相補対称インバータのため回路点２、３が2.5Vに
荷電されると仮定する。この仮定の信号条件についてTG
2を詳細に検討すると、PG2のゲート、ソース、ドレンが
0Vに等しいかそれに近いことが判る。この信号条件では
PG2のソース、ドレン間に導電チヤンネルができず、そ
の寄生キヤパシタンス（即ちC_G1、C_G2）は「低」キヤパ
タンス値にセツトされる。例としてこの「低」キヤパシ
タンス値は0.01p^F程度と仮定してもよい。一方、NG2の
ゲートは5Vであるが、そのソースとドレンは0Vである。
このゲートとソース、ドレン間の5Vの電位差のため、NG
2が導通し、そのソース、ドレン間に導電チヤンネル
（増強層）ができ、NG2の寄生キヤパシタンスが「高」
キヤパシタンス値にセツトされることは確実である。例
としてその「高」寄生キヤパシタンス値は0.03p^F程度と
仮定することができる。

クロツク信号CL_Rが＋5Vから0Vへの負方向遷移をし、▲
▼_Ｒが0Vから＋5Vへの正方向遷移をすると、TG2が
除勢される。このゲート条件ではCL_Rの立下りが▲
▼_Ｒの立上りを相殺すると思われたが、上述のように、
本願発明者は第２図に示すように0VのV_REF（または
V_IN）がTG2（またはTG1）を介して回路点１に伝播した
後TG2（またはTG1）が遮断されると、回路点１に負電荷
が捕捉されてその点に50mVもの負電圧偏移を生成するこ
とを発見した。この偏移は（ａ）NG2とPG2の寄生キヤパ
シタンスの初期差と、（ｂ）遮断信号に対するNG2、PG2
の応答の差に大きく由来すると考えられる。CL_Rの負遷
移は最初「高い」NG2の寄生キヤパシタンスを介して回
路点１に伝えられ、▲▼_Ｒの正遷移は最初「低い」
PG2の寄生キヤパシタンスを介して回路点１に伝えられ
る。従つて点１には正電荷より大きい負電荷が注入され
ることは明らかであるが、恐らく更に重要なことは、CL
_Rが負になり、CL_Rが正になり、V_REF＝０となると、NG2
が寄生キヤパシタンスの高い（例えば0.03p^F）状態から
低い（例えば0.01p^F）に追いやられ、PG2が寄生キヤパ
シタンスの低い（例えば0.01p^F）状態から更に低い（例
えば0.005p^F）状態に追いやられることである。このよ
うに、ある信号レベルまたはバイアスレベルでは、伝送
ゲートの相補トランジスタは相補信号で駆動されても相
補的に応動しないことが判る。このため、回路点１には
PG2のC_G2を介して注入される正電荷より多くの負電荷が
NG2のC_G2を介して注入され、その点に捕捉される負電荷
がその点に負の偏移（誤差）電圧を生ずる。

同様に、V_REFが5Vに等しいかそれに近いときは、NG2が
低キヤパシタンス状態、PG2が高キヤパシタンス状態に
ある。次にTG2が遮断されると、（ａ）PG2のゲートがそ
のソース・ドレン間電路を＋5V付近にしたまま0Vから＋
5Vになる。するとPG2は「高」寄生キヤパシタンス（例
えば0.03p^F）状態から「低」寄生キヤパシタンス（例え
ば0.01p^F）状態になり、（ｂ）NG2のゲートがそのソー
ス・ドレン間電路を＋5Vにしたまま＋5Vから0Vになる。
するとNG2は「低」寄生キヤパシタンス（例えば0.01p^F
状態から「低低」寄生キヤパシタンス（例えば0.005
p^F）状態になる。このため▲▼_Ｒの正遷移によりCL
_Rの負遷移によりNG2のC_G2を介して注入されるより多く
の正電荷をPG2のC_G2を介して回路点１に注入し、従つて
回路点１には正の電圧偏移を生じる。

第２図に示すように、回路点１に生じた偏移は相補トラ
ンジスタ伝送ゲートの導電路に沿つて伝送される電圧レ
ベルの関数である。この偏移電圧は伝送される電圧の上
下限（例えば5Vと0V）で最大、その中間で最小になる。
伝送ゲートの導電路に沿う電圧レベル（例えばV_REF、V
_INまたはVbias）がクロツク信号遷移の高レベル（例え
ば5V）と低レベル（例えば0V）の中間（例えば2.5V）の
とき、その伝送ゲートは極めて対称性よく動作する。こ
のとき電荷の捕捉はほぼ相殺されて生ずる偏移は無視す
ることができる。

通常の相補伝送ゲートの動作では第２図に示すように信
号入力レベルまたは基準電圧レベルの全範囲で±50mVも
の電圧偏移を生じる。これは入力電圧と基準電圧をサン
プリングして、汚染電荷の注入なしで5Vのクロツク信号
（検知レベルより5000倍位大きい）を用いたとき1mVの
精度で比較する場合には許容できないものである。

〔発明の概要〕

上述の様に本願発明は相補伝送ゲートが種々の因子に対
してそのゲートを通る入力信号または基準信号の全レベ
ルに亘つてゲート信号による汚染を補償しないという認
識にある。

この発明はまた相補伝送ゲートを補償して偏移を極めて
小さくする手段にある。この発明を実施した回路では、
相補伝送ゲートの各IGFETが同じ導電型の対応する「ダ
ミー」装置を備え、そのダミー装置がその対応する伝送
ゲートのIGFETと相補的に動作してそのIGFETの導電路に
容量結合されるゲート信号を実質的に相殺する。

〔推奨実施例の説明〕

添付図面において同様の成分は同じ引用記号で示す。

この発明の実施に使用を推奨される能動装置はIGFETで
あるから、図示の回路はこのトランジスタを用い、以下
の説明もこれに従うが、これは他の適当な型のトランジ
スタの使用を禁止するものではなく、以下で用いる「ト
ランジスタ」および「装置」という語は、請求範囲に限
定なく用いたとき、半導体装置一般を指す広い意味を持
つ。

図中ｐ型の増強（エンハンスメント）型IGFETは文字Ｐ
に特定の数字を付して示し、ｎ型の増強型IGFETは文字
Ｎに特定の数字を付して示す。IGFETの特性は公知であ
るから説明は省略するが、以下の説明の理解を助けるた
め、この発明に関する定義と特性を下記する。

（１）各IGFETはその導電路の両端を画する第１および
第２の電極と、その印加電圧がその導電路の導電度を決
める制御電極（ゲート）を有し、その第１および第２の
電極をソースおよびドレン電極と呼ぶ。ｐ型IGFETでは
ソース電極が第１、第２の電極でより正の（高い）電位
を印加される方であり、ｎ型IGFETではソース電極がよ
り正でない（低い）電位が印加される方である。

（２）印加されたゲート・ソース間電位V_GSがそのトラ
ンジスタを導通させる方向で、そのトランジスタの閾値
電圧V_Tとして規定される所定値より大きいとき、導通が
生ずる。ｐ型増強型IGFETを導通させるにはそのゲート
電圧V_Gがそのソース電圧V_Sより少くともV_Tだけ負である
ことを要し、逆にｎ型増強型IGFETを導通させるにはそ
のV_GがそのV_SよりV_Tだけ正であることを要する。

（３）IGFETは制御電極に付勢信号を付加したとき第
１、第２の電極で決まる導電路にどちらの方向にでも電
流が流れ得る、即ちソースとドレンに互換性があるとい
う意味で双方向性である。

（４）図面および以下の説明において、寄生ゲート、ド
レン／ソース間キヤパシタンスC_GS、C_GDは、特にIGFET
が伝送ゲートとして動作するときソースとドレンに互換
性があるから、C_G1、C_G2で表わす。

以下の説明では設置電位またはその付近の電位を仮に論
理「０」または「低」状態と定義し、＋V_DDまたは＋Ｖ
ボルトまたはその付近の電位を仮に論理「１」または
「高」状態と定義する。

第３図の回路は相補伝送ゲートTG1、TG2とそれぞれに関
連する補償用（ダミー）伝送ゲートCTG1,CTG2を含んで
いる。

TG1は入力端子11とサンプル・アンド・ホールド点１の
間に入力電圧V_INを選択的に印加するためのもので、導
電路を端子11と点１の間に並列に接続された相補IGFETP
G1、NG1で構成されている。またCTG1は導電路を点１と
浮動点F1の間に並列に接続された相補IGFET CPG1、CNG1
で構成され、下述のように、CPG1、CNG1は単に点１に接
続されてそれぞれのゲート電極とその導電路の点１側の
端部（ソースまたはドレン）の間に寄生容量結合を形成
するだけでよく、導電路の他端は第6A図、第6B図に示す
ように浮動させることができる。NG1とCPG1のゲート電
極は共に線路13に接続され、その線路13に印加されるク
ロツク信号CL₁により駆動される。またPG₁とCNG₁のゲー
ト電極は共に線路15に接続され、その線路15に印加され
るクロツク信号▲▼_１により駆動される。クロツク
信号CL₁と▲▼_１は第４図に示すように相補であ
る。

TG2はそれぞれの導電路を端子17と点１の間に並列に接
続された相補IGFET PG2、NG2で構成され、CTG2はそれぞ
れの導電路を点１と浮動点F2の間に並列に接続された相
補IGFET CPG2、CNG2で構成されている。CPG1、CNG1と同
様、CPG2、CNG2は単に点１に接続されてそれぞれのゲー
ト電極とその導電路の点１側の端部（ソースまたはドレ
ン）の間に寄生容量結合を形成するだけでよく、その導
電路の他端は浮動させることができる。NG2とCPG2のゲ
ート電極は共に線路19に接続され、その線路19に印加さ
れるクロツク信号CL_Rにより駆動される。またPG2とCNG2
のゲート電極は共に線路21に接続され、その線路21に印
加されるクロツク信号▲▼_Ｒにより駆動される。ク
ロツク信号CL_R、▲▼_Ｒは第４図に示すように相補
である。

点１は一方の極板を相補インバータI1の入力に接続され
た結合コンデンサCcの他方の極板に接続され、そのイン
バータI₁の入出力間にはIGFET PG3、NG3で構成された相
補伝送ゲートTG3の導電路が接続されている。PG3、NG3
の導電路はインバータI1の入出力点を成す回路点２、３
間に並列に接続されている。この実施例でCL_RはNG3のゲ
ート電極に、▲▼_ＲはPG3のゲート電極に印加さ
れ、このためTG2とTG3は同時に導通または遮断する。

伝送ゲートTG3はインバータI1を「オートゼロ化」する
働きをする。即ち、TG3が付勢されると、インバータI1
がその切換点に駆動されて点２の電圧が点３の電圧に本
質的に等しくなる。I1が対称の場合は、TG3が導通する
とその入力点２の電圧V₂とI1の出力の電圧V₃がV_DD/2に
なる。ここでV_DDが5VとするとV_DD/2は2,5Vに等しい。ク
ロツク信号CL_R、▲▼_ＲとCL_I、▲▼_Ｉは0Vと5V
の間を遷移する。TG3が除勢（即ち遮断）されると、PG3
のゲート電圧が0Vから＋5Vになり、NG3のゲート電圧が5
Vから0Vになる。PG3、NG3のドレン電圧とソース電圧がV
_DD/2であれば、PG3のC_G1、C_G2がNG3のC_G1、C_G2にほぼ等
しくなるため、PG3とNG3のゲート電極に印加される相補
クロツクの遷移はこれらの点で実質的に相殺される。こ
のため伝送ゲートTG3には補正が行われない。

次に補償用（ダミー）伝送ゲートによる補償を詳細に説
明する。

例として、まず第４図に示すように時点t₁から立上るCL
_Rと立下る▲▼_ＲによりV_REFがTG2を介してサンプル
・アンド・ホールド点１に印加され、同時にインバータ
I1がTG3の導通のためオートゼロ化されると仮定する。V
_REFの印加中（実際上時点t₅まで）はCL_Iが低く、▲
▼_Ｉが高いため、TTG1は遮断されている。

TG3が導通するとV2、V3がV_DD/2ボルトに近付き、TG2が
導通すると０〜5Vの任意の値を持ち得るV_REFがPG2、NG2
の導電路を介して点１に印加される。このため時点t₃で
V1がV_REFまで充電（または放電）され、V2がV_DD/2また
はその付近にセツトされる。

時点t₃でCL_Rが高レベルから低レベルになり、▲▼
_Ｒが低レベルから高レベルになつてTG2、TG3を遮断し、
CTG2を導通させる。次にV_REFが0Vに等しくV₁が0Vまで充
電される必要があると仮定してTG2とCG2の応答を説明す
る。（ａ）時点t₃の直前に、NG2のゲートが＋5V、その
ソースとドレンが0Vの時は、この導通条件のためNG2は
第5A図の特性曲線に示すように「高」寄生キヤパシタン
ス状態にセツトされる。第5A図はｎ型IGFETにおいてゲ
ートとソース、ドレン間の寄生キヤパシタンスがゲート
とソース、ドレン間の電位差の関数としてどの様に変る
かを示している。この第5A図からNG2のC_G1、C_G2はそれ
ぞれ0.03p^Fと仮定される。時点t₃、t₄間でNG2のゲート
が5Vから0Vになるが、点１の電位V₁は0V付近に保たれ
る。NG2のゲート・ソース間電位が0VのためそのC_G2が0.
01p^Fとし得る「低」キヤパシタンス値になる。従つて時
点t₃からt₄までにNG2の寄生キヤパシタンスが「高」レ
ベルから「低」レベルになる。（ｂ）時点t₃の直前に、
CNG2のゲート、ソース、ドレンがすべて0Vで、CNG2が
「低」キヤパシタンス値にセツトされている時、時点
t₃、t₄間でCNG2のゲートが0Vから＋5Vに押上げられるが
そのドレンとソースは0Vのままで、CNG2は「高」寄生キ
ヤパシタンス状態にセツトされる。従つてNG2とCNG2の
動作は高度に相補的で、そのためその相補ゲート信号は
高度に相殺されることになる。（ｃ）時点t₃の直前に、
PPG2のゲート、ドレン、ソースが0Vで、PG2が非導通の
「低」寄生キヤパシタンス状態のとき、時点t₃、t₄間
で、PG2のゲートは＋5Vに押上げられるが、そのソース
とドレンは0Vのままである。このためPG2が5Vの有効逆
バイアスで更に遮断され、第5B図の特性曲線に示す様に
更に低い「低低」キヤパシタンス状態に置かれる。第5B
図はＰ型装置の寄生キヤパシタンスがゲート・ソース／
ドレン間電圧の関数としてどの様に変るかを示す。従つ
て点１には時点t₃、t₄間で起る▲▼_Ｒの正向き遷移
の極めて僅かしか伝わらない。（ｄ）時点t₃の直前に、
CPG2のゲートが＋5Vで、そのソースとドレンが0Vのとき
は、CPG2が第5B図に示すように「低低」寄生キヤパシタ
ンス状態にセツトされる。時点t₃、t₄間にCL_Rが＋5Vか
ら0Vになると、CPG2のゲートが0Vになり、ドレンとソー
スはそのレベルのままである。このときCPG2は「低」寄
生キヤパシタンス状態になる。この様に、時点t₃、t₄間
でPG2は「低」キヤパシタンス状態から「低低」キヤパ
シタンス状態になり、CPG2は「低低」キヤパシタンス状
態から「低」キヤパシタンス状態になる。従つてPG2とC
PG2のゲート電極に印加される相補ゲート信号は相殺さ
れ、第４図に示すように点１には極めて僅かしか偏移を
生じない。

第４図は点１の電圧V₁が伝送ゲートトランジスタのゲー
トに印加される切換過渡の関数としてどの様に変るかを
示す。第４図の波形は実際は比較的複雑なものを幾分理
想化したものであるが、注意すべき点は、この発明を実
施した回路ではTG2（またはTG1）の遮断時に極めて僅か
しか電荷が捕束されないのに偏移の減少が著しいことで
ある。第４図のＡはV_REFとV_INが0VのときのV1の応答
を、そのＢはV_REFとV_INが5Vのときのそれをそれぞれ理
想化して示す。

V_REFが＋5Vのときは、上記同様の理由で、CTG2がTG2に
対して高度の補償を与えることを示すことができる。こ
の場合TG2がV_REFをサンプリングしてそれを点１に印加
した後遮断されているとき、回路は次の性質を持つ。

（ａ）NG2は「低」キヤパシタンス状態（そのゲート、
ドレン、ソースは最初＋5Vであつた）から「低低」キヤ
パシタンス状態（そのゲートは0Vになるがドレンとソー
スは＋5Vのまま）になる。

（ｂ）CNG2は「低低」キヤパシタンス状態（そのゲート
が0V、ソースとドレンが＋5Vであつたため）から「低」
キヤパシタンス状態（そのゲートが＋5Vになり、ソース
とドレンが＋5Vのままのため）になる。

（ｃ）PG2は「高」キヤパシタンス状態（そのゲートが0
V、ソースとドレンが＋5Vであつたため）から「低」キ
ヤパシタンス状態（そのゲート、ソース、ドレンが＋5V
のため）になる。

（ｄ）CPG2は「低」キヤパシタンス状態（そのゲート、
ソース、ドレンが＋5Vであつたため）から「高」キヤパ
シタンス状態（そのゲートは0Vになるがソースとドレン
は＋5Vのままのため）になる。

前述のように、CNG2はNG2と逆の変化をし、CPG2はPG2と
逆の変化をするため、それらの寄生キヤパシタンスを介
して印加されるゲート信号は相殺される傾向がある。補
償用（ダミー）装置CPG2、CNG2および／またはCPG1、CN
G1を追加して＋5Vで得られる高度の補償を第４図のＢで
示す。

中継されるレベルの両極端で高度の補償が得られる場合
は０〜5Vの中間の範囲内により高度の補償が存在するこ
とが判る。

第３図の回路ではｐ型ダミー装置（例えばCPG2）により
Ｐ型IGFET（例えばPG2）の効果が相殺され、ｎ型ダミー
装置（例えばCNG2）によりｎ型IGFET（例えばNG2）の効
果が相殺されるため、高度の消去ができる。

第４図に示すゲート信号は相補性を高めるため立上り時
間と立下り時間が比較的対称になるように設計されてい
る。波形が対称のとき最良の補償が得られるが、この補
償計画はゲート信号が正しく対称でなくても相当な裕度
を持つている。

この発明の重要な点は「ダミー」装置が完全なトランジ
スタである必要がないことである。即ち、各ダミー装置
はゲート／チヤンネル領域に接する１つの拡散領域（ソ
ースまたはドレン）への接続があればよい。これは第6A
図と第6B図に示されている。第6A図は補償用ｎ型装置
（CN）と補償用Ｐ型装置（CR）の断面図で、CN装置はチ
ヤンネル（または基板）領域で分離された２つのｎ型領
域と、チヤンネル上にそれから絶縁されたゲート電極61
を有する。CP装置も同様にチヤンネル領域で分離された
２つのＰ型領域66、68とそのチヤンネル上にそれから絶
縁されたゲート電極63を有する。このCN装置とCP装置の
ゲート電極には相補ゲート信号CLOCK、▲▼
が印加される。図示のようにCNのｎ＋領域とCRのＰ＋領
域だけが共に回路点１に接続され、領域62、68はCP、CN
の各装置のレイアウトに要するスペースを縮小するため
どこにも接続する必要がない。また領域62、68は領域6
4、66より小さくして更に必要スペースを小さくするこ
ともできる。第6B図は第6A図の構体の等価回路を示す。
CNG1、CPG1またはCNG2、CPG2は第6A図に示すように形成
することもできるが、第6B図の等価回路を持つ装置で置
換することもできることに注意されたい。第６図の構造
は装置を極めて小型に形成することができる。これは装
置の設計寸法を極めて小さくできるため高密度配列に顕
著な利点を有する。

この構造はキヤパシタンスを極めて小さく形成してサン
プル・アンド・ホールド点に対する負荷効果を減ずる点
でも重要である。またダミー装置は補償すべきIGFETと
同等の寸法形状に形成して、工程の変化をなくすること
もできる。

この発明の他の重要な点は、伝送ゲートにクロツク信号
を印加することにある。第４図においてCL_Rと▲▼
_ＲはCL_Iと▲▼_ＩがTG1を導通させる前にTG2とTG3を
遮断する様に設計されている。導通前遮断（ブレーク・
ビフオー・メイク）式のクロツク構成は点１に生ずる高
度の補償が、基準電圧と入力信号のクロツク信号の間の
相互作用や基準電圧と入力信号電圧の相互作用によつて
影響されるのを確実に防止する。またTG1の導通前にTG2
が遮断されるとV_REFがV_INに決して短絡しない。

TG2を遮断しつつTG1を導通させると各相補伝送ゲートに
格別の補償装置を設ける必要がないことは判るが、本発
明者は導通前遮断式構成がTG2の遮断中にTG1を導通させ
るより好ましく、遥かにより高度でより高信頼度の補償
が得られることを発見した。

第３図の回路では、TG1、TG2のそれぞれに対して補償が
行われるが、場合によつては「補償用伝送ゲート」をV
_INを系内に導入するゲートTG1だけに設けても充分であ
ることが判つている。しかしこの場合はTG2の補償を行
うため第３図の補償回路全体に亘つてCNG1とCPG1の寸法
を大きくする必要がある。

【図面の簡単な説明】

第１図は従来法回路の略示図、第２図は通常の相補伝送
ゲートにより得られる偏移電圧を示す図、第３図はこの
発明を実施した回路の略示図、第４図は第３図の回路に
関連する波形図、第5A図および第5B図はｎ型およびｐ型
のIGFETの寄生キヤパシタンスをゲート、ソース／ドレ
ン間電圧の関数とする特性の図、第6A図はこの発明の実
施に使用し得る「ダミー」装置の断面図、第6B図は第6A
図の等価回路の略示図である。 NG1、NG2……第１の絶縁ゲート電界効果トランジスタ
（IGFET）、PG1、PG2……第２のIGFET、11、17……第１
の回路点、１……第２の回路点、I1……増幅器、CNG1、
CNG2……第３のIGFET、CPG1、CPG2……第４のIGFET、6
1、63……制御電極、64、66……第１の領域。

フロントページの続き (72)発明者ビクタザツズアメリカ合衆国ニユージヤージ州 07645 モントベールハツフ・テラス 26 (56)参考文献特開昭57−166069（ＪＰ，Ａ) 特開昭58−170213（ＪＰ，Ａ) 特公昭58−4491（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】それぞれが第１および第２導電型である第
１（NG2）および第２（PG2）の絶縁ゲート電界効果トラ
ンジスタ（IGFET）を含み、該トランジスタのチャネル
が第１および第２回路点（17,1）間に並列に接続され
て、該第１回路点から該第２回路点へ前記チャネルを介
してのみ信号（V_REF）を移送するために、第１制御信号
（CL_R）およびその相補信号（▲▼_Ｒ）がそれぞれ
前記第１および第２の絶縁ゲート電界効果トランジスタ
のゲート電極に印加され、更に、それぞれが第１および
第２導電型である第３（CNG2）および第４（CPG2）の絶
縁ゲート電界効果素子を含み、該素子はそれぞれ前記第
１および第２導電型である第１領域を有し、該領域は前
記第２回路点（１）に接続され、前記制御信号およびそ
の相補信号が前記第４および第３の素子の制御電極に印
加されるようにした回路であり、前記第３および第４の
素子（CNG2,CPG2）の前記第１の領域のみが前記第２回
路点（１）に接続され、前記第３および第４の素子は、
それぞれの第１の領域と絶縁制御電極間のキャパシタン
スが前記第１および第２の絶縁ゲート電界効果トランジ
スタ（NG2,PG2）のゲートと前記第２回路点（１）間の
キャパシタンスと略等しくなるように選択されたことを
特徴とする回路であって、更に、前記第１回路点（17）
の信号（V_REF）と比較される信号（V_IN）を印加する第
３回路点（11）およびそれぞれが第１および第２導電型
である第５および第６の絶縁ゲート電界効果トランジス
タ（NG1,PG1）を含み、該トランジスタの導電路が前記
第３回路点（11）および前記第２回路点（１）に並列に
接続され、前記第１導電型の第１領域（64）および該領
域（64）から絶縁された制御電極（61）を有する第７の
絶縁ゲート電界効果素子（CNG1）と、前記第２導電型の
第１領域（66）および該領域（66）から絶縁された制御
電極（63）を有する第８の絶縁ゲート電界効果素子（CP
G1）とを更に含み、前記第１領域（64,66）のみが前記
第２回路点（１）に接続され、前記第７および第８の素
子（CNG1,CPG1）は、それぞれの第１領域と絶縁制御電
極間のキャパシタンスが前記第５および第６の絶縁ゲー
ト電界効果トランジスタ（NG1,PG1）のゲートと前記第
２回路点（１）間のキャパシタンスと略等しくなるよう
に選ばれていて、前記第５の絶縁ゲート電界効果トラン
ジスタ（NG1）および第８の電界効果素子（CPG1）のゲ
ート電極に第２制御信号（CL₁）が印加され、前記第６
の絶縁ゲート電界効果トランジスタ（PG1）および前記
第７の電界効果素子（CNG1）のゲート電極に前記第２制
御信号の相補信号（▲▼_１）が印加され、前記第２
回路点（１）はキャパシタ（C_C）を介して増幅器（I₁）
の入力（２）に結合され、該増幅器の出力（３）から入
力へゲート回路が結合され、該ゲート回路は、２つの絶
縁ゲート電界効果トランジスタ（NG3,PG3）の並列接続
されたチャネルを有しそのゲートにそれぞれ前記第１制
御信号（CL_R）およびその相補信号（▲▼_Ｒ）を印
加するようにした、回路。
【請求項２】前記第７および第３の素子（CNG1,CNG2）
および前記第８および第４の素子（CPG1,CPG2）は、そ
れぞれ、前記第１領域から離隔し、前記第１領域と同じ
導電型の第２領域（62,68）を有し、該第２領域は回路
のいずれの点にも接続されていない、特許請求の範囲第
１項に記載の回路。
【請求項３】前記第１および第２の絶縁ゲート電界効果
トランジスタのそれぞれの制御電極に印加される前記第
１制御信号（CL_R）およびその相補信号は、前記第１お
よび第２絶縁ゲート電界効果トランジスタを同時に導通
させるか、または、同時に遮断する、極性および大きさ
であり、前記第５および第６の絶縁ゲート電界効果トラ
ンジスタのそれぞれの制御電極に印加される前記第２制
御信号およびその相補信号は、前記第５および第６絶縁
ゲート電界効果トランジスタを同時に導通するか、また
は、同時に遮断する、極性および大きさである、特許請
求の範囲第１項に記載の回路。
【請求項４】前記第１制御信号および前記第２制御信号
は、前記第５および第６の絶縁ゲート電界効果トランジ
スタを導通させる前に前記第１および第２の絶縁ゲート
電界効果トランジスタを遮断し、前記第１および第２の
絶縁ゲート電界効果トランジスタを導通する前に前記第
５および第６の絶縁ゲート電界効果トランジスタを遮断
するような位相となっている、特許請求の範囲第３項に
記載の回路。