KR900005556B1

KR900005556B1 - 화상처리장치

Info

Publication number: KR900005556B1
Application number: KR1019860007664A
Authority: KR
Inventors: 아키라 카사노
Original assignee: 가부시끼가이샤 도오시바; 와타리 스기이찌로
Priority date: 1985-09-30
Filing date: 1986-09-12
Publication date: 1990-07-31
Also published as: JPS6275817A; KR870003432A

Abstract

내용 없음.

Description

화상처리장치

제1도는 본 발명의 1실시예에 따른 화상처리장치의 블록구성도.

제2도 내지 제6도는 본 발명의 1실시예에 따른 화상처리장치의 동작을 설명하기 위한 흐름도.

* 도면의 주요부분에 대한 부호의 설명

11 : 화상메모리 12 : 화소간연산프로세서

13 : 데이터변환테이블발생기 15 : 제어장치

16 : 데이터전송버스

[발명의 기술분야]

본 발명은 복수개의 n비트 화상메모리를 갖추고서 최대 2n비트의 화상데이터의 연산을 실행할 수 있도록된 화상처리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

이런 종류의 화상처리장치, 예컨대 16비트 화상데이터연산을 실행하는 화상처리장치는, 종래에는 통상적인 컴퓨터를 사용해서 구성하는 경우가 많았다. 이와 같은 화상처리장치에서는 8비트 화상메모리를 2개 사용해서 구성되는 16비트 화상메모리로부터 컴퓨터의 주기억장치상으로 화상데이터를 전송해서 중앙처리장치(CPU)로 필요한 계산을 한 후에, 화상메모리로 데이터를 되돌려 보내주는 방식이 이용된다.

그러나, 상기한 종래의 화상처리장치에서는 빠른 속도로 처리하고자 하면 화상처리장치의 규모가 커지게 되고, 반대로 규모가 작은 시스템에서 마이크로 컴퓨터급의 CPU를 사용하고자 하면 연산속도가 늦어지게 되는 문제가 있었다.

한편, 16비트 화상데이터의 연산을 실행하는 전용의 프로세서를 개발하는 것도 생각해 볼수 있으나, 이와 같은 프로세서는 8비트 화상데이터연산용 프로세서에 비해 그 하드웨어구성이 극히 복잡해지게 됨에 따라 실현이 곤란할 뿐만 아니라 제품의 가격도 비싸지게 되는 문제가 있었다.

[발명의 목적]

이에 본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, n비트 화소간프로세서와 같은 소규모프로세서를 사용하면서도 2n비트 화상데이터의 연산을 고속으로 실행할 수 있도록된 화상처리장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명은, 복수개의 n비트 화상메모리를 갖추고서 최대 2n비트의 화상데이터연산을 실행하도록 된 화상처리장치에 있어서, 선형결합기능을 갖춘 n비트 화소간연산프로세서와, 최대 m비트(여기서, m은 3n/2≤m<2n을 만족하는 정수)의 화상데이터를 연산데이터로 하는 소정연산의 연산결과가 전화상데이터에 대응해서 최대 m비트로 미리 설정되어 있는 1종류 이상의 데이터변환테이블을 생성하는 데이터변환테이블발생기, 입력되는 화상데이터에 따라 상기 데이터변환테이블발생기에 의해 생성된 데이터변환테이블을 참조해서 대응하는 연산결과를 얻는 m비트 데이터변환프로세서 및, 상기 n비트 화상메모리와 n비트 화소간연산프로세서 및 m비트 데이터변환프로세서를 연산내용에 따라 그 기동을 제어하는 제어수단을 구비하고서, 연산대상으로 되는 화상데이터를 적당히 분할해서 상기 n비트 화소간연산프로세서 및 m비트 데이터변환프로세서에 적용시키는 한편 이들 양 프로세서를 조합시켜 사용함으로써 2n비트 화상데이터 연산을 실행하도록 된 것을 특징으로 한다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제1도는 본 발명의 1실시예에 따른 화상처리장치의 구성을 나타낸 것으로, 도면중 참조부호 11,11…은 n비트 화상메모리, 예컨대 8비트 화상메모리를 나타내고, 12는 가산과, 감산, 차(差)의 절대치 및 선형결합 기능을 갖춘 8비트 화소간연산프로세서를 나타낸다. 여기서, 선형결합기능이란, 최대 3대의 8비트 화상메모리에 대해

단, a,b,c는 정결합정수(整結合定數), α는 바이어스 정수, A,B,C는 최대 8비트의 화상데이터, SFT는 시프트비트수의 연산을 실행하여 8비트 화상메모리를 출력하는 기능을 말한다.

또한, 도면중 참조부호 13은 최대 m비트(여기서, m은 3n/2≤m<2n을 만족하는 정수)의 화상데이터, 예컨대 12비트(m=3n/2)의 화상데이터를 연산데이터로 하는 소정연산의 연산결과가 전화상데이터에 대응해서 최대 12비트로 설정되어 있는 데이터변환테이블을 생성하는 데이터변환테이블발생기(이하, 간단히 테이블발생기라 칭한다)를 나타내고, 14는 상기 테이블발생기(13)에 의해 생성된 데이터변환테이블을 참조해서 최대 12비트의 데이터변환을 수행하는 12비트 데이터변환프로세서를 나타내며, 15는 상기 화상메모리(11,11…)와 화소간연산프로세서(12), 테이블발생기(13) 및 데이터변환프로세서(14)를 연산내용에 따라 그 기동을 제어하는 제어장치를 나타내는 바, 이 제어장치(15)는 예컨대 8비트 마이크로프로세서로 구성된다. 또, 상기 회상메모리(11,11…)와 화소간연산프로세서(12), 데이터변환프로세서(14) 및 제어장치(15)는 데이터전송버스(16)에 의해 상호접속되어 있다.

다음에는 제1도에 도시된 본 발명의 1실시예에 따른 화상처리장치의 동작을, ① 16비트 가산, ② 16비트 승산, ③ 16비트 제산을 예를 들어 제2도 내지 제6도에 도시된 흐름도를 참조하면서 설명하면 다음과 같다.

① 16비트 + 8비트 (16비트 가산에)

먼저, 제어장치(15)는 16비트 화상메모리를 구성하는 2개의 화상메모리(11) 및 예컨대 새롭게 입력된 8비트의 화상데이터를 격납하는 1개의 화상메모리(11)를 기동시켜 주게 된다. 그에 따라, 16비트 화상데이터(A) 및 8비트 화상데이터(B)가 데이터전송버스(16)상으로 출력되게 된다. 이때, 상기 데이터 전송버스(16)가 예컨대 1개의 8비트 버스로구성되어 있는 경우에는 상기 16비트 화상데이터(A) 및 8비트 화상데이터(B)가 8비트 단위로 시분할되어 출력되는 반면에 상기 데이터전송버스(16)가 복수개의 8비트 버스로 구성되어 있는 경우에는 상기 데이터가 병렬로 출력되게 된다.

여기서, 16비트 화상데이터(A)의 상위 8비트를 A₁으로 하고, 하위 8비트를 A₂로 하며, 16비트 화상데이터(A)와 8비트 화상데이터(B)간의 가산결과를 C로 하고, 그 상위 8비트를 C₁으로 하며, 그 하위 8비트를 C₂로 설정하게 되면, A+B는

로 표현되게 된다. 그리하여, 본 실시예에서는 상기 (1)식에 따른 16비트 가산을 실행하도록 되어 있다.

즉, 제어장치(15)는 먼저 가산후의 상위 8비트(C₁)를 구하기 위해 8비트 화소간연산프로세서(12)를 기동시켜 제2도에 도시된 바와같이 다음식의 선형결합연산을 실행하게 된다.

이어, 제어장치(15)는 상기 8비트의 자리올림[이하, 캐리(carry)라 칭한다]이 있는지 없는지를 나타내는 정보(1비트)를 셋트시키기 위해 8비트 화소간연산프로세서(12)를 다시 기동시켜 다음 식의 감산을 수행하게 된다.

마지막으로 제어장치(15)는 가산후의 하위 8비트(C₂)를 산출하기 위해 8비트 화소간연산프로세서(12)를 기동시켜 제2도에 도시된 바와 같이 다음 식의 선형결합연산을 실행하게 된다.

캐리가 없는 경우에는 X=0이므로, C₂는 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 8비트 가산결과와 일치하게 된다. 이에 반해 캐리가 있는 경우에는 상기 가산결과로부터 X에 256배한 값을 뺀 값이 정확하게 C₂로 되게 된다. 한편, 여기서 8비트 화소간연산프로세서(12)는 2⁸의 데이터, 즉 256의 데이터밖에 처리할 수 없으므로, 가감산해서 255이상으로 될 경우에는 오버플로우(over flow)의 값으로서 255의 값이 셋트되고, 반대로 가감산해서 0이하로 될 경우에는 언더플로우(under flow)의 값으로서 0의 값이 셋트되도록 되어 있다.

상기 16비트 가산은 제3도에 도시된 수순으로도 실행될 수 있다.

여기서는, 제어장치(15)에 의해 먼저 테이블발생기(13)가 기동되어 데이터변환테이블(TMO)을 생성하게 되고, 그 다음에 제2도에 도시된 가산수순과 마찬가지로 16비트 화상데이터(A) 및 8비트 화상데이터(B)가 데이터전송버스(16)상으로 출력되게 된다. 그리고 화소간연산프로세서(12)에 의해 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 평균가산(A₂+B)/2이 행해져 평균가산결과의 상위 8비트(C)가 구해지게 된다. 여기서, C의 최상위비트는 캐리의 유무를 나타낸다. 이어, 화소간연산프로세서(12)에 의해 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 차(여기서 차의 절대치)가 구해져 그 하위 8비트(D)가 구해지게 된다. 여기서, D의 최하위비트(D')는 가산후의 하위 8비트(C₂)의 최하위 비트와 일치하게 되므로, 후술될 바와 같이 상기 C와 더불어 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 가산결과를 구하는데 이용되게 된다. D의 최하위비트(D')가 가산후의 하위 8비트(C₂)의 최하위비트와 일치한다고 하는 것은 우수데이터 또는 기수데이터끼리의 차가 우수로 되고, 우수데이터와 기수데이터의 차가 기수로 되는 것으로부터 명백해진다. 또한 마찬가지 이유에 의해 상기 평균가산결과의 최하위비트도 가산후의 하위 8비트(C₂)의 최하위비트와 일치하게 된다. 따라서, 상기의 차를 구하는 대신에 평균가산을 구하여 그 결과의 하위 8비트를 D로서 사용할 수도 있게 된다.

이어, 제어장치(15)는 16비트 화상테이터(A)의 하위 8비트(A₂)의 8비트 화상데이터(B)의 (캐리를 포함한) 가산결과(9비트)를 구하기 위해 데이터변환프로세서(14)를 기동시켜 주게 된다. 그에 따라, 데이터변환프로세서(14)는 D(8비트)의 최하위비트(D')와 C(8비트)의 연결데이터(여기서는 C를 상위로 함)를 하나의 9비트 데이터(I;I=2C+D')로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TMO)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TMO)의 I번지에는 다음식으로 나타낸 바와 같이 256D'+C가 미리 등록되어 있다.

단, I=2C+D'

따라서, 데이터변환프로세서(14)가 9비트 데이터(I;I=2C+D')에 의해 데이터변환테이블(TMO)을 색인해서 동데이터(I)의 데이터변환을 행함으로써 그 변환결과인 256D'+C를 구할 수 있게 된다. 이 변환결과 256D'+C는 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 (캐리를 포함한) 가산결과(9비트)를 나타내는 것이다. 여기서 변환결과의 하위 8비트를 C₂, 최상위비트를 C₃로 각각 설정하게 되면, C₂는 16비트 화상데이터(A)와 8비트 화상데이터(B)의 가산결과의 하위 8비트(비트 8~비트 15)로서 16비트 화상메모리를 구성하는 2개의 화상메모리(11)의 하위용 메모리(의 비트 0~비트 7의 위치)에 격납되는 한편, C₃는 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 가산의 캐리유무를 나타내는 비트(비트 7)로서 상기 2개의 화상메모리(11)의 상위용 메모리(의 비트 7의 위치)에 격납되게 된다.

데이터변환프로세서(14)에 의한 데이터변환이 종료되게 되면 화소간연산프로세서(12)가 다시 기동되어 16비트 화상데이터(A)의 하위 8비트(A₂)와 8비트 화상데이터(B)의 가산에 있어서의 캐리발생의 유무를 반영하기 위해 16비트 화상데이터(A)의 상위 8비트(A₁)와 화상메모리(11)에 일시 보존되어 있던 C₃의 가산을 수행하게 되므로 16비트 화상데이터(A)와 8비트 화상데이터(B)의 가산결과의 상위 8비트(C₁)가 구해지게 되는 것이다.

② 8비트×8비트(16비트 승산예)

제어장치(15)는 16비트 승산연산시 테이블발생기(13)를 기동시켜 후술될 데이터변환테이블(TM1~TM3)을 생성한 다음에 2개의 화상메모리(11)를 기동시켜 주게 된다. 그에 따라 8비트 화상데이터(A,B)가 데이터전송버스(16)상을 출력되게 된다. 여기서 8비트 화상데이터(B)의 상위 4비트를 B₁으로 하고, 하위 4비트를 B₁로 설정하게 되면, 16비트 승산 A×B는

로 표현되게 된다. 그리하여, 본 실시예에서는 상기 (2)식에 따른 16비트 승산을 수행하도록 되어 있다.

즉, 제어장치(15)는 먼저 8비트 화상데이터(B)의 하위 4비트(B₂)와 8비트 화상데이터(A)의 승산결과(X)를 구하기 위해 데이터변환프로세서(14)를 기동시켜 주게 된다. 그에 따라, 데이터변환프로세서(14)를 8비트 화상데이터(B)의 하위 4비트(B₂)의 연결데이터(여기서는 B₂를 상위로 한다)를 하나의 12비트 데이터(I;I=A+245B₂)로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TM1)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM1)의 I번지에는 다음 식으로 나타낸 바와 같이 A×B₂의 승산결과(X;12비트)가 미리 등록되어 있다.

단, I=A+256B₂

따라서, 데이터변환프로세서(14)가 12비트 데이터(I;I=A+245B₂)에 의해 데이터변환테이블(TM1)을 색인해서 동데이터(I)의 데이터변환을 행함으로써 그 변환결과인 A×B₂의 승산결과(X)를 구할 수 있게 된다(제4도 참조). 이 A×B₂의 승산결과(X)의 상위 4비트(X₁; 비트 4~비트 7)는 16비트 화상메모리를 구성하는 2개의 화상메모리(11)중 한쪽 메모리(의 비트 4~비트 7의 위치)에 16비트 데이터의 비트 4~ 비트 7 격납되게 된다. 또, A×B₂의 승산결과(X)의 하위 8비트(X₁₂; 비트 8~비트 15)는 16비트 화상메모리를 구성하는 2개의 화상메모리(11)중 다른쪽 메모리(의 비트 0~비트 7의 위치)에 16비트 데이터의 비트 8~비트 15로서 격납되게 된다.

이어, 데이터변환프로세서(14)는 8비트 화상데이터(B)의 상위 4비트(B₁)와 8비트 화상데이터(A)의 연결데이터(여기서는 B₁을 상위로 한다)를 하나의 12비트 데이터(J; J=A+256B₁)로 하여 동데이터(J)의 데이터변환을 데이터변환테이블(TM2)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM2)의 J번지에는 다음 식으로 나타낸 바과 같이 16·(A×B₁)의 승산결과(Y; 12비트)미리 등록되어 있다.

단, J=A+256B₁

따라서, 데이터변환프로세서(14)가 12비트 데이터(J; J=A×256B₁)에 의해 데이터변환테이블(TM2)을 색인해서 12비트 데이터(J)의 데이터변환을 행함으로써 그 변환결과인 16·(A×B₁)의 승산결과(Y)를 구할 수 있게 된다(제4도 참조). 이 승산결과(Y)의 상위 8비트(Y₁; 비트 0~ 비트 7)는 16비트 화상메모리를 구성하는 2개의 화상메모리(11)중 한쪽 메모리(의 비트 0~ 비트 7)에 16비트 데이터의 비트 0~비트 7로서 격납되게 된다. 또, 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₁; 비트 8~ 비트 11)는 16비트 화상메모리를 구성하는 2개의 화상메모리(11)중 다른쪽 메모리(의 비트 0~비트 3의 위치)에 16비트 데이터의 비트 8~비트 11로서 격납되게 된다.

마지막으로, 제어장치(15)는 각각 2개의 화상메모리(11)로 이루어진 독립된 16비트 화상메모리에 격납된 16비트 데이터 X(하위 12비트가 유효)와 Y(상위 12비트가 유효)사이의 16비트 가산을 제5도에 도시된 가산모듈을 기동시켜 행함으로써 16비트의 연산결과를 출력시키게 된다.

즉, 제5도에 도시된 가산모듈에서는, 먼저 상기 A×B₁의 승산결과(X)의 하위 8비트(X₂; 비트 8~비트 15)와 상기 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂; 비트 8~ 비트 11)의 가산결과(캐리를 포함해서 9비트)를 구하기 위해 데이터변환 프로세서(14)가 기동되게 된다. 그에 따라, 데이터변환프로세서(14)는 상기 A×B₁의 승산결과(X)의 하위 8비트(X₂)와 상기 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂)의 연결데이터(여기서는 Y₂를 상위로 한다)를 하나의 12비트 데이터(I; I=X₂+256Y₂)로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TM3)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM3)의 I번지에는 다음식으로 나타낸 바와같이 상기 A×B₂의 승산결과(X)의 하위 8비트(X₂)와 상기 승 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂)의 캐리를 포함한 승산결과(9비트)가 미리 등록되어 있다.

단, I=X₂+256Y₂

따라서, 데이터변환프로세서(14)가 12비트 데이터(I; I=X₂+256Y₂)에 의해 데이터변환테이블(TM3)을 색인해서 동데이터(I)의 데이터변환을 행함으로써 상기 A×B₂의 승산결과(X)의 하위 8비트(X₂)와 상기 승 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂)의 캐리를 포함한 승산결과(9비트)를 얻을 수 있게 된다. 여기서 변환결과의 하위 8비트를 C₂로 하고, 최상위 비트를 C₃로 설정하게 되면, C₂는 X와 Y의 가산결과, 즉 상기 8비트 화상데이터 A와 B의 승산결과의 하위 8비트(비트 8~비트 15)로서 16비트 화상메모리를 구성하는 2개의 화상메모리(11)중 하위용 메모리(의 비트 0~비트 7의 위치)에 격납되고, C₃는 상기 A×B₂의 승산결과(X)의 하위 8비트(X₂)와 상기 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂)의 캐리의 유무를 나타내는 비트(비트 7)로서 상기 2개의 화상메모리(11)중 상위용 메모리(의 비트 7의 위치)에 격납되게 된다.

이어, 화소간연산프로세서(12)가 기동되어 상기 A×B₂의 승산결과(X)의 하위 4비트(X₂;비트 4~비트 7)와 상기 승산결과(Y)의 상위 8비트(Y₁; 비트 0~비트 7)의 8비트 가산을 수행하게 되므로 그 가산결과(E;8비트)가 구해지게 된다. 그리고 화소간연산프로세서(12)가 다시 기동되어 상기 A×B₂의 승산결과(X)의 하위 8비트(X₂)와 상기 승 16·(A×B₁)의 승산결과(Y)의 하위 4비트(Y₂)의 가산에서의 캐리발생의 유무를 반영하기 위해 E와 화상메모리(11)에 일시적으로 보존되어 있던 C₃의 가산이 수행되어 X와 Y의 가산결과, 즉 상기 8비트 화상데이터 A와 B의 승산결과의 상위 8비트(C₁)가 구해지게 되는 것이다.

③ 16비트÷정수(16비트 제산예)

제어장치(15)는 16비트는 제산연산시 테이블발생기(13)를 기동시켜 후술될 데이터변환테이블(TM4~TM6)을 생성한 다음에 16비트 화상메모리를 구성하는 2개의 화상메모리(11)를 기동시켜 주게 된다. 그에 따라, 16비트 화상데이터(A)가 데이터전송버스(16)상으로 출력되게 된다. 여기서 상기 16비트 화상데이터(A)의 상위 12비트를 A₁으로 하고, 하위 4비트를 A₂로 설정되면, 16비트 제산은 A÷N은

으로 표시되게 된다. 그리하여 본 실시예에서는 상기 (3)의 식에 따라 16비트 제산을 수행하도록 되어 있다.

즉, 제어장치(15)는 16비트 화상데이터(A)의 상위 12비트(A₁)를 정수(N;여기서 N은 256이하의 정수)로 나눈 몫(X)을 구하기 위해 데이터변환프로세서(14)를 기동시켜 주게 된다. 그에따라, 데이터변환프로세서(14)는 A₁을 12비트 데이터(I;I=A₁)로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TM1)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM4)은 TM4a와 TM4b의 2종류가 준비되어 있고, 그 I번지에는 다음 식으로 나타낸 바와 같이 A₁을 N으로 나눈 몫(X; 16비트)의 상위 8비트와 8하위 8비트가 미리 등록되어 있다.

TM4a(I)=([16A₁/N]의 상위 8비트)

TM4b(I)=([16A₁/N]의 하위 8비트)

단, I=A₁, [ ]는 가우스기호

따라서, 데이터변환프로세서(14)가 12비트 데이터(I;I=A₁)에 의해 데이터변환테이블 TM₄(의 TM4a,TM4b)를 색인해서 동데이터(I)의 데이터변환(12비트→8비트의 데이터변환)을 2회 행함으로써 몫(X; 상위 및 하위 각각 8비트로 이루어진 16비트)을 구할 수 있게 된다(제6도 참조).

이어, 제어장치(15)는 16비트화상데이터(A)의 상위 12비트(A₁)를 정수(N)로 나눈 나머지(R)를 구하기 위해 다시 데이터변환프로세서(14)를 기동시켜 주게 된다. 그에 따라, 데이터변환프로세서(14)는 A₁을 12비트 데이터(I;I=A₁)로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TM5)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM5)의 I번지에는 다음 식으로 나타낸 바와같이 A₁을 정수(N)로 나눈 나머지(R; 8비트)가 미리 등록되어 있다.

TM₅(I)=R=(16A₁/N의 나머지)

단, I=A₁

따라서, 데이터변환프로세서(14)가 12비트 데이터(I;I=A₁)에 의해 데이터변환테이블(TM5)을 색인함으로써 나머지(R; 8비트)를 구할 수 있게 된다.

계속해서 제어장치(15)는 16비트 화상데이터(A)의 하위 4비트(A₂)와 나머지(R)의 합을 정수(N)로 나눈 몫(Y; 12비트)을 구하기 위해 다시 데이터변환프로세서(14)를 기동시켜 주게 된다. 그에 따라 데이터변환프로세서(14)는 16비트 화상데이터(A)의 하위 4비트(A₂)와 나머지(R)의 연결데이터(여기서는 A₂를 상위로 한다)를 하나의 12비트 데이터(I;I=256A₂+R)로 하여 동데이터(I)의 데이터변환을 데이터변환테이블(TM6)을 이용해서 행하게 된다. 본 실시예에 있어서, 데이터변환테이블(TM6)의 I번지에는 다음 식으로 나타낸 바와같이 16비트 화상데이터(A)의 하위 4비트(A₂)와 나머지(R)의 합을 정수(N)로 나눈 몫(Y; 12비트)이 미리 등록되어 있다.

TM₆(I)=Y=[(A₂+R)/N]

단, I=256A₂+R

따라서, 데이터변환프로세서(14)가 12비트 데이터(I;I=256A₂+R)에 의해 데이터변환테이블(TM₆)을 색인함으로써 몫(Y; 12비트)을 구할 수 있게 된다.

마지막으로, 제어장치(15)는 X와 Y의 16비트 가산을 실행하게 위해 16비트 승산의 경우와 똑같은 가산모듈을 기동시켜 주게 된다. 그에 따라 상기 X와 Y의 가산이 실행하게 되므로 상기 16비트 화상데이터(A)를 정수(N)로 나눈 몫이 16비트로 구해지게 된다.

한편, 상기 실시예에서는 16비트 가산과 16비트 승산 및 제산의 프로세서기능에 대해 설명했지만, 예컨대 8비트 화상메모리 A와 B의 동일화소간의 대소비교프로세서기능(큰쪽 또는 작은쪽의 데이터를 출력하는 기능)을 실현할 수도 있다.

이것은 항등식

를 이용해서 화소연산프로세서(12)가 갖는 차의 절대치연산기능 및 선현결합연산기능을 조합시켜 실현할 수 있게 된다.

또, 상기 실시예에서는 12비트 데이터변환프로세서(14)를 사용한 경우에 대해 설명했지만, 13비트 이상(단, 15비트를 상한으로 한다)의 데이터변환을 수행하는 프로세서에 적용시킬 수도 있다.

또한, 상기 실시예에서는 16비트 화상데이터연산용 화상처리장치에 대해 설명했지만, n비트 화상메모리 2개로 2n비트 화상메모리가 구성되는 경우에는 8비트 화소간연산프로세서(12) 대신에 n비트 화소간연산프로세서를 사용하고, 12비트 데이터변환프로세서 대신에 m비트 데이터변환프로세서(여기서 m은 3n/2≤m<2n을 만족하는 정수)을 사용함으로써 2n비트 화상데이터연산용 화상처리장치를 실현할 수 있게 된다.

[발명의 효과]

이상 설명한 바와같이 본 발명에 의하면, n비트 화소간프로세서 등과 같은 소규모프로세서를 사용하면서도 2n비트 화상데이터연산을 고속으로 실행할 수 있게 된다.

Claims

복수개의 n비트 화상메모리(11)를 갖추로서 최대 2n비트의 화상데이터연산을 실행하도록 된 화상처리장치에 있어서, 선형결합 기능을 갖춘 n비트 화소간연산프로세서(12)와, 최대 m비트(여기서 m은 3n/2≤m<2n을 만족하는 정수)의 화상데이터를 연산데이터로 하는 소정연산의 연산결과가 전화상데이터에 대응해서 최대 m비트로 미리 설정되어 있는 1종류 이상의 데이터변환테이블을 생성하는 테이블발생기(13), 입력되는 화상데이터에 따라 상기 테이블발생기(13)에 의해 생성된 데이터변환테이블을 참조해서 대응하는 연산결과를 얻는 m비트 데이터변환프로세서(14) 및, 상기 n비트 화상메모리(11)와 n비트 화소간연산프로세서(12) 및 m비트 데이터변환프로세서(14)를 연산내용에 따라 그 기동을 제어하는 제어수단(15)을 구비하고서, 연산대상으로 되는 화상데이터를 적당히 분할해서 상기 n비트 화소간연산프로세서(12) 및 m비트 데이터변환프로세서(14)에 적용시키는 한편 이들 양프로세서(12,14)를 조합시켜 사용함으로써 2n비트 화상데이터연산을 실행하도록 된 것을 특징으로 하는 화상처리장치.