KR900005132Y1 - 디지탈 데이타 재생클럭 발생회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 데이타 재생클럭 발생회로

제1도는 디지탈 데이타 재생 클럭 발생회로의 블럭선도.

제2도는 제1도중 엣지 검출회로와 위상 검출회로의 개략적 구성도.

제3도는 제1도 제2도의 동작 설명을 위한 파형도.

제4도는 제1도중 챠징펌프회로와 저역여파회로의 상세회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 엣지검출회로 2 : 위상검출회로

3 : 챠징펌프회로 4 : 저역여파회로

5 : 전압 제어형 가변주파수 발진기 11 : 지연소자

12 : 베타 OR게이트 21 : 제1NAND게이트

22 : 제2NAND게이트 23 : 인버터

본 고안은 일반적으로 디지탈 데이타 재생 클럭 발생회로에 관한 것으로, 특히 디지탈 데이타가 시간축상에서 변동하는 경우에도 이를 정확하게 재생하기 위하여, 디지탈 데이타의 시간축 변동에 맞추어 데이타 재생클럭을 발생시키는 디지탈 데이타 재생클럭 발생회로에 관한 것이다.

각종의 데이타 기록/재생장치에 있어서 데이타를 재생하고자 하는 경우에, 데이타기록/재생장치가 와우/플러터(Wow/Fluter)나 짓터(Jitter)등의 영향을 받게 되면, 재생데이타가 시간축 상에서 변동하게 된다.

이때, 데이타 재생 클럭을 고정시키게 되면, 데이타가 시간축상에서 변동하지 않는 경우에는 데이타를 정확하게 재생할 수 있지만, 재생데이타가 시간축 상에서 변동하는 경우에는 정확한 데이타를 재생할 수 없게 된다.

따라서, 이러한 경우에는 데이타 재생클럭을 데이타의 시간축 변동에 맞추어서 가변하여 발생시킬 필요가 있다.

본 고안의 목적은 재생데이타가 시간축상에서 변동하는 경우에도 디지탈 데이타를 정확하게 재생할 수 있도록, 재생데이타의 시간축상 변동에 맞추어 데이타 재생 클럭을 가변하여 발생시킬 수 있는 디지탈 데이타 재생 클럭발생회로를 제공하는데 있다.

본 고안에 따르면, 재생데이타 신호는 지연소자와 배타 OR게이트로 구성된 엣지 검출회로(Edge Detector)를 통해 재생 데이타 신호의 엣지가 검출되고, 상기 엣지 검출회로의 출력은 위상 검출회로(Phase Detector)에 인가되어 전압제어형 가변 주파수 발진기(Voltage Controlled oscillator:이하 "VCO"로 표기함)로부터 인가되는 데이타 재생 클럭과의 위상 오차가 검출되며, 상기 위상 검출회로의 출력은 챠징 펌프(Charging Pump) 회로에 인가되어 위상오차에 상당하는 전압레벨로 변환되고, 전압 레벨로 변환된 위상오차 신호는 저역여파회로에 의해 고주파 성분이 제거된 다음, VCO를 통해 위상 오차에 따른 변동 재생클럭으로 발생된다.

본 고안에 따른 디지탈 데이타 재생클럭 발생회로는 데이타의 시간축상에서의 변동에 맞추어 데이타 재생클럭을 가변하여 발생시킬 수 있으므로, 디지탈 데이타를 정확하게 재생할 수 있을 뿐만 아니라, 데이타 기록/재생 시스템에 있어서 안정된 시간축 보정회로를 구성할 수 있다.

이하, 첨부된 도면을 참조하면서 본 고안을 더욱 상세히 설명하기로 한다.

제1도는 본 고안에 따른 디지탈 데이타 재생클럭 발생회로의 블럭선도로서, 재생 데이타의 엣지를 검출하기 위한 엣지 검출회로(1)와, 상기 엣지 검출회로(1)의 출력과 데이타 재생 클럭과의 위상 오차를 출력하기 위한 위상검출회로(2)와, 상기 위상검출회로(2)에서 검출된 위상오차에 상당하는 전압레벨을 발생시키기 위한 챠징펌프회로(3)와, 상기 전압 레벨로 변환된 위상오차 신호로부터 고주파 성분을 제거하기 위한 저역 여파회로(4) 및 상기 위상오차에 따른 변동 재생 클럭을 발생시키기 위한 VCO(5)로 구성되어 있다.

제2도는 제1도중 엣지검출회로(1)와 위상검출회로(2)의 구성을 도시한 것으로서, 엣지검출회로(1)는 지연소자(11)와 배타 OR게이트(12)로 구성되어 있고, 위상검출회로(2)는 제1NAND게이트(21)와 제2NAND게이트(22) 및 인버터(23)를 이용하여 간단하게 구성되어 있다.

제3도(a)에 도시된 바와같은 재생데이타 신호는 우선 지연소자(11)를 통해 지연되고, 제3도(b)에 도시한 바와 같은 지연신호와 원래의 재생데이타 신호가 배타 OR게이트(12)에 인가되어, 제3도(c)에 도시한 바와 같이 재생데이타 신호의 엣지가 검출된다.

제3도(c)에 도시한 바와 같은 엣지검출회로(1)의 출력은 위상검출회로(2)의 제1NAND게이트(21)와 제2NAND게이트(22)에 각각 인가된다.

제1NAND게이트(21)에는 또한 VCO(5)로부터 제3도(d)에 도시한 바와 같은 데이타 재생 클럭이 인가되고, 제2NAND게이트(22)에는 상기 데이타 재생 클럭이 인버터(23)를 통해 반전되어 인가된다.

상기 제1NAND게이트(21) 및 (22)의 출력은 각각 제3도(e) 및 제3도(f)에 도시한 바와 같으며, 엣지검출회로(1)의 출력(C)과 데이타 재생클럭(D)의 논리상태에 따른 제1NAND게이트의 출력(E)과 제2NAND게이트(22)의 출력(F)의 논리상태는 제3도(h)의 진리치표에 도시한 바와 같다.

재생 데이타 신호의 엣지(제3도의 (c))위상이 데이타 재생클럭(제3도의 (d))의 위상보다 느린 경우, 즉 시간 t1동안에는 제1NAND게이트(21)의 출력(제3도의 (e))이 로우상태가 되어 후술하는 바와 같이 데이타 재생클럭의 위상을 늦추게 되고, 또한 재생 데이타신호의 엣지(제3도의 (c)) 위상이 데이타 재생클럭(제3도의 (d))의 위상보다 빠를 경우, 즉 시간 t2동안에는, 제2NAND게이트(22)의 출력(제3도의 (f))이 로우상태가 되어 데이타 재생클럭의 위상을 앞당기게 된다.

상기한 바를 보다 상세히 설명하기로 한다.

위상검출회로(2)를 통해 위상 오차가 검출된 신호들은 각각 제4도에 도시한 챠징펌프회로(3)에 인가되어 위상오차에 상당하는 전압레벨로 된 다음, 저역여파회로(4)를 통해 고주파 성분이 제거된다.

챠징펌프회로(3)는 그 입력단자(PD)가 로우상태이고 입력단자(PU)가 하이상태인 경우에는 하이레벨의 전압이 출력되도록 하고, 단자(PD)가 하이상태이고 단자(PU)가 로우상태인 경우에는 로우레벨의 전압이 출력되도록 하며, 단자(PD) 및 (PU)가 로우 하이상태인 경우에는 전압 변동이 없도록 한다.

즉, 챠징펌프회로(3)의 입력단자(PD)가 로우상태이고, 입력단자(PU)가 하이상태인 경우에는 트랜지스터(Q1)가 온되고 트랜지스터(Q2)는 오프되어, 트랜지스터(Q5)의 베이스전압은 VBQ5=2VBQ3≒3.0V가 되고, 이때 다이오드(D2)가 온되므로 트랜지스터(Q5)의 에미터로부터는 약 2.26V의 하이레벨전압이 출력된다.

챠징펌프회로(3)의 입력단자(PD)가 로우상태인 경우에는, 트랜지스터(Q1)가 오프되고 트랜지스터(Q2)는 온되므로, 트랜지스터(Q5)의 베이스전압이 VBQ5=VD2+VCE(SAT)Q2-VBQ4가 되어 트랜지스터(Q5)가 차단된다.

한편, 이때 다이오드(D1)가 온되므로 트랜지스터(Q5)의 에미터로부터는 0.75V의 로우레벨전압이 출력된다.

또한, 챠징펌프회로(3)의 입력단자(PD) 및 (PU)가 모두 하이상태인 경우에는, 트랜지스터(Q5)와 다이오드(D1)가 오프되어 트랜지스터(Q5)의 에미터 전압은 변화하지 않는다.

챠징펌프회로(3)의 출력전압이 하이레벨로 상승하는 경우에는, 저역여파회로(4)의 트랜지스터(Q6)의 공급전류에 의해 트랜지스터(Q7)의 콜렉터 전압이 낮아지는 경향이 있으므로, 저역여파회로(4)의 출력전압은 낮아지게 되고, 이 전압에 비례하는 주파수를 출력하는 VCO(5)의 주파수가 낮아지게 되므로 데이타 재생 클럭의 위상을 늦출 수 있게 된다.

다음은 챠징펌프회로의 출력전압이 로우레벨로 떨어지는 경우에는 상기와 반대로 저역여파회로(4)의 출력전압이 높아지게 되어 VCO(5)의 주파수가 커지므로, 데이타 재생 클럭의 위상이 앞당겨지게 된다.

챠징펌프회로(3)의 출력 전압 레벨이 변하지 않는 경우에는, 저역여파회로(4)의 출력전압이 변하지 않으므로 VCO(5)의 주파수도 변동이 없고, 따라서 데이타 재생 클럭을 위상 변동없이 그 이전의 상태를 유지한다.

요컨대, 재생 데이타 신호의 위상이 데이타 재생 클럭의 위상보다 느린 경우, 즉 제1NAND게이트(21)의 출력이 로우상태이고, 제2NAND게이트(22)의 출력이 하이상태인 시간 t1 동안에는, 챠징펌프회로(3)의 출력전압이 하이레벨로 상승하게되고, 이에 따라 저역여파회로(4)의 전압이 낮아지므로, VCO(5)의 주파수가 낮아지게 되어, 데이타 재생클럭의 위상이 지연된다.

즉, 시간 t1동안 만큼 저역여파회로(4)의 출력을 낮추므로 VCO(5)에서는 이 전압에 비례하는 주파수를 출력하게 된다.

또한, 재생 데이타 신호의 위상이 데이타 재생 클럭의 위상 보다 빠른 경우, 즉 1NAND게이트(21)의 출력이 하이상태이고, 제2NAND게이트(22)의 위상이 로우상태인 시간 t2동안에는, 챠징펌프회로(3)의 출력전압이 로우레벨로 떨어지고, 이에 따라 저역여파호로(4)의 출력전압이 높아지므로, VCO(5)의 주파수도 높아지게 되어 데이타 재생클럭의 위상이 앞당겨지게 된다.

즉, 앞서 출력되었던 VCO(5)의 클럭(P4)은 시간 t2에서 저역여파회로(4)의 출력전압을 t2시간 만큼 상승시켜 VCO(5)에 인가하므로 높아진 전압에 비례하는 주파수가 VCO(5)에서 출력된다.

한편, 제1NAND게이트(21)와 제2NAND게이트의 출력이 모두 하이상태인 경우에는 챠징펌프회로(3)의 출력 전압레벨은 변동하지 않게 되고, 따라서 저역여파회로(4)의 출력전압 VCO(5)의 주파수도 변하지 않으므로 데이타 재생 클럭의 위상이 그 이전의 상태를 유지한다.

이상과 같은 과정을 통해서 얻어진 VCO(5)의 출력 파형은 제3도(g)에 도시된 바와 같은 전압의 변화에 의해 VCO(5)의 재생데이타 클럭신호를 출력하게 되는바, 상기 제3도(d)와 같은 VCO(5)의 기준 파형을 제3도(e)(f)와 같은 로우신호 t1 및 t2가 발생되는 경우에 각각 지연 및 앞당겨 출력하게 되기 때문에 재생 데이타신호가 시간축상에서 변동하는 경우에도 이를 추적하여 데이타 재생클럭이 발생되도록 하였으므로, 디지탈 데이타를 정확하게 재생할 수 있다.

본 고안은 데이타의 재생 시스템에서 발생하는 데이타의 시간축상에서의 변동을 추적하여 그에 따른 데이타 재생클럭을 발생시킬 수 있으므로, 데이타 기록/재생시스템에 안정된 시간축 보정회로를 구성할 수 있다.

Claims (1)

1. 재생데이타 신호의 엣지를 검출하기 위한 엣지검출회로(1)와, 데이타 재생클럭과 재생데이타 신호와의 위상오차를 검출하기 위한 위상검출회로(2)와, 상기 위상검출회로(2)로부터의 위상오차신호를 그 위상오차신호에 상당하는 전압 레벨로 변환하기 위한 챠징펌프회로(3)와, 상기 챠징펌프회로(3)의 출력으로부터 고주파성분을 제거하기 위한 저역여파회로(4)와, 데이타 재생클럭을 발생시키기 위한 전압 제어형 가변주파수 발진기(5)로 구성된 것을 특징으로 하는 디지탈 데이타 재생클럭 발생회로.