KR860007835A - 스케일링 회로 - Google Patents

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Abstract

내용 없음

Description

스케일링 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시한 스케일링 회로를 실시하며, 그리고 합성 비디오 신호에서 휘도 성분을 분리하고 노이즈를 감소시키도록 장치되는 순환 여파기의 블럭 선도.
제2,3는 본 발명을 실시하고, 제1도의 회로내에서 이용되는 스케일링 회로의 블럭 선도.
*도면의 주요 부분에 대한 부호의 설명
12 : 감산기, 14,18 : 보상지연소자, 15 : 신호입력포트, 16,24,56 : 스케일링회로, 20,60,93 : 가산기, 30 : 비교기, 32,40 : 저역통과필터, 34 : 이동메모리, 46 : 범위논리회로, 54,61 : 시프트 및 전달회로, 57 : 의사 난수(psuedorandom number)발생기.

Claims (10)

  1. 펄스 코드 변조된(PCM)신호 샘플을 스케일링 하기 위한 스케일링 회로에 있어서, 상기 PCM신호 샘플을 인가하기 위한 신호 입력 포트(15), 한 입력포트 및 출력 포트를 갖는 시프트 및 절단회로(61)는, 비트 시프트된 샘플을 발생하도록 상기 회로의 입력에 인가된 비트 유효 샘플을 시프트하고, N이 정수인 2-N으로 상기 회로의 입력에 인가된 스케일링 샘플을 유발하도록 비트 시프트된 샘플을 절단하며, 그리고 상기 비트 시프트되고 절단된 샘플은 계수 2-N로 스케일된 입력 샘플에 상당하며, 상기 신호 입력 포트와 상기 시프트 및 절단회로의 입력 포트에 제각기 결합된 제1입력과 출력단자 및 제2입력 포트를 구비한 가산기(60), 상기 비트 시프된 샘플을 절단함으로서 발생된 반올림 오차를 오프셋하도록 보상값을 인가하기 위해 상기 가산기의 제2입력 포트에 결합된 수단(38)을 특징으로 하는 스케일링 회로.
  2. 제1항에 있어서, 상기 가산기의 제2입력포트에 결합된 수단이 크기 2N-1값의 소스인 것을 특징으로 하는 스케일링 회로.
  3. 제2항에 있어서, 상기 신호입력 포트에 결합된 입력 포트와 출력포트를 구비한 수단은 계수2로 인가된 샘플을 분할하며 상기 시프트 및 절단회로의 출력 포트에서 샘플을 결합하기 위한 수단은, 계수(1/2+2-(N+2))로 스케일 된 상기 출력 포트에서 샘플을 발생시키도록, 계수 2로 인가된 샘플을 분할하는 것을 특징으로 하는 스케일링 회로.
  4. 제1항에 있어서, 양의 PCM입력 샘플에 대해 한 단위씩 상기 스케일 된 샘플을 증가시키고, 그리고 음의 PCM입력 샘플에 대해 한 단위씩 상기 스케일된 샘플을 감소시키기 위해 상기 시프트 및 절단 회로의 출력 포트와 상기 신호입력 포트에 결합된 수단을 특징으로 하는 스케일링 회로.
  5. 제1항에 있어서, 보상값을 인가하기 위한 수단은, 상기 PCM신호 샘플에 동기로 순차의 서로 다른 보상값을 발생시키기 위한 장치를 구비하며, 상기 순차의 서로 다른 값의 시간 평균값이 사실상 값(2N-1-0.5)과 같은 것을 특징으로 하는 스케일링 회로.
  6. 제5항에 있어서, 순차의 서로 다른 값을 발생시키기 위한 상기 장치는 의사 난수 발생기를 구비하는 것을 특징으로 하는 스케일링 회로.
  7. 제1항에 있어서, 보상값을 인가하기 위한 수단은 디더 발생기를 포함하는 것을 특징으로 하는 스케일링 회로.
  8. 제7항에 있어서, 상기 디더 발생기는, R비트 수의 순차를 발생시키기 위한 의사 난수 발생기. 상기 R비트수를 계수 2N-R로 스케일링하여, 스케일 된 R비트수를 상기 가산기의 제2입력포트에 인가하기 위해 의사 난수 발생기에 결합된 스케일링 회로를 구비하는 것을 특징으로 하는 스케일링 회로.
  9. 제8항에 있어서, 상기 신호 입력 포트에 결합된 입력 포트와 출력 포트를 구비한 수단은 인가된 샘플을 계수 2로 분할하며, 상기 시프트 및 절단 회로의 출력 포트에서 샘플을 제각기 결합하기 위한 수단은, 계수(1/2+2-(N+2))로 스케일된 상기 출력포트에서 샘플을 발생시키도록, 인가된 샘플을 계수 2로 분할하는 것을 특징으로 하는 스케일링 회로.
  10. 제1항에 있어서, 서로 다른 값 N에 상당하는 예정된 제어신호원, 상기 회로의 스케일 계수 2-N를 설정하도록 상기 시프트 및 절단회로에 상기 제어신호를 선택적으로 인가하기 위해 상기 PCM신호 샘플에 응답하는 수단을 특징으로 하는 스케일링 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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