KR850000864A - 신호 처리 회로 - Google Patents

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KR850000864A KR1019840004436A KR840004436A KR850000864A KR 850000864 A KR850000864 A KR 850000864A KR 1019840004436 A KR1019840004436 A KR 1019840004436A KR 840004436 A KR840004436 A KR 840004436A KR 850000864 A KR850000864 A KR 850000864A
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Abstract

내용 없음.

Description

신호 처리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 천이 검출기를 포함하는 신호 천이 향상회로에 대한 개략적 블럭선도,
제2a도 및 제2b도는 제1도의 신호 천이 향상 회로에서의 신호를 도해하는 선도,
제3도 내지 제7도는 제1도의 신호 천이 향상회로의 일부에 대한 수정 및 이 회로의 또다른 실시예에 대한 개략선도.

Claims (35)

  1. 입력신호를 수신하는 입력과 상기 입력신호에 응답하는 출력신호가 발생되는 출력과, 상기 입력신호를 연속적으로 지연시키기 위해 상기 입력과 상기 출력사이에 종속으로 결합된 다수의 지연수단을 포함하는 신호처리 회로에 있어서, 상기 입력신호 크기의 천이를 검출하기 위하여 상기 다수의 지연수단에 결합되어 상기 연속적으로 지연된 입력신호에 응답하는 검출수단(100)과, 상기 크기천이의 검출에 응답하여 상기 지연수단중 한 수단(12),(18)의 입력을 상기 지연수단중 한 수단(14),(16)의 입력에 선택적으로 결합하기 위해 상기 다수의 지연수단과 상기 검출수단에 결합되는 수단(20),(22)을 구비하는 것을 특징으로 하는 신호처리 회로.
  2. 제1항에 있어서, 상기 지연수단중 상기 한 지연수단(12)은 상기 지연수단중 상기 다른 지연수단(14)에 비하여 상기 입력에 더 가까이 있는 것을 특징으로 하는 신호처리 회로.
  3. 제1항에 있어서, 상기 지연수단중 상기한 지연수단(18)은 상기 지연수단중 다른 지연수단(16)에 비해 상기 출력에 더 가까이 있는 것을 특징으로 하는 신호 처리회로.
  4. 제1항에 있어서, 상기 제2지연수단(22)은 상기 크기천이에 대한 검출에 응답하여 상기 지연수단중 제2지연수단(18)의 한 입력을 상기 지연수단중 제2지연수단(16)의 한 입력에 선택적으로 결합하기 위해 상기 지연수단 및 상기 검출수단에 결합되는 것을 특징으로 하는 신호 처리회로.
  5. 제4항에 있어서, 상기 지연수단중 상기 한 지연수단(12)는 상기 지연수단중 상기 다른 지연수단에 비해 상기 입력에 더 가까이 있고, 상기 지연수단중 상기 제2지연수단(18)은 상기 지연수단중 상기 제2의 다른 지연수단(16)에 비해 상기 입력에 더 가까이 있는 것을 특징으로 하는 신호 처리 회로.
  6. 제1항에 있어서, 상기 검출수단(100)는 예정된 값(MIN)을 초과하는 상기 연속 지연된 입력신호중 불연속신호(B,E)사이의 크기차를 검출하기 위한 비교수단(42)을 포함하는 것을 특징으로 하는 신호 처리 회로.
  7. 제6항에 있어서, 상기 검출수단(100)은 제2예정값(REF-1,REF-2)이하의 상기 연속지연된 입력신호중 또다른 신호(E,F,A,B) 사이의 크기차를 검출하기 위한 제2비교수단(32),(36)을 포함하는 것을 특징으로 하는 신호 처리 회로.
  8. 제1항에 있어서, 인에이블링(EN)신호를 발생하기 위한 제어수단(48)과, 상기 크기 천이에 대한검출을 인에이블 시키도록 상기 인에이블링 신호를 상기 검출수단(100)에 인가하기 위한 우단(46)을 구비하는 것을 특징으로 하는 신호 처리 회로.
  9. 제8항에 있어서, 상기 제어수단(48)은 상기 입력에서 수단된 상기 입력신호와 시간에 있어서 관련된 제2입력신호(YS)의 천이에 응답하여 상기 인에이블링 신호를 발생시키는 것을 특징으로 하는 신호 처리 회로.
  10. 제9항에 있어서, 상기 입력신호(CS)는 텔레비젼 신호의 색도신호를 나타내고, 상기 제2입력신호(YS)는 텔레비젼 신호의 휘도신호를 나타내는 것을 특징으로 하는 신호 처리 회로.
  11. 제1항에 있어서, 상기 지1지연수단(12)의 출력이 결합되는 제1입력, 제2입력, 그리고 상기 제2지연수단(14)의 입력에 결합된 출력을 구비하는 멀티플렉싱수단(20)으로서 제어신호(MC)에 응답하여 제1 및 제2입력을 출력에 선택적으로 결합하기 위한 상기 멀티플렉싱수단(20)을 포함하는 상기 선택적 결합수단(20),(22)과, 상기 입력신호를 상기 제1지연수단의 입력과 상기 멀티플렉싱 수단의 제2입력에 인가하기 위한 수단(10)과, 예정 크기의 상기 입력신호에 응답하여 상기 제어신호를 발생하고, 상기 제어신호를 멀티플렉싱수단에 결합하기 위한 상기 검출수단을 구비하는 것을 특징으로 하는 신호 처리 회로.
  12. 제11항에 있어서, 입력 및 출력을 구비하며 입력에 인가된 신호를 지연하기 위한 제3지연수단(16)과, 상기 제2지연수단의 출력이 결합되는 제1입력과, 상기 제3지연수단의 출력이 결합되는 제2입력과 상기 제3지연수단의 입력에 결합되는 출력을 구비하는 제2멀티플렉싱 수단(22)으로서 상기 제어신호(NC)에 응답하여 제1 및 제2입력을 출력에 선택적으로 결합하기 위한 상기 제2멀티플렉싱수단(22)을 구비하는 것을 특징으로 하는 신호 처리 회로.
  13. 제12항에 있어서, 상기 검출수단(100)은 상기 제1지연수단(12), 제2지연수단(14) 및 제3지연수단(16)중 한 지연수단의 입력이 결합되는 제1입력과, 상기 제1,제2 및 제3지연수단중 한 지연수단의 출력이 결합되는 제2입력과, 출력을 구비하는 비교수단(40)으로서 상기 예정 크기(MIN)만큼 다른 제1 및 제2입력에 있는 신호의 크기에 응답하여 출력에서 상기 제어신호(MC)를 발생하기 위한 상기 비교수단(40)을 구비하는 것을 특징으로 하는 신호 처리 회로.
  14. 제1항에 있어서, 상기 다수의 지연수단(10),(12),(14),(16),(18)은 연속적으로 시간지연된 다수의 신호샘플(A,B,C,D,E,F)을 제공하고, 상기 검출수단(100)은 상기 제1집단에서의 샘플의 크기가 제1예정값(REF-1)이하만큼 서로 다를때 표시를 나타내기 위하여 상기 신호샘플의 제1집단(E,F)에 응답하는 제1검출수단(30),(32)과, 상기 두 신호 샘플의 크기가 제2예정크기(MIN)이상만큼 서로 다를때 제2표시를 나타내기 위하여 상기 신호샘플중 두 신호샘플(B,E)에 응답하는 제2검출수단(40),(42)과, 상기 제1 및 제2표시에 응답하여 검출신호를 나타내기 위한 표시수단(46)을 구비하는 것을 특징으로 하는 신호 처리 회로.
  15. 제1항에 있어서, 상기 다수의 제연수단(10),(12),(14),(16),(18)은 연속적으로 시간지연된 다수의 신호샘플(A,B,C,D,E,F)을 제공하고, 상기 검출수단(200)은 상기 제1집단에서의 샘플의 크기가 제1예정값(REF-1)이하만큼 서를 다를때 제1표시를 나타내기 위하여 상기 신호 샘플중 제1집단의 신호샘플(E,F)에 응답하는 제1검출수단(30),(32)과, 상기 제2집단에서의 샘플의 크기가 제2예정값(REF-2)이하만큼 서로 다를때 제2표시를 나타내기 위하여 상기 신호샘플중 제2집단의 신호샘플(A,B)에 응답하는 제2검출수단(34),(36)과, 상기 두 신호샘플의 크기가 제3예정크기(MIN)이상만큼 서로 다를때 제3표시를 나타내기 위하여 상기 신호샘플중 두 샘플(B,E)에 응답하는 제3검출수단(40),(42)과, 상기 제1.제2 및 제3표시에 응답하여 검출표시(MC)를 발생하기 위한 표시발생수단(46′)을 구비하는 것을 특징으로 하는 디지탈신호처리 회로.
  16. 제15항에 있어서, 상기 제1검출수단(30),(32)은 상기 제1집단의 두 신호샘플(E,F)의 크기 사이의 차의 표시를 나타내기 위한 결합수단(30)과, 상기 차표시의 크기가 제1예정값(REF-1)이하일때 상기 제1표시를 나타내기 위한 결합수단을 포함하는 것을 특징으로 하는 신호 처리회로.
  17. 제16항에 있어서, 상기 신호샘플(E,F)은 디지탈신호이고, 상기 결합수단(30)은 디지탈 감산기 인것을 특징으로 하는 신호 처리 회로.
  18. 제17항에 있어서, 상기 비교수단(32)은 상기 디지탈 감산기에 의해 나타내진 상기 차표시에서의 예정수의 상위 비트의 반전의 일치를 검출하기 위한 AND게이트(32′)를 포함하는 것을 특징으로 하는 신호처리 회로.
  19. 제17항에 있어서, 상기 비교수단(32)은 상기 디지탈 감산기에 의해 나타내진 상기 차표시에서의 예정수의 상위 비트에 응답하는 NOR게이트(32″)를 포함하는 것을 특징으로 하는 신호 처리 회로.
  20. 제15항에 있어서, 상기 제3검출수단(40),(42)은 상기 두 신호샘플(B,E)의 크나 사이의 차의 표시를 나타내기 위한 결합수단(40)과, 상기 차표시의 크기가 상기 제3예정값(MIN)을 초과할 때 상기 제3표시를 나타내기 위한 비교수단(42)을 포함하는 것을 특징으로 하는 신호 처리 회로.
  21. 제20항에 있어서, 상기 신호 샘플은 디지탈 신호이고 상기 결합수단(40)은 디지탈 감산기인것을 특징으로 하는 신호 처리 회로.
  22. 제21항에 있어서, 상기 비교수단(42)은 상기 디지탈 감산기에 의해 나타내진 상기 차표시중 예정수의 상위비트에 응답하는 OR게이트(42′)를 포함하는 것을 특징으로 하는 신호 처리 회로.
  23. 제15항에 있어서, 상기 표시수단(46′)은 상기 검출표시(MC)를 나타내기 위해 상기 제1,제2 및 제3표시가 일치하는 것에 응답하는 AND게이트(46')를 포함하는 것을 특징으로 하는 신호 처리 회로.
  24. 제15항에 있어서, 상기 제1집단(E,F)은 둘 이상의 연속신호 샘플을 포함하고 상기 제2집단(A,B)은 상기 제1집단에 포함된 샘플을 제외한 둘 이상의 연속샘플을 포함하는 것을 특징으로 하는 신호 처리 회로.
  25. 제15항에 있어서, 상기 두 신호샘플은 제1불연속 신호샘플(E) 및 제2불연속 신호샘플(B)을 포함하는 것을 특징으로 하는 신호 처리 회로.
  26. 제25항에 있어서, 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E)중간의 신호샘플(C,D)의 크기가 상기 제1 및 제2불연속 신호샘플의 크기의 중간에 있을 때 제5표시를 나타내기 위한 제5검출수단(70),(72),(74),(76)과, 상기 검출표시를 나타내기 위해 상기 제5표시에도 응답하는 상기 표시수단을 구비하는 것을 특징으로 하는 신호 처리 회로.
  27. 제25항에 있어서, 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E)사이에 삽입된 둘이상의 신호샘플(C,D)과, 상기 제1신호샘플(B), 반전신호샘플(C,D) 및 제2신호샘플(E)의 크기의 순서가 단조로운 제5표시를 나타내기 위한 제5검출수단을 구비하는 것을 특징으로 하는 신호 처리 회로.
  28. 제27항에 있어서, 상기 제5검출수단(80),(82),(84),(86),(88),(90)은 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E) 크기의 중간 크기의 값을 발생하는 수단(80,(82)과, 상기 삽입신호 샘플중 한 샘플(C)의 크기를 상기 중간크기 값과 비교하기 원한 제1수단(84),(86)과, 상기 삽입 신호 샘플중 한 샘플(D)의 크기를 상리 중간크기의 값과 비교하기 위한 제2수단(88),(90)을 구비하며, 상기 제5표시는 상기 제1수단 및 상기 제2수단에 의해 나타내진 표시를 포함하는 것을 특징으로 하는 신호 처리 회로,
  29. 제1항에 있어서, 상기 다수의 지연수단(10),(12),(14),(16),(18)은 연속적으로 시간지연된 다수의 신호샘플(A,B,C,D,E,F)을 제공하며, 상기 검출수단(20)은 상기 제1집단에 있는 샘플의 크기가 제1예정값(REF-1)이하만큼 서로 다를때 제1표시를 나타내기 위해 상기 신호샘플중 둘이상의 신호샘플을 포함하는 제1집단(E,F)에 응답하는 제1검출수단(30)(32)과, 상기 제2집단에 있는 샘플의 크기가 제2예정값 이하만큼 서로 다를때 제2표시를 나타내기 위해 상기 신호샘플중 제2집단(A,B)에 응답하는 제2검출수단(34),(36)에 응답하는 제2검출수단(34),(36)과, 상기 제1집단에 포함된 샘플외의 상기 신호샘플중 둘 이상의 연속샘플을 포함하는 상기 제2집단과, 상기 제1 및 제2신호샘플의 크기가 제3예정값(MIN)이상만큼 서로 다를때 제3표시를 나타내기 위해 상기 신호샘플중 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E)에 응답하고 여기서 상기 제1신호샘플과 상기 제2신호샘플 사이에 하나 이상의 신호샘플(C,D)아 삽입되는 제3검출수단(40),(42)과 상기 제1 및 제2삽입 신호샘플의 크기가 순서가 단조로운 제4표시를 나타내기 위한 제4표시수단(80),(82),(84),(86),(88),(90)과, 상기 제1,제2,제3 및 제4표시에 응답하여 검출 표시를 나타내기 위한 표시수단(46')을 구비하는 것을 특징으로 하는 신호 처리 회로.
  30. 제29항에 있어서, 상기 제4검출수단(80),(82),(84),(86),(88),(90)은 상기 제1불연속 신호샘플과, 상기 제2불연속 신호샘플 사이에 삽입된 상기 신호샘플(C,D)이 상기 제1불연속 신호샘플(A)과 상기 제2불연속 신호샘플(B)의 크기의 중간일때 상기 제4표시를 나타내는 것을 특징으로 하는 신호 처리 회로.
  31. 제29항에 있어서, 둘 이상의 신호샘플(C,D)은 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E)사이에 삽입되고, 상기 제4검출수단은 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E)의 크기의 중간크기 값을 발생하기 위한 수단(80),(82)과, 상기 삽입 신호샘플중 한 샘플의 크기를 상기 중간크기의 값과 비교하기 위한 제1수단(84),(86)과, 상기 삽입 신호샘플중 다른 샘플의 크기를 상기중간 크기값에 비교하기 위한 제2수단(88),(90)을 포함하며, 상기 제4표시는 상기 제1수단 및 상기 제2수단에 의해 나타내진 표시를 포함하는 것을 특징으로 하는 신호 처리 회로.
  32. 제31항에 있어서, 상기 제1검출수단은 상기 제1불연속 신호샘플(B)과 상기 제2불연속 신호샘플(E) 사이에 삽입된 상기 신호샘플(C,D)의 크기가 상기 제1 및 제2불연속 신호샘플의 크기의 중간일 때 상기 제4표시를 나타내는 것을 특징으로 하는 신호 처리 회로.
  33. 제1항에 있어서, 상기 다수의 지연수단(10),(12),(14),(16),(18)은 각각 시간지연된 제1신호(CS) 및 제2신호(YS)중의 다수의 샘플을 제공하고, 상기 검출수단은 상기 제1집단내의 샘플의 크기가 제1예정값(REF-1)이하만큼 서로 다를때 제1표시를 나타내기 위해 상기 제1신호샘플중 제1집단(E,F)에 응답하는 제1검출수단(30),(32)과, 상기 제2집단내의 샘플의 크기가 제2예정값(REF-2)이하만큼 서로 다를때 제2표시를 나타내기 위해 상기 제1신호샘플중 제2집단(A,B)에 응답하는 제2검출수단(34),(36)과, 상기 두 신호샘플의 크기가 제3예정값(MIN)이상만큼 서로 다를때 제3표시를 나타내기 위해 상기 제1신호샘플중 두 샘플(B,E)에 응답하는 제3검출수단(40),(42)과, 상기 제1집단내의 샘플의 크기가 제4예정값 이하만큼 서로다를 때 제4표시를 나타내기 위해 상기 제2신호샘플(YS)중 제1집단에 응답하는 제4검출수단과, 상기 제2집단내의 샘플의 크기가 제예정값 이하만큼 서로 다를때 제5표시를 나타내기 위해 상기 제2신호샘플중 제2집단에 응답하는 제5검출수단과, 상기 두 신호샘플의 크기가 제6예정값 이하만큼 서로 다를때 제6표시를 나타내기 위해 상기 제2신호샘플중 두 신호샘플에 응답하는 제6검출수단과, 상기 제1,제2,제3,제4,제5 및 제6표시에 응답하여 검출표시를 나타내는 표시수단(46')을 구비하는 것을 특징으로 하는 신호 처리 회로.
  34. 제1항에 있어서, N이 정수일때 N개의 지연수단을 포함하는 상기 다수의 지연수단(10),(12),(14),(16),(18)과, 상기 지연수단을 상기와 같은 종속결합으로 삽입하고, 상기 지연수단중 J번째 지연수단(14) 의한 입력에 결합된 출력을 구비하며, J가 N이하의 정수라할때 상기 지연수단중 J-1번째 지연수단(12) 및 J-2번째 지연수단의 출력에 각각 결합된 제1 및 제2입력을 구비하며, 제어신호(MC)에 응답하여 제1및 제2입력을 출력에 선택적으로 결합하기 위한 제1멀티플렉싱 수단(20)과, 상기 지연수단을 상기와 같은 종속결합으로 삽입하고, 상기 지연수단중 K-1번째 지연수단의 입력에 결합된 출력을 구비하며, K가 N 이하의 정수일 때 상기 지연수단중 K번째 지연수단(14) 및 K-1번째 지연수단(16)의 출력에 각각 결합된 제1 및 제2입력을 구비하며, 상기 제어신호에 응답하여 제1 및 제2입력을 출력에 선택적으로 결합하기 위한 제2멀티플렉싱 수단(22)을 구비하는 상기 선택 결합수단(20),(22)과, 연속 입력 신호샘플중 상기 제1집단의 크기가 상대적인 크기에 대한 예정범위(REF-1)내에 있다는 것을 검출하기 위해 상기 지연수단에 결합되어 둘 이상의 연속 입력 신호샘플로 구성된 제1집단(E,F)에 응답하는 검출수단(30),(32)과, 연속입력 샘플중 상기 제2집단의 크기가 상대적 크기에 대한 예정범위(REF-2)내에 있다는 것을 검출하기 위해 상기 지연수단에 결합되어 둘이상의 또다른 연속 입력 신호 샘플로 구성된 제2집단(A,B)에 응답하는 제2검출수단(34),(36)과, 상기 두 불연속 입력신호샘플의 크기가 최소한 예정크기(MIN)만큼 서로 다르다는 것을 검출하기 위해 상기 지연수단에 결합되어 두 불연속 입력 신호샘플(B,E)에 응답하는 제3검출수단(40),(42)과, 상기 제1,제2 및 제3검출수단에 의한 상기 검출에 응답하여 상기 제어신호(MC)를 발생하고 상기 제어신호를 상기 제1 및 제2멀티플렉싱 수단에 인가하기 위한 수단(46)을 포함하는 상기 검출수단(100)을 구비하는 것을 특징으로 하는 신호 처리 회로.
  35. 제34항에 있어서, 상기 두 불연속 샘플(B,E)은 연속샘플중 각각의 상기 제1집단(E,F) 및 제2집단(A,B)에서 한 샘플을 포함하는 것을 특징으로 하는 신호 처리 회로.
    ※참고사항:최초출원 내용에 의하여 공개하는 것임.
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