KR840001773A - 반도체장치와 그의 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도a∼제2도f는 본 발명에 따르는 하나의 실시예로서 npn트랜지스터의 제조공정을 설명하기 위한 구조적 단면도.

Claims (16)

  1. 다음과 같은 것으로 구성되는 반도체장치. (a) 반도체기판. (b) 상기의 반도체 기판위에 형성되고 미리 정해진 패터언을 이루고 있는 첫 번째의 절연층. (c) 상기의 기판위에 형성된 두 번째의 절연박막, (d) 상기의 두 번째의 절연박막위에 형성된 세 번째의 절연박막. (e) 상기의 세 번째의 절연박막 위에 형성되고 미리 정해진 패터언을 이루고 있는 다결정 반도체층. (f) 상기의 다결정 반도체층을 열처리에 의하여 그 표면을 전환시켜서 형성된 네 번째의 절연박막. (g) 상기의 네 번째의 절연박막을 마스크로 사용하여 상기의 두 번째와 세 번째의 절연박막에다 형성시킨 구멍. (h) 상기의 구멍안에 형성된 전극.
  2. 다음과 같은 것으로 구성된 반도체장치. 실리콘층과 또 이 실리콘층을 함유하고 있는 기판표면의 정해진 곳에 형성된 다결정 실리콘층과의 사이의 공간의 최소한 한 부분에 형성된 실리콘의 산화막과 실리콘의 질화막의 2층으로 조성되는 절연성의 막. 그리고, 상기의 다결정 실리콘층과 주위의 실리콘 산화막층을 마스크로 사용하여 자기정합 기숭에 의하여 상기의 다결정 실리콘층의 둘레에 있는 상기의 2층 절연막의 적어도 한 부분을 제거하여 형성시킨 구멍안에 다형성한 금속화 전극.
  3. 다음과 같은 공정에 의한 반도체장치의 제조방법. (a) 기판의 표면위에 실리콘 산화막을 형성하는 공정. (b) 상기의 실리콘 산화막 위에다 실리콘 질화막을 형성하는 공정. (c) 상기의 실리콘 질화막과 상기의 실리콘 산화막의 2층으로 조성되는 절연성 막에다 구멍을 형성하는 공정. (d) 상기의 구멍을 덮기 위한 다결정 실리콘층을 피착시키고 이 다결정 실리콘층을 패턴잉하는 공정. (e) 상기의 다결정 실리콘층의 주위에다 실리콘 산화막층을 형성하기 위한 상기 다결정 실리콘층의 산화공정. (f) 상기의 다결정 실리콘층과 상기의 그 주위의 실리콘 산화막층을 마스크로하여 자기정합 기술에 의하여 상기 2층의 절연성 막에다 구멍을 형성하는 공정. (g) 상기의 구멍안에다 금속화 전극을 형성하는 공정.
  4. 다음과 같이 구성되는 구조의 수직형 트랜지스터. 저 농도의 p형 반도체영역과 고농도의 p형 반도체 영역으로 이루어진 베이스영역. 상기의 저농도의 p형 반도체영역에 형성된 최소한 하나의 에미터영역. 에미터단자를 빼내기 위해서 에미터영역에 형성한 구멍을 덮기 위하여 에미터 영역위에 형성하는 다결정 실리콘층, 상기의 에미터영역의 구멍보다도 넓은 상기의 다결정 실리콘층과 그 아래에 높인 베이스영역사이에 형성된 질화막과 얇은 산화층, 산화막으로 덮혀 있는 상기의 다결정 실리콘층. 그리고, 상기의 고농도 P형 반도체층 13으로부터 베이스단자를 끌어내기 위한 금속화전극. 이 금속화전극은 상기의 에미터 전극인 다결정 실리콘층 위에 있는 2산화막 위에 배열되어 있다.
  5. 청구범위 4에 따르는 반도체장치와 동일한 과정에 의하여 동일한 기판에다 형성될 수 있는 수평형 pnp트랜지스터를 포함하는 반도체 장치에서 다음과 같은 것으로 구성되는 상기 수평형 트랜지스터. 베이스 영역의 n형 반도체층 위에 형성된 산화막과 질화막. 상기의 질화막 위에 형성되고 같은 폭을 갖는 산화막층으로 덮혀 있는 다결정 실리콘층. p형 반도체 영역에 의하여 형성된 에미터영역과 콜렉터영역. 상기의 p형 반도체 영역으로부터 나오는 금속화된 전극.
  6. 상기의 p형 반도체 영역이 고농도의 p형 반도체 영역으로 되는 것을 특징으로 하는특허청구의 범위 5의 반도체장치.
  7. 상기의 p형 반도체 영역이 저농도의 p형 반도체층(영역)과 고농도의 p형 반도체층(영역)의 합성으로 되고 상기의 저농도의 p형 반도체영역들 사이의 거리가 상기 고농도의 p형 반도체영역들 사이의 거리보다 짧고 또한 상기의 다결정 실리콘층의 폭보다 짧은 것을 특징으로 하는 청구범위 5의 반도체장치.
  8. 상기의 베이스영역과 상기의 에미터영역이 공통의 구멍을 통한 확산 혹은 이온주입에 의하여 형성되고, 상기의 에미터영역은 고농도의 p형 반도체영역이고, 상기의 콜렉터영역은 저동도의 p형 반도체영역과 고농도의 p형 반도체영역을 포함하고, 이 저농도의 p형 콜렉터영역은 상기 고농도의 콜렉터 영역보다도 에미터측에 더 가깝게 설치되어 있는 것을 특징으로 하는 청구범위 5의 반도체 장치.
  9. 특허청구의 범위 4에 따르는 상기의 반도체장치와 동일한 기판위에다 동일한 과정으로 형성할 수 있는 저항소자를 포함하는 반도체장치에서 다음과 같은 것으로 구성되는 상기의 저항소자. 저농도의 p형 반도체영역과 고농도의 p형 반도체영역으로 합성된 저항영역. 상기의 저농도의 p형 반도체의 장소에 형성된 같은 길이의 산화막과 질화막. 상기의 질화막위에 형성되고 이 질화막과 같은 길이를 갖는 산화막으로 덮혀진 다결정 실리콘층. 그리고, 상기의 고농도 p형 반도체영역의 전체표면으로부터 나오는 금속화된 전극.
  10. 특허청구의 범위 4에 따르는 상기의 반도체장치와 동일한 기판에다 동일한 과정으로 형성할 수 있는 캐파시터소자를 포함하는 반도체장치에서 다음과 같은 것으로 구성되는 캐파시터소자. 질화막과 산화막, 혹은 산화막으로 만들어진 절연성의 막. 다결정 실리콘층으로 만들어진 첫번째의 전극. n형의 반도체영역(기판 1), 혹은 저농도의 p형 반도체영역과 고농도의 p형 반도체영역, 혹은 금속화전극으로 만들어진 두 번째 전극.
  11. 다음과 같은 것으로 구성되는 반도체 장치. 고농도의 p형 반도체영역으로 만들어지는 가이드링과, 그리고, 금속화된 전극과 n형의 반도체영역(기판 1) 사이에 쇼트키이 접합이 있는 다이오드.
  12. 특허청구의 범위 4에 따르는 반도체장치와 특허청구범위 11에 따르는 반도체장치가 합쳐진 것을 특징으로 하는 반도체 장치.
  13. 집적된 I2L의 구조를 포함하는 것을 특징으로 하는 특허청구 범위 4에 따르는 반도체장치와 또 특허청구 범위 5에서 8까지의 어느 하나에 따르는 반도체장치.
  14. 다음과 같은 공정으로 구성되는 특허청구 범위 4에서 13까지의 어느 하나의 반도체장치의 제조방법. 산화박막과 npn트랜지스터의 에미터 부위와 콜렉터 부위를 감싸고 있는 질화막에다 구멍을 형성하고 그 위에다 다결정 실리콘층을 피착하는 공정. 산화막과 질화막을 제거하지 않고 pnp트랜지스터와 저항의 위에다가 다결정 실리콘층을 피착하는 공정. 상기의 npn트랜지스터의 에미터 구멍 혹은 콜렉터구멍 혹은 두 개를 모두 덮고 다결정 실리콘층 밑의 질화막을 노출시키기 위한 상기 다결정 실리콘층의 패턴잉 공정. 오직 다결정 실리콘층만을 산화시키는 공정. 산화된 다결정 실리콘층을 마스크로 하여서 자기 정합 기술에 의하여 상기의 산화박막과 질화막을 제거하는 공정. npn트랜지스터의 외부 베이스영역용의, 또 pnp트랜지스터의 에미터와 콜렉터영역용의, 그리고, 또 저항용의 전극을 끌어낼 영역을 고농도의 p형 반도체층으로 형성하는 공정. 상기의 전극을 끌어낼 영역에다가 금속을 피착시키고 npn트랜지스터의 베이스단자와, pnp트랜지스터의 에미터단자와 콜렉터단자, 그리고, 저항의 단자들을 자기정합기술에 의하여 패턴잉하는 공정.
  15. 상기의 pnp트랜지스터가 다음과 같은 공정으로 제조되는 것을 특징으로 하는 특허청구 범위 14의 반도체장치와 제조방법. 고농도의 p형 반도체영역을 형성하기 전에 에미터와 콜렉터와의 사이의 장소위에다가 저농도의 p형 반도체영역을 균일하게 형성하는 공정. 산화된 다결정 실리콘층에 의하여 확실히 에미터로서 동작하게 될 장소와 같은 콜렉터영역을 자기정합 기술에 의하여 마스킹(masking)하는 공정. 에미터로서 동작하게 될 장소에다가 n형의 반도체영역을 형성하는 공정. 마스크를 제거하고 pnp트랜지스터의 콜렉터와 에미터를 형성하기 위한 고농도의 p형 반도체층을 형성하는 공정.
  16. 다음과 같은 공정으로 되는 쇼트키이 다이오드의 제조방법. 반도체 기판위에 형성되고 산화된 다결정 실리콘층을 마스크로 사용하여 반도체 기판내에다 고농도의 p형 반도체영역을 형성하는 공정. 상기의 다결정 실리콘층과 그 밑에 놓여 있는 질화막 그리고, 기판위의 산화막을 제거하는 공정. 그리고, 그 다음에 상기의 반도체 기판위에 다금속을 피착시키는 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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