KR20240082216A - 반도체 장치, 표시 장치, 및 반도체 장치의 구동 방법 - Google Patents
반도체 장치, 표시 장치, 및 반도체 장치의 구동 방법 Download PDFInfo
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Abstract
본 발명은 신규 반도체 장치를 제공한다.
제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 한쪽과, 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터의 백 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽과, 제 1 용량 소자의 다른 쪽 단자와, 발광 소자의 한쪽 단자에 전기적으로 접속되고, 제 1 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터가 가지는 반도체층의 일부는 각각 절연층에 형성된 개구 내에 제공된다
제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 한쪽과, 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터의 백 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽과, 제 1 용량 소자의 다른 쪽 단자와, 발광 소자의 한쪽 단자에 전기적으로 접속되고, 제 1 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터가 가지는 반도체층의 일부는 각각 절연층에 형성된 개구 내에 제공된다
Description
본 발명의 일 형태는 반도체 장치, 표시 장치, 및 반도체 장치의 구동 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술분야는 물건, 방법, 구동 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 더 구체적으로는 본 명세서 등에 개시되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 광학 장치, 촬상 장치, 조명 장치, 연산 장치, 제어 장치, 기억 장치, 입력 장치, 출력 장치, 입출력 장치, 신호 처리 장치, 연산 처리 장치, 전자 계산기, 전자 기기, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다.
예를 들어 VR(가상 현실) 또는 AR(증강 현실) 등의 XR 용도로 적용할 수 있는 표시 장치가 요구되고 있다. 구체적으로는 현실감 및 몰입감을 높이기 위하여 상기 표시 장치로서 예를 들어 정세도가 높은 것 및 색 재현성이 높은 것 등이 요구되고 있다.
상기 표시 장치에 적용 가능한 것으로서는 예를 들어 액정 표시 장치, 유기 EL(Electro Luminescence) 소자(OLED(Organic Light Emitting Diode)라고도 함), 또는 발광 다이오드(LED: Light Emitting Diode) 등의 발광 소자를 가지는 발광 장치 등이 있다.
예를 들어 유기 EL 소자는 한 쌍의 전극 사이에 발광성 유기 화합물을 포함하는 층을 끼운 구성을 가진다. 상기 전극 간에 전압을 인가하여 상기 층에 전류를 흘림으로써 발광성 유기 화합물로부터 발광을 얻을 수 있다. 이러한 유기 EL 소자가 적용된 표시 장치에서는 예를 들어 액정 표시 장치 등에서 필요한 백라이트가 불필요하기 때문에, 얇고, 가볍고, 콘트라스트가 높고, 소비 전력이 낮은 표시 장치를 실현할 수 있다. 또한 유기 EL 소자의 응답 속도는 빠르기 때문에 움직임이 빠른 영상을 표시하는 데 적합한 표시 장치를 실현할 수 있다. 유기 EL 소자를 사용한 표시 장치의 일례가 특허문헌 1에 기재되어 있다.
또한 특허문헌 2에서는 유기 EL 소자의 발광 강도를 제어하는 화소 회로에 있어서, 화소들 간에서의 트랜지스터의 문턱 전압의 편차를 보정하여 표시 장치의 표시 품위를 높일 수 있는 회로 구성이 개시되어 있다.
본 발명의 일 형태는 고정세(高精細)의 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소형화된 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 표시 품위를 높인 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력이 저감된 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치 또는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 표시 품위를 높일 수 있는 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 소비 전력을 저감할 수 있는 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성을 높일 수 있는 반도체 장치 또는 표시 장치의 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공하는 것을 과제 중 하나로 한다.
또한 상기 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 상기 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한 상기 과제 이외의 과제는 본 명세서, 도면, 또는 청구범위 등의 기재에서 저절로 명확해지는 것이고, 본 명세서, 도면, 또는 청구범위 등의 기재에서 상기 과제 이외의 과제를 추출하는 것이 가능하다.
(1)
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 1 용량 소자와, 발광 소자와, 절연층을 가지고, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 한쪽과, 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터는 백 게이트를 가지고, 백 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽과, 제 1 용량 소자의 다른 쪽 단자와, 발광 소자의 한쪽 단자에 전기적으로 접속되고, 제 1 트랜지스터는 제 1 반도체층을 가지고, 제 1 반도체층의 일부는 절연층에 형성된 제 1 개구 내에 제공되고, 제 3 트랜지스터는 제 2 반도체층을 가지고, 제 2 반도체층의 일부는 절연층에 형성된 제 2 개구 내에 제공되고, 제 4 트랜지스터는 제 3 반도체층을 가지고, 제 3 반도체층의 일부는 절연층에 형성된 제 3 개구 내에 제공되는 반도체 장치이다.
(2)
또한 상기 (1)에 있어서, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층은 산화물 반도체를 포함하여도 좋다.
(3)
또한 상기 (2)에 있어서, 제 2 트랜지스터는 제 4 반도체층을 가지고, 제 4 반도체층은 절연층 위에 제공되어도 좋다.
(4)
또한 상기 (3)에 있어서, 제 4 반도체층은 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층과 같은 공정으로 형성되어도 좋다.
(5)
또한 상기 (4)에 있어서, 제 2 용량 소자와, 제 5 트랜지스터와, 제 6 트랜지스터를 더 가지고, 제 2 트랜지스터의 게이트는 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 용량 소자의 다른 쪽 단자와, 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 발광 소자의 한쪽 단자에 전기적으로 접속되어도 좋다.
(6)
본 발명의 일 형태는 상기 (1) 내지 상기 (5) 중 어느 하나의 반도체 장치와, 구동 회로를 가지고, 구동 회로는 제 7 트랜지스터와 제 8 트랜지스터를 가지고, 제 7 트랜지스터는 제 5 반도체층을 가지고, 제 5 반도체층의 일부는 절연층에 형성된 제 4 개구 내에 제공되고, 제 8 트랜지스터는 제 6 반도체층을 가지고, 제 6 반도체층의 일부는 절연층에 형성된 제 5 개구 내에 제공되고, 구동 회로는 제 7 트랜지스터를 통하여 제 1 트랜지스터를 도통 상태 또는 비도통 상태로 하는 전위를 출력하는 기능과, 제 8 트랜지스터를 통하여 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 하는 전위를 출력하는 기능을 가지는 표시 장치이다.
(7)
또한 상기 (6)에 있어서, 구동 회로는 제 1 트랜지스터를 도통 상태로 하는 전위를 출력하는 빈도보다 낮은 빈도로 제 4 트랜지스터를 도통 상태로 하는 전위를 출력하는 기능을 가져도 좋다.
(8)
본 발명의 일 형태는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 4 트랜지스터와, 발광 소자를 가지고, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터는 백 게이트를 가지고, 백 게이트는 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 제 2 트랜지스터는 게이트에 공급되는 전위에 따라 발광 소자에 흐르는 전류를 제어하는 기능과, 백 게이트에 공급되는 전위에 따라 제 2 트랜지스터의 문턱 전압을 변화시키는 기능을 가지는 반도체 장치의 구동 방법으로서, 제 1 트랜지스터를 도통 상태로 하는 빈도보다 제 4 트랜지스터를 도통 상태로 하는 빈도를 낮게 하는 반도체 장치의 구동 방법이다.
(9)
또한 상기 (8)에 있어서, 절연층을 더 가지고, 제 1 트랜지스터는 제 1 반도체층을 가지고, 제 1 반도체층의 일부는 절연층에 형성된 제 1 개구 내에 제공되고, 제 4 트랜지스터는 제 3 반도체층을 가지고, 제 3 반도체층의 일부는 절연층에 형성된 제 3 개구 내에 제공되어도 좋다.
(10)
또한 상기 (9)에 있어서, 제 1 반도체층 및 제 3 반도체층은 산화물 반도체를 포함하여도 좋다.
(11)
또한 상기 (10)에 있어서, 제 2 트랜지스터는 제 4 반도체층을 가지고, 제 4 반도체층은 절연층 위에 제공되어도 좋다.
(12)
또한 상기 (11)에 있어서, 제 4 반도체층은 제 1 반도체층 및 제 3 반도체층과 같은 공정으로 형성되어도 좋다.
본 발명의 일 형태는 고정세의 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 소형화된 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 표시 품위를 높인 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 소비 전력이 저감된 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 신규 반도체 장치 또는 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 표시 품위를 높일 수 있는 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공할 수 있다. 또는 본 발명의 일 형태는 소비 전력을 저감할 수 있는 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공할 수 있다. 또는 본 발명의 일 형태는 신뢰성을 높일 수 있는 반도체 장치 또는 표시 장치의 구동 방법을 제공할 수 있다. 또는 본 발명의 일 형태는 신규 반도체 장치의 구동 방법 또는 표시 장치의 구동 방법을 제공할 수 있다.
또한 상기 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 상기 효과의 모두를 가질 필요는 없다. 또한 상기 효과 이외의 효과는 본 명세서, 도면, 또는 청구범위 등의 기재에서 저절로 명확해지는 것이고, 본 명세서, 도면, 또는 청구범위 등의 기재에서 상기 효과 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 구성예를 나타내는 회로도이다.
도 2는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 3은 반도체 장치의 동작예를 나타내는 회로도이다.
도 4는 반도체 장치의 동작예를 나타내는 회로도이다.
도 5는 반도체 장치의 동작예를 나타내는 회로도이다.
도 6은 반도체 장치의 동작예를 나타내는 회로도이다.
도 7은 반도체 장치의 동작예를 나타내는 회로도이다.
도 8은 반도체 장치의 동작예를 나타내는 회로도이다.
도 9는 반도체 장치의 구성예를 나타내는 회로도이다.
도 10은 반도체 장치의 구성예를 나타내는 회로도이다.
도 11은 반도체 장치의 구성예를 나타내는 회로도이다.
도 12의 (A) 내지 (E)는 표시 장치의 구성예를 나타내는 블록도이다.
도 13은 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 14는 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 15는 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 16의 (A) 내지 (C) 및 (E)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 16의 (D)는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 17의 (A) 내지 (C) 및 (E)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 17의 (D)는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 18의 (A) 내지 (C)는 반도체 장치의 구성예를 나타내는 회로도이다.
도 19의 (A) 내지 (C)는 반도체 장치의 구성예를 나타내는 회로도이다.
도 20의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 20의 (B) 및 (C)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 21의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 21의 (B)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 22의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 22의 (B) 및 (C)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 23의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 24의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 24의 (C)는 반도체 장치의 구성예를 나타내는 상면도이다.
도 25는 반도체 장치의 구성예를 나타내는 단면도이다.
도 26의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 26의 (C)는 반도체 장치의 구성예를 나타내는 상면도이다.
도 27은 반도체 장치의 구성예를 나타내는 단면도이다.
도 28의 (A)는 표시 장치의 구성예를 나타내는 사시도이다. 도 28의 (B) 내지 (F)는 화소의 배열의 일례를 나타내는 상면도이다.
도 29는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 30은 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 31은 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 32는 화소의 레이아웃의 일례를 나타내는 단면도이다.
도 33의 (A) 및 (B)는 화소의 레이아웃의 일례를 나타내는 단면도이다.
도 34의 (A) 내지 (C)는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 35의 (A) 내지 (C)는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 36의 (A) 및 (B)는 표시 장치의 구성예를 나타내는 단면도이다.
도 37의 (A) 및 (B)는 표시 장치의 구성예를 나타내는 단면도이다.
도 38의 (A) 내지 (D)는 전자 기기의 일례를 나타내는 도면이다.
도 39의 (A) 내지 (F)는 전자 기기의 일례를 나타내는 도면이다.
도 40의 (A) 내지 (G)는 전자 기기의 일례를 나타내는 도면이다.
도 41은 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 42는 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 43은 트랜지스터의 오프 전류의 평가 방법을 나타내는 도면이다.
도 44는 트랜지스터의 오프 전류의 평가 결과를 나타내는 도면이다.
도 45는 표시 장치의 구성을 나타내는 도면이다.
도 46은 표시 장치의 평가 결과를 나타내는 도면이다.
도 47은 표시 장치의 평가 결과를 나타내는 도면이다.
도 48은 표시 장치의 평가 결과를 나타내는 도면이다.
도 49는 표시 장치의 평가 결과를 나타내는 도면이다.
도 50은 표시 장치의 평가 결과를 나타내는 도면이다.
도 51은 표시 장치의 구성을 나타내는 도면이다.
도 52는 표시 장치의 구성을 나타내는 도면이다.
도 53은 표시 장치의 시뮬레이션 결과를 나타내는 도면이다.
도 54는 표시 장치의 평가 결과를 나타내는 도면이다.
도 55는 표시 장치의 평가 결과를 나타내는 도면이다.
도 56은 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 57은 표시 장치의 평가 결과를 나타내는 도면이다.
도 2는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 3은 반도체 장치의 동작예를 나타내는 회로도이다.
도 4는 반도체 장치의 동작예를 나타내는 회로도이다.
도 5는 반도체 장치의 동작예를 나타내는 회로도이다.
도 6은 반도체 장치의 동작예를 나타내는 회로도이다.
도 7은 반도체 장치의 동작예를 나타내는 회로도이다.
도 8은 반도체 장치의 동작예를 나타내는 회로도이다.
도 9는 반도체 장치의 구성예를 나타내는 회로도이다.
도 10은 반도체 장치의 구성예를 나타내는 회로도이다.
도 11은 반도체 장치의 구성예를 나타내는 회로도이다.
도 12의 (A) 내지 (E)는 표시 장치의 구성예를 나타내는 블록도이다.
도 13은 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 14는 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 15는 표시 장치의 구동예를 나타내는 타이밍 차트이다.
도 16의 (A) 내지 (C) 및 (E)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 16의 (D)는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 17의 (A) 내지 (C) 및 (E)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 17의 (D)는 반도체 장치의 동작예를 나타내는 타이밍 차트이다.
도 18의 (A) 내지 (C)는 반도체 장치의 구성예를 나타내는 회로도이다.
도 19의 (A) 내지 (C)는 반도체 장치의 구성예를 나타내는 회로도이다.
도 20의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 20의 (B) 및 (C)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 21의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 21의 (B)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 22의 (A)는 반도체 장치의 구성예를 나타내는 상면도이다. 도 22의 (B) 및 (C)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 23의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 단면도이다.
도 24의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 24의 (C)는 반도체 장치의 구성예를 나타내는 상면도이다.
도 25는 반도체 장치의 구성예를 나타내는 단면도이다.
도 26의 (A) 및 (B)는 반도체 장치의 구성예를 나타내는 회로도이다. 도 26의 (C)는 반도체 장치의 구성예를 나타내는 상면도이다.
도 27은 반도체 장치의 구성예를 나타내는 단면도이다.
도 28의 (A)는 표시 장치의 구성예를 나타내는 사시도이다. 도 28의 (B) 내지 (F)는 화소의 배열의 일례를 나타내는 상면도이다.
도 29는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 30은 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 31은 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 32는 화소의 레이아웃의 일례를 나타내는 단면도이다.
도 33의 (A) 및 (B)는 화소의 레이아웃의 일례를 나타내는 단면도이다.
도 34의 (A) 내지 (C)는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 35의 (A) 내지 (C)는 화소의 레이아웃의 일례를 나타내는 상면도이다.
도 36의 (A) 및 (B)는 표시 장치의 구성예를 나타내는 단면도이다.
도 37의 (A) 및 (B)는 표시 장치의 구성예를 나타내는 단면도이다.
도 38의 (A) 내지 (D)는 전자 기기의 일례를 나타내는 도면이다.
도 39의 (A) 내지 (F)는 전자 기기의 일례를 나타내는 도면이다.
도 40의 (A) 내지 (G)는 전자 기기의 일례를 나타내는 도면이다.
도 41은 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 42는 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 43은 트랜지스터의 오프 전류의 평가 방법을 나타내는 도면이다.
도 44는 트랜지스터의 오프 전류의 평가 결과를 나타내는 도면이다.
도 45는 표시 장치의 구성을 나타내는 도면이다.
도 46은 표시 장치의 평가 결과를 나타내는 도면이다.
도 47은 표시 장치의 평가 결과를 나타내는 도면이다.
도 48은 표시 장치의 평가 결과를 나타내는 도면이다.
도 49는 표시 장치의 평가 결과를 나타내는 도면이다.
도 50은 표시 장치의 평가 결과를 나타내는 도면이다.
도 51은 표시 장치의 구성을 나타내는 도면이다.
도 52는 표시 장치의 구성을 나타내는 도면이다.
도 53은 표시 장치의 시뮬레이션 결과를 나타내는 도면이다.
도 54는 표시 장치의 평가 결과를 나타내는 도면이다.
도 55는 표시 장치의 평가 결과를 나타내는 도면이다.
도 56은 트랜지스터의 Id-Vg 특성의 평가 결과를 나타내는 도면이다.
도 57은 표시 장치의 평가 결과를 나타내는 도면이다.
본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용한 장치이며, 예를 들어 반도체 소자(예를 들어 트랜지스터 또는 다이오드 등)를 포함하는 회로 또는 이 회로를 가지는 장치 등을 가리킨다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어 반도체 소자를 포함하는 집적 회로, 집적 회로를 포함하는 칩, 칩이 패키지에 제공된 전자 부품, 또는 전자 부품을 실장한 전자 기기 등은 반도체 장치의 일례이다. 또한 예를 들어 표시 장치, 발광 장치, 축전 장치, 광학 장치, 촬상 장치, 조명 장치, 연산 장치, 제어 장치, 기억 장치, 입력 장치, 출력 장치, 입출력 장치, 신호 처리 장치, 전자 계산기, 또는 전자 기기 등은 그 자체가 반도체 장치이고, 또한 반도체 장치를 가지는 경우가 있다.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 다른 형태로 실시하는 것이 가능하다. 따라서 그 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명의 일 형태는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서 등에 있어서, 각 실시형태에 기재되는 구성을 다른 실시형태에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태 중에 복수의 구성이 기재되는 경우에는 이들 구성을 적절히 조합하여 본 발명의 일 형태로 할 수 있다.
또한 실시형태를 설명하는 도면은 발명의 구성에 있어서, 동일한 부분 또는 같은 기능을 가지는 부분에 동일한 부호를 다른 도면 사이에서 공통적으로 사용함으로써, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 도면에서는 같은 기능을 가지는 부분을 가리키는 경우에 예를 들어 해치 패턴 등을 동일하게 하고, 특별히 부호를 부여하지 않는 경우가 있다. 또한 도면에서는 이해하기 쉽게 하기 위하여, 예를 들어 사시도 또는 상면도("평면도"라고도 함) 등에서 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한 도면에서는 예를 들어 일부의 숨은선의 기재를 생략하는 경우가 있다. 또한 도면에서는 예를 들어 해치 패턴 등의 기재를 생략하는 경우가 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 도면은 예를 들어 그 크기 또는 가로세로비 등에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 예를 들어 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 실제의 제조 공정에서, 에칭 등의 처리에 의하여 층 또는 레지스트 마스크 등이 의도치 않게 감소되는 경우가 있지만 이해를 용이하게 하기 위하여 이들을 도면에 반영하지 않는 경우가 있다. 또한 예를 들어 실제의 회로 동작에 있어서, 노이즈 또는 타이밍의 어긋남 등으로 인하여 전압 또는 전류 등의 편차가 발생하는 경우가 있지만 이해를 용이하게 하기 위하여 이들을 도면에 반영하지 않는 경우가 있다.
또한 본 명세서 및 도면 등에 있어서, 구성 요소를 기능마다 분류하고 서로 독립한 요소로서 나타내는 경우가 있다. 그러나 구성 요소를 기능마다 나누기 어렵고, 하나의 요소에 복수의 기능이 관련되는 경우 또는 복수의 요소에 걸쳐 하나의 기능이 관련되는 경우가 있다. 그러므로 본 명세서 및 도면 등에 나타낸 요소는 그 설명에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서 및 도면 등에 있어서, 복수의 요소에 같은 부호를 사용하는 경우, 이들을 특별히 구별할 필요가 있는 경우에는 부호에 예를 들어 "A", "b", "_1", "[n]", "[m,n]" 등의 식별용 부호를 부여하여 기재하는 경우가 있다. 또한 식별용 부호를 부여한 복수의 요소에 공통된 사항을 설명할 때 또는 이들을 구별할 필요가 없을 때에는 식별용 부호를 부여하지 않고 기재하는 경우가 있다.
또한 본 명세서 등에 있어서, 트랜지스터의 "도통 상태" 또는 "온 상태"란, 예를 들어 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있는 것으로 간주할 수 있는 상태, 또는 소스와 드레인 사이에 전류를 흘릴 수 있는 상태 등을 가리킨다. 예를 들어 n채널형 트랜지스터에 있어서 게이트와 소스 사이의 전압이 문턱 전압보다 높은 상태 또는 p채널형 트랜지스터에 있어서 게이트와 소스 사이의 전압이 문턱 전압보다 낮은 상태 등을 "도통 상태" 또는 "온 상태"라고 하는 경우가 있다. 또한 트랜지스터의 "비도통 상태", "차단 상태", 또는 "오프 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있는 것으로 간주할 수 있는 상태를 가리킨다. 예를 들어 n채널형 트랜지스터에 있어서 게이트와 소스 사이의 전압이 문턱 전압보다 낮은 상태 또는 p채널형 트랜지스터에 있어서 게이트와 소스 사이의 전압이 문턱 전압보다 높은 상태 등을 "비도통 상태", "차단 상태", 또는 "오프 상태"라고 하는 경우가 있다.
또한 본 명세서 등에 있어서, 게이트와 소스 사이(게이트-소스 간)의 전압을 "게이트 전압"이라고 하고, 드레인과 소스 사이(드레인-소스 간)의 전압을 "드레인 전압"이라고 하고, 백 게이트와 소스 사이(백 게이트-소스 간)의 전압을 "백 게이트 전압"이라고 하는 경우가 있다. 또한 드레인과 소스 사이에 흐르는 전류를 "드레인 전류"라고 하는 경우가 있다. 또한 n채널형 트랜지스터에 있어서 게이트 전압이 높다, 드레인 전압이 높다, 및 백 게이트 전압이 높다는 등의 기재와, p채널형 트랜지스터에 있어서 게이트 전압이 낮다, 드레인 전압이 낮다, 및 백 게이트 전압이 낮다는 등의 기재를 서로 적절히 바꿔 읽을 수 있다. 또한 n채널형 트랜지스터에 있어서 게이트 전압이 낮다, 드레인 전압이 낮다, 및 백 게이트 전압이 낮다는 등의 기재와, p채널형 트랜지스터에 있어서 게이트 전압이 높다, 드레인 전압이 높다, 및 백 게이트 전압이 높다는 등의 기재를 서로 적절히 바꿔 읽을 수 있다.
또한 본 명세서 등에 있어서, 트랜지스터의 오프 전류란, 특별히 언급하지 않는 한 트랜지스터가 오프 상태에 있을 때의 드레인 전류를 가리킨다. 또한 본 명세서 등에 있어서, 오프 전류, 및 게이트와 소스 및 드레인 사이에 흐르는 전류(게이트 누설 전류라고도 함)를 누설 전류라고 하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태에 따른 반도체 장치에 대하여 도면을 참조하면서 설명한다. 또한 본 발명의 일 형태에 따른 표시 장치에 대하여 도면을 참조하면서 설명한다. 상기 반도체 장치는 예를 들어 상기 표시 장치의 일부에 사용할 수 있다.
<반도체 장치의 구성예>
도 1은 본 발명의 일 형태에 따른 반도체 장치의 구성예를 설명하는 회로도이다.
도 1에 나타낸 바와 같이, 반도체 장치(20A)는 화소 회로(31A)와, 발광 소자(32)를 가진다. 화소 회로(31A)는 트랜지스터(M1)와, 트랜지스터(M2)와, 트랜지스터(M3)와, 트랜지스터(M4)와, 트랜지스터(M5)와, 트랜지스터(M6)와, 용량 소자(C1)와, 용량 소자(C2)를 가진다.
트랜지스터(M1)의 게이트는 배선(GLa)에 전기적으로 접속된다. 트랜지스터(M1)의 소스 및 드레인 중 한쪽은 트랜지스터(M2)의 게이트에 전기적으로 접속된다. 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 배선(DL)에 전기적으로 접속된다. 트랜지스터(M1)는 트랜지스터(M2)의 게이트와 배선(DL) 사이를 도통 상태 또는 비도통 상태로 하는 기능(스위치로서의 기능)을 가진다.
트랜지스터(M2)의 게이트는 용량 소자(C1)의 한쪽 단자에 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 용량 소자(C1)의 다른 쪽 단자에 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽은 배선(21)에 전기적으로 접속된다. 또한 트랜지스터(M2)는 백 게이트를 가진다. 트랜지스터(M2)의 백 게이트는 용량 소자(C2)의 한쪽 단자에 전기적으로 접속된다. 또한 용량 소자(C2)의 다른 쪽 단자는 트랜지스터(M2)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다.
트랜지스터(M3)의 게이트는 배선(GLb)에 전기적으로 접속된다. 트랜지스터(M3)의 소스 및 드레인 중 한쪽은 용량 소자(C1)의 한쪽 단자에 전기적으로 접속된다. 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽은 용량 소자(C1)의 다른 쪽 단자에 전기적으로 접속된다. 트랜지스터(M3)는 트랜지스터(M2)의 게이트와, 트랜지스터(M2)의 소스 및 드레인 중 한쪽 사이를 도통 상태 또는 비도통 상태로 하는 기능(스위치로서의 기능)을 가진다.
트랜지스터(M4)의 게이트는 배선(GLb)에 전기적으로 접속된다. 트랜지스터(M4)의 소스 및 드레인 중 한쪽은 용량 소자(C2)의 한쪽 단자에 전기적으로 접속된다. 트랜지스터(M4)의 소스 및 드레인 중 다른 쪽은 배선(24)에 전기적으로 접속된다. 트랜지스터(M4)는 용량 소자(C2)의 한쪽 단자와 배선(24) 사이를 도통 상태 또는 비도통 상태로 하는 기능(스위치로서의 기능)을 가진다.
트랜지스터(M5)의 게이트는 배선(GLc)에 전기적으로 접속된다. 트랜지스터(M5)의 소스 및 드레인 중 한쪽은 트랜지스터(M2)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M5)의 소스 및 드레인 중 다른 쪽은 발광 소자(32)의 한쪽 단자(예를 들어 애노드 단자)에 전기적으로 접속된다. 트랜지스터(M5)는 트랜지스터(M2)의 소스 및 드레인 중 한쪽과 발광 소자(32)의 한쪽 단자 사이를 도통 상태 또는 비도통 상태로 하는 기능(스위치로서의 기능)을 가진다.
트랜지스터(M6)의 게이트는 배선(GLa)에 전기적으로 접속된다. 트랜지스터(M6)의 소스 및 드레인 중 한쪽은 트랜지스터(M2)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(M6)의 소스 및 드레인 중 다른 쪽은 배선(23)에 전기적으로 접속된다. 트랜지스터(M6)는 트랜지스터(M2)의 소스 및 드레인 중 한쪽과 배선(23) 사이를 도통 상태 또는 비도통 상태로 하는 기능(스위치로서의 기능)을 가진다.
발광 소자(32)의 다른 쪽 단자(예를 들어 캐소드 단자)는 배선(22)에 전기적으로 접속된다.
발광 소자(32)는 발광 소자(32)에 흐르는 전류의 양에 따른 발광 강도로 발광한다. 발광 소자(32)로서 예를 들어 EL(Electro Luminescence) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), 발광 다이오드(LED: Light Emitting Diode), 마이크로 LED(예를 들어 광을 사출하는 영역의 면적이 10000μm2 이하의 LED), OLED(Organic Light Emitting Diode), QLED(Quantum-dot Light Emitting Diode), 또는 전자 방출 소자 등 다양한 소자를 사용할 수 있다.
트랜지스터(M2)는 게이트에 공급되는 전위에 따라 드레인 전류를 변화시킬 수 있다. 따라서 화소 회로(31A)에서 트랜지스터(M2)는 발광 소자(32)에 흐르는 전류의 양을 제어하는 기능을 가진다. 즉 트랜지스터(M2)는 발광 소자(32)의 발광 강도를 제어하는 기능을 가진다. 본 명세서 등에서는 트랜지스터(M2)와 같은 기능을 가지는 트랜지스터를 "구동 트랜지스터"라고 하는 경우가 있다.
또한 트랜지스터(M2)는 백 게이트에 공급되는 전위에 따라 문턱 전압을 변화시킬 수 있다. 따라서 화소 회로(31A)는 트랜지스터(M2)의 백 게이트(노드(ND2))에 공급되는 전위에 의하여 트랜지스터(M2)의 문턱 전압을 보정할 수 있다. 즉 화소 회로(31A)를 사용한 표시 장치에 있어서, 화소 회로(31A)들 간에서의 트랜지스터(M2)의 문턱 전압의 편차를 보정할 수 있다. 본 명세서 등에서는 화소 회로(31A)와 같이 구동 트랜지스터(트랜지스터(M2))의 문턱 전압을 보정할 수 있는 화소 회로를 "내부 보정 회로"를 탑재한 화소 회로라고도 한다. 내부 보정 회로를 탑재함으로써 상기 표시 장치의 표시 품위 향상을 도모할 수 있다.
트랜지스터(M2)의 소스 및 드레인 중 한쪽과, 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(M5)의 소스 및 드레인 중 한쪽과, 트랜지스터(M6)의 소스 및 드레인 중 한쪽과, 용량 소자(C1)의 다른 쪽 단자와, 용량 소자(C2)의 다른 쪽 단자가 서로 전기적으로 접속되는 영역을 노드(ND1)라고 하는 경우가 있다.
트랜지스터(M2)의 백 게이트와, 트랜지스터(M4)의 소스 및 드레인 중 한쪽과, 용량 소자(C2)의 한쪽 단자가 서로 전기적으로 접속되는 영역을 노드(ND2)라고 하는 경우가 있다.
트랜지스터(M2)의 게이트와, 트랜지스터(M1)의 소스 및 드레인 중 한쪽과, 트랜지스터(M3)의 소스 및 드레인 중 한쪽과, 용량 소자(C1)의 한쪽 단자가 서로 전기적으로 접속되는 영역을 노드(ND3)라고 하는 경우가 있다.
용량 소자(C1)는 예를 들어 노드(ND3)가 플로팅 상태일 때에 트랜지스터(M2)의 소스 및 드레인 중 한쪽과 트랜지스터(M2)의 게이트 사이의 전위차(전압)를 유지하는 기능을 가진다.
용량 소자(C2)는 예를 들어 노드(ND2)가 플로팅 상태일 때에 트랜지스터(M2)의 소스 및 드레인 중 한쪽과 트랜지스터(M2)의 백 게이트 사이의 전위차(전압)를 유지하는 기능을 가진다.
배선(GLa), 배선(GLb), 및 배선(GLc)을 예를 들어 게이트선, 스캔선, 또는 선택선 등이라고 하는 경우가 있다. 배선(DL)을 예를 들어 소스선, 데이터선, 또는 신호선 등이라고 하는 경우가 있다.
본 실시형태 등에서는 화소 회로(31A)를 구성하는 트랜지스터(트랜지스터(M1) 내지 트랜지스터(M6))는 명시된 경우를 제외하고 인핸스먼트형(노멀리 오프형) n채널형 트랜지스터인 것으로 한다. 따라서 그 문턱 전압("Vth"라고 기재하는 경우가 있음)은 0V보다 큰 것으로 한다.
또한 본 발명의 일 형태는 이에 한정되지 않는다. 화소 회로(31A)는 다양한 트랜지스터를 사용하여 구성할 수 있다.
예를 들어 화소 회로(31A)를 구성하는 트랜지스터의 일부 또는 전부는 p채널형 트랜지스터이어도 좋다.
또한 화소 회로(31A)를 구성하는 트랜지스터로서, 다양한 반도체를 포함하는 트랜지스터를 사용할 수 있다. 예를 들어 채널 형성 영역에 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체를 포함하는 트랜지스터를 사용할 수 있다. 또한 상기 반도체로서는 주성분이 단일의 원소로 구성되는 단체의 반도체(예를 들어 실리콘 또는 저마늄 등)에 한정되지 않고 예를 들어 화합물 반도체(예를 들어 실리콘 저마늄 또는 비소화 갈륨 등) 또는 산화물 반도체 등을 사용할 수 있다.
또한 화소 회로(31A)를 구성하는 트랜지스터로서 다양한 종류의 트랜지스터를 사용할 수 있다. 예를 들어 MOS형 전계 효과 트랜지스터, 접합형 전계 효과 트랜지스터, 또는 바이폴러 트랜지스터 등을 사용할 수 있다.
또한 화소 회로(31A)를 구성하는 트랜지스터로서 다양한 구조의 트랜지스터를 사용할 수 있다. 예를 들어 플레이너형, 스태거형, FIN형(핀형), TRI-GATE형(트라이 게이트형), 톱 게이트형, 보텀 게이트형, 또는 듀얼 게이트형(채널 형성 영역을 끼워 양측(예를 들어 상하)에 게이트가 배치된 구조) 등 다양한 구조의 트랜지스터를 사용할 수 있다. 또한 화소 회로(31A)를 구성하는 트랜지스터로서 세로형 트랜지스터(채널 형성 영역을 포함하는 반도체의 적어도 일부가 절연층에 형성된 개구에서의 상기 절연층의 측면을 따라 제공되는 트랜지스터)를 사용하는 것이 바람직하다.
또한 세로형 트랜지스터에서는 소스 전극과 드레인 전극이 다른 높이에 위치하기 때문에, 반도체의 채널 형성 영역에서 높이 방향(세로 방향, 상면에서 볼 때의 깊이 방향, 또는 피형성면에 대하여 수직 방향이라고도 함)으로 전류가 흐르게 된다. 즉 채널 길이 방향이 높이 방향의 성분을 가진다고 할 수 있다.
세로형 트랜지스터는 상면에서 볼 때 소스 영역과, 채널 형성 영역과, 드레인 영역의 적어도 일부를 중첩시킬 수 있는 구성이므로 점유 면적(풋프린트라고도 함)을 작게 할 수 있다. 또한 채널 길이를 작게 하고 채널 폭을 크게 할 수 있는 구조이므로 온 저항을 작게(온 전류를 크게) 할 수 있다. 따라서 세로형 트랜지스터를 화소 회로에 사용함으로써 예를 들어 상기 화소 회로를 사용한 표시 장치의 정세도(화소 밀도라고도 함)를 높일 수 있다. 또한 예를 들어 상기 표시 장치의 정세도를 저하시키지 않고 화소 배열을 펜타일 배열에서 스트라이프 배열로 할 수 있다. 또한 예를 들어 상기 표시 장치의 정세도를 저하시키지 않고 내부 보정 회로를 탑재시킬 수 있다.
본 발명의 일 형태는 화소 회로(31A)를 구성하는 트랜지스터의 일부 또는 전부로서 세로형 트랜지스터를 사용하는 것이 바람직하다. 특히 스위치로서 기능하는 트랜지스터(트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6))로서 세로형 트랜지스터를 사용하는 것이 좋다.
또한 구동 트랜지스터(트랜지스터(M2))로서 포화성이 높은(트랜지스터의 포화 영역에서 드레인 전압에 대한 드레인 전류의 변화가 작은) 트랜지스터를 사용하는 것이 좋다. 예를 들어 채널 길이가 큰 트랜지스터를 사용하는 것이 좋다.
또한 본 발명의 일 형태는 화소 회로(31A)를 구성하는 트랜지스터로서 OS 트랜지스터(채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터)를 사용하는 것이 좋다.
OS 트랜지스터는 채널이 형성되는 산화물 반도체의 밴드 갭이 2eV 이상이기 때문에 오프 전류가 매우 작다는 특성을 가진다. 실온 환경하에서의 채널 폭 1μm당 OS 트랜지스터의 오프 전류값은 1aA(1×10-18A) 이하, 1zA(1×10-21A) 이하, 또는 1yA(1×10-24A) 이하로 할 수 있다. 또한 Si 트랜지스터(채널 형성 영역에 실리콘을 포함하는 트랜지스터)의 경우, 실온 환경하에서의 채널 폭 1μm당 오프 전류값은 1fA(1×10-15A) 이상 1pA(1×10-12A) 이하이다. 따라서 OS 트랜지스터의 오프 전류는 Si 트랜지스터의 오프 전류보다 10자릿수 정도 낮다고 할 수도 있다.
그러므로 예를 들어 화소 회로(31A)를 구성하는 트랜지스터 중 스위치로서 기능하는 트랜지스터(트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6))로서 OS 트랜지스터를 사용함으로써, 용량 소자(C1) 및 용량 소자(C2) 각각에 축적된 전하를 장기간 유지할 수 있다.
따라서 예를 들어 상기 화소 회로를 사용한 표시 장치에 있어서, 프레임마다의 재기록이 불필요한 정지 화상을 표시하는 경우에, 상기 화소 회로를 구동하는 주변 구동 회로의 동작을 정지시켜도 화상을 계속 표시하는 것이 가능해진다. 본 명세서 등에서는 정지 화상 표시 중에 주변 구동 회로의 동작을 정지시키는 구동 방법을 "아이들링(idling) 스톱 구동"이라고도 한다. 아이들링 스톱 구동을 수행함으로써 상기 표시 장치의 소비 전력 저감을 도모할 수 있다.
또한 예를 들어 상기 화소 회로를 사용한 표시 장치에 있어서, 구동 트랜지스터의 백 게이트에 공급되는 전위를 장기간 유지할 수 있다. 그러므로 구동 트랜지스터의 문턱 전압을 보정하는 동작을 모든 프레임에서 수행하지 않고 예를 들어 수 프레임마다 1번의 빈도 또는 수 초마다 1번의 빈도로 수행하여도 상기 표시 장치의 표시 품위 향상을 도모할 수 있다.
또한 OS 트랜지스터는 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는 실온 이상 200℃ 이하의 환경하에서도 오프 전류가 거의 증가하지 않는다. 또한 OS 트랜지스터는 고온 환경하에서도 온 전류가 저감되기 어렵다. 한편 Si 트랜지스터는 고온 환경하에서 온 전류가 저감된다. 즉 OS 트랜지스터는 고온 환경하에서 Si 트랜지스터보다 온 전류가 크다. 또한 OS 트랜지스터는 125℃ 이상 150℃ 이하 등의 환경하에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다. 따라서 OS 트랜지스터를 사용한 반도체 장치는 고온 환경하에서도 동작이 안정되고 신뢰성이 높다. 즉 화소 회로(31A)를 구성하는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 상기 화소 회로를 사용한 표시 장치의 신뢰성 향상을 도모할 수 있다.
또한 OS 트랜지스터는 소스와 드레인 사이의 내압(드레인 내압이라고도 함)이 높다. 따라서 OS 트랜지스터를 사용한 반도체 장치는 고전압으로 구동하는 경우에서도 동작이 안정적이고 높은 신뢰성이 얻어진다. 즉 예를 들어 화소 회로(31A)를 구성하는 트랜지스터 중 트랜지스터(M2) 및 트랜지스터(M5)로서 OS 트랜지스터를 사용함으로써, 배선(21)에 공급되는 전위(애노드 전위라고도 함)와 배선(22)에 공급되는 전위(캐소드 전위라고도 함) 사이의 전위차(전압)가 큰 경우에도 화소 회로(31A)의 동작이 안정된다. 따라서 상기 화소 회로를 사용한 표시 장치의 신뢰성 향상을 도모할 수 있다.
또한 본 발명의 일 형태는 화소 회로(31A)로서, OS 트랜지스터를 사용한 구성에 한정되지 않고 다른 반도체 재료를 포함하는 복수 종류의 트랜지스터를 사용한 구성으로 하여도 좋다. 예를 들어 화소 회로(31A)를 채널 형성 영역에 저온 폴리실리콘(LTPS: Low Temperature Poly Silicon)을 포함하는 트랜지스터(LTPS 트랜지스터)와, OS 트랜지스터로 구성하여도 좋다. LTPS 트랜지스터는 전계 효과 이동도가 높고 주파수 특성이 양호하다. LTPS 트랜지스터와 OS 트랜지스터를 조합한 구성을 LTPO라고 하는 경우가 있다.
예를 들어 화소 회로(31A)를 구성하는 트랜지스터 중 스위치로서 기능하는 트랜지스터(트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6))로서 OS 트랜지스터를 사용하고, 또한 구동 트랜지스터(트랜지스터(M2))로서 LTPS 트랜지스터를 사용하는 구성으로 할 수 있다. 화소 회로(31A)를 LTPO(즉 LTPS 트랜지스터와 OS 트랜지스터의 양쪽)로 구성함으로써, 상기 화소 회로를 사용한 표시 장치의 소비 전력 저감 및 구동 능력 향상을 도모할 수 있다.
또한 화소 회로(31A)를 다른 반도체 재료를 포함하는 복수 종류의 트랜지스터를 사용한 구성으로 하는 경우, 트랜지스터의 종류별로 다른 층에 트랜지스터를 제공하여도 좋다. 예를 들어 화소 회로(31A)가 Si 트랜지스터와 OS 트랜지스터로 구성되는 경우, Si 트랜지스터를 포함하는 층과 OS 트랜지스터를 포함하는 층을 중첩시켜 제공하여도 좋다. 이와 같은 구성으로 함으로써 화소 회로(31A)의 점유 면적을 축소할 수 있다.
본 발명의 일 형태는 반도체 장치(20A)에 있어서 화소 회로(31A)를 구성하는 트랜지스터 중 스위치로서 기능하는 트랜지스터(트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6))로서 세로형 OS 트랜지스터를 사용하고 구동 트랜지스터(트랜지스터(M2))로서 듀얼 게이트형 OS 트랜지스터를 사용한 구성이다. 이러한 세로형 트랜지스터와 듀얼 게이트형 트랜지스터의 양쪽을 가지는 반도체 장치의 구체적인 구성예에 대해서는 후술하는 실시형태 2를 참조하면 좋다.
<반도체 장치의 동작예>
다음으로 반도체 장치(20A)의 동작에 대하여 설명한다.
또한 본 명세서 등에 있어서, 트랜지스터의 게이트와 트랜지스터의 소스 사이의 전위차(전압)를 "게이트 전압"이라고 하는 경우가 있다. 즉 "트랜지스터의 게이트 전압=트랜지스터의 게이트의 전위-트랜지스터의 소스의 전위"이다. 또한 트랜지스터의 백 게이트와 트랜지스터의 소스 사이의 전위차(전압)를 "백 게이트 전압"이라고 하는 경우가 있다. 즉 "트랜지스터의 백 게이트 전압=트랜지스터의 백 게이트의 전위-트랜지스터의 소스의 전위"이다.
도 2는 반도체 장치(20A)의 동작예를 설명하는 타이밍 차트이다. 도 3 내지 도 8은 반도체 장치(20A)의 동작예를 설명하는 회로도이다.
동작에 대한 이하의 설명에 있어서, 배선(DL)에 데이터 전위(Vdata)가 공급되는 것으로 한다. 배선(21)에 전위(Va)가 공급되고, 배선(22)에 전위(Vc)가 공급되고, 배선(23)에 전위(V0)가 공급되고, 배선(24)에 전위(V1)가 공급되는 것으로 한다. 또한 배선(GLa), 배선(GLb), 및 배선(GLc) 각각에 전위(H) 및 전위(L) 중 어느 것이 공급되는 것으로 한다. 전위(H)는 전위(L)보다 높은 전위인 것으로 한다. 예를 들어 전위(H)와 전위(L)의 차는 트랜지스터의 문턱 전압보다 큰 것이 바람직하다. 여기서는 전위(H)는 반도체 장치(20A)를 구성하는 트랜지스터의 게이트에 입력됨으로써 상기 트랜지스터가 온 상태(도통 상태)가 되는 전위로 한다. 또한 전위(L)는 반도체 장치(20A)를 구성하는 트랜지스터의 게이트에 입력됨으로써 상기 트랜지스터가 오프 상태(비도통 상태)가 되는 전위로 한다.
전위(Va)는 애노드 전위이고 전위(Vc)는 캐소드 전위이다. 전위(V0)는 예를 들어 트랜지스터(M2)의 게이트에 공급됨으로써 상기 트랜지스터(M2)를 오프 상태로 할 수 있는 전위로 하면 좋다. 전위(V1)는 예를 들어 트랜지스터(M2)의 백 게이트에 공급됨으로써 상기 트랜지스터(M2)가 노멀리 온 상태가 될 때까지 문턱 전압을 낮출 수 있는(마이너스 시프트시킨다고도 함) 전위로 하면 좋다. 전위(V0)는 예를 들어 0V 또는 전위(L)인 것으로 한다. 전위(V1)는 예를 들어 전위(V0)보다 높은 전위이고, 또한 전위(H)보다 낮은 전위인 것으로 한다.
반도체 장치(20A)에 있어서, 발광 소자(32)의 발광 강도는 발광 소자(32)에 흐르는 전류(Ie)의 크기로 제어된다. 또한 발광 소자(32)가 발광하는 기간을 나타내는 도 8에 있어서, 전류(Ie)를 파선 화살표로 나타내었다. 화소 회로(31A)는 배선(DL)으로부터 공급된 데이터 전위(Vdata)에 따라 전류(Ie)의 크기를 제어하는 기능을 가진다.
도 2에 나타낸 타이밍 차트에서는 동작의 각 기간(기간(T11) 내지 기간(T16))마다 배선(GLa), 배선(GLb), 및 배선(GLc) 각각에 공급되는 전위(전위(H) 또는 전위(L))를 나타내었다. 또한 노드(ND1), 노드(ND2), 및 노드(ND3) 각각의 전위 변화에 대하여 나타내었다.
또한 본 명세서 및 도면 등에 있어서, 전위가 변화될 때에 예를 들어 배선 등의 부하(기생 용량 및 기생 저항)로 인하여 상승 시간 및 하강 시간이 발생할 경우가 있다. 상기 시간은 예를 들어 0초 초과 1000나노초 미만, 100나노초 미만, 10나노초 미만, 또는 1나노초 미만이다.
또한 예를 들어 다른 2개의 동작이 같은 타이밍인 것으로 나타낸 경우에도 반드시 엄밀하게 같은 타이밍임을 뜻하는 것이 아니다. 예를 들어 배선으로의 신호 지연 등에 의한 약간의 시간차를 포함하는 경우에도 같은 타이밍인 것으로 간주할 수 있는 경우가 있다. 상기 시간차는 예를 들어 0초 초과 1000나노초 미만, 100나노초 미만, 10나노초 미만, 또는 1나노초 미만이다. 따라서 "같은 타이밍"이라는 용어와, 예를 들어 "대략적으로 같은 타이밍", "대략 같은 타이밍", 또는 "실질적으로 같은 타이밍" 등이라는 용어를 적절히 치환할 수 있는 것으로 한다. 따라서 "같은 타이밍"이란, 예를 들어 "같은 타이밍 또는 대략 같은 타이밍"을 뜻하는 경우가 있다.
또한 복수의 배선 각각에 공급되는 전위(H) 또는 전위(L)는 같은 전위일 필요는 없다. 예를 들어 상기 전위가 공급되는 트랜지스터의 문턱 전압 등을 고려하여 배선마다 다른 전위가 공급되어도 좋다.
또한 타이밍 차트에 있어서, 기간들을 같은 길이로 도시하는 경우가 있지만 기간들의 길이는 상이하여도 좋다. 예를 들어 도 2에 나타낸 타이밍 차트에서는 설명을 이해하기 쉽게 하기 위하여 기간들(기간(T11) 내지 기간(T16))을 같은 길이로 도시하였지만 기간들의 길이는 상이하여도 좋다.
또한 도 3 내지 도 8에서는 각 배선 또는 노드 옆에 예를 들어 "H", "L", "V0", 또는 "V1" 등 전위를 나타내는 기호(전위 기호라고도 함)를 기재하는 경우가 있다. 또한 각 배선 또는 노드의 전위 변화를 이해하기 쉽게 하기 위하여, 전위가 변화된 배선 또는 노드 등에 부기하는 전위 기호를 원으로 둘러싸서 기재하는 경우가 있다. 또한 오프 상태의 트랜지스터에 겹쳐 "×" 기호를 부여하는 경우가 있다.
[구동 트랜지스터의 문턱 전압 보정(Vth 보정 동작)]
도 2에 나타낸 기간(T11) 내지 기간(T13)에서는 트랜지스터(M2)의 문턱 전압을 보정하기 위한 전압을 취득하고 상기 전압을 용량 소자(C2)에 유지시키는 동작을 수행한다.
발광 소자(32)에 흐르는 전류(Ie)는 주로 데이터 전위(Vdata)와 트랜지스터(M2)의 문턱 전압에 의하여 결정된다. 따라서 복수의 화소 회로(31A)를 가지는 표시 장치에 있어서, 화소 회로(31A)들에 같은 데이터 전위(Vdata)를 공급하여도 화소 회로(31A)들이 가지는 트랜지스터(M2)의 문턱 전압이 다르면 화소 회로(31A)마다 다른 전류(Ie)가 흐른다. 따라서 트랜지스터(M2)의 문턱 전압의 편차가 상기 표시 장치의 표시 품위 저하의 원인 중 하나가 된다.
그래서 화소 회로(31A)들의 트랜지스터(M2)의 문턱 전압이 같은 값이 되도록 보정함으로써 전류(Ie)의 편차를 저감할 수 있다. 여기서는 일례로서 트랜지스터(M2)의 백 게이트에 공급하는 전위를 변화시킴으로써 트랜지스터(M2)의 문턱 전압이 0V(또는 이의 근방)가 되도록 보정하는 방법에 대하여 설명한다.
기간(T11)의 직전에서, 배선(GLa) 및 배선(GLb)에 전위(L)가 공급되고, 배선(GLc)에 전위(H)가 공급되는 것으로 한다. 따라서 트랜지스터(M1), 트랜지스터(M3), 트랜지스터(M4), 및 트랜지스터(M6)는 오프 상태이고, 트랜지스터(M5)는 온 상태이다. 또한 동작에 대한 이하의 설명에 있어서, 각 배선의 전위에 대하여 특별히 명시되지 않는 경우 직전의 기간의 전위가 유지되는 것으로 한다.
기간(T11)에서, 리셋(초기화) 동작이 수행된다. 구체적으로는 배선(GLb)에 전위(H)가 공급된다. 그 결과 트랜지스터(M3) 및 트랜지스터(M4)가 온 상태가 된다(도 3 참조).
따라서 노드(ND1)의 전위가 전위(Ve0)가 된다. 또한 트랜지스터(M3)를 통하여 노드(ND3)의 전위도 전위(Ve0)가 된다. 여기서 전위(Ve0)는 전위(Vc)에 대하여 발광 소자(32)에서의 전압 강하분만큼 높은 전위이다. 또한 트랜지스터(M4)를 통하여 노드(ND2)에 전위(V1)가 공급된다. 트랜지스터(M2)의 백 게이트 전압으로서 "전위(V1)-전위(Ve0)"가 인가됨으로써 트랜지스터(M2)가 노멀리 온 상태가 되는 것으로 한다.
기간(T12)에서, 배선(GLc)에 전위(L)가 공급된다. 그 결과 트랜지스터(M5)가 오프 상태가 된다(도 4 참조).
트랜지스터(M5)가 오프 상태가 된 직후에는 트랜지스터(M2)의 백 게이트 전압으로서 "전위(V1)-전위(Ve0)"가 인가되어 있기 때문에 트랜지스터(M2)는 노멀리 온 상태이다. 따라서 트랜지스터(M2)를 통하여 배선(21)으로부터 노드(ND1)에 전하가 공급된다(도 4에 있어서, 점선 화살표로 나타냄). 그러므로 시간 경과에 따라 노드(ND1)의 전위가 상승된다. 또한 트랜지스터(M3)가 온 상태이기 때문에 노드(ND3)의 전위도 마찬가지로 상승된다. 여기서 노드(ND1)의 전위가 서서히 상승됨에 따라 트랜지스터(M2)의 백 게이트 전압이 서서히 작아진다. 즉 트랜지스터(M2)의 문턱 전압이 서서히 상승된다(플러스 시프트된다고도 함). 그리고 트랜지스터(M2)의 문턱 전압이 0V에 한없이 가까워지면 트랜지스터(M2)가 오프 상태가 되어 노드(ND1)의 전위 상승이 정지된다. 이때 트랜지스터(M2)의 문턱 전압이 0V가 되는 백 게이트 전압을 보정 전압(Vb)으로 한다. 즉 노드(ND1)의 전위 상승이 정지되었을 때 노드(ND1)의 전위는 "전위(V1)-보정 전압(Vb)"이 된다.
기간(T13)에서, 배선(GLb)에 전위(L)가 공급된다. 그 결과 트랜지스터(M3) 및 트랜지스터(M4)가 오프 상태가 된다(도 5 참조).
따라서 노드(ND2) 및 노드(ND3)가 플로팅 상태가 되고 각각의 노드의 전하가 유지된다. 즉 트랜지스터(M2)의 백 게이트 전압으로서 기간(T12)에서 취득한 보정 전압(Vb)이 인가된 상태가 유지된다.
기간(T11) 내지 기간(T13)의 동작을 수행함으로써 트랜지스터(M2)의 문턱 전압이 0V가 되도록 보정을 수행하고 보정한 상태를 유지할 수 있다. 또한 본 명세서 등에서는 이러한 보정 방법을 "내부 보정"이라고 하는 경우가 있다.
[표시 데이터의 기록(데이터 기록 동작)]
도 2에 나타낸 기간(T14) 및 기간(T15)에서는 화소 회로(31A)에 데이터 전위(Vdata)를 기록하는 동작을 수행한다.
기간(T14)에서, 배선(GLa)에 전위(H)가 공급된다. 그 결과 트랜지스터(M1) 및 트랜지스터(M6)가 온 상태가 된다(도 6 참조).
따라서 노드(ND3)에 데이터 전위(Vdata)가 공급되고, 노드(ND1)에 전위(V0)가 공급된다. 즉 트랜지스터(M2)의 게이트 전압으로서 "데이터 전위(Vdata)-전위(V0)"가 인가된다.
여기서 노드(ND2)는 플로팅 상태이고, 노드(ND1)와 노드(ND2)가 용량 소자(C2)를 통하여 용량 결합되어 있다. 그러므로 노드(ND1)의 전위가 전위(V0)로 변화되면 노드(ND2)의 전위도 마찬가지로 "전위(V0)+보정 전압(Vb)"으로 변화된다. 즉 트랜지스터(M2)의 백 게이트 전압으로서 보정 전압(Vb)이 인가되고, 트랜지스터(M2)의 문턱 전압이 0V로 보정된 상태를 유지한 채 데이터 전위(Vdata)를 기록할 수 있다.
기간(T15)에서, 배선(GLa)에 전위(L)가 공급된다. 그 결과 트랜지스터(M1) 및 트랜지스터(M6)가 오프 상태가 된다(도 7 참조).
따라서 노드(ND3)가 플로팅 상태가 되고 노드(ND3)의 전하가 유지된다. 또한 트랜지스터(M2)를 통하여 배선(21)으로부터 노드(ND1)에 전하가 공급됨으로써 노드(ND1)의 전위가 서서히 상승된다.
여기서 노드(ND3)는 플로팅 상태이고, 노드(ND1)와 노드(ND3)가 용량 소자(C1)를 통하여 용량 결합되어 있다. 그러므로 노드(ND1)의 전위 상승에 추종하여 노드(ND3)의 전위도 상승된다. 즉 트랜지스터(M2)의 게이트 전압으로서 "데이터 전위(Vdata)-전위(V0)"가 인가된 상태가 유지된다. 마찬가지로 노드(ND2)는 플로팅 상태이고, 노드(ND1)와 노드(ND2)가 용량 소자(C2)를 통하여 용량 결합되어 있다. 그러므로 노드(ND1)의 전위 상승에 추종하여 노드(ND2)의 전위도 상승된다. 즉 트랜지스터(M2)의 백 게이트 전압으로서 보정 전압(Vb)이 인가된 상태가 유지된다.
[발광 소자의 발광(발광 동작)]
도 2에 나타낸 기간(T16)에서는 발광 소자(32)를 발광시키는 동작을 수행한다.
기간(T16)에서, 배선(GLc)에 전위(H)가 공급된다. 그 결과 트랜지스터(M5)가 온 상태가 된다(도 8 참조).
따라서 트랜지스터(M2), 트랜지스터(M5), 및 발광 소자(32)를 통하여 배선(21)으로부터 배선(22)에 전류가 흐른다(도 8에 있어서, 파선 화살표로 나타냄). 즉 발광 소자(32)에 전류(Ie)가 흐르고 발광 소자(32)는 전류(Ie)에 따른 발광 강도로 발광한다.
배선(21)으로부터 배선(22)에 전류(Ie)가 흐름으로써 발광 소자(32)에서의 전압 강하가 발생한다. 이에 의하여 노드(ND1)의 전위가 전위(Ve1)로 변화된다. 이때 노드(ND2) 및 노드(ND3)는 플로팅 상태이기 때문에, 상술한 기간(T15)과 마찬가지로, 노드(ND1)의 전위 변화에 추종하여 노드(ND2) 및 노드(ND3)의 전위도 변화된다. 즉 트랜지스터(M2)의 게이트 전압으로서 "데이터 전위(Vdata)-전위(V0)"가 인가된 상태가 유지된다. 또한 트랜지스터(M2)의 백 게이트 전압으로서 보정 전압(Vb)이 인가된 상태가 유지된다.
또한 기간(T16)의 동작을 기간(T15)의 동작과 같은 타이밍으로 수행하여도 좋다. 즉 배선(GLa)에 전위(L)가 공급되는 타이밍과, 배선(GLc)에 전위(H)가 공급되는 타이밍이 같아도 좋다.
본 발명의 일 형태는 반도체 장치(20A)에 있어서, 상술한 바와 같은 Vth 보정 동작(기간(T11) 내지 기간(T13))을 수행함으로써 트랜지스터(M2)의 문턱 전압이 0V가 되도록 보정할 수 있다. 이때 트랜지스터(M4)로서 오프 전류가 매우 작다는 특성을 가지는 OS 트랜지스터를 사용함으로써, 트랜지스터(M2)의 문턱 전압이 0V가 되도록 보정된 상태(즉 트랜지스터(M2)의 백 게이트 전압으로서 보정 전압(Vb)이 인가된 상태)를 장기간 유지할 수 있다.
여기서 반도체 장치(20A)에 있어서, 발광 소자(32)에 흐르는 전류(Ie)는 "트랜지스터(M2)의 게이트 전압-트랜지스터(M2)의 문턱 전압"의 자승에 비례하는 전류량이 된다. 그러므로 트랜지스터(M2)의 문턱 전압이 0V가 되도록 보정함으로써, 전류(Ie)는 "데이터 전위(Vdata)-전위(V0)"의 자승에 비례하는 전류량이 된다. 즉 전류(Ie)는 트랜지스터(M2)의 문턱 전압에 의존하지 않는 전류량이 된다. 따라서 트랜지스터(M2)의 문턱 전압에 의존하지 않는 전류(Ie)가 흐르는 상태를 장기간 유지할 수 있다.
따라서 본 발명의 일 형태는 반도체 장치(20A)에 있어서, 상술한 바와 같은 Vth 보정 동작(기간(T11) 내지 기간(T13))을 수행하는 빈도를 데이터 기록 동작 및 발광 동작(기간(T14) 내지 기간(T16))을 수행하는 빈도보다 낮게 할 수 있다. 예를 들어 반도체 장치(20A)에 있어서, 데이터 기록 동작 및 발광 동작을 여러 번 반복적으로 수행할 때마다, Vth 보정 동작을 1번 수행하는 등의 동작을 수행하여도, 트랜지스터(M2)의 문턱 전압이 0V가 되도록 보정된 상태를 유지할 수 있다. 따라서 상기 반도체 장치를 사용한 표시 장치에 있어서, 표시 품위 향상 및 소비 전력 저감을 도모할 수 있다.
또한 본 발명의 일 형태는 상술한 반도체 장치의 구성예에 한정되지 않는다.
도 9는 반도체 장치(20A)의 변형예인 반도체 장치(20B)를 설명하는 회로도이다. 반도체 장치(20B)는 화소 회로(31A) 대신에 화소 회로(31B)를 가진다. 화소 회로(31B)는 트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6)의 각각이 백 게이트를 가지는 점이 화소 회로(31A)와 상이하다. 반도체 장치(20B)가 가지는 트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6) 각각에 있어서, 상기 트랜지스터의 백 게이트는 상기 트랜지스터의 게이트에 전기적으로 접속된다. 이와 같이 백 게이트를 가지는 트랜지스터에 있어서 백 게이트에 게이트와 같은 전위를 공급함으로써 온 저항을 저감할 수 있다.
또한 백 게이트를 가지는 트랜지스터에 있어서, 백 게이트에 공급할 수 있는 전위는 게이트와 같은 전위에 한정되지 않는다. 예를 들어 백 게이트에 소스와 같은 전위를 공급함으로써, 트랜지스터의 외부에서 생기는 전계가 채널 형성 영역에 작용하기 어려워지기 때문에, 전기 특성이 안정되어 신뢰성을 높일 수 있다. 또한 예를 들어 백 게이트에 임의의 전위를 공급함으로써 문턱 전압을 변화시킬 수 있다. 또한 백 게이트에 공급하는 전위는 고정 전위에 한정되지 않는다. 또한 백 게이트에 공급하는 전위는 트랜지스터들 간에서 같아도 좋고 상이하여도 좋다.
도 10은 반도체 장치(20A)의 변형예인 반도체 장치(20C)를 설명하는 회로도이다. 반도체 장치(20C)는 화소 회로(31A) 대신에 화소 회로(31C)를 가진다. 화소 회로(31C)는 트랜지스터(M6)를 가지지 않는 점이 화소 회로(31A)와 상이하다. 반도체 장치(20C)의 동작에 있어서, 데이터 기록 동작 시에 예를 들어 트랜지스터(M5)를 도통 상태로 함으로써 노드(ND1)의 전위가 발광 소자(32)에서의 전압 강하분만큼 높은 전위가 되도록 하면 좋다. 반도체 장치(20C)는 트랜지스터(M6)뿐만 아니라 배선(23)도 가지지 않아도 된다. 그러므로 화소 회로(31C)의 점유 면적 축소를 도모할 수 있다.
도 11은 반도체 장치(20A)의 변형예인 반도체 장치(20D)를 설명하는 회로도이다. 반도체 장치(20D)는 화소 회로(31A) 대신에 화소 회로(31D)를 가진다. 화소 회로(31D)는 트랜지스터(M5)를 가지지 않는 점이 화소 회로(31A)와 상이하다. 그러므로 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 발광 소자(32)의 한쪽 단자에 전기적으로 접속된다. 반도체 장치(20D)의 동작에 있어서, Vth 보정 동작 시에 예를 들어 배선(22)에 전위(Va)를 공급함으로써 발광 소자(32)에 전류가 흐르지 않도록 하면 좋다. 반도체 장치(20D)는 트랜지스터(M5)뿐만 아니라 배선(GLc)도 가지지 않아도 된다. 그러므로 화소 회로(31D)의 점유 면적 축소를 도모할 수 있다.
<표시 장치의 구성예>
도 12의 (A) 내지 (E)는 본 발명의 일 형태에 따른 표시 장치의 구성예를 설명하는 블록도이다.
도 12의 (A)에 나타낸 바와 같이, 표시 장치(40)는 표시부(42)와, 제 1 구동 회로부(43)와, 제 2 구동 회로부(44)를 가진다. 표시부(42)는 예를 들어 m행 n열(m 및 n의 각각은 2 이상의 정수)의 매트릭스상으로 배치된 복수의 화소(41)를 가진다. 도 12의 (A)에서는 1행 1열째에 배치된 화소(41)를 화소(41[1,1])라고 기재하고, 1행 n열째에 배치된 화소(41)를 화소(41[1,n])라고 기재하고, m행 1열째에 배치된 화소(41)를 화소(41[m,1])라고 기재하고, m행 n열째에 배치된 화소(41)를 화소(41[m,n])라고 기재하였다. 또한 u행 v열째(u는 1 이상 m 이하의 정수, v는 1 이상 n 이하의 정수)에 배치된 화소(41)를 화소(41[u,v])라고 기재하는 경우가 있다. 화소(41)로서, 상술한 반도체 장치(20A)를 사용할 수 있다.
또한 표시 장치(40)는 각각이 평행 또는 대략 평행으로 배치되고, 또한 제 1 구동 회로부(43)에 포함되는 회로에 의하여 전위가 제어되는 m개의 배선(45)을 가진다. 1개의 배선(45)의 전위는 행 방향으로 배치된 n개의 화소(41)에 공급된다. 또한 화소(41)의 구성에 따라서는 1개의 배선(45)당 복수의 배선이 포함되어도 좋다. 도 12의 (B)에 나타낸 표시 장치(40A)에서는 1개의 배선(45)당 2개의 배선이 포함되는 구성예를 나타내었다. 여기서 예를 들어 화소(41)로서 반도체 장치(20A)를 사용한 경우, 1개의 배선(45)은 배선(GLa), 배선(GLb), 및 배선(GLc)에 상당하는 배선으로 할 수 있다.
또한 표시 장치(40)는 각각이 평행 또는 대략 평행으로 배치되고, 또한 제 2 구동 회로부(44)에 포함되는 회로에 의하여 전위가 제어되는 n개의 배선(46)을 가진다. 1개의 배선(46)의 전위는 열 방향으로 배치된 m개의 화소(41)에 공급된다. 또한 화소(41)의 구성에 따라서는 1개의 배선(46)당 복수의 배선이 포함되어도 좋다. 여기서 예를 들어 화소(41)로서 반도체 장치(20A)를 사용한 경우, 1개의 배선(46)은 배선(DL)에 상당하는 배선으로 할 수 있다.
제 1 구동 회로부(43)에 포함되는 회로는 예를 들어 주사선 구동 회로(게이트선 구동 회로, 게이트 드라이버, 스캔 드라이버, 또는 로 드라이버(row driver)라고 하는 경우도 있음)로서 기능한다. 즉 예를 들어 반도체 장치(20A)에서의 배선(GLa), 배선(GLb), 및 배선(GLc) 각각에 공급되는 전위(전위(H) 또는 전위(L))를 출력하는 기능을 가진다.
제 2 구동 회로부(44)에 포함되는 회로는 예를 들어 신호선 구동 회로(소스선 구동 회로, 소스 드라이버, 데이터 드라이버, 또는 칼럼 드라이버(column driver)라고 하는 경우도 있음)로서 기능한다. 즉 예를 들어 반도체 장치(20A)에서의 배선(DL)에 공급되는 데이터 전위(Vdata)를 출력하는 기능을 가진다. 또한 예를 들어 표시 장치(40)에 표시되는 화상의 데이터(화상 데이터)를 데이터 전위(Vdata)로 변환(디지털-아날로그 변환)하는 기능을 가져도 좋다.
또한 표시 장치(40)에 있어서, 반도체 장치(20A)는 트랜지스터(M6)를 통하여 트랜지스터(M2)에 흐르는 전류 또는 발광 소자(32)에 흐르는 전류를 배선(23)에 출력할 수 있다. 이때 배선(23)을 모니터선이라고 하는 경우가 있다. 배선(23)에 출력된 전류는 예를 들어 제 2 구동 회로부(44)에서 아날로그 전압으로 변환(전류-전압 변환)되거나 디지털 신호로 변환(아날로그-디지털 변환)되고, 표시 장치(40)의 외부에 출력할 수 있다. 상기 아날로그 전압 또는 상기 디지털 신호를 사용하여 예를 들어 표시 장치의 외부에서 화상 데이터의 보정(외부 보정이라고도 함) 등을 수행할 수 있다.
본 명세서 등에 있어서, 제 1 구동 회로부(43) 및 제 2 구동 회로부(44)에 포함되는 회로의 총칭을 "주변 구동 회로"라고 하는 경우가 있다.
주변 구동 회로는 다양한 요소 회로를 사용하여 구성할 수 있다. 상기 요소 회로로서 예를 들어 시프트 레지스터 회로, 플립플롭 회로, 래치 회로, 버퍼 회로, 인버터 회로, 및 레벨 시프터 회로 등이 있다. 또한 예를 들어 멀티플렉서 회로, 디멀티플렉서 회로, 소스 폴로어 회로, 소스 접지 증폭 회로, 샘플 홀드 회로, 및 스위치 회로(예를 들어 트랜스미션 게이트 및 아날로그 스위치 등) 등이 있다. 또한 예를 들어 전류-전압 변환 회로, 아날로그-디지털 변환 회로, 디지털-아날로그 변환 회로, 연산 증폭기 회로, 콤퍼레이터 회로, 패스 트랜지스터 논리 회로, 인코더 회로, 디코더 회로, 및 게이트 회로(예를 들어 AND 회로, OR 회로, 및 NOT 회로 등) 등이 있다. 또한 이들 회로를 조합한 회로가 있다. 또한 이들 요소 회로는 예를 들어 트랜지스터 및 용량 소자 등을 사용하여 구성할 수 있다.
본 발명의 일 형태는 주변 구동 회로를 구성하는 트랜지스터로서, 상술한 반도체 장치(20A)와 마찬가지로, 다양한 트랜지스터를 사용할 수 있다. 예를 들어 주변 구동 회로를 구성하는 트랜지스터의 일부 또는 전부로서, 화소(41)를 구성하는 트랜지스터와 같은 구성의 트랜지스터를 사용할 수 있다. 즉 예를 들어 반도체 장치(20A)를 구성하는 트랜지스터와 같은 구성인 OS 트랜지스터를 사용하는 것이 좋다. 특히 트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6)와 같은 구성인 세로형 OS 트랜지스터를 사용하는 것이 바람직하다.
주변 구동 회로를 구성하는 트랜지스터의 일부 또는 전부에 세로형 OS 트랜지스터를 사용함으로써 예를 들어 게이트 드라이버를 구성하는 버퍼 회로의 점유 면적을 축소할 수 있다. 이로써 예를 들어 표시 장치의 슬림 베젤화를 도모할 수 있다. 또한 예를 들어 소스 드라이버를 구성하는 디멀티플렉서의 점유 면적을 축소할 수 있다. 이로써 표시 장치의 고해상도화 및 고정세화를 도모할 수 있다.
또한 주변 구동 회로를 구성하는 트랜지스터의 일부 또는 전부로서 예를 들어 Si 트랜지스터를 사용하여도 좋다. 또한 예를 들어 OS 트랜지스터와 Si 트랜지스터의 양쪽을 사용하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 동작 속도가 빠르다. 또한 예를 들어 n채널형 트랜지스터의 게이트와 p채널형 트랜지스터의 게이트를 전기적으로 접속함으로써 CMOS 회로(예를 들어 상보적으로 동작하는 회로, CMOS 논리 게이트, 또는 CMOS 논리 회로 등)를 구성할 수 있다.
본 발명의 일 형태는 표시 장치(40)의 변형예로서 다양한 구성을 사용할 수 있다. 예를 들어 도 12의 (C) 내지 (E)에 나타낸 바와 같이, 제 1 구동 회로부(43L)와 제 1 구동 회로부(43R)가 표시부(42)를 끼워 마주 보도록 배치된 구성으로 할 수 있다.
도 12의 (C)에 나타낸 표시 장치(40B)에서는 제 1 구동 회로부(43L)에 포함되는 회로에 의하여 전위가 제어되는 m개의 배선(45L)과, 제 1 구동 회로부(43R)에 포함되는 회로에 의하여 전위가 제어되는 m개의 배선(45R)을 가지는 구성예를 나타내었다. 1개의 배선(45L)과 1개의 배선(45R) 각각의 전위는 행 방향으로 배치된 n개의 화소(41)에 공급된다.
여기서 예를 들어 화소(41)로서 반도체 장치(20A)를 사용한 경우, 1개의 배선(45L)은 배선(GLa) 및 배선(GLb)에 상당하는 배선으로 하고 1개의 배선(45R)은 배선(GLc)에 상당하는 배선으로 할 수 있다. 이 경우 예를 들어, 제 1 구동 회로부(43L)에 포함되는 회로는 배선(GLa) 및 배선(GLb) 각각에 공급되는 전위를 출력하는 기능을 가지고, 제 1 구동 회로부(43R)에 포함되는 회로는 배선(GLc)에 공급되는 전위를 출력하는 기능을 가진다.
도 12의 (D)에 나타낸 표시 장치(40C)에서는 제 1 구동 회로부(43L)에 포함되는 회로와 제 1 구동 회로부(43R)에 포함되는 회로의 양쪽에 의하여 전위가 제어되는 m개의 배선(45)을 가지는 구성예를 나타내었다. 1개의 배선(45)의 전위는 행 방향으로 배치된 n개의 화소(41)에 공급된다. 이와 같은 구성으로 함으로써 예를 들어 실질적인 배선의 부하(기생 용량 및 기생 저항)를 도 12의 (B)에 나타낸 표시 장치(40)에서의 배선의 부하의 1/4로 할 수 있다. 따라서 예를 들어 표시 장치의 고속화, 고정세화, 고해상도화, 슬림 베젤화, 및 대화면화 등을 도모할 수 있다.
도 12의 (E)에 나타낸 표시 장치(40D)에서는 제 1 구동 회로부(43L)에 포함되는 회로에 의하여 전위가 제어되는 m/2개의 배선(45L)과, 제 1 구동 회로부(43R)에 포함되는 회로에 의하여 전위가 제어되는 m/2개의 배선(45R)을 가지는 구성예를 나타내었다. 1개의 배선(45L)의 전위는 홀수 행에서 행 방향으로 배치된 n개의 화소(41)에 공급된다. 1개의 배선(45R)의 전위는 짝수 행에서 행 방향으로 배치된 n개의 화소(41)에 공급된다. 이와 같은 구성으로 함으로써 예를 들어 시프트 레지스터의 단수를 1/2로 할 수 있다. 따라서 예를 들어 표시 장치의 고속화, 고정세화, 고해상도화, 슬림 베젤화, 및 대화면화 등을 도모할 수 있다.
또한 도시하지 않았지만 예를 들어 2개의 제 2 구동 회로부(44)가 표시부(42)를 끼워 마주 보도록 배치된 구성으로 하여도 좋다.
또한 본 발명의 일 형태는 상술한 바와 같은 다양한 구성의 표시 장치(40)에 있어서, 예를 들어 상면에서 볼 때 표시부(42)와 중첩되도록 센서부를 제공한 구성으로 하여도 좋다. 상기 센서부는 예를 들어 터치 센서, 니어 터치 센서, 또는 지문 센서 등의 기능을 가질 수 있다. 또한 이들 센서는 예를 들어 정전 용량식 또는 광학식 등으로 할 수 있다.
또한 센서부를 제공한 표시 장치(40)에 있어서, 제 1 구동 회로부(43)(또는 제 1 구동 회로부(43L) 및 제 1 구동 회로부(43R))는 예를 들어 상기 센서부를 구동하는 기능을 가지는 회로를 포함할 수 있다. 또한 제 2 구동 회로부(44)는 예를 들어 상기 센서부에서 검출한 신호를 상기 표시 장치의 외부에 출력하는 기능을 가지는 회로를 포함할 수 있다.
본 발명의 일 형태는 반도체 장치(20A)를 사용한 표시 장치로서, 상술한 바와 같이 다양한 구성을 사용할 수 있다. 상기 표시 장치가 가지는 주변 구동 회로(예를 들어 게이트 드라이버 및 소스 드라이버 등)에 사용할 수 있는 각 요소 회로의 구체적인 구성예에 대해서는 후술한다.
<표시 장치의 구동예>
다음으로 표시 장치(40)의 동작에 대하여 설명한다.
도 13은 표시 장치(40)가 가지는 화소(41)에 상술한 반도체 장치(20A)를 사용한 경우에서의 상기 표시 장치의 구동예를 설명하는 타이밍 차트이다.
상기 표시 장치에서는 m행분의 반도체 장치(20A)가 1개의 배선(DL)에 전기적으로 접속된다. 상기 표시 장치를 구동시키는 경우, 예를 들어 1프레임 기간에서, m행분의 반도체 장치(20A)가 적어도 1행씩 순차적으로 선택되고, 또한 선택된 반도체 장치(20A)에 대하여 상술한 Vth 보정 동작, 데이터 기록 동작, 및 발광 동작이 수행된다. 상기 표시 장치에 있어서, 이와 같이 1프레임분의 동작이 수행됨으로써 화상 표시가 실현된다. 또한 상기 프레임이 연속하여 실행됨으로써 동영상 표시가 실현된다.
또한 동작에 대한 이하의 설명에 있어서, u행째(u는 1 이상 m 이하의 정수)의 반도체 장치(20A)를 반도체 장치(20A_u)라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)가 가지는 트랜지스터(M1) 내지 트랜지스터(M6)의 각각을 트랜지스터(M1_u) 내지 트랜지스터(M6_u)라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)가 가지는 용량 소자(C1) 및 용량 소자(C2)의 각각을 용량 소자(C1_u) 및 용량 소자(C2_u)라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)와 전기적으로 접속되는 배선(GLa), 배선(GLb), 및 배선(GLc)의 각각을 배선(GLa_u), 배선(GLb_u), 및 배선(GLc_u)이라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)가 가지는 노드(ND1) 내지 노드(ND3)의 각각을 노드(ND1_u) 내지 노드(ND3_u)라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)가 가지는 발광 소자(32)를 발광 소자(32_u)라고 기재하는 경우가 있다. 또한 반도체 장치(20A_u)에 공급되는 데이터 전위(Vdata)를 데이터 전위(Vdata_u)라고 기재하는 경우가 있다. 또한 트랜지스터(M2_u)의 문턱 전압이 0V가 되는 보정 전압(Vb)을 보정 전압(Vb_u)이라고 기재하는 경우가 있다.
또한 도 13에 있어서, "F11", "F12_1", 및 "F12_2"라는 기재는 프레임을 나타낸다. 즉 프레임(F11)의 동작, 프레임(F12_1)의 동작, 및 프레임(F12_2)의 동작이 순차적으로 수행된다. 또한 프레임마다의 "1", "2", 및 "m"이라는 기재는 각각 반도체 장치(20A_1), 반도체 장치(20A_2), 및 반도체 장치(20A_m)가 선택되는 기간(행 선택 기간 또는 수평 기간이라고도 함)을 나타낸다. 또한 도 13에서는 반도체 장치(20A_3) 내지 반도체 장치(20A_m-1)에 대한 도시를 생략하였다.
동작에 대한 이하의 설명에 있어서, 초기 상태로서, 배선(GLa_1) 내지 배선(GLa_m)의 전위는 전위(L)이고, 배선(GLb_1) 내지 배선(GLb_m)의 전위는 전위(L)이고, 배선(GLc_1) 내지 배선(GLc_m)의 전위는 전위(H)인 것으로 한다.
프레임(F11)에서는 m행분의 반도체 장치(20A)가 1행씩 순차적으로 선택되고, 또한 선택된 반도체 장치(20A)에 대하여 Vth 보정 동작, 데이터 기록 동작, 및 발광 동작이 수행된다. 본 명세서 등에서는 이들 동작이 수행되는 프레임을 "보정을 수행하는 프레임"이라고 한다.
보정을 수행하는 프레임에서는 우선 배선(GLb_1)에 전위(H)가 공급된다(도 2의 기간(T11)에 상당함). 다음으로 배선(GLc_1)에 전위(L)가 공급됨으로써, 트랜지스터(M2_1)의 문턱 전압을 보정하는 보정 전압(Vb_1)이 취득된다(도 2의 기간(T12)에 상당함). 다음으로 배선(GLb_1)에 전위(L)가 공급됨으로써, 보정 전압(Vb_1)이 용량 소자(C2_1)에 유지된다(도 2의 기간(T13)에 상당함). 다음으로 배선(GLa_1)에 전위(H)가 공급됨으로써 트랜지스터(M2_1)에 데이터 전위(Vdata_1)가 기록된다(도 2의 기간(T14)에 상당함). 그리고 배선(GLa_1)에 전위(L)가 공급되고 배선(GLc_1)에 전위(H)가 공급됨으로써 데이터 전위(Vdata_1)에 따른 발광 강도로 발광 소자(32_1)가 발광한다(도 2의 기간(T15) 및 기간(T16)에 상당함).
여기서 배선(GLb_1)에 전위(L)가 공급되는 타이밍에서 배선(GLb_2)에 전위(H)가 공급된다(도 2의 기간(T11)에 상당함). 다음으로 배선(GLc_2)에 전위(L)가 공급됨으로써, 트랜지스터(M2_2)의 문턱 전압을 보정하는 보정 전압(Vb_2)이 취득된다(도 2의 기간(T12)에 상당함). 다음으로 배선(GLb_2)에 전위(L)가 공급됨으로써, 보정 전압(Vb_2)이 용량 소자(C2_2)에 유지된다(도 2의 기간(T13)에 상당함). 다음으로 배선(GLa_1)에 전위(L)가 공급된 후에 배선(GLa_2)에 전위(H)가 공급됨으로써 트랜지스터(M2_2)에 데이터 전위(Vdata_2)가 기록된다(도 2의 기간(T14)에 상당함). 그리고 배선(GLa_2)에 전위(L)가 공급되고 배선(GLc_2)에 전위(H)가 공급됨으로써 데이터 전위(Vdata_2)에 따른 발광 강도로 발광 소자(32_2)가 발광한다(도 2의 기간(T15) 및 기간(T16)에 상당함).
이러한 동작이 m행분 반복됨으로써 트랜지스터(M2_1) 내지 트랜지스터(M2_m) 각각의 문턱 전압을 보정하는 보정 전압(Vb_1) 내지 보정 전압(Vb_m)이 용량 소자(C2_1) 내지 용량 소자(C2_m) 각각에 유지되고, 또한 데이터 전위(Vdata_1) 내지 데이터 전위(Vdata_m) 각각에 따른 발광 강도로 발광 소자(32_1) 내지 발광 소자(32_m)의 각각이 발광한다.
프레임(F12_1) 및 프레임(F12_2) 각각에서는 m행분의 반도체 장치(20A)가 1행씩 순차적으로 선택되고, 또한 선택된 반도체 장치(20A)에 대하여 데이터 기록 동작 및 발광 동작이 수행된다. 본 명세서 등에서는 이들 동작이 수행되는 프레임을 "보정을 수행하지 않는 프레임"이라고 한다.
보정을 수행하지 않는 프레임에서는 Vth 보정 동작이 수행되지 않는다. 즉 배선(GLb_1) 내지 배선(GLb_m)의 전위가 전위(L)인 채 유지된다. 그러므로 트랜지스터(M2_1) 내지 트랜지스터(M2_m) 각각의 문턱 전압을 보정하는 보정 전압(Vb_1) 내지 보정 전압(Vb_m)이 용량 소자(C2_1) 내지 용량 소자(C2_m) 각각에 유지된다. 즉 트랜지스터(M2_1) 내지 트랜지스터(M2_m) 각각의 문턱 전압이 0V가 되도록 보정된 상태가 유지된다.
따라서 보정을 수행하지 않는 프레임에서는 배선(GLb_1) 내지 배선(GLb_m)의 전위가 전위(L)인 채 유지되는 점을 제외하여, 상술한 보정을 수행하는 프레임과 같은 동작이 수행된다.
도 13에 나타낸 구동예에서는, 표시 장치의 기동 후에, 보정을 수행하는 프레임의 프레임(F11)이 실행되고, 프레임(F11) 후에, 보정을 수행하지 않는 프레임인 프레임(F12_1)이 실행되고, 프레임(F12_1) 후에, 보정을 수행하지 않는 프레임인 프레임(F12_2)이 실행된다. 또한 도시하지 않았지만 프레임(F12_2) 후에, 보정을 수행하지 않는 프레임이 한 번 이상 실행되어도 좋다.
또한 보정을 수행하는 프레임은 필요에 따라 실행되어도 좋다. 예를 들어 임의의 시간마다 보정을 수행하는 프레임이 실행되어도 좋다. 임의의 시간으로서 예를 들어 0.1초 이상(즉 10Hz 이하), 바람직하게는 1초 이상(즉 1Hz 이하), 더 바람직하게는 10초 이상(즉 0.1Hz 이하), 더 바람직하게는 100초 이상(즉 0.01Hz 이하)이면 좋다. 또한 예를 들어 10분 이상, 1시간 이상, 또는 1일 이상이어도 좋다. 또한 예를 들어 임의의 횟수마다 보정을 수행하는 프레임이 실행되어도 좋다. 임의의 횟수로서 예를 들어 2번 이상, 바람직하게는 10회 이상, 더 바람직하게는 60회 이상, 더 바람직하게는 600회 이상이면 좋다.
본 발명의 일 형태는 표시 장치(40)에 있어서, 오프 전류가 매우 작다는 특성을 가지는 OS 트랜지스터를 사용함으로써, 상술한 바와 같이 보정을 수행하지 않는 프레임을 반복하여 실행하여도, 보정을 수행하는 프레임에서 보정된 상태를 장기간 유지할 수 있다. 따라서 보정을 수행하지 않는 프레임이 실행되는 빈도보다 보정을 수행하는 프레임이 실행되는 빈도를 낮게 할 수 있다.
바꿔 말하면, 반도체 장치(20A)에 있어서, 데이터 기록 동작이 수행되는 빈도보다 Vth 보정 동작이 수행되는 빈도를 낮게 할 수 있다고도 할 수 있다. 또는 트랜지스터(M1) 및 트랜지스터(M6)가 도통 상태가 되는 빈도보다 트랜지스터(M3) 및 트랜지스터(M4)가 도통 상태가 되는 빈도를 낮게 할 수 있다고도 할 수 있다. 또는 배선(GLa)에 전위(H)가 공급되는 빈도보다 배선(GLb)에 전위(H)가 공급되는 빈도를 낮게 할 수 있다고도 할 수 있다.
즉 표시 장치(40)에 있어서, 보정을 수행하지 않는 프레임이 실행되는 빈도를 높게 함으로써, 배선(GLb)에 공급되는 전위가 전위(L)인 채 유지되는 기간을 길게 할 수 있다. 그러므로 주변 구동 회로에서의 소비 전력을 저감할 수 있다. 따라서 표시 장치의 소비 전력 저감을 도모할 수 있다.
또한 배선(GLb)에 공급되는 전위가 전위(L)인 채 유지되는 기간을 길게 할 수 있기 때문에, 예를 들어 상술한 바와 같이 표시부(42)와 중첩되도록 센서부를 제공한 경우 상기 센서부에 대한 노이즈 영향 저감을 도모할 수 있다.
또한 본 발명의 일 형태는 상술한 표시 장치의 구동예에 한정되지 않는다.
도 14는 보정을 수행하는 프레임의 변형예를 설명하는 타이밍 차트이다. 도 14는 도 13에서의 프레임(F11)을 프레임(F21)으로 치환한 것이다. 프레임(F21)에서는 배선(GLa_1) 내지 배선(GLa_m)의 전위가 전위(L)인 채 유지된다. 즉 데이터 기록 동작 및 발광 동작이 수행되지 않고 Vth 보정 동작만이 수행된다. 또한 프레임(F21)에서는 m행분의 Vth 보정 동작이 같은 타이밍으로 수행된다. 또한 프레임(F21)은 예를 들어 표시 장치의 기동 후에 실행하면 좋다.
도 15는 보정을 수행하지 않는 프레임의 변형예를 설명하는 타이밍 차트이다. 도 15는 도 13에서의 프레임(F12_1) 및 프레임(F12_2)을 각각 프레임(F22_1) 및 프레임(F22_2)으로 치환한 것이다. 프레임(F12_1) 및 프레임(F12_2) 각각에서는, 배선(GLc_1) 내지 배선(GLc_m)의 전위가 전위(H)인 채 유지된다. 이로써 주변 구동 회로에서의 소비 전력을 저감할 수 있다. 따라서 표시 장치의 소비 전력 저감을 도모할 수 있다.
<주변 구동 회로의 구성예>
다음으로 표시 장치(40)가 가지는 주변 구동 회로에 사용할 수 있는 각 요소 회로의 구성예에 대하여 설명한다.
[시프트 레지스터]
도 16의 (A) 내지 (E) 및 도 17의 (A) 내지 (E)는 주변 구동 회로에 사용할 수 있는 반도체 장치의 구성예를 설명하는 회로도이다. 상기 반도체 장치는 예를 들어 게이트 드라이버의 일부로서 사용할 수 있다. 또한 예를 들어 시프트 레지스터의 일부로서 사용할 수 있다.
도 16의 (A)에 나타낸 반도체 장치(70A)는 m개의 레지스터부(71)와, m개의 버퍼부(72)를 가진다. 또한 반도체 장치(70A)는 m개의 배선(GLa)과, m개의 배선(GLb)에 전기적으로 접속된다. m개의 레지스터부(71)의 각각은 m개의 배선(SR)의 각각을 통하여 서로 전기적으로 접속된다. 도 16의 (A)에서는 반도체 장치(70A)의 일부를 발췌하여, 레지스터부(71_u) 내지 레지스터부(71_u+2)와, 버퍼부(72_u) 내지 버퍼부(72_u+2)와, 배선(SR_u-1) 내지 배선(SR_u+4)과, 배선(GLa_u) 내지 배선(GLa_u+2)과, 배선(GLb_u) 내지 배선(GLb_u+2)을 도시하였다. 또한 m은 2 이상의 정수이며, 상술한 표시 장치(40)에서 매트릭스상으로 배치된 화소(41)의 행수 m에 상당한다. 또한 u는 1 이상 m 이하의 정수이다.
도 16의 (B)는 레지스터부(71) 및 버퍼부(72)의 구성예를 설명하는 회로도이다. 도 16의 (C)는 레지스터부(71) 및 버퍼부(72)에 대응하는 회로 블록이다. 레지스터부(71)는 레지스터부(71_1) 내지 레지스터부(71_m) 각각으로서 적용할 수 있다. 버퍼부(72)는 버퍼부(72_1) 내지 버퍼부(72_m) 각각으로서 적용할 수 있다. 즉 예를 들어 레지스터부(71_u)에 있어서, 배선(IN21)은 배선(SR_u-1)에 전기적으로 접속되고, 배선(IN22)은 배선(SR_u+2)에 전기적으로 접속되고, 배선(OUT21)은 배선(SR_u)에 전기적으로 접속된다. 또한 예를 들어 버퍼부(72_u)에 있어서, 배선(OUT31)은 배선(GLa_u)에 전기적으로 접속되고, 배선(OUT32)은 배선(GLb_u)에 전기적으로 접속된다. 또한 도 16의 (A) 및 (C)에서는 배선(IN21), 배선(IN31), 배선(IN32), 배선(VLD), 및 배선(VLS)의 도시를 생략하였다. 또한 레지스터부(71_1) 내지 레지스터부(71_u-1) 및 레지스터부(71_u+1) 내지 레지스터부(71_m)에서도 마찬가지이다. 또한 버퍼부(72_1) 내지 버퍼부(72_u-1), 및 버퍼부(72_u+1) 내지 버퍼부(72_m)에서도 마찬가지이다.
즉 반도체 장치(70A)에 있어서, 레지스터부(71_u-1)에서의 배선(OUT21)은 배선(SR_u-1)을 통하여 레지스터부(71_u)에서의 배선(IN21)에 전기적으로 접속되고, 레지스터부(71_u)에서의 배선(OUT21)은 배선(SR_u)을 통하여 레지스터부(71_u+1)에서의 배선(IN21)에 전기적으로 접속된다. 이와 같은 구성으로 함으로써 레지스터부(71_1) 내지 레지스터부(71_m)의 각각이 순차적으로 선택되고, 선택된 레지스터부(71_u)에 전기적으로 접속되는 버퍼부(72_u)에서 배선(GLa_u) 및 배선(GLb_u) 각각에 원하는 전위를 공급할 수 있다. 또한 반도체 장치(70A)에서는 선택되지 않는 레지스터부(71_u)에 전기적으로 접속되는 버퍼부(72_u)에서 배선(GLa_u) 및 배선(GLb_u) 각각에 배선(VLS)의 전위가 공급된다.
도 16의 (B)에 나타낸 레지스터부(71)는 트랜지스터(M21)와, 트랜지스터(M22)와, 트랜지스터(M23)와, 트랜지스터(M24)와, 트랜지스터(M25)와, 트랜지스터(M26)를 가진다. 트랜지스터(M21)는 배선(IN21)의 전위에 따라 배선(VLD)과 배선(NL21) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M22)는 배선(IN22)의 전위에 따라 배선(VLD)과 배선(NL22) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M23)는 배선(NL22)의 전위에 따라 배선(VLS)과 배선(NL21) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M24)는 배선(IN21)의 전위에 따라 배선(VLS)과 배선(NL22) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M25)는 배선(NL21)의 전위에 따라 배선(IN23)과 배선(OUT21) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M26)는 배선(NL22)의 전위에 따라 배선(VLS)과 배선(OUT21) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
또한 도 16의 (B)에 나타낸 버퍼부(72)는 트랜지스터(M31)와, 트랜지스터(M32)와, 트랜지스터(M33)와, 트랜지스터(M34)를 가진다. 트랜지스터(M31)는 배선(NL21)의 전위에 따라 배선(IN31)과 배선(OUT31) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M32)는 배선(NL21)의 전위에 따라 배선(IN32)과 배선(OUT32) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M33)는 배선(NL22)의 전위에 따라 배선(VLS)과 배선(OUT31) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M34)는 배선(NL22)의 전위에 따라 배선(VLS)과 배선(OUT32) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
도 16의 (D)는 도 16의 (B)에 나타낸 레지스터부(71) 및 버퍼부(72)의 동작예를 설명하는 타이밍 차트이다.
동작에 대한 이하의 설명에 있어서, 배선(VLD)에 전위(H)가 공급되고, 배선(VLS)에 전위(L)가 공급되는 것으로 한다. 또한 배선(IN21), 배선(IN22), 배선(IN23), 배선(IN31), 및 배선(IN32) 각각에 전위(H) 및 전위(L) 중 어느 것이 공급되는 것으로 한다.
도 16의 (D)에 나타낸 타이밍 차트는 동작의 각 기간(기간(T71) 내지 기간(T73))마다 배선(IN21), 배선(IN22), 배선(IN23), 배선(IN31), 및 배선(IN32) 각각에 공급되는 전위(전위(H) 또는 전위(L))를 나타내었다. 또한 배선(NL21), 배선(NL22), 배선(OUT21), 배선(OUT31), 및 배선(OUT32) 각각의 전위 변화에 대하여 나타내었다.
기간(T71)에서, 배선(IN21) 및 배선(IN22)에 전위(L)가 공급되는 것으로 한다. 또한 배선(NL22)의 전위가 전위(H)인 것으로 한다. 그러므로 배선(NL21)에 전위(L)가 공급되는 것으로 한다. 이때 트랜지스터(M25), 트랜지스터(M31), 및 트랜지스터(M32)의 각각은 오프 상태(비도통 상태)이고, 트랜지스터(M26), 트랜지스터(M33), 및 트랜지스터(M34)의 각각은 온 상태(도통 상태)이다. 따라서 배선(IN23), 배선(IN31), 및 배선(IN32) 각각의 전위(전위(H) 또는 전위(L))에 의존하지 않고, 배선(OUT21), 배선(OUT31), 및 배선(OUT32) 각각에 전위(L)가 공급되어 있다. 또한 동작에 대한 이하의 설명에 있어서, 각 배선의 전위에 대하여 특별히 명시되지 않는 경우 직전의 기간의 전위가 유지되는 것으로 한다.
기간(T72)에서, 배선(IN21)에 전위(H)가 공급됨으로써 배선(NL22)의 전위가 전위(L)가 되고 배선(NL21)의 전위가 전위(H)가 된다. 그 결과 트랜지스터(M25), 트랜지스터(M31), 및 트랜지스터(M32)의 각각이 온 상태가 되고, 트랜지스터(M26), 트랜지스터(M33), 및 트랜지스터(M34)의 각각이 오프 상태가 된다. 따라서 배선(IN23), 배선(IN31), 및 배선(IN32) 각각의 전위(전위(H) 또는 전위(L))가 트랜지스터(M25), 트랜지스터(M31), 및 트랜지스터(M32)의 각각을 통하여 배선(OUT21), 배선(OUT31), 및 배선(OUT32) 각각에 공급된다. 또한 그 후, 배선(IN21)에 전위(L)가 공급되어도 배선(NL22) 및 배선(NL21)의 전위는 유지된다.
기간(T73)에서, 배선(IN22)에 전위(H)가 공급됨으로써 배선(NL22)의 전위가 전위(H)가 되고 배선(NL21)의 전위가 전위(L)가 된다. 그 결과 트랜지스터(M25), 트랜지스터(M31), 및 트랜지스터(M32)의 각각이 오프 상태가 되고, 트랜지스터(M26), 트랜지스터(M33), 및 트랜지스터(M34)의 각각이 온 상태가 된다. 따라서 배선(IN23), 배선(IN31), 및 배선(IN32) 각각의 전위(전위(H) 또는 전위(L))에 의존하지 않고, 배선(OUT21), 배선(OUT31), 및 배선(OUT32) 각각에 전위(L)가 공급된다. 또한 그 후, 배선(IN22)에 전위(L)가 공급되어도 배선(NL22) 및 배선(NL21)의 전위는 유지된다.
도 16의 (E)는 레지스터부(71) 및 버퍼부(72)의 변형예를 설명하는 회로도이다. 도 16의 (E)에 나타낸 레지스터부(71a) 및 버퍼부(72a)는 부트스트랩 회로를 가지는 점이 레지스터부(71) 및 버퍼부(72)와 상이하다. 즉 레지스터부(71a)는 레지스터부(71)에 더하여 트랜지스터(M27)와, 용량 소자(C21)를 가지고, 또한 버퍼부(72a)는 버퍼부(72)에 더하여 트랜지스터(M35)와, 트랜지스터(M36)와, 용량 소자(C31)와, 용량 소자(C32)를 가진다. 또한 용량 소자(C21), 용량 소자(C31), 및 용량 소자(C32)를 부트스트랩 용량이라고 하는 경우가 있다.
트랜지스터(M27)의 게이트는 배선(VLD)에 전기적으로 접속된다. 트랜지스터(M25)의 게이트는 트랜지스터(M27)의 소스 및 드레인을 통하여 배선(NL21)에 전기적으로 접속된다. 또한 트랜지스터(M25)의 게이트는 용량 소자(C21)를 통하여 배선(OUT21)에 전기적으로 접속된다.
트랜지스터(M35)의 게이트는 배선(VLD)에 전기적으로 접속된다. 트랜지스터(M31)의 게이트는 트랜지스터(M35)의 소스 및 드레인을 통하여 배선(NL21)에 전기적으로 접속된다. 또한 트랜지스터(M31)의 게이트는 용량 소자(C31)를 통하여 배선(OUT31)에 전기적으로 접속된다.
트랜지스터(M36)의 게이트는 배선(VLD)에 전기적으로 접속된다. 트랜지스터(M32)의 게이트는 트랜지스터(M36)의 소스 및 드레인을 통하여 배선(NL21)에 전기적으로 접속된다. 또한 트랜지스터(M32)의 게이트는 용량 소자(C32)를 통하여 배선(OUT32)에 전기적으로 접속된다.
여기서 레지스터부(71)에 있어서, 트랜지스터(M25)에서 배선(IN23)으로부터 배선(OUT21)에 전위(H)를 전달할 때 문턱 전압에 의한 전위 저하가 발생한다. 그래서 레지스터부(71a)와 같이 부트스트랩 회로를 채용함으로써, 트랜지스터(M25)에서 부트스트랩 용량에 의한 용량 결합에 의하여 온 상태를 유지할 수 있다. 그러므로 문턱 전압에 의한 전위 저하가 발생할 일 없이 배선(OUT21)에 전위(H)를 전달할 수 있다.
마찬가지로 버퍼부(72)에 있어서, 트랜지스터(M31)에서 배선(IN31)으로부터 배선(OUT31)에 전위(H)를 전달할 때 문턱 전압에 의한 전위 저하가 발생하고, 또한 트랜지스터(M32)에서 배선(IN32)으로부터 배선(OUT32)에 전위(H)를 전달할 때 문턱 전압에 의한 전위 저하가 발생한다. 그래서 버퍼부(72a)와 같이 부트스트랩 회로를 채용함으로써, 트랜지스터(M31) 및 트랜지스터(M32) 각각에서 부트스트랩 용량에 의한 용량 결합에 의하여 온 상태를 유지할 수 있다. 그러므로 문턱 전압에 의한 전위 저하가 발생할 일 없이 배선(OUT31) 및 배선(OUT32) 각각에 전위(H)를 전달할 수 있다.
도 17의 (A)에 나타낸 반도체 장치(70B)는 m개의 레지스터부(71)와, m개의 인버터부(73)를 가진다. 또한 반도체 장치(70B)는 m개의 배선(GLc)에 전기적으로 접속된다. m개의 레지스터부(71)의 각각은 m개의 배선(SR)의 각각을 통하여 서로 전기적으로 접속된다. 도 17의 (A)에서는 반도체 장치(70B)의 일부를 발췌하여, 레지스터부(71_u) 내지 레지스터부(71_u+2)와, 인버터부(73_u) 내지 인버터부(73_u+2)와, 배선(SR_u-1) 내지 배선(SR_u+4)과, 배선(GLc_u) 내지 배선(GLc_u+2)을 도시하였다.
도 17의 (B)는 인버터부(73)의 구성예를 설명하는 회로도이다. 도 17의 (C)는 인버터부(73)에 대응하는 회로 블록이다. 인버터부(73)는 인버터부(73_1) 내지 인버터부(73_m) 각각으로서 적용할 수 있다. 즉 예를 들어 인버터부(73_u)에 있어서, 배선(IN41)은 배선(SR_u)에 전기적으로 접속되고, 배선(IN42)은 배선(SR_u+2)에 전기적으로 접속되고, 배선(OUT41)은 배선(GLc_u)에 전기적으로 접속된다. 또한 도 17의 (A) 및 (C)에서는 배선(VLD) 및 배선(VLS)의 도시를 생략하였다. 또한 인버터부(73_1) 내지 인버터부(73_u-1) 및 인버터부(73_u+1) 내지 인버터부(73_m)에서도 마찬가지이다.
즉 반도체 장치(70B)도 반도체 장치(70A)와 마찬가지로, 레지스터부(71_1) 내지 레지스터부(71_m)의 각각이 순차적으로 선택되고, 선택된 레지스터부(71_u)에 전기적으로 접속되는 인버터부(73_u)에서 배선(GLc_u)에 원하는 전위를 공급할 수 있다. 또한 반도체 장치(70B)에서는 선택되지 않는 레지스터부(71_u)에 전기적으로 접속되는 인버터부(73_u)에서 배선(GLc_u)에 배선(VLD)의 전위가 공급된다.
도 17의 (B)에 나타낸 인버터부(73)는 트랜지스터(M41)와, 트랜지스터(M42)와, 트랜지스터(M43)와, 트랜지스터(M44)를 가진다. 트랜지스터(M41)는 배선(IN42)의 전위에 따라 배선(VLD)과 배선(NL41) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M42)는 배선(IN41)의 전위에 따라 배선(VLS)과 배선(NL41) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M43)는 배선(NL41)의 전위에 따라 배선(VLD)과 배선(OUT41) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M44)는 배선(IN41)의 전위에 따라 배선(VLS)과 배선(OUT41) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
도 17의 (D)는 도 17의 (B)에 나타낸 인버터부(73)의 동작예를 설명하는 타이밍 차트이다.
동작에 대한 이하의 설명에 있어서, 배선(VLD)에 전위(H)가 공급되고, 배선(VLS)에 전위(L)가 공급되는 것으로 한다. 또한 배선(IN41), 및 배선(IN42) 각각에 전위(H) 및 전위(L) 중 어느 것이 공급되는 것으로 한다.
도 17의 (D)에 나타낸 타이밍 차트는 동작의 각 기간(기간(T74) 내지 기간(T76))마다 배선(IN41), 및 배선(IN42) 각각에 공급되는 전위(전위(H) 또는 전위(L))를 나타내었다. 또한 배선(NL41), 및 배선(OUT41) 각각의 전위 변화에 대하여 나타내었다.
기간(T74)에서, 배선(IN41) 및 배선(IN42)에 전위(L)가 공급되는 것으로 한다. 또한 배선(NL41)의 전위가 전위(H)인 것으로 한다. 이때 트랜지스터(M43)는 온 상태(도통 상태)이고, 트랜지스터(M44)는 오프 상태(비도통 상태)이다. 따라서 배선(OUT41)에 전위(H)가 공급되어 있다. 또한 동작에 대한 이하의 설명에 있어서, 각 배선의 전위에 대하여 특별히 명시되지 않는 경우 직전의 기간의 전위가 유지되는 것으로 한다.
기간(T75)에서, 배선(IN41)에 전위(H)가 공급됨으로써, 배선(NL41)의 전위가 전위(L)가 된다. 그 결과 트랜지스터(M43)가 오프 상태가 되고, 트랜지스터(M44)가 온 상태가 된다. 따라서 배선(OUT41)에 전위(L)가 공급된다. 또한 그 후, 배선(IN41)에 전위(L)가 공급됨으로써 트랜지스터(M44)가 오프 상태가 된다. 이때 배선(NL41) 및 배선(OUT41)의 전위는 유지된다.
기간(T76)에서, 배선(IN42)에 전위(H)가 공급됨으로써, 배선(NL41)의 전위가 전위(H)가 된다. 그 결과 트랜지스터(M43)가 온 상태가 된다. 따라서 배선(OUT41)에 전위(H)가 공급된다. 또한 그 후, 배선(IN42)에 전위(L)가 공급되어도 배선(NL41) 및 배선(OUT41)의 전위는 유지된다.
도 17의 (E)는 인버터부(73)의 변형예를 설명하는 회로도이다. 도 17의 (E)에 나타낸 인버터부(73a)는 부트스트랩 회로를 가지는 점이 인버터부(73)와 상이하다. 즉 인버터부(73a)는 인버터부(73)에 더하여 트랜지스터(M45)와, 용량 소자(C41)를 가진다. 또한 용량 소자(C41)를 부트스트랩 용량이라고 하는 경우가 있다.
트랜지스터(M45)의 게이트는 배선(VLD)에 전기적으로 접속된다. 트랜지스터(M43)의 게이트는 트랜지스터(M45)의 소스 및 드레인을 통하여 배선(NL41)에 전기적으로 접속된다. 또한 트랜지스터(M43)의 게이트는 용량 소자(C41)를 통하여 배선(OUT41)에 전기적으로 접속된다.
여기서 인버터부(73)에 있어서, 트랜지스터(M43)에서 배선(VLD)으로부터 배선(OUT41)에 전위(H)를 전달할 때, 문턱 전압에 의한 전위 저하가 발생한다. 그래서 인버터부(73a)와 같이 부트스트랩 회로를 채용함으로써, 트랜지스터(M43)에서 부트스트랩 용량에 의한 용량 결합에 의하여 온 상태를 유지할 수 있다. 그러므로 문턱 전압에 의한 전위 저하가 발생할 일 없이 배선(OUT41)에 전위(H)를 전달할 수 있다.
본 발명의 일 형태는 표시 장치(40)에 반도체 장치(70A) 및 반도체 장치(70B)를 사용할 수 있다. 예를 들어 표시 장치(40)에 있어서, 게이트 드라이버의 일부에 반도체 장치(70A) 및 반도체 장치(70B)를 사용할 수 있다. 이때 배선(GLa_1) 내지 배선(GLa_m)의 각각은 m행에 배치된 화소(41) 각각에서 화소(41)에 반도체 장치(20A)를 사용한 경우의 배선(GLa)에 대응한다. 마찬가지로, 배선(GLb_1) 내지 배선(GLb_m)의 각각은 배선(GLb)에 대응하고, 배선(GLc_1) 내지 배선(GLc_m)의 각각은 배선(GLc)에 대응한다.
표시 장치(40)에 반도체 장치(70A) 및 반도체 장치(70B)를 사용함으로써, 상술한 도 13 내지 도 15에 나타낸 바와 같은 구동을 실현할 수 있다. 즉 반도체 장치(70A)에 있어서, 배선(GLa_1) 내지 배선(GLa_m) 각각에 전위(H)가 공급되는 빈도보다 배선(GLb_1) 내지 배선(GLb_m) 각각에 전위(H)가 공급되는 빈도를 낮게 할 수 있다. 바꿔 말하면 반도체 장치(70A)는 배선(GLa_1) 내지 배선(GLa_m) 각각에 전위(H)를 출력하는 빈도보다 낮은 빈도로 배선(GLb_1) 내지 배선(GLb_m) 각각에 전위(H)를 출력하는 기능을 가진다고도 할 수 있다. 따라서 표시 장치의 소비 전력 저감을 도모할 수 있다.
또한 본 발명의 일 형태는 상술한 반도체 장치(70A) 및 반도체 장치(70B)의 구성에 한정되지 않고, 상술한 표시 장치의 동작을 실현할 수 있는 범위에서 적절히 구성을 변경하여도 좋다.
[디멀티플렉서]
도 18의 (A) 내지 (C)는 주변 구동 회로에 사용할 수 있는 반도체 장치의 구성예를 설명하는 회로도이다. 상기 반도체 장치는 예를 들어 소스 드라이버의 일부로서 사용할 수 있다. 또한 예를 들어 디멀티플렉서의 일부로서 사용할 수 있다.
도 18의 (A)에 나타낸 반도체 장치(80)는 n/2개의 실렉터부(81)를 가진다. 또한 반도체 장치(80)는 배선(SMP1)과, 배선(SMP2)과, n/2개의 배선(SL)과, n개의 배선(DL)에 전기적으로 접속된다. 도 18에서는 반도체 장치(80)의 일부를 발췌하여, 실렉터부(81_1) 및 실렉터부(81_2)와, 실렉터부(81_n/2)과, 배선(SMP1)과, 배선(SMP2)과, 배선(SL_1) 및 배선(SL_2)과, 배선(SL_n/2)과, 배선(DL_1) 내지 배선(DL_4)과, 배선(DL_n-1) 및 배선(DL_n)을 도시하였다. 또한 n은 2 이상의 정수이며, 상술한 표시 장치(40)에서 매트릭스상으로 배치된 화소(41)의 열수 n에 상당한다.
도 18의 (B) 및 (C)는 각각 실렉터부(81)의 구성예를 설명하는 회로도 및 블록도이다. 실렉터부(81)는 실렉터부(81_1) 내지 실렉터부(81_n/2) 각각으로서 적용할 수 있다. 즉 예를 들어 실렉터부(81_1)에 있어서, 배선(IN51)은 배선(SL_1)에 전기적으로 접속되고, 배선(SW51)은 배선(SMP1)에 전기적으로 접속되고, 배선(SW52)은 배선(SMP2)에 전기적으로 접속되고, 배선(OUT51)은 배선(DL_1)에 전기적으로 접속되고, 배선(OUT52)은 배선(DL_2)에 전기적으로 접속된다. 또한 예를 들어 실렉터부(81_n/2)에 있어서, 배선(IN51)은 배선(SL_n/2)에 전기적으로 접속되고, 배선(SW51)은 배선(SMP1)에 전기적으로 접속되고, 배선(SW52)은 배선(SMP2)에 전기적으로 접속되고, 배선(OUT51)은 배선(DL_n-1)에 전기적으로 접속되고, 배선(OUT52)은 배선(DL_n)에 전기적으로 접속된다. 또한 실렉터부(81_2) 내지 실렉터부(81_n/2-1)에서도 마찬가지이다.
도 18의 (B)에 나타낸 실렉터부(81)는 트랜지스터(M51)와, 트랜지스터(M52)를 가진다. 트랜지스터(M51)는 배선(SW51)의 전위에 따라 배선(IN51)과 배선(OUT51) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다. 트랜지스터(M52)는 배선(SW52)의 전위에 따라 배선(IN51)과 배선(OUT52) 사이를 도통 상태 또는 비도통 상태로 하는 기능을 가진다.
즉 실렉터부(81)는 배선(SW51)의 전위 및 배선(SW52)의 전위에 따라 배선(IN51)의 전위를 배선(OUT51) 및 배선(OUT52) 중 어느 하나에 전달하는 기능을 가진다. 즉 실렉터부(81)는 하나의 입력(배선(IN51))과, 2개의 출력(배선(OUT51) 및 배선(OUT52))을 가진다고도 할 수 있다.
본 발명의 일 형태는 표시 장치(40)에 반도체 장치(80)를 사용할 수 있다. 예를 들어 표시 장치(40)에 있어서, 소스 드라이버의 일부에 반도체 장치(80)를 사용할 수 있다. 이때 배선(DL_1) 내지 배선(DL_n)의 각각은 n열에 배치된 화소(41) 각각에서 화소(41)에 반도체 장치(20A)를 사용한 경우의 배선(DL)에 대응한다.
표시 장치(40)에 반도체 장치(80)를 사용함으로써, 화소(41)의 열수 n보다 적은 출력수의 소스 드라이버 IC를 사용할 수 있다. 예를 들어 상술한 반도체 장치(80)를 사용한 경우, 출력수 n/2의 소스 드라이버 IC를 사용하면 좋다. 따라서 예를 들어 표시 장치의 소형화 및 저비용화를 도모할 수 있다. 또한 소스 드라이버 IC의 출력수보다 많은 열수의 화소를 가지는 표시 장치를 구동할 수 있다고도 할 수 있다. 따라서 예를 들어 표시 장치의 고해상도화를 도모할 수 있다.
또한 여기서는 반도체 장치(80)가 가지는 실렉터부(81)로서 2개의 출력을 가지는 구성을 나타내었지만 이에 한정되지 않고, 3개 이상의 출력을 가지는 구성으로 하여도 좋다. 예를 들어 3개의 출력을 가지는 구성으로 함으로써 출력수 n/3의 소스 드라이버 IC를 사용할 수 있다.
[트랜지스터의 직렬 접속]
도 19의 (A) 내지 (C)는 트랜지스터의 직렬 접속에 대하여 설명하는 회로도이다.
본 발명의 일 형태는 화소 회로 및 주변 구동 회로를 구성하는 트랜지스터로서, 소스와 드레인 사이에 하나의 게이트를 가지는 싱글 게이트형 트랜지스터를 적용하여도 좋고, 더블 게이트형 트랜지스터를 적용하여도 좋다. 도 19의 (A)에 더블 게이트형 트랜지스터(TrA)의 회로 기호의 예를 나타내었다.
트랜지스터(TrA)는 트랜지스터(Tr1)와 트랜지스터(Tr2)를 직렬로 접속한 구성을 가진다. 도 19의 (A)에 나타낸 트랜지스터(TrA)에서는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)와 전기적으로 접속된다. 또한 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 단자(D)와 전기적으로 접속된다. 또한 도 19의 (A)에 나타낸 트랜지스터(TrA)에서는 트랜지스터(Tr1)와 트랜지스터(Tr2)의 게이트가 전기적으로 접속되고, 또한 단자(G)와 전기적으로 접속된다.
도 19의 (A)에 나타낸 트랜지스터(TrA)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 사이의 도통 상태와 비도통 상태를 전환하는 기능을 가진다. 따라서 더블 게이트형 트랜지스터인 트랜지스터(TrA)는 트랜지스터(Tr1)와 트랜지스터(Tr2)를 포함하여 하나의 트랜지스터로서 기능한다. 즉, 도 19의 (A)에서 트랜지스터(TrA)의 소스 및 드레인 중 한쪽은 단자(S)와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)와 전기적으로 접속되고, 게이트는 단자(G)와 전기적으로 접속되어 있다고 할 수 있다.
또한 화소 회로 및 주변 구동 회로를 구성하는 트랜지스터로서 트리플 게이트형 트랜지스터를 적용하여도 좋다. 도 19의 (B)에 트리플 게이트형 트랜지스터(TrB)의 회로 기호의 예를 나타내었다.
트랜지스터(TrB)는 트랜지스터(Tr1)와, 트랜지스터(Tr2)와, 트랜지스터(Tr3)를 직렬로 접속한 구성을 가진다. 도 19의 (B)에 나타낸 트랜지스터(TrB)에서는 트랜지스터(Tr1)의 소스 및 드레인 중 한쪽이 단자(S)와 전기적으로 접속된다. 또한 트랜지스터(Tr1)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr2)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한 트랜지스터(Tr2)의 소스 및 드레인 중 다른 쪽이 트랜지스터(Tr3)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한 트랜지스터(Tr3)의 소스 및 드레인 중 다른 쪽이 단자(D)와 전기적으로 접속된다. 또한 도 19의 (B)에 나타낸 트랜지스터(TrB)에서는 트랜지스터(Tr1)와, 트랜지스터(Tr2)와, 트랜지스터(Tr3)의 게이트가 전기적으로 접속되고, 또한 단자(G)와 전기적으로 접속된다.
도 19의 (B)에 나타낸 트랜지스터(TrB)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 사이의 도통 상태와 비도통 상태를 전환하는 기능을 가진다. 따라서 트리플 게이트형 트랜지스터인 트랜지스터(TrB)는 트랜지스터(Tr1)와, 트랜지스터(Tr2)와, 트랜지스터(Tr3)를 포함하여 하나의 트랜지스터로서 기능한다. 즉, 도 19의 (B)에서 트랜지스터(TrB)의 소스 및 드레인 중 한쪽은 단자(S)와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)와 전기적으로 접속되고, 게이트는 단자(G)와 전기적으로 접속되어 있다고 할 수 있다.
또한 화소 회로 및 주변 구동 회로를 구성하는 트랜지스터로서, 4개 이상의 트랜지스터를 직렬로 접속한 구성을 적용하여도 좋다. 도 19의 (C)에 나타낸 트랜지스터(TrC)는 6개의 트랜지스터(트랜지스터(Tr1) 내지 트랜지스터(Tr6))의 각각을 직렬로 접속한 구성을 가진다. 또한 도 19의 (C)에 나타낸 트랜지스터(TrC)에서는 6개의 트랜지스터 각각의 게이트가 전기적으로 접속되고, 또한 단자(G)와 전기적으로 접속된다.
도 19의 (C)에 나타낸 트랜지스터(TrC)는 단자(G)의 전위를 변화시킴으로써 단자(S)와 단자(D) 사이의 도통 상태와 비도통 상태를 전환하는 기능을 가진다. 따라서 트랜지스터(TrC)는 트랜지스터(Tr1) 내지 트랜지스터(Tr6)를 포함하여 하나의 트랜지스터로서 기능한다. 즉, 도 19의 (C)에서 트랜지스터(TrC)의 소스 및 드레인 중 한쪽은 단자(S)와 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 단자(D)와 전기적으로 접속되고, 게이트는 단자(G)와 전기적으로 접속되어 있다고 할 수 있다.
트랜지스터(TrA), 트랜지스터(TrB), 및 트랜지스터(TrC)와 같이, 복수의 게이트를 가지고, 또한 복수의 게이트가 전기적으로 접속되어 있는 트랜지스터를 "멀티 게이트형 트랜지스터" 또는 "멀티 게이트 트랜지스터"라고 부르는 경우가 있다.
본 발명의 일 형태는 멀티 게이트 트랜지스터를 사용함으로써, 실질적으로 채널 길이가 긴 트랜지스터를 실현할 수 있다. 따라서 오프 전류의 저감 및 드레인 내압의 향상(즉 신뢰성의 향상)을 도모할 수 있다. 또한 포화 영역에서 드레인 전압에 대한 드레인 전류의 변화가 작은(포화성이 높은) 특성을 얻을 수 있다. 이러한 포화성이 높은 트랜지스터를 사용함으로써, 예를 들어 이상적인 전류원 회로 및 매우 높은 저항값을 가지는 능동 부하 등을 실현할 수 있다. 따라서 예를 들어 특성이 좋은 차동 회로 및 커런트 미러 회로 등을 실현할 수 있다.
본 발명의 일 형태는 상술한 바와 같은 다양한 요소 회로를 구성하는 트랜지스터로서 세로형 OS 트랜지스터를 사용할 수 있다. 각 요소 회로를 구성하는 트랜지스터의 일부 또는 전부에 세로형 OS 트랜지스터를 사용함으로써 상기 회로의 점유 면적을 축소할 수 있다. 이로써 예를 들어 표시 장치의 슬림 베젤화, 고해상도화, 및 고정세화 등을 도모할 수 있다.
또한 본 발명의 일 형태에 따른 반도체 장치 및 표시 장치는 본 실시형태에서 설명한 반도체 장치 및 표시 장치에 한정되지 않는다. 본 실시형태에서 예시한 구성예, 동작예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 본 명세서 등에 기재하는 다른 구성예, 다른 동작예, 다른 도면, 및 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 대하여 도 20 내지 도 27을 사용하여 설명한다.
본 발명의 일 형태는 트랜지스터와, 제 1 절연층을 가지는 반도체 장치이다.
트랜지스터는 제 1 도전층과, 제 1 절연층을 개재(介在)하여 제 1 도전층과 중첩된 영역을 가지는 제 2 도전층과, 반도체층과, 게이트 절연층과, 게이트 전극을 가진다. 제 2 도전층은 제 1 도전층과 중첩된 영역에 제 1 개구를 가진다. 제 1 절연층은 제 1 개구와 중첩된 영역에 제 1 도전층에 도달하는 제 2 개구를 가진다. 반도체층은 제 1 개구 및 제 2 개구에서 제 1 도전층의 상면, 제 1 절연층의 측면, 및 제 2 도전층의 측면과 접한다. 반도체층 위에 게이트 절연층이 제공되고, 게이트 절연층 위에 게이트 전극이 제공된다. 상기 트랜지스터에 있어서, 제 1 도전층은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 제 2 도전층은 다른 쪽으로서 기능한다. 상기 트랜지스터에서는 소스 전극, 채널 형성 영역을 가지는 반도체층, 및 드레인 전극을 중첩시켜 제공할 수 있기 때문에 점유 면적을 축소할 수 있다. 또한 반도체층의 제 1 절연층과 접한 영역은 채널 형성 영역으로서 기능한다. 이에 의하여 트랜지스터의 채널 길이를 노광 장치의 한계 해상도보다 작게 할 수 있기 때문에 온 전류가 큰 트랜지스터로 할 수 있다.
반도체층은 금속 산화물을 포함하는 것이 바람직하다. 또한 제 1 절연층에는 산소를 방출하는 재료를 사용하는 것이 바람직하다. 이에 의하여 제 1 절연층으로부터 반도체층(특히 채널 형성 영역)에 산소를 공급할 수 있기 때문에 반도체층의 산소 결손(VO: Oxygen Vacancy라고도 함)을 저감할 수 있다.
채널 길이가 작은 트랜지스터에 있어서, 제 1 절연층으로부터 반도체층에 공급되는 산소의 양은 보다 많은 것이 바람직하다. 또한 제 1 절연층의 산소의 확산 계수는 큰 것이 바람직하다. 구체적으로는 제 1 절연층의 350℃에서의 산소의 확산 계수는 5×10-12cm2/sec 이상인 것이 바람직하다. 이에 의하여 제 1 절연층 중의 산소의 확산 속도가 빨라지기 때문에 반도체층에 산소를 효과적으로 공급할 수 있다. 따라서 채널 길이가 작은 트랜지스터에서도 양호한 전기 특성과 높은 신뢰성을 양립시킬 수 있다.
<구성예 1>
본 발명의 일 형태인 반도체 장치에 대하여 설명한다. 반도체 장치(10)의 상면도(평면도라고도 함)를 도 20의 (A)에 나타내었다. 도 20의 (A)에 나타낸 일점쇄선 A1-A2에서의 절단면의 단면도를 도 20의 (B)에 나타내고, 일점쇄선 B1-B2에서의 절단면의 단면도를 도 20의 (C)에 나타내었다. 또한 도 20의 (A)에 있어서, 반도체 장치(10)의 구성 요소의 일부(절연층 등)를 생략하였다. 반도체 장치의 상면도에서는 이후의 도면도 도 20의 (A)와 마찬가지로 구성 요소의 일부를 생략하였다.
반도체 장치(10)는 트랜지스터(100)와, 트랜지스터(200)와, 용량 소자(150)와, 절연층(110)을 가진다. 트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)는 기판(102) 위에 제공된다. 트랜지스터(100)와 트랜지스터(200)는 다른 구조를 가진다. 또한 트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)는 일부 공통의 공정으로 형성할 수 있다.
트랜지스터(100)는 도전층(104)과, 절연층(106)과, 반도체층(108)과, 도전층(112a)과, 도전층(112b)을 가진다. 트랜지스터(100)에 있어서, 도전층(104)은 게이트 전극(제 1 게이트 전극이라고도 할 수 있음)로서 기능하고, 절연층(106)의 일부는 게이트 절연층(제 1 게이트 절연층이라고도 할 수 있음)로서 기능한다. 도전층(112a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 다른 쪽으로서 기능한다. 트랜지스터(100)를 구성하는 각 층은 단층 구조이어도 좋고 적층 구조이어도 좋다.
기판(102) 위에 도전층(112a)이 제공되고, 도전층(112a) 위에 절연층(110)이 제공된다. 절연층(110)은 도전층(112a)의 상면 및 측면을 덮도록 제공된다. 절연층(110)은 도전층(112a)과 중첩된 영역에 도전층(112a)에 도달하는 개구(141)를 가진다. 개구(141)에서 도전층(112a)이 노출된다고도 할 수 있다.
절연층(110) 위에 도전층(112b)이 제공된다. 도전층(112b)은 절연층(110)을 개재하여 도전층(112a)과 중첩된 영역을 가진다. 도전층(112b)은 도전층(112a)과 중첩된 영역에 개구(143)를 가진다. 개구(143)는 개구(141)와 중첩된 영역에 제공된다.
반도체층(108)은 개구(141) 및 개구(143)를 덮도록 제공된다. 반도체층(108)은 도전층(112b)의 상면 및 측면, 절연층(110)의 측면, 그리고 도전층(112a)의 상면과 접한 영역을 가진다. 반도체층(108)은 개구(141) 및 개구(143)를 통하여 도전층(112a)과 전기적으로 접속된다. 반도체층(108)은 도전층(112b)의 상면 및 측면, 절연층(110)의 측면, 그리고 도전층(112a)의 상면의 형상을 따르는 형상을 가진다. 반도체층(108)은 절연층(110)을 개재하여 도전층(112a)과 중첩된 영역을 가진다. 절연층(110)은 도전층(112a)과 반도체층(108)에 끼워지는 영역을 가진다고도 할 수 있다. 즉 반도체층(108)의 일부는 개구(141) 및 개구(143)의 내부에 제공된다고도 할 수 있다.
반도체층(108)에서 도전층(112a)과 접한 영역은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고 도전층(112b)과 접한 영역은 다른 쪽으로서 기능한다. 반도체층(108)에 있어서, 소스 영역과 드레인 영역 사이에 채널 형성 영역이 제공된다.
절연층(106)은 개구(141) 및 개구(143)를 덮도록 제공된다. 절연층(106)은 반도체층(108), 도전층(112b), 및 절연층(110) 위에 제공된다. 절연층(106)은 반도체층(108)의 상면 및 측면, 도전층(112b)의 상면 및 측면, 그리고 절연층(110)의 상면과 접한 영역을 가진다. 절연층(106)은 반도체층(108)의 상면 및 측면, 도전층(112b)의 상면 및 측면, 그리고 절연층(110)의 상면의 형상을 따르는 형상을 가진다.
도전층(104)은 절연층(106) 위에 제공되고, 절연층(106)의 상면과 접한 영역을 가진다. 도전층(104)은 절연층(106)을 개재하여 반도체층(108)과 중첩된 영역을 가진다. 도전층(104)은 절연층(106)의 상면의 형상을 따르는 형상을 가진다.
트랜지스터(100)는 반도체층(108)보다 위쪽에 게이트 전극을 가지는 소위 톱 게이트형 트랜지스터이다. 또한 반도체층(108)의 하면이 소스 전극 및 드레인 전극으로서 기능하는 도전층(112a) 및 도전층(112b)과 접하는 것으로부터, TGBC(Top Gate Bottom Contact)형 트랜지스터라고 할 수 있다. 또한 트랜지스터(100)에서는 피형성면인 기판(102)의 표면에 대하여 소스 전극과 드레인 전극이 다른 높이에 위치하기 때문에, 세로 방향(높이 방향, 상면에서 볼 때의 깊이 방향, 또는 피형성면(기판(102)의 표면)에 대하여 수직 방향이라고도 함)으로 드레인 전류가 흐른다. 바꿔 말하면 트랜지스터(100)에 있어서, 채널 길이 방향이 세로 방향의 성분을 가진다고도 할 수 있다. 그러므로 본 발명의 일 형태인 트랜지스터(100)와 같은 트랜지스터를 세로형 트랜지스터, 세로형 트랜지스터, 세로 채널형 트랜지스터, 세로형 채널 트랜지스터, 또는 VFET(Vertical Field Effect Transistor) 등이라고 할 수 있다.
트랜지스터(100)는 도전층(112a)과 도전층(112b) 사이에 제공되는 절연층(110)(구체적으로는 절연층(110b))의 두께로 채널 길이를 제어할 수 있다. 따라서 트랜지스터의 제작에 사용하는 노광 장치의 한계 해상도보다 작은 채널 길이를 가지는 트랜지스터를 높은 정밀도로 제작할 수 있다. 또한 복수의 트랜지스터(100) 사이의 특성 편차도 저감된다. 따라서 트랜지스터(100)를 포함하는 반도체 장치의 동작이 안정되어 신뢰성을 높일 수 있다. 또한 특성 편차가 저감되면 반도체 장치의 회로 설계 자유도가 높아지고, 동작 전압을 저감할 수 있다. 따라서 반도체 장치의 소비 전력을 저감할 수 있다.
트랜지스터(100)에서는 소스 전극, 채널 형성 영역을 가지는 반도체층, 및 드레인 전극을 중첩시켜 제공할 수 있기 때문에, 채널 형성 영역을 가지는 반도체층을 평면상에 배치하는 소위 플레이너형 트랜지스터와 비교하여 점유 면적을 대폭적으로 축소할 수 있다.
도전층(112a), 도전층(112b), 및 도전층(104)은 각각 배선으로서 기능할 수 있고, 트랜지스터(100)는 이들 배선이 중첩된 영역에 제공될 수 있다. 즉 트랜지스터(100) 및 상기 배선을 포함한 회로에서 트랜지스터(100) 및 배선이 차지하는 면적을 축소할 수 있다. 따라서 회로의 점유 면적을 축소할 수 있어 소형 반도체 장치로 할 수 있다.
트랜지스터(200)는 도전층(204)과, 도전층(212a)과, 도전층(212b)과, 절연층(106)과, 반도체층(208)과, 절연층(120)과, 도전층(202)을 가진다. 트랜지스터(200)에 있어서, 도전층(204)은 게이트 전극(제 1 게이트 전극이라고도 할 수 있음)로서 기능하고, 절연층(106)의 일부는 게이트 절연층(제 1 게이트 절연층이라고도 할 수 있음)로서 기능한다. 도전층(202)은 백 게이트 전극(제 2 게이트 전극이라고도 할 수 있음)로서 기능하고, 절연층(120)의 일부는 백 게이트 절연층(제 2 게이트 절연층이라고도 할 수 있음)로서 기능한다. 도전층(212a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(212b)은 다른 쪽으로서 기능한다. 트랜지스터(200)를 구성하는 각 층은 단층 구조이어도 좋고 적층 구조이어도 좋다. 또한 트랜지스터(200)는 도전층(202)을 가지지 않아도 된다.
반도체층(208)에 있어서, 소스 전극과 드레인 전극 사이의 게이트 절연층을 개재하여 게이트 전극과 중첩된 영역 전체가 채널 형성 영역으로서 기능한다. 반도체층(208)은 채널 형성 영역을 끼우는 한 쌍의 영역(208L)과, 그 외측의 한 쌍의 영역(208D)을 가진다.
영역(208L) 및 영역(208D)은 불순물 원소를 포함하는 영역이다. 상기 불순물 원소로서 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 및 비활성 기체 중 하나 또는 복수를 사용할 수 있다. 또한 비활성 기체의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다. 불순물 원소로서 특히 붕소, 인, 알루미늄, 마그네슘, 및 실리콘 중 하나 또는 복수를 사용하는 것이 바람직하다.
도전층(204), 도전층(212a), 및 도전층(212b)을 마스크로서 사용하여 반도체층(208)에 불순물 원소를 공급(첨가 또는 주입이라고도 함)한다. 이에 의하여 반도체층(208)에서 도전층(204), 도전층(212a), 도전층(212b), 및 절연층(106) 중 어느 것과도 중첩되지 않은 영역에 영역(208D)이 형성되고, 도전층(204), 도전층(212a), 및 도전층(212b) 중 어느 것과도 중첩되지 않고 절연층(106)과 중첩된 영역에 영역(208L)이 형성된다.
반도체층(208)에서 도전층(212a)과 접한 영역, 및 상기 영역에 인접한 영역(208D)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능한다. 반도체층(208)에서 도전층(212b)과 접한 영역, 및 상기 영역에 인접한 영역(208D)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다.
절연층(110) 위에 도전층(202)이 제공되고, 도전층(202) 위에 절연층(120)이 제공된다. 절연층(120)은 도전층(202)의 상면 및 측면을 덮도록 제공된다. 절연층(120)은 도전층(202)의 단부보다 돌출된 부분을 가진다. 절연층(120)의 단부는 절연층(110)의 상면과 접한다.
절연층(120) 위에 반도체층(208)이 제공된다. 반도체층(208)은 절연층(120)을 개재하여 도전층(202)과 중첩된 영역을 가진다. 반도체층(208)에는 반도체층(108)과 같은 재료를 사용할 수 있다. 또한 반도체층(208)은 반도체층(108)과 같은 공정으로 형성할 수 있다. 예를 들어 반도체층(108) 및 반도체층(208)이 되는 막을 형성하고 상기 막을 가공함으로써 반도체층(108) 및 반도체층(208)을 형성할 수 있다.
반도체층(208) 위에 절연층(106)이 제공된다. 절연층(106)의 일부는 트랜지스터(100)의 게이트 절연층으로서 기능하고 다른 일부는 트랜지스터(200)의 게이트 절연층으로서 기능한다. 절연층(106)은 반도체층(208)과 중첩된 영역에 개구(147a) 및 개구(147b)를 가진다.
절연층(106) 위에 도전층(204), 도전층(212a), 및 도전층(212b)이 제공된다. 도전층(204)은 절연층(106)을 개재하여 반도체층(208)과 중첩된 영역을 가진다. 또한 도전층(204)은 반도체층(208)을 개재하여 도전층(202)과 중첩된 영역을 가진다. 도전층(212a) 및 도전층(212b)은 개구(147a) 및 개구(147b)를 덮도록 제공된다. 도전층(212a)은 개구(147a)를 통하여 반도체층(208)과 전기적으로 접속되고, 도전층(212b)은 개구(147b)를 통하여 반도체층(208)과 전기적으로 접속된다. 도전층(204), 도전층(212a), 및 도전층(212b)에는 도전층(104)과 같은 재료를 사용할 수 있다. 또한 도전층(204), 도전층(212a), 및 도전층(212b)은 도전층(104)과 같은 공정으로 형성할 수 있다. 예를 들어 도전층(104), 도전층(204), 도전층(212a), 및 도전층(212b)이 되는 막을 형성하고 상기 막을 가공함으로써 도전층(104), 도전층(204), 도전층(212a), 및 도전층(212b)을 형성할 수 있다.
트랜지스터(200)는 반도체층(208)을 평면상에 배치하는 플레이너형 트랜지스터이다. 또한 반도체층(208)보다 위쪽에 게이트 전극을 가지는 소위 톱 게이트형 트랜지스터이다. 예를 들어 게이트 전극으로서 기능하는 도전층(204)을 마스크로서 사용하여 불순물 원소를 반도체층(208)에 첨가함으로써, 자기 정합적으로(Self-Aligned) 소스 영역 및 드레인 영역으로서 기능하는 영역(208D)을 형성할 수 있다. 트랜지스터(200)는 TGSA(Top Gate Self-Aligned)형 트랜지스터라고 할 수 있다.
트랜지스터(200)는 도전층(204)의 길이로 채널 길이를 제어할 수 있다. 따라서 트랜지스터(200)의 채널 길이는 트랜지스터의 제작에 사용하는 노광 장치의 한계 해상도 이상의 값이 된다. 즉 트랜지스터(100)의 채널 길이보다 트랜지스터(200)의 채널 길이를 길게 할 수 있다. 채널 길이를 길게 함으로써 포화성이 높은 트랜지스터로 할 수 있다.
또한 본 명세서 등에 있어서, 트랜지스터의 Id-Vd 특성에서의 포화 영역의 드레인 전류의 변화가 작은 것을 "포화성이 높다"라고 표현하는 경우가 있다.
채널 길이가 짧은 트랜지스터(100)와 채널 길이가 긴 트랜지스터(200)를 일부 공통의 공정으로 같은 기판 상에 형성할 수 있다. 예를 들어 큰 온 전류가 요구되는 트랜지스터에 트랜지스터(100)를 적용하고, 높은 포화성이 요구되는 트랜지스터에 트랜지스터(200)를 적용함으로써, 성능이 높은 반도체 장치로 할 수 있다.
예를 들어 본 발명의 일 형태의 반도체 장치를 표시 장치의 화소 회로에 적용하는 경우, 화소 회로의 점유 면적을 축소할 수 있고, 고정세 표시 장치로 할 수 있다. 또한 예를 들어 본 발명의 일 형태의 반도체 장치를 표시 장치의 구동 회로(예를 들어 게이트선 구동 회로 및 소스선 구동 회로 중 한쪽 또는 양쪽)에 적용하는 경우, 구동 회로의 점유 면적을 축소할 수 있기 때문에 슬림 베젤의 표시 장치로 할 수 있다.
용량 소자(150)는 한 쌍의 전극으로서 기능하는 도전층(112b) 및 도전층(202), 그리고 절연층(120)을 가진다. 도전층(112b)은 트랜지스터(100)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하면서 용량 소자(150)의 한 쌍의 전극 중 한쪽으로서 기능한다. 도전층(202)은 트랜지스터(200)의 백 게이트 전극으로서 기능하면서 용량 소자(150)의 한 쌍의 전극 중 다른 쪽으로서 기능한다. 절연층(120)에서 도전층(112b)과 도전층(202)에 끼워지는 영역은 용량 소자(150)의 유전체로서 기능한다. 도전층(112b)과 도전층(202)을 다른 공정으로 형성함으로써, 이들 도전층을 한 쌍의 전극으로서 가지는 용량 소자(150)를 형성할 수 있다. 또한 도전층(112b)과 도전층(202)을 다른 공정으로 형성함으로써, 다른 재료를 사용할 수 있기 때문에 재료 선택의 폭을 넓힐 수 있다.
도 20의 (A) 등에서는 용량 소자(150)가 도전층(112b), 도전층(202), 및 절연층(120)으로 구성되는 예를 들어서 설명하였지만 용량 소자(150)의 구성은 특별히 한정되지 않는다. 또한 반도체 장치(10)는 용량 소자(150)를 가지지 않아도 된다. 또한 도전층(112b), 도전층(202), 및 절연층(120)으로 구성되는 용량 소자(150)를 제공하지 않는 경우, 도전층(112b)과 도전층(202)을 같은 공정으로 형성하여도 좋다.
도 20의 (A) 등에서는 트랜지스터(100)의 소스 전극 및 드레인 전극 중 다른 쪽이 용량 소자(150)의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고, 트랜지스터(200)의 소스 전극 및 드레인 전극 중 한쪽이 용량 소자(150)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속되는 구성을 나타내었지만 트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)의 전기적인 접속 관계는 특별히 한정되지 않는다.
트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)를 덮도록 절연층(195)이 제공된다. 절연층(195)은 트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)의 보호층으로서 기능한다.
반도체층(108) 및 반도체층(208)에 사용하는 반도체 재료는 특별히 한정되지 않는다. 예를 들어 단일 원소로 이루어지는 반도체 또는 화합물 반도체를 사용할 수 있다. 단일 원소로 이루어지는 반도체로서는, 예를 들어 실리콘 및 저마늄이 있다. 화합물 반도체로서는, 예를 들어 비소화 갈륨 및 실리콘 저마늄이 있다. 이 외에, 화합물 반도체로서는, 예를 들어 유기 반도체, 질화물 반도체, 및 산화물 반도체가 있다. 또한 이들 반도체 재료에는 도펀트로서 불순물이 포함되어도 좋다.
반도체층(108) 및 반도체층(208)에 사용하는 반도체 재료의 결정성에 대해서는 특별히 한정되지 않고, 비정질 반도체, 단결정성 반도체, 및 단결정 이외의 결정성을 가지는 반도체(미결정 반도체, 다결정 반도체, 또는 일부에 결정 영역을 가지는 반도체) 중 어느 것을 사용하여도 좋다. 단결정 반도체 또는 결정성을 가지는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
반도체층(108) 및 반도체층(208)에 각각 실리콘을 사용할 수 있다. 실리콘으로서 단결정 실리콘, 다결정 실리콘, 미결정 실리콘, 및 비정질 실리콘을 들 수 있다. 다결정 실리콘으로서는 예를 들어 저온 폴리실리콘(LTPS: Low Temperature Poly Silicon)이 있다. 채널 형성 영역에 비정질 실리콘을 사용한 트랜지스터는 대형 유리 기판 위에 형성할 수 있고 저비용으로 제작할 수 있다. 채널 형성 영역에 다결정 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 높아 고속 동작이 가능하다. 또한 채널 형성 영역에 미결정 실리콘을 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터보다 전계 효과 이동도가 높아 고속 동작이 가능하다.
반도체층(108) 및 반도체층(208)은 각각 반도체 특성을 나타내는 금속 산화물(산화물 반도체라고도 함)을 포함하는 것이 바람직하다.
반도체층(108) 및 반도체층(208)에 사용하는 금속 산화물의 밴드 갭은 각각 2.0eV 이상이 바람직하고, 2.5eV 이상이 더 바람직하다.
산화물 반도체를 사용한 트랜지스터(이하 OS 트랜지스터라고 표기함)는 비정질 실리콘을 사용한 트랜지스터보다 전계 효과 이동도가 매우 높다. 또한 OS 트랜지스터는 오프 전류가 매우 낮기 때문에, 상기 트랜지스터와 직렬로 접속된 용량 소자에 축적된 전하는 장기간에 걸쳐 유지될 수 있다. 또한 OS 트랜지스터를 적용함으로써, 반도체 장치의 소비 전력을 절감할 수 있다.
[트랜지스터(100)]
트랜지스터(100)의 자세한 구성에 대하여 도 20의 (A) 내지 (C), 도 21의 (A) 및 (B)를 사용하여 설명한다. 도 21의 (A) 및 (B)는 도 20의 (A) 및 (B)에 나타낸 트랜지스터(100)의 확대도이다.
절연층(110)은 1층 이상의 무기 절연막을 가지는 것이 바람직하다. 예를 들어 산화물, 질화물, 산화질화물, 및 질화산화물을 무기 절연막으로서 사용할 수 있다. 산화물로서는, 예를 들어 산화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 산화 세륨, 갈륨 아연 산화물, 및 하프늄 알루미네이트가 있다. 질화물로서는, 예를 들어 질화 실리콘 및 질화 알루미늄이 있다. 산화질화물로서는, 예를 들어 산화질화 실리콘, 산화질화 알루미늄, 산화질화 갈륨, 산화질화 이트륨, 및 산화질화 하프늄이 있다. 질화산화물로서는, 예를 들어 질화산화 실리콘 및 질화산화 알루미늄이 있다.
또한 본 명세서 등에 있어서, 산화질화물이란, 그 조성에서 질소보다 산소 함유량이 많은 재료를 가리킨다. 질화산화물이란, 그 조성에서 산소보다 질소 함유량이 많은 재료를 가리킨다.
트랜지스터(100)에 있어서, 절연층(110)은 반도체층(108)과 접한 영역을 가진다. 반도체층(108)에 금속 산화물을 사용하는 경우, 반도체층(108)과 절연층(110)의 계면 특성을 향상시키기 위하여, 절연층(110)에서 반도체층(108)과 접한 영역의 적어도 일부는 산소를 가지는 것이 바람직하다. 구체적으로는 절연층(110)에서 반도체층(108)의 채널 형성 영역과 접한 영역은 산소를 가지는 것이 바람직하다. 절연층(110)에서 반도체층(108)의 채널 형성 영역과 접한 영역에 산화물 및 산화질화물 중 하나 이상을 사용할 수 있다.
절연층(110)은 적층 구조를 가지는 것이 바람직하다. 도 20의 (B) 등에서는 절연층(110)이 절연층(110a)과, 절연층(110a) 위의 절연층(110b)과, 절연층(110b) 위의 절연층(110c)을 가지는 예를 나타내었다.
반도체층(108)에서 절연층(110b)과 접한 영역은 채널 형성 영역으로서 기능한다. 절연층(110b)은 산소를 가지는 것이 바람직하고, 상술한 산화물 및 산화질화물 중 어느 하나 또는 복수를 사용하는 것이 바람직하다. 구체적으로는 절연층(110b)에는 산화 실리콘 및 산화질화 실리콘 중 한쪽 또는 양쪽을 사용할 수 있다.
절연층(110b)에는, 가열에 의하여 산소를 방출하는 막을 사용하는 것이 더 바람직하다. 트랜지스터(100)의 제작 공정 시에 가해지는 열에 의하여 절연층(110b)이 산소를 방출함으로써 반도체층(108)에 산소를 공급할 수 있다. 절연층(110b)으로부터 반도체층(108), 특히 채널 형성 영역에 산소를 공급함으로써, 산소 결손(VO)이 수복(修復)되기 때문에 산소 결손(VO)을 저감할 수 있다. 따라서 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다.
예를 들어 산소를 포함한 분위기에서의 가열 처리 또는 산소를 포함한 분위기에서의 플라스마 처리를 수행함으로써, 절연층(110b)에 산소를 공급할 수 있다. 또한 산소를 포함한 분위기에서 스퍼터링법에 의하여 절연층(110b)의 상면에 산화물막을 형성함으로써 산소를 공급하여도 좋다. 그 후, 상기 산화물막을 제거하여도 좋다.
또한 반도체층(108), 특히 채널 형성 영역에서의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 반도체층(108)에서의 수소는 산소 결손(VO)과 결합되어 산소 결손(VO)에 수소가 들어간 결함(VOH라고도 함)을 형성하기 때문에, 트랜지스터 특성(예를 들어 초기의 트랜지스터의 Id-Vg 특성 또는 장기 신뢰성 시험에서의 Id-Vg 특성 등)이 악화될 가능성이 있다. 그러므로 반도체층(108)을 둘러싸는 재료, 예를 들어 반도체층(108)과 접하는 절연층(예를 들어 절연층(110a), 절연층(110b), 절연층(110c), 절연층(106) 등)에 사용하는 재료로서 수소의 방출이 적은 재료를 사용하는 것이 바람직하다.
절연층(110b)은 스퍼터링법 또는 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법 등의 성막 방법으로 형성하는 것이 바람직하다. 특히 스퍼터링법을 사용하면, 성막 가스에 수소 가스를 사용하지 않는 방법으로 형성함으로써, 수소 함유량이 매우 적은 막으로 할 수 있다. 그러므로 채널 형성 영역에 수소가 공급되는 것이 억제되어, 트랜지스터(100)의 전기 특성을 안정화시킬 수 있다.
절연층(110b)에서는 물질이 확산되기 쉬운 것이 바람직하다. 절연층(110b)에서의 물질의 확산 계수가 큰 것이 바람직하다고도 할 수 있다. 특히 절연층(110b)에서는 산소가 확산되기 쉬운 것이 바람직하다. 즉 절연층(110b)에서의 산소의 확산 계수가 큰 것이 바람직하다. 절연층(110b)에 포함되는 산소는 절연층(110b)에서 확산되고 절연층(110b)과 반도체층(108)의 계면을 통하여 반도체층(108)에 공급된다. 산소가 확산되기 쉬운 절연층(110b)으로 함으로써, 절연층(110b)에 포함되는 산소를 효율적으로 반도체층(108)(특히 채널 형성 영역)에 공급할 수 있다.
절연층(110b)의 350℃에서의 산소의 확산 계수는 5×10-12cm2/sec 이상이 바람직하고, 1×10-11cm2/sec 이상이 더 바람직하고, 5×10-11cm2/sec 이상이 더 바람직하고, 1×10-10cm2/sec 이상이 더 바람직하다. 이에 의하여 절연층(110b)에 포함되는 산소를 효율적으로 반도체층(108)에 공급할 수 있다. 확산 계수는 큰 것이 바람직하기 때문에 상한은 특별히 정하지 않는다. 확산 계수의 산출에는 예를 들어 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)을 사용할 수 있다. 또는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)을 사용하여도 좋다.
여기서 반도체층(108)에 도전율이 높은 재료를 사용함으로써 온 전류가 큰 트랜지스터로 할 수 있다. 그러나 도전율이 높은 재료를 사용하면 산소 결손(VO)이 형성되기 쉽고, 채널 형성 영역의 산소 결손(VO)이 증가되면, 트랜지스터의 문턱 전압이 시프트되어, 게이트 전압이 0V일 때에 흐르는 드레인 전류(이하 컷오프 전류라고도 기재함)가 커지는 경우가 있다. 예를 들어 n채널형 트랜지스터에서는 문턱 전압이 마이너스 시프트됨으로써 컷오프 전류가 커지는 경우가 있다. 절연층(110b)을 제공함으로써 적어도 반도체층(108)에서 절연층(110b)과 접한 영역, 즉 채널 형성 영역에 산소가 공급되어 채널 형성 영역의 산소 결손(VO)을 저감할 수 있다. 이에 의하여 문턱 전압이 시프트되는 것이 억제되기 때문에 작은 컷오프 전류와 큰 온 전류가 양립된 트랜지스터로 할 수 있다. 따라서 낮은 소비 전력과 높은 성능이 양립된 반도체 장치로 할 수 있다.
반도체층(108)에서 도전층(112a)과 접한 영역은 트랜지스터(100)의 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 도전층(112b)과 접한 영역은 다른 쪽으로서 기능한다. 소스 영역 및 드레인 영역은 채널 형성 영역과 비교하여 전기 저항이 낮은 영역이다. 소스 영역 및 드레인 영역은 채널 형성 영역과 비교하여 캐리어 농도가 높은 영역 또는 산소 결손 밀도가 높은 영역이라고도 할 수 있다.
절연층(110a)은 절연층(110b)과 도전층(112a) 사이에 제공된다. 절연층(110c)은 절연층(110b)과 도전층(112b) 사이에 제공된다. 절연층(110a) 및 절연층(110c)은 각각 그 자체로부터의 불순물(예를 들어 수소 및 물)의 방출이 적고, 또한 불순물이 투과되기 어려운 것이 바람직하다. 이에 의하여 절연층(110a) 및 절연층(110c)에 포함되는 불순물이 채널 형성 영역에 확산되는 것을 억제할 수 있다. 따라서 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(110a) 및 절연층(110c)에는 각각 산소를 투과시키기 어려운 막을 사용하는 것이 바람직하다. 이에 의하여 절연층(110b)에 포함되는 산소가 절연층(110a)을 통하여 도전층(112a)으로 확산되는 것을 억제할 수 있다. 마찬가지로 절연층(110b)에 포함되는 산소가 절연층(110c)을 통하여 도전층(112b)으로 확산되는 것을 억제할 수 있다. 이에 의하여 도전층(112a) 및 도전층(112b)의 전기 저항이 높아지는 것을 억제할 수 있다. 이에 더하여, 절연층(110b)에 포함되는 산소가 절연층(110a) 측 및 절연층(110c) 측으로 확산되는 것이 억제되기 때문에, 절연층(110b)으로부터 채널 형성 영역에 공급되는 산소의 양이 증가되므로 채널 형성 영역의 산소 결손(VO) 및 VOH를 저감할 수 있다.
절연층(110a) 및 절연층(110c) 각각에 산소가 확산되기 어려운 막을 사용함으로써 절연층(110b)으로부터 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연층(110a) 및 절연층(110c) 중 한쪽 또는 양쪽을 제공하지 않는 구성으로 하여도 좋다.
절연층(110a) 및 절연층(110c)은 각각 질소를 가지는 것이 바람직하고, 상술한 질화물 및 질화산화물 중 어느 하나 또는 복수를 사용하는 것이 바람직하다. 절연층(110a) 및 절연층(110c) 각각에 예를 들어 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다. 또는 절연층(110a) 및 절연층(110c) 중 한쪽 또는 양쪽에 산화물 및 산화질화물 중 어느 하나 또는 복수를 사용하여도 좋다. 절연층(110a) 및 절연층(110c) 각각에 예를 들어 산화 알루미늄을 사용할 수 있다. 또한 절연층(110a)은 절연층(110c)과 같은 재료를 사용하여도 좋고 다른 재료를 사용하여도 좋다.
또한 본 명세서 등에 있어서, 다른 재료란, 구성 원소의 일부 또는 모두가 다른 재료, 또는 구성 원소가 같고 조성이 다른 재료를 가리킨다.
절연층(110a)의 두께 T110a는 예를 들어 3nm 이상, 5nm 이상, 10nm 이상, 20nm 이상, 50nm 이상, 또는 70nm 이상이며, 1μm 미만, 500nm 이하, 400nm 이하, 300nm 이하, 200nm 이하, 150nm 이하, 또는 120nm 이하로 할 수 있다. 두께 T110a는 도 21의 (B)에 나타낸 바와 같이, 단면에서 볼 때의 절연층(110a)의 피형성면(여기서는 도전층(112a)의 상면)과 절연층(110b)의 하면의 최단 거리로 할 수 있다.
절연층(110a)의 두께 T110a가 두꺼우면, 절연층(110a)으로부터 방출되는 불순물의 양이 증가되어, 채널 형성 영역에 확산되는 불순물의 양이 증가되는 경우가 있다. 한편 두께 T110a가 얇으면, 절연층(110b)에 포함되는 산소가 절연층(110a)을 통하여 도전층(112a) 측으로 확산되어, 채널 형성 영역에 공급되는 산소의 양이 감소되는 경우가 있다. 두께 T110a를 상술한 범위로 함으로써 채널 형성 영역의 산소 결손(VO) 및 VOH를 저감할 수 있다. 또한 절연층(110b)에 포함되는 산소에 의하여 도전층(112a)이 산화되어 도전층(112a)의 전기 저항이 높아지는 것을 억제할 수 있다.
절연층(110c)의 두께 T110c는 예를 들어 3nm 이상, 5nm 이상, 10nm 이상, 15nm 이상, 또는 20nm 이상이며, 1μm 이하, 500nm 이하, 300nm 이하, 200nm 이하, 150nm 이하, 120nm 이하, 또는 100nm 이하로 할 수 있다. 두께 T110c는 도 21의 (B)에 나타낸 바와 같이, 단면에서 볼 때의 절연층(110c)의 피형성면(여기서는 절연층(110b)의 상면)과 도전층(112b)의 하면의 최단 거리로 할 수 있다.
절연층(110c)의 두께 T110c가 두꺼우면, 절연층(110c)으로부터 방출되는 불순물의 양이 증가되어, 채널 형성 영역에 확산되는 불순물의 양이 증가되는 경우가 있다. 한편 두께 T110c가 얇으면, 절연층(110b)에 포함되는 산소가 절연층(110c)을 통하여 도전층(112b) 측으로 확산되어, 채널 형성 영역에 공급되는 산소의 양이 감소되는 경우가 있다. 두께 T110c를 상술한 범위로 함으로써 채널 형성 영역의 산소 결손(VO) 및 VOH를 저감할 수 있다. 또한 절연층(110b)에 포함되는 산소에 의하여 도전층(112b)이 산화되어 도전층(112b)의 전기 저항이 높아지는 것을 억제할 수 있다.
반도체층(108)에서 절연층(110a)과 접한 영역 및 절연층(110c)과 접한 영역, 중 적어도 하나는 채널 형성 영역과 비교하여 전기 저항이 낮은 영역(이하 저저항 영역이라고도 기재함)이어도 좋다. 상기 영역은 채널 형성 영역과 비교하여 캐리어 농도가 높은 영역 또는 산소 결손 밀도가 높은 영역이라고도 할 수 있다. 불순물(예를 들어 물 및 수소)을 방출하는 재료를 절연층(110a)에 사용함으로써, 절연층(110a)과 접한 영역을 저저항 영역으로 할 수 있다. 반도체층(108)은 도전층(112a)과 접한 영역(소스 영역 및 드레인 영역 중 한쪽)과 채널 형성 영역 사이에 저저항 영역을 가지는 구성으로 할 수 있다. 마찬가지로 불순물을 방출하는 재료를 절연층(110c)에 사용함으로써, 절연층(110c)과 접한 영역을 저저항 영역으로 할 수 있다. 반도체층(108)은 도전층(112b)과 접한 영역(소스 영역 및 드레인 영역 중 다른 쪽)과 채널 형성 영역 사이에 저저항 영역을 가지는 구성으로 할 수 있다. 저저항 영역은 드레인 전계를 완화하기 위한 버퍼 영역으로서 기능할 수 있다. 또한 이들 저저항 영역이 소스 영역 또는 드레인 영역으로서 기능하여도 좋다.
드레인 영역과 채널 형성 영역 사이에 저저항 영역을 제공함으로써 드레인 영역 근방에 높은 전계가 발생하기 어려워지므로, 핫 캐리어의 발생이 억제되어 트랜지스터의 열화를 억제할 수 있다. 예를 들어 도전층(112a)이 드레인 전극으로서 기능하고 도전층(112b)이 소스 전극으로서 기능하는 경우, 반도체층(108)에서 절연층(110a)과 접한 영역을 저저항 영역으로 함으로써 드레인 영역 근방에 높은 전계가 발생하기 어려워지므로, 핫 캐리어의 발생이 억제되어 트랜지스터의 열화를 억제할 수 있다. 도전층(112a)이 소스 전극으로서 기능하고 도전층(112b)이 드레인 전극으로서 기능하는 경우, 반도체층(108)에서 절연층(110c)과 접한 영역을 저저항 영역으로 함으로써 드레인 영역 근방에 높은 전계가 발생하기 어려워지므로, 핫 캐리어의 발생이 억제되어 트랜지스터의 열화를 억제할 수 있다.
상술한 바와 같이, 절연층(110a) 및 절연층(110c)으로부터 방출되는 불순물의 양이 지나치게 많으면 채널 형성 영역으로 불순물이 확산될 우려가 있다. 절연층(110a) 및 절연층(110c)에 불순물을 방출하는 재료를 사용하는 경우에도, 방출되는 불순물의 양은 적은 것이 바람직하다.
또한 절연층(110)은 적어도 절연층(110b)을 가지는 것이 바람직하다. 예를 들어 절연층(110a) 및 절연층(110c) 중 한쪽 및 양쪽을 가지지 않는 구성으로 하여도 좋다. 또한 절연층(110)을 2층 또는 4층 이상의 적층 구조로 하여도 좋고 단층 구조로 하여도 좋다.
개구(141) 및 개구(143)의 상면 형상은 한정되지 않고, 예를 들어 원형, 타원형, 삼각형, 사각형(장방형, 마름모형, 및 정방형을 포함함), 오각형 등의 다각형, 또는 둥근 모서리를 가지는 상기 다각형으로 할 수 있다. 또한 다각형으로서는, 오목 다각형(적어도 하나의 내각이 180°를 넘는 다각형) 및 볼록 다각형(모든 내각이 180° 이하인 다각형) 중 어느 쪽이어도 좋다. 도 20의 (A) 등에 나타낸 바와 같이, 개구(141) 및 개구(143)의 상면 형상은 각각 원형인 것이 바람직하다. 개구의 상면 형상을 원형으로 함으로써, 개구를 형성할 때의 가공 정밀도를 높일 수 있어, 미세한 크기의 개구를 형성할 수 있다. 또한 본 명세서 등에서, 원형은 정원(正圓)에 한정되지 않는다.
본 명세서 등에서, 개구(141)의 상면 형상이란 절연층(110)의 개구(141) 측의 상면 단부의 형상을 가리킨다. 또한 개구(143)의 상면 형상이란 도전층(112b)의 개구(143) 측의 하면 단부의 형상을 가리킨다.
도 20의 (A) 등에 나타낸 바와 같이, 개구(141)의 상면 형상과 개구(143)의 상면 형상을 서로 일치하거나 대략 일치시킬 수 있다. 이때 도 20의 (B) 및 (C) 등에 나타낸 바와 같이, 도전층(112b)의 개구(143) 측의 하면 단부는 절연층(110)의 개구(141) 측의 상면 단부와 일치 또는 대략 일치하는 것이 바람직하다. 도전층(112b)의 하면이란 절연층(110) 측의 면을 가리킨다. 절연층(110)의 상면이란 도전층(112b) 측의 면을 가리킨다.
또한 개구(141)의 상면 형상과 개구(143)의 상면 형상은 서로 일치하지 않아도 된다. 또한 개구(141)와 개구(143)의 상면 형상이 원형일 때 개구(141)와 개구(143)는 동심원상으로 제공되어도 좋고, 동심원상으로 제공되지 않아도 된다.
트랜지스터(100)의 채널 길이 및 채널 폭에 대하여 도 21의 (A) 및 (B)를 사용하여 설명한다. 도 21의 (A) 및 (B)는 도 20의 (A) 및 (B)에 나타낸 트랜지스터(100)의 확대도이다.
도 21의 (B)에서는 트랜지스터(100)의 채널 길이 L100을 파선의 양쪽 화살표로 나타내었다. 트랜지스터(100)의 채널 길이 L100은 단면에서 볼 때의 절연층(110b)의 개구(141) 측의 측면의 길이에 상당한다. 즉 채널 길이 L100은 절연층(110b)의 두께 T110b 및 절연층(110b)의 개구(141) 측의 측면과 절연층(110b)의 피형성면(여기서는 절연층(110a)의 상면)이 이루는 각의 각도 θ110에 따라 결정된다. 따라서 채널 길이 L100을 노광 장치의 한계 해상도보다 작은 값으로 할 수 있어, 미세한 크기의 트랜지스터를 실현할 수 있다. 구체적으로는 종래의 플랫 패널 디스플레이의 양산용 노광 장치(예를 들어 최소 선폭 2μm 또는 1.5μm 정도)로는 실현이 어려울 정도로 채널 길이가 매우 짧은 트랜지스터를 실현할 수 있다. 또한 최선단의 LSI 기술에서 사용되는 매우 비싼 노광 장치를 사용하지 않고 채널 길이가 10nm 미만인 트랜지스터를 실현할 수도 있다.
채널 길이 L100은 예를 들어 5nm 이상, 7nm 이상, 또는 10nm 이상이며, 3μm 미만, 2.5μm 이하, 2μm 이하, 1.5μm 이하, 1.2μm 이하, 1μm 이하, 500nm 이하, 300nm 이하, 200nm 이하, 100nm 이하, 50nm 이하, 30nm 이하, 또는 20nm 이하로 할 수 있다. 예를 들어 채널 길이 L100을 100nm 이상 1μm 이하로 할 수도 있다.
채널 길이 L100을 작게 함으로써, 트랜지스터(100)의 온 전류를 크게 할 수 있다. 트랜지스터(100)를 사용함으로써, 고속 동작이 가능한 회로를 제작할 수 있다. 또한 회로의 점유 면적을 축소할 수 있다. 그러므로 소형 반도체 장치로 할 수 있다. 예를 들어 본 발명의 일 형태의 반도체 장치를 대형 표시 장치 또는 고정세 표시 장치에 적용할 때 배선수가 증가한 경우에도 각 배선에서의 신호 지연을 저감할 수 있어, 표시 불균일을 억제할 수 있다. 또한 회로의 점유 면적을 축소할 수 있기 때문에 표시 장치의 베젤을 좁게 할 수 있다.
절연층(110b)의 두께 T110b 및 각도 θ110을 조정함으로써 채널 길이 L100을 제어할 수 있다. 또한 도 21의 (B)에서는, 절연층(110b)의 두께 T110b를 일점쇄선의 양쪽 화살표로 나타내었다.
절연층(110b)의 두께 T110b는 예를 들어 5nm 이상, 7nm 이상, 또는 10nm 이상이며, 3μm 미만, 2.5μm 이하, 2μm 이하, 1.5μm 이하, 1.2μm 이하, 1μm 이하, 500nm 이하, 300nm 이하, 200nm 이하, 100nm 이하, 50nm 이하, 30nm 이하, 또는 20nm 이하로 할 수 있다.
절연층(110)의 개구(141) 측의 측면은 수직 형상 또는 테이퍼 형상인 것이 바람직하다. 각도 θ110은 90° 이하인 것이 바람직하다. 각도 θ110을 작게 함으로써, 절연층(110) 위에 형성되는 층(예를 들어 반도체층(108))의 피복성을 높일 수 있다. 또한 각도 θ110이 작을수록 채널 길이 L100을 크게 할 수 있고, 각도 θ110이 클수록 채널 길이 L100을 작게 할 수 있다.
각도 θ110은 예를 들어 30° 이상, 35° 이상, 40° 이상, 45° 이상, 50° 이상, 55° 이상, 60° 이상, 65° 이상, 또는 70° 이상이고, 90° 이하, 85° 이하, 또는 80° 이하로 할 수 있다. 각도 θ110은 75° 이하, 70° 이하, 65° 이하, 또는 60° 이하로 하여도 좋다.
또한 도 21의 (B) 등에서는 단면에서 볼 때 절연층(110)의 개구(141) 측의 측면의 형상이 직선인 구성을 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 단면에서 볼 때 절연층(110)의 개구(141) 측의 측면의 형상은 곡선이어도 좋고, 또는 측면의 형상이 직선인 영역과 곡선인 영역의 양쪽을 가져도 좋다.
여기서 도전층(112b)은 개구(141)의 내부에 제공하지 않는 것이 바람직하다. 구체적으로는 도전층(112b)은 절연층(110)의 개구(141) 측의 측면과 접한 영역을 가지지 않는 것이 바람직하다. 도전층(112b)을 개구(141)의 내측에도 제공하는 경우, 트랜지스터(100)의 채널 길이 L100이 절연층(110b)의 측면의 길이보다 짧아져, 채널 길이 L100의 제어가 어려워질 경우가 있다. 따라서 개구(143)의 상면 형상이 개구(141)의 상면 형상과 일치하거나, 상면에서 볼 때 개구(143)가 개구(141)를 포함하는 것이 바람직하다.
도 21의 (A) 및 (B)에서는, 개구(141)의 폭 D141을 이점쇄선의 양쪽 화살표로 나타내었다. 도 21의 (A)에는, 개구(141)의 상면 형상이 원형인 예를 나타내었다. 이때 폭 D141은 상기 원의 직경에 상당하고 트랜지스터(100)의 채널 폭 W100은 상기 원의 원주의 길이가 된다. 즉 채널 폭 W100은 π×D141이 된다. 이와 같이 개구(141)의 상면 형상이 원형이면, 다른 형상인 경우에 비하여 채널 폭 W100이 작은 트랜지스터를 실현할 수 있다.
개구(141)의 폭 D141은 깊이 방향에서 변화되는 경우가 있다. 개구(141)의 폭 D141로서는, 예를 들어 단면에서 볼 때의 절연층(110b)(또는 절연층(110))의 가장 높은 위치의 직경, 가장 낮은 위치의 직경, 및 이들의 중간점의 위치의 직경의 3개의 평균값을 사용할 수 있다. 또는 개구(141)의 직경으로서, 예를 들어 단면에서 볼 때의 절연층(110b)(또는 절연층(110))의 가장 높은 위치의 직경, 가장 낮은 위치의 직경, 및 이들의 중간점의 위치의 직경 중 어느 것을 사용하여도 좋다.
포토리소그래피법을 사용하여 개구(141)를 형성하는 경우, 개구(141)의 폭 D141은 노광 장치의 한계 해상도 이상이 된다. 폭 D141은 예를 들어 200nm 이상, 300nm 이상, 400nm 이상, 또는 500nm 이상이며, 5μm 미만, 4.5μm 이하, 4μm 이하, 3.5μm 이하, 3μm 이하, 2.5μm 이하, 2μm 이하, 1.5μm 이하, 또는 1μm 이하로 할 수 있다.
또한 트랜지스터(100)의 채널 길이 L100을 작게 하는 경우, 절연층(110a) 및 절연층(110c)에는 각각, 그 자체로부터 방출되는 수소의 양이 보다 적은 재료를 사용하는 것이 바람직하다. 절연층(110a) 및 절연층(110c)에, 소량이라도 수소를 방출하는 재료를 사용하는 경우에는 이들의 두께가 얇은 것이 바람직하다. 예를 들어 채널 길이 L100을 100nm 이하로 하는 경우, 절연층(110a)의 두께 T110a 및 절연층(110c)의 두께 T110c는 각각 1nm 이상, 3nm 이상, 또는 5nm 이상이며, 50nm 이하, 40nm 이하, 30nm 이하, 20nm 이하, 15nm 이하, 또는 10nm 이하가 바람직하다. 이에 의하여 채널 형성 영역에 확산되는 불순물의 양을 적게 할 수 있어, 채널 길이 L100이 짧은 경우에도 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 여기서는 반도체층(108)에서 절연층(110b)과 접한 영역이 채널 형성 영역으로서 기능하는 구성을 예로 들어서 설명하였지만 본 발명의 일 형태는 이에 한정되지 않는다. 반도체층(108)에서 절연층(110a)과 접한 영역도 채널 형성 영역으로서 기능하여도 좋다. 마찬가지로 절연층(110c)과 접한 영역도 채널 형성 영역으로서 기능하여도 좋다.
도 20의 (B) 등에서는 트랜지스터(100)에 있어서 반도체층(108), 절연층(106), 및 도전층(104)이 개구(141) 및 개구(143)를 덮는 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(110)과 도전층(112a)으로 단차가 형성되고, 상기 단차를 따라 반도체층(108), 절연층(106), 및 도전층(104)이 제공되는 구성으로 하여도 좋다.
[트랜지스터(200)]
다음으로 트랜지스터(200)의 자세한 구성에 대하여 도 22의 (A) 내지 (C)를 사용하여 설명한다. 도 22의 (A) 내지 (C)는 도 20의 (A) 내지 (C)에 나타낸 트랜지스터(200)의 확대도이다.
트랜지스터(200)의 채널 길이는 한 쌍의 영역(208D) 사이에서 반도체층(208)과 도전층(204)이 중첩된 영역의 길이이다. 도 22의 (A) 및 (B)는 트랜지스터(200)의 채널 길이 L200을 파선의 양쪽 화살표로 나타내었다. 트랜지스터(200)의 채널 길이 L200은 도전층(204)의 길이로 정해지고, 트랜지스터의 제작에 사용되는 노광 장치의 한계 해상도 이상의 값이 된다. 예를 들어 채널 길이 L200을 1.5μm 이상으로 할 수 있다. 채널 길이를 길게 함으로써 포화성이 높은 트랜지스터로 할 수 있다.
트랜지스터(200)의 백 게이트 전극으로서 기능하는 도전층(202)은 채널 형성 영역의 단부를 넘어 연장되는 것이 바람직하다. 구체적으로는 도전층(202)은 채널 길이 방향에서, 도전층(204)의 단부보다 돌출된 부분을 가지는 것이 바람직하다.
또한 본 명세서 등에서는 설명을 용이하게 하기 위하여 반도체층(208)에서 도전층(204)과 중첩된 부분을 채널 형성 영역으로서 설명하지만 실제로는 도전층(204)과 중첩되지 않고 도전층(202)과 중첩된 부분에도 채널이 형성될 수 있다.
트랜지스터(200)의 채널 폭은 채널 길이 방향과 직교하는 방향에서 반도체층(208)과 도전층(204)이 중첩된 영역의 폭이다. 도 22의 (A) 및 (C)는 트랜지스터(200)의 채널 폭 W200을 일점쇄선의 양쪽 화살표로 나타내었다.
상술한 바와 같이, 트랜지스터(100)의 채널 길이 L100은 노광 장치의 한계 해상도보다 작은 값으로 할 수 있고, 트랜지스터(200)의 채널 길이 L200은 노광 장치의 한계 해상도 이상의 값으로 할 수 있다. 예를 들어 큰 온 전류가 요구되는 트랜지스터에 트랜지스터(100)를 적용하고, 높은 포화성이 요구되는 트랜지스터에 트랜지스터(200)를 적용함으로써, 각 트랜지스터의 이점이 활용된 성능이 높은 반도체 장치(10)로 할 수 있다. 또한 트랜지스터(100)와 트랜지스터(200)를 일부 공통의 공정으로 형성할 수 있다. 구체적으로는 반도체층(108) 및 반도체층(208)은 같은 공정으로 형성할 수 있다. 절연층(106)의 일부는 트랜지스터(100)의 게이트 절연층으로서 기능하고, 절연층(106)의 다른 일부는 트랜지스터(200)의 게이트 절연층으로서 기능한다. 도전층(104), 도전층(204), 도전층(212a), 및 도전층(212b)은 같은 공정으로 형성할 수 있다. 따라서 반도체 장치(10)의 생산성을 높여 제조 비용을 낮출 수 있다.
도 22의 (A) 및 (C)에 나타낸 바와 같이, 트랜지스터(200)의 채널 폭 방향에서 도전층(204) 및 도전층(202)이 반도체층(208)의 단부보다 외측으로 돌출되는 것이 바람직하다. 이때 도 22의 (C)에 나타낸 바와 같이, 반도체층(208)의 채널 폭 방향 전체가 절연층(106) 및 절연층(120)을 개재하여 도전층(204)과 도전층(202)으로 덮인 구성이 된다. 이와 같은 구성으로 함으로써 반도체층(208)을 한 쌍의 게이트 전극에 의하여 생기는 전계로 전기적으로 둘러쌀 수 있다.
도 22의 (A) 및 (C)에서는 도전층(204)(즉 게이트 전극)과 도전층(202)(즉 백 게이트 전극)이 전기적으로 접속되지 않는 구성을 나타내었다. 게이트 전극 및 백 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(200)를 구동하기 위한 신호를 공급하여도 좋다. 이때 트랜지스터(200)를 게이트 전극 및 백 게이트 전극 중 다른 쪽에 공급하는 신호로 구동할 때에, 게이트 전극 및 백 게이트 전극 중 한쪽에 공급하는 전위에 의하여 문턱 전압을 제어할 수 있다.
도전층(204)과 도전층(202)이 전기적으로 접속되어도 좋다. 게이트 전극과 백 게이트 전극에 같은 전위를 공급함으로써, 반도체층(208)에 채널을 유발시키기 위한 전계를 효과적으로 인가할 수 있기 때문에, 트랜지스터(200)의 온 전류를 증대시킬 수 있다. 그래서 트랜지스터(200)를 미세화할 수도 있다. 예를 들어 절연층(106) 및 절연층(120)에 도전층(202)에 도달하는 개구를 제공하고 상기 개구를 덮도록 도전층(204)을 형성할 수 있다.
도전층(202)은 도전층(212a) 또는 도전층(212b)(즉 소스 전극 또는 드레인 전극)과 전기적으로 접속되어도 좋다. 예를 들어 절연층(120)에 도전층(202)에 도달하는 개구를 제공하고 상기 개구를 덮도록 도전층(212a) 또는 도전층(212b)을 형성할 수 있다.
도전층(202)의 상면 및 측면에 접하여 제공되는 절연층(120)에는 절연층(110)에 사용할 수 있는 재료를 사용할 수 있다.
절연층(120)은 적층 구조를 가지는 것이 바람직하다. 도 22의 (B) 등에서는 절연층(120)이 절연층(120a)과, 절연층(120a) 위의 절연층(120b)의 적층 구조를 가지는 구성을 나타내었다. 절연층(120a) 및 절연층(120b) 각각에는 절연층(110)에 사용할 수 있는 재료를 사용할 수 있다.
반도체층(208)의 채널 형성 영역과 접하는 절연층(120b)에는, 가열에 의하여 산소를 방출하는 막을 사용하는 것이 더 바람직하다. 트랜지스터(200)의 제작 공정 시에 가해지는 열에 의하여 절연층(120b)이 산소를 방출함으로써 반도체층(208), 특히 반도체층(208)의 채널 형성 영역에 산소를 공급할 수 있다. 절연층(120b)에 포함되는 산소는 절연층(120b)에서 확산되고 절연층(120b)과 반도체층(208)의 계면을 통하여 반도체층(208)에 공급된다. 절연층(120b)으로부터 반도체층(208), 특히 채널 형성 영역에 산소를 공급함으로써, 산소 결손(VO)이 수복되기 때문에 산소 결손(VO)을 저감할 수 있다. 따라서 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(120b)의 350℃에서의 산소의 확산 계수는 1×10-12cm2/sec 이상인 것이 바람직하고, 5×10-12cm2/sec 이상인 것이 더 바람직하다.
절연층(120b)에는 절연층(110b)에 사용할 수 있는 재료를 사용할 수 있다. 절연층(120b)은 산소를 가지는 것이 바람직하고, 산화물 및 산화질화물 중 하나 이상을 사용할 수 있다. 구체적으로 절연층(120b)에는 예를 들어 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다.
여기서 채널 길이가 짧은 트랜지스터(100)와 비교하여 채널 길이가 긴 트랜지스터(200)는 채널 형성 영역의 산소 결손(VO) 및 VOH가 전기 특성에 주는 영향이 작다. 따라서 절연층(110b)으로부터 반도체층(108)에 공급되는 산소의 양과 비교하여 절연층(120b)으로부터 반도체층(208)에 공급되는 산소의 양은 적게 하여도 좋다. 절연층(110b)으로부터 방출되는 산소의 양과 비교하여 절연층(120b)으로부터 방출되는 산소의 양은 적게 하여도 좋다.
절연층(120b)에서의 물질의 확산 계수와 비교하여 절연층(110b)에서의 물질의 확산 계수가 큰 것이 바람직하다. 특히 절연층(120b)에서의 산소의 확산 계수와 비교하여 절연층(110b)에서의 산소의 확산 계수는 큰 것이 바람직하다. 이에 의하여 채널 길이가 짧은 트랜지스터(100)이어도 전기 특성이 양호하고 신뢰성이 높게 할 수 있다.
도전층(202)과 접하는 절연층(120a)에는 도전층(202)에 포함되는 금속 원소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 이에 의하여 도전층(202)에 포함되는 금속 원소가 절연층(120)을 통하여 반도체층(208)의 채널 형성 영역에 확산되는 것을 억제할 수 있다.
절연층(120a)에는 절연층(110a) 및 절연층(110c)에 사용할 수 있는 재료를 사용하는 것이 바람직하다. 절연층(120a)은 질소를 가지는 것이 바람직하고, 질화물 및 질화산화물 중 하나 이상을 사용할 수 있다. 구체적으로는 절연층(120a)에는 예를 들어 질화 실리콘을 사용할 수 있다. 또는 절연층(120a)에 산화물 및 산화질화물 중 어느 하나 또는 복수를 사용하여도 좋다. 절연층(120a)에는 예를 들어 산화 알루미늄을 사용할 수 있다. 또한 절연층(120a), 절연층(110a), 및 절연층(110c)에는 서로 같은 재료를 사용하여도 좋고 다른 재료를 사용하여도 좋다.
절연층(120a)은 그 자체로부터의 불순물(예를 들어 물 및 수소)의 방출이 적은 것이 바람직하다. 이에 의하여 절연층(120a)에 포함되는 불순물이 절연층(120b)을 통하여 반도체층(208)의 채널 형성 영역에 확산되는 것을 억제할 수 있어, 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 여기서는 절연층(120)을 2층의 적층 구조로 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(120)을 3층 이상의 적층 구조로 하여도 좋고 단층 구조로 하여도 좋다.
절연층(120)은 적어도 반도체층(208)의 채널 형성 영역과 접한 영역에 제공되고, 또한 도전층(202)의 상면 및 측면을 덮도록 제공되는 것이 바람직하다. 도 22의 (B) 등에서는 반도체층(208)이 절연층(120)의 단부보다 돌출된 부분을 가지는 구성을 나타내었다. 반도체층(208)은 절연층(120)의 측면과 접한 영역을 가진다. 반도체층(208)의 단부의 일부는 절연층(120)의 상면과 접하고, 다른 일부는 절연층(110)의 상면과 접한다. 반도체층(208)의 하면의 일부가 절연층(120)의 상면과 접하고, 다른 일부가 절연층(110)의 상면과 접한다고도 할 수 있다. 또는 절연층(120)을 반도체층(208)이 제공되는 영역에 제공하고 반도체층(208)의 하면의 전체가 절연층(120)의 상면과 접하는 구성으로 하여도 좋다.
또한 도 22의 (B) 등에서는 반도체층(208)의 두께가 전체적으로 균일한 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 반도체층(208)의 절연층(106)과 중첩된 영역과 중첩되지 않은 영역에서 두께가 상이하여도 좋다. 예를 들어 개구(147a) 및 개구(147b) 형성 시에 반도체층(208)의 일부가 제거되고 반도체층(208)의 절연층(106)과 중첩되지 않은 영역의 두께가 중첩된 영역의 두께보다 얇아지는 경우가 있다. 또는 반도체층(208)의 절연층(106), 도전층(212a), 및 도전층(212b) 중 어느 것과 중첩된 영역과 이들 중 어느 것과도 중첩되지 않은 영역에서 두께가 상이하여도 좋다. 예를 들어 도전층(212a) 및 도전층(212b) 형성 시에 반도체층(208)의 일부가 제거되고 반도체층(208)의 절연층(106), 도전층(212a), 및 도전층(212b) 중 어느 것과도 중첩되지 않은 영역의 두께가 이들 중 어느 것과 중첩된 영역의 두께보다 얇아지는 경우가 있다. 또는 반도체층(208)의 절연층(106)과 중첩된 영역과, 절연층(106), 도전층(212a), 및 도전층(212b) 중 어느 것과 중첩된 영역과, 이들 중 어느 것과도 중첩되지 않은 영역에서 두께가 상이하여도 좋다.
반도체층(208)에 있어서, 영역(208D)은 채널 형성 영역과 비교하여 전기 저항이 낮은 영역이다. 영역(208D)은 채널 형성 영역과 비교하여 캐리어 농도가 높은 영역, 산소 결손 밀도가 높은 영역, 또는 불순물 농도가 높은 영역이라고도 할 수 있다.
영역(208L)은 채널 형성 영역과 비교하여 전기 저항이 같거나 낮은 영역이다. 영역(208L)은 채널 형성 영역과 비교하여 캐리어 농도가 같거나 높은 영역, 산소 결손 밀도가 같거나 높은 영역, 또는 불순물 농도가 같거나 높은 영역이라고도 할 수 있다. 또한 영역(208L)은 영역(208D)과 비교하여 전기 저항이 같거나 높은 영역이다. 영역(208L)은 영역(208D)과 비교하여 캐리어 농도가 같거나 낮은 영역, 산소 결손 밀도가 같거나 낮은 영역, 또는 불순물 농도가 같거나 낮은 영역이라고도 할 수 있다.
영역(208L)은 드레인 전계를 완화하기 위한 버퍼 영역으로서 기능한다. 영역(208L)은 도전층(204)과는 중첩되지 않는 영역이기 때문에 도전층(204)에 게이트 전압이 공급된 경우에도 채널은 거의 형성되지 않는 영역이다. 영역(208L)은 캐리어 농도가 채널 형성 영역과 비교하여 높은 것이 바람직하다. 이에 의하여 영역(208L)을 LDD(Lightly Doped Drain) 영역으로서 기능시킬 수 있다. 채널 형성 영역과 영역(208D) 사이에 LDD 영역으로서 기능하는 영역(208L)을 제공함으로써 높은 드레인 내압을 가지는 트랜지스터(200)를 실현할 수 있다.
반도체층(208)에서의 캐리어 농도는 채널 형성 영역이 가장 낮고, 영역(208L), 영역(208D)의 순으로 높아지는 분포를 가지는 것이 바람직하다. 채널 형성 영역과 영역(208D) 사이에 영역(208L)이 제공됨으로써 예를 들어 제작 공정 중에 영역(208D)으로부터 수소 등의 불순물이 확산되는 경우에도 채널 형성 영역의 캐리어 농도를 매우 낮게 유지할 수 있다.
또한 영역(208L) 중의 캐리어 농도는 균일하지 않아도 좋고, 영역(208D) 측으로부터 채널 형성 영역 측으로 캐리어 농도가 작아지는 구배를 가지는 경우가 있다. 예를 들어 영역(208L) 중의 수소 농도 또는 산소 결손(VO)의 농도 중 어느 한쪽 또는 양쪽이 영역(208D) 측으로부터 채널 형성 영역 측으로 농도가 작아지는 구배를 가져도 좋다.
또한 불순물 원소를 반도체층(208)에 첨가하여 영역(208L) 및 영역(208D)을 형성할 때, 도전층(104)을 마스크로서 사용하여 상기 불순물 원소가 절연층(106)을 통하여 반도체층(108)에 공급되어도 좋다. 이에 의하여 반도체층(108)에서 도전층(104)과 중첩되지 않은 영역에 영역(108L)이 형성된다. 또한 트랜지스터(100)에 있어서, 반도체층(108)에서 도전층(112b)과 접한 영역은 소스 영역 또는 드레인 영역으로서 기능한다. 영역(108L)은 상기 소스 영역 또는 드레인 영역의 일부에 형성된다. 또한 영역(108L)의 불순물 원소의 농도는 영역(208L)의 불순물 원소의 농도와 상이하여도 좋다. 또한 영역(108L)은 형성되지 않아도 된다. 예를 들어 도전층(104)이 반도체층(108)의 단부까지 연장되어 덮는 경우, 도전층(104)이 마스크로서 기능하여 반도체층(108) 전체가 가려지기 때문에, 불순물 원소가 반도체층(108)에 공급되지 않으므로, 영역(108L)이 형성되지 않는다.
도전층(212a) 및 도전층(212b)의 단부의 일부는 도 22의 (A) 및 (B)에 나타낸 바와 같이, 개구(147a) 및 개구(147b)의 내측에 위치하는 것이 바람직하다. 바꿔 말하면 개구(147a) 및 개구(147b)에서 도전층(212a) 및 도전층(212b)의 단부의 일부가 반도체층(208)과 접하는 것이 바람직하다. 이에 의하여 도전층(212a)과 접한 영역과, 한 쌍의 영역(208D) 중 한쪽을 인접시키고, 마찬가지로 도전층(212b)과 접한 영역과, 한 쌍의 영역(208D)의 다른 쪽을 인접시킬 수 있다.
또한 개구(147a) 및 개구(147b)의 상면 형상은 특별히 한정되지 않는다. 개구(147a) 및 개구(147b)의 상면 형상은 개구(141) 및 개구(143)에 적용할 수 있는 형상으로 할 수 있다. 도 22의 (A) 등에서는 개구(147a) 및 개구(147b)의 상면 형상이 개구(141) 및 개구(143)의 상면 형상과 달리 모서리가 둥근 사각형인 구성을 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 개구(147a) 및 개구(147b)의 상면 형상이 개구(141) 및 개구(143)의 상면 형상과 같아도 좋다.
또한 여기서는 도전층(212a) 및 도전층(212b)을 도전층(204)과 같은 공정으로 형성하는 구성을 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(212a) 및 도전층(212b)을 도전층(204)과 다른 공정으로 형성하여도 좋다. 예를 들어 절연층(106) 위에 도전층(104) 및 도전층(204)을 형성하고, 불순물 원소를 도전층(204)을 마스크로서 사용하여 반도체층(208)에 공급함으로써 소스 영역 및 드레인 영역을 형성한다. 도전층(104) 및 도전층(204) 위에 절연층(195)을 형성하고, 절연층(106) 및 절연층(195)에 소스 영역에 도달하는 개구 및 드레인 영역에 도달하는 개구를 형성하고, 또한 이들의 개구를 덮도록 도전층(212a) 및 도전층(212b)을 형성할 수 있다.
[반도체층(108), 반도체층(208)]
반도체층(108) 및 반도체층(208)에 사용할 수 있는 금속 산화물에 대하여 구체적으로 설명한다. 금속 산화물로서는 예를 들어 인듐 산화물, 갈륨 산화물, 및 아연 산화물이 있다. 금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 또한 금속 산화물은 인듐, 원소 M, 및 아연에서 선택되는 2개 또는 3개를 포함하는 것이 바람직하다. 또한 원소 M은 산소와의 결합 에너지가 높은 금속 원소 또는 반금속 원소이고, 예를 들어 산소와의 결합 에너지가 인듐보다 높은 금속 원소 또는 반금속 원소이다. 원소 M으로서는 구체적으로 알루미늄, 갈륨, 주석, 이트륨, 타이타늄, 바나듐, 크로뮴, 망가니즈, 철, 코발트, 니켈, 지르코늄, 몰리브데넘, 하프늄, 탄탈럼, 텅스텐, 란타넘, 세륨, 네오디뮴, 마그네슘, 칼슘, 스트론튬, 바륨, 붕소, 실리콘, 저마늄, 및 안티모니 등을 들 수 있다. 금속 산화물이 가지는 원소 M은 상기 원소 중 어느 1종류 또는 복수 종류인 것이 바람직하고, 알루미늄, 갈륨, 주석, 및 이트륨에서 선택된 1종류 또는 복수 종류인 것이 더 바람직하고, 갈륨 및 주석 중 1종류 또는 복수 종류인 것이 더 바람직하다. 또한 본 명세서 등에서는 금속 원소와 반금속 원소를 통틀어 "금속 원소"라고 부르는 경우가 있고, 본 명세서 등에 기재되는 "금속 원소"에는 반금속 원소가 포함되는 경우가 있다.
반도체층(108) 및 반도체층(208)에는 각각 예를 들어 인듐 아연 산화물(In-Zn 산화물), 인듐 주석 산화물(In-Sn 산화물 또는 ITO라고도 기재함), 인듐 타이타늄 산화물(In-Ti 산화물), 인듐 갈륨 산화물(In-Ga 산화물), 인듐 텅스텐 산화물(In-W 산화물 또는 IWO라고도 기재함), 인듐 갈륨 알루미늄 산화물(In-Ga-Al 산화물), 인듐 갈륨 주석 산화물(In-Ga-Sn 산화물), 갈륨 아연 산화물(Ga-Zn 산화물 또는 GZO라고도 기재함), 알루미늄 아연 산화물(Al-Zn 산화물 또는 AZO라고도 기재함), 인듐 알루미늄 아연 산화물(In-Al-Zn 산화물 또는 IAZO라고도 기재함), 인듐 주석 아연 산화물(In-Sn-Zn 산화물 또는 ITZO(등록 상표)라고도 기재함), 인듐 타이타늄 아연 산화물(In-Ti-Zn 산화물), 인듐 갈륨 아연 산화물(In-Ga-Zn 산화물 또는 IGZO라고도 기재함), 인듐 갈륨 주석 아연 산화물(In-Ga-Sn-Zn 산화물 또는 IGZTO라고도 기재함), 또는 인듐 갈륨 알루미늄 아연 산화물(In-Ga-Al-Zn 산화물, IGAZO, IGZAO, 또는 IAGZO라고도 기재함) 등을 사용할 수 있다. 또는 실리콘을 포함하는 인듐 주석 산화물(ITSO라고도 기재함), 갈륨 주석 산화물(Ga-Sn 산화물), 또는 알루미늄 주석 산화물(Al-Sn 산화물) 등을 사용할 수 있다.
금속 산화물에 포함된 모든 금속 원소의 원자수의 합에 대한 인듐의 원자수의 비율을 높게 함으로써 트랜지스터의 전계 효과 이동도를 높일 수 있다. 또는 온 전류가 높은 트랜지스터를 실현할 수 있다.
또한 금속 산화물은 인듐 대신 또는 인듐에 더하여, 주기 수가 큰 금속 원소의 1종류 또는 복수 종류를 포함하여도 좋다. 금속 원소의 궤도의 중첩이 클수록 금속 산화물에서의 캐리어 전도가 높아지는 경향이 있다. 따라서 주기 수가 큰 금속 원소를 포함함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있는 경우가 있다. 주기 수가 큰 금속 원소로서는 제 5 주기에 속하는 금속 원소 및 제 6 주기에 속하는 금속 원소 등을 들 수 있다. 상기 금속 원소로서는 구체적으로 이트륨, 지르코늄, 은, 카드뮴, 주석, 안티모니, 바륨, 납, 비스무트, 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 및 유로퓸 등을 들 수 있다. 또한 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 프로메튬, 사마륨, 및 유로퓸은 경희토류 원소라고 불린다.
금속 산화물은 비금속 원소에서 선택되는 1종류 또는 복수 종류를 포함하여도 좋다. 금속 산화물이 비금속 원소를 포함함으로써, 예를 들어 캐리어 농도가 증가되거나 밴드 갭이 축소되어, 트랜지스터의 전계 효과 이동도를 높일 수 있는 경우가 있다. 비금속 원소로서는 예를 들어 탄소, 질소, 인, 황, 셀레늄, 플루오린, 염소, 브로민, 및 수소 등이 있다.
금속 산화물에 포함된 모든 금속 원소의 원자수의 합에 대한 아연의 원자수의 비율을 높게 함으로써 결정성이 높은 금속 산화물이 되어 금속 산화물 중의 불순물의 확산을 억제할 수 있다. 따라서 트랜지스터의 전기 특성의 변화가 억제되어 신뢰성을 높일 수 있다.
금속 산화물에 포함된 모든 금속 원소의 원자수의 합에 대한 원소 M의 원자수의 비율을 높게 함으로써 금속 산화물에 산소 결손(VO)이 형성되는 것을 억제할 수 있다. 따라서 산소 결손(VO)에 기인한 캐리어 생성이 억제되어, 오프 전류가 작은 트랜지스터로 할 수 있다. 또한 트랜지스터의 전기 특성의 변동이 억제되어 신뢰성을 높일 수 있다.
반도체층(108) 및 반도체층(208)에 적용하는 금속 산화물의 조성에 따라 트랜지스터의 전기 특성 및 신뢰성이 다르다. 따라서 트랜지스터에 요구되는 전기 특성 및 신뢰성에 따라 금속 산화물의 조성을 다르게 함으로써 우수한 전기 특성과 높은 신뢰성을 양립한 반도체 장치로 할 수 있다.
금속 산화물이 In-M-Zn 산화물인 경우, 상기 In-M-Zn 산화물에서의 In의 원자수비는 M의 원자수비 이상인 것이 바람직하다. 이러한 In-M-Zn 산화물의 금속 원소의 원자수비로서, 예를 들어 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=10:1:1, In:M:Zn=10:1:3, In:M:Zn=10:1:4, In:M:Zn=10:1:6, In:M:Zn=10:1:7, In:M:Zn=10:1:8, In:M:Zn=5:2:5, In:M:Zn=10:1:10, In:M:Zn=20:1:10, In:M:Zn=40:1:10, 및 이들의 근방의 조성이 있다. 또한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다. 금속 산화물 중의 인듐의 원자수비를 높게 함으로써, 트랜지스터의 온 전류 증대 또는 전계 효과 이동도 향상 등을 도모할 수 있다.
In-M-Zn 산화물에서의 In의 원자수비는 M의 원자수비 미만이어도 좋다. 이러한 In-M-Zn 산화물의 금속 원소의 원자수비로서, 예를 들어 In:M:Zn=1:3:2, In:M:Zn=1:3:3, In:M:Zn=1:3:4, 및 이들의 근방의 조성이 있다. 금속 산화물 중의 M의 원자수의 비율을 높게 함으로써, 산소 결손(VO)의 생성을 억제할 수 있다.
원소 M으로서 복수의 금속 원소를 포함하는 경우에는 상기 금속 원소의 원자수의 비율의 합계를 원소 M의 원자수의 비율로 할 수 있다.
본 명세서 등에서, 함유되는 모든 금속 원소의 원자수의 합에 대한 인듐의 원자수의 비율을 인듐의 함유율이라고 기재하는 경우가 있다. 다른 금속 원소에 대해서도 마찬가지이다.
반도체층(108) 및 반도체층(208)에 인듐의 함유율이 높은 재료를 사용함으로써 트랜지스터의 온 전류 증대 또는 전계 효과 이동도 향상 등을 도모할 수 있다. 또한 원소 M을 가짐으로써 산소 결손(VO)의 생성을 억제할 수 있다. 원소 M의 함유율(함유되는 모든 금속 원소의 원자수의 합에 대한 원소 M의 원자수의 비율)은 0.1% 이상 3% 이하가 바람직하고, 0.1% 이상 2% 이하가 더 바람직하다. 이에 의하여 전기 특성이 양호한 트랜지스터로 할 수 있다. 예를 들어 In:M:Zn=40:1:10 및 그 근방의 금속 산화물을 사용하는 것이 바람직하다. 원소 M은 상기 원소 중 어느 1종류 또는 복수 종류인 것이 바람직하고, 알루미늄, 갈륨, 주석, 및 이트륨에서 선택된 1종류 또는 복수 종류인 것이 더 바람직하다. 구체적으로는 In:Sn:Zn=40:1:10 및 그 근방의 금속 산화물을 사용할 수 있다. 또는 In:Al:Zn=40:1:10 및 그 근방의 금속 산화물을 사용할 수 있다.
여기서 반도체층(108) 및 반도체층(208)에 다결정 구조의 금속 산화물을 사용하면, 결정립계가 재결합 중심이 되어 캐리어가 포획됨으로써, 트랜지스터의 온 전류가 작게 되는 경우가 있다. 다결정 구조가 되기 쉬운 조성의 금속 산화물을 사용하는 경우, 결정화를 저해하는 원소를 포함하는 것이 바람직하다. 예를 들어 인듐 주석 산화물(ITO)과 비교하여 실리콘을 포함하는 인듐 주석 산화물(ITSO)은 다결정 구조가 되기 어렵기 때문에 반도체층(108) 및 반도체층(208)에 사용할 수 있다. ITSO를 사용하는 경우, 실리콘의 함유율(함유되는 모든 금속 원소의 원자수의 합에 대한 실리콘의 원자수의 비율)은 1% 이상 20% 이하가 바람직하고, 3% 이상 20% 이하가 더 바람직하고, 3% 이상 15% 이하가 더 바람직하고, 5% 이상 15% 이하가 더 바람직하다. 구체적으로는 In:Sn:Si=45:5:4, In:Sn:Si=95:5:8, 및 이들 근방의 금속 산화물을 사용할 수 있다.
반도체층(108) 및 반도체층(208)의 조성의 분석에는 예를 들어 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray Spectrometry), X선 광전자 분광법(XPS: X-ray Photoelectron Spectrometry), 유도 결합 플라스마 질량 분석법(ICP-MS: Inductively Coupled Plasma-Mass Spectrometry), 또는 유도 결합 고주파 플라스마 발광 분광법(ICP-AES: Inductively Coupled Plasma-Atomic Emission Spectrometry)을 사용할 수 있다. 또는 이들 방법 중 복수를 조합하여 분석을 수행하여도 좋다. 또한 함유율이 낮은 원소는 분석 정밀도의 영향으로 인하여 분석에 의하여 얻어진 함유율이 실제의 함유율과 상이한 경우가 있다. 예를 들어 원소 M의 함유율이 낮은 경우, 분석에 의하여 얻어진 원소 M의 함유율이 실제의 함유율보다 낮은 경우가 있다.
금속 산화물의 형성에는 스퍼터링법 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법을 사용할 수 있다. 또한 금속 산화물을 스퍼터링법에 의하여 형성하는 경우, 형성 후의 금속 산화물의 조성은 스퍼터링 타깃의 조성과 상이한 경우가 있다. 특히 아연은 형성 후의 금속 산화물에서의 함유율이 스퍼터링 타깃에 비하여 50% 정도까지 감소하는 경우가 있다.
반도체층(108) 및 반도체층(208)은 각각 2개 이상의 금속 산화물층을 가지는 적층 구조로 하여도 좋다. 반도체층(108) 및 반도체층(208)의 각각이 가지는 2개 이상의 금속 산화물층은 조성이 서로 같거나 대략 같아도 좋다. 조성이 같은 금속 산화물층의 적층 구조로 함으로써, 예를 들어 같은 스퍼터링 타깃을 사용하여 형성할 수 있기 때문에, 제조 비용을 절감할 수 있다.
반도체층(108) 및 반도체층(208)의 각각이 가지는 2개 이상의 금속 산화물층은 조성이 서로 달라도 좋다. 예를 들어 In:M:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 제 1 금속 산화물층과, 상기 제 1 금속 산화물층 위에 제공되고 In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성의 제 2 금속 산화물층의 적층 구조를 사용할 수 있다. 또한 원소 M으로서 갈륨, 알루미늄, 또는 주석을 사용하는 것이 특히 바람직하다. 제 1 금속 산화물층과 제 2 금속 산화물층의 원소 M은 같아도 좋고 서로 달라도 좋다. 예를 들어 제 1 금속 산화물층과 제 2 금속 산화물층은 서로 조성이 다른 IGZO층이어도 좋다.
예를 들어 In:Zn=4:1[원자수비] 또는 그 근방의 조성의 제 1 금속 산화물층과, 상기 제 1 금속 산화물층 위에 제공되고 In:M:Zn=1:1:1[원자수비] 또는 그 근방의 조성의 제 2 금속 산화물층의 적층 구조를 사용할 수 있다.
예를 들어 인듐 산화물, 인듐 갈륨 산화물, 및 IGZO에서 선택되는 어느 하나와, IAZO, IAGZO, 및 ITZO(등록 상표)에서 선택되는 어느 하나의 적층 구조를 사용하여도 좋다.
또한 제 1 금속 산화물을 가지는 제 1 금속 산화물층과, 제 2 금속 산화물을 가지는 제 2 금속 산화물층의 적층 구조로 하고, 제 1 금속 산화물의 조성과 제 2 금속 산화물의 조성이 같거나 대략 같은 경우, 제 1 금속 산화물층과 제 2 금속 산화물층의 경계(계면)를 명확히 확인하기 어려운 경우가 있다.
반도체층(108) 및 반도체층(208)은 결정성을 가지는 금속 산화물을 사용하는 것이 바람직하다. 결정성을 가지는 금속 산화물의 구조로서 예를 들어 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 및 미결정(nc: nano-crystal) 구조가 있다. 결정성을 가지는 금속 산화물층을 사용함으로써, 반도체층(108) 중 및 반도체층(208) 중의 결함 준위 밀도를 저감할 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
채널 형성 영역에 결정성이 높은 금속 산화물을 사용함으로써 채널 형성 영역 중의 결함 준위 밀도를 저감할 수 있다. 한편 결정성이 낮은 금속 산화물을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
금속 산화물을 스퍼터링법에 의하여 형성하는 경우, 형성 시의 기판 온도가 높을수록 결정성이 높은 금속 산화물을 형성할 수 있다. 형성 시의 기판 온도는 예를 들어 형성 시에 기판이 설치되는 스테이지의 온도에 의하여 조정할 수 있다. 또한 형성에 사용하는 성막 가스 전체에 대한 산소 가스의 유량의 비율(이하 산소 유량비라고도 함) 또는 처리 실내의 산소 분압이 높을수록 결정성이 높은 금속 산화물을 형성할 수 있다.
반도체층(108) 및 반도체층(208)의 결정성은 예를 들어 X선 회절(XRD: XRay Diffraction) 패턴, 투과형 전자 현미경(TEM: Transmission Electron Microscope)상, 또는 전자 회절(ED: Electron Diffraction) 패턴에 의하여 해석할 수 있다. 또는 이들 방법 중 복수를 조합하여 분석을 수행하여도 좋다.
반도체층(108) 및 반도체층(208)에 금속 산화물을 사용하는 경우, 채널 형성 영역의 VOH를 가능한 한 저감하여, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 금속 산화물을 얻기 위해서는 금속 산화물 중의 물 및 수소 등의 불순물을 제거하는 것(탈수 또는 탈수소화 처리라고 기재하는 경우가 있음)과, 금속 산화물에 산소를 공급하여 산소 결손(VO)을 수복하는 것이 중요하다. VOH 등의 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다. 또한 금속 산화물에 산소를 공급하여 산소 결손(VO)을 수복하는 것을 가산소화 처리라고 기재하는 경우가 있다.
반도체층(108) 및 반도체층(208)에 금속 산화물을 사용하는 경우, 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더욱더 바람직하고, 1×1012cm-3 미만인 것이 더더욱 바람직하다. 또한 채널 형성 영역의 캐리어 농도의 하한값은 한정되지 않고, 예를 들어 1×10-9cm-3으로 할 수 있다.
OS 트랜지스터는 방사선 조사로 인한 전기 특성의 변동이 작고, 즉 방사선에 대한 내성이 높기 때문에, 방사선이 입사할 수 있는 환경에서도 사용할 수 있다. OS 트랜지스터는 방사선에 대한 신뢰성이 높다고도 할 수 있다. 예를 들어 X선 플랫 패널 디텍터의 화소 회로에 OS 트랜지스터를 사용할 수 있다. 또한 OS 트랜지스터는 우주 공간에서 사용되는 반도체 장치에 사용할 수 있다. 방사선으로서는 전자기 방사선(예를 들어 X선 및 감마선) 및 입자 방사선(예를 들어 알파선, 베터선, 양자선, 및 중성자선)을 들 수 있다.
반도체층(108) 및 반도체층(208)은 각각 반도체로서 기능하는 층상 물질을 포함하여도 좋다. 층상 물질이란 층상의 결정 구조를 가지는 재료군의 총칭이다. 층상의 결정 구조에서는, 공유 결합 또는 이온 결합에 의하여 형성되는 층이 판데르발스 결합과 같은 공유 결합 또는 이온 결합보다 약한 결합에 의하여 적층되어 있다. 층상 물질은 단위 층(monolayer) 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다.
상기 층상 물질로서는 예를 들어 그래핀, 실리센, 및 칼코제나이드 등이 있다. 칼코제나이드는 칼코젠(16족에 속하는 원소)을 포함한 화합물이다. 또한 칼코제나이드로서는 전이 금속 칼코제나이드, 및 13족 칼코제나이드 등을 들 수 있다. 트랜지스터의 채널 형성 영역으로서 적용할 수 있는 전이 금속 칼코제나이드로서는, 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 및 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
[도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 도전층(202]]
도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)은 각각 단층 구조를 가져도 좋고 2층 이상의 적층 구조를 가져도 좋다. 도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)에 사용할 수 있는 재료로서는, 각각 예를 들어 크로뮴, 구리, 알루미늄, 금, 은, 아연, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트, 몰리브데넘, 및 나이오븀 중 하나 또는 복수, 그리고 상술한 금속 중 하나 또는 복수를 성분으로 포함한 합금을 들 수 있다. 도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)에는 각각 구리, 은, 금, 및 알루미늄 중 하나 또는 복수를 포함하는, 저항이 낮은 도전 재료를 사용할 수 있다. 특히 구리 또는 알루미늄은 양산성이 높기 때문에 바람직하다.
도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)에는 각각 도전성을 가지는 금속 산화물(산화물 도전체)을 사용할 수 있다. 산화물 도전체(OC: Oxide Conductor)로서, 예를 들어 산화 인듐, 산화 아연, In-Sn 산화물(ITO), In-Zn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Sn-Si 산화물(실리콘을 포함한 ITO 또는 ITSO라고도 함), 갈륨을 첨가한 산화 아연, 및 In-Ga-Zn 산화물이 있다. 특히 인듐을 포함한 도전성 산화물은 도전성이 높기 때문에 바람직하다.
반도체 특성을 가지는 금속 산화물에 산소 결손(VO)을 형성하고 상기 산소 결손(VO)에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 이 결과, 금속 산화물은 도전성이 높아져 도전체가 된다. 도전체가 된 금속 산화물을 산화물 도전체라고 할 수 있다.
도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)은 각각 상술한 산화물 도전체(금속 산화물)를 포함한 도전막과, 금속 또는 합금을 포함한 도전막의 적층 구조를 가져도 좋다. 금속 또는 합금을 포함한 도전막을 사용함으로써, 배선 저항을 감소시킬 수 있다.
도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)에는 각각 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭법에 의하여 가공할 수 있기 때문에, 제조 비용을 절감할 수 있다.
또한 도전층(112a), 도전층(112b), 도전층(104), 도전층(204), 도전층(212a), 도전층(212b), 및 도전층(202)에는 서로 같은 재료를 사용하여도 좋고 다른 재료를 사용하여도 좋다.
도전층(112a) 및 도전층(112b)은 반도체층(108)과 접한 영역을 포함한다. 반도체층(108)으로서 금속 산화물을 사용하는 경우, 도전층(112a) 및 도전층(112b)에 산화되기 쉬운 금속(예를 들어 알루미늄)을 사용하면, 도전층(112a)과 반도체층(108) 사이 및 도전층(112b)과 반도체층(108) 사이에 절연성 산화물(예를 들어 산화 알루미늄)이 형성되고 이들의 도통을 방해할 우려가 있다. 그러므로 도전층(112a) 및 도전층(112b)에는 산화되기 어려운 도전 재료, 산화되어도 전기 저항이 낮게 유지되는 도전 재료, 또는 산화물 도전 재료를 사용하는 것이 바람직하다.
도전층(112a) 및 도전층(112b)에는 각각 예를 들어 타이타늄, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 루테늄, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 또는 란타넘과 니켈을 포함한 산화물을 사용하는 것이 바람직하다. 이들은 산화되기 어려운 도전 재료 또는 산화되어도 전기 저항이 낮게 유지되는 재료이기 때문에 바람직하다. 또한 도전층(112a)이 적층 구조인 경우, 적어도 반도체층(108)과 접하는 층에 산화되기 어려운 도전 재료를 사용하는 것이 바람직하다.
도전층(112a) 및 도전층(112b)에는 각각 상술한 산화물 도전체를 사용할 수 있다. 구체적으로는 산화 인듐, 산화 아연, ITO, In-Zn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, 실리콘을 포함한 In-Sn 산화물, 또는 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 사용할 수 있다.
도전층(112a) 및 도전층(112b)에는 각각 질화물 도전체를 사용하여도 좋다. 질화물 도전체로서는 예를 들어 질화 탄탈럼 및 질화 타이타늄이 있다.
여기서 용량 소자(150)에 있어서, 절연층(120b) 위에 도전층(112b)이 제공된다. 상술한 바와 같이, 도전층(112b)에는 산화되기 어려운 도전 재료, 산화되어도 전기 저항이 낮게 유지되는 도전 재료, 또는 산화물 도전 재료를 사용하는 것이 바람직하다. 또한 절연층(110b)으로부터 방출되는 산소의 양과 비교하여 절연층(120b)으로부터 방출되는 산소의 양은 적다. 따라서 절연층(120b)과 접한 영역을 가지는 도전층(112b)이 산화되어 도전층(112b)의 전기 저항이 높아질 우려는 적다.
도전층(112a), 도전층(112b), 및 도전층(104)은 각각 적층 구조를 가져도 좋다. 예를 들어 도전층(112a)이 2층 구조이어도 좋다. 즉 도전층(112a)이 예를 들어 도전층(112a_1)(미도시)과, 도전층(112a_1) 위의 도전층(112a_2)(미도시)의 적층 구조를 가지는 구성이어도 좋다.
반도체층(108)과 접한 영역을 가지는 도전층(112a_2)에는 산화되기 어려운 도전 재료, 산화되어도 전기 저항이 낮게 유지되는 도전 재료, 또는 산화물 도전 재료를 사용하는 것이 바람직하다. 도전층(112a_2)에 사용할 수 있는 재료에 대해서는 도전층(112a)에 관한 기재를 참조할 수 있다.
도전층(112a_1)은 반도체층(108)과 접한 영역을 가지지 않기 때문에 이에 사용하는 재료는 특별히 한정되지 않는다. 예를 들어 도전층(112a_1)에는 도전층(112a_2)보다 전기 저항률이 낮은 재료를 사용하는 것이 바람직하다. 이에 의하여 도전층(112a)의 전기 저항을 낮게 할 수 있다. 예를 들어 도전층(112a_2)에 In-Sn-Si 산화물(ITSO)을 사용할 수 있고, 도전층(112a_1)에 구리 또는 텅스텐을 사용할 수 있다.
또한 도전층(112a_1)의 두께와 도전층(112a_2)의 두께가 같거나 대략 같아도 좋고, 상이하여도 좋다. 예를 들어 도전층(112a_1)에 도전층(112a_2)보다 전기 저항률이 낮은 재료를 사용하고, 또한 도전층(112a_1)의 두께를 도전층(112a_2)의 두께보다 두껍게 하여도 좋다. 이에 의하여 도전층(112a)의 전기 저항을 낮게 할 수 있다.
또한 도전층(112a_2)의 단부는 도전층(112a_1)의 단부와 정렬되거나 대략 정렬되어도 좋고, 정렬되지 않아도 된다. 예를 들어 도전층(112a_2)이 도전층(112a_1)을 덮도록 제공할 수 있다. 즉 도전층(112a_2)은 도전층(112a_1)의 상면 및 측면과 접한다. 도전층(112a_2)은 도전층(112a_1)의 단부보다 돌출된 부분을 가진다고도 할 수 있다.
또한 상술한 도전층(112a)의 구성은 다른 구성예에도 적용할 수 있다.
[절연층(106)]
절연층(106)은 단층 구조를 가져도 좋고 2층 이상의 적층 구조를 가져도 좋다. 절연층(106)은 1층 이상의 무기 절연막을 가지는 것이 바람직하다. 예를 들어 산화물, 질화물, 산화질화물, 및 질화산화물을 무기 절연막으로서 사용할 수 있다. 절연층(106)에는 절연층(110)에 사용할 수 있는 재료를 사용할 수 있다.
절연층(106)은 반도체층(108) 및 반도체층(208)과 접한 영역을 가진다. 반도체층(108) 및 반도체층(208)에 금속 산화물을 사용하는 경우, 절연층(106)을 구성하는 막 중 적어도 반도체층(108) 및 반도체층(208)과 접하는 막에는 상술한 산화물 및 산화질화물 중 어느 것을 사용하는 것이 바람직하다. 또한 절연층(106)으로서는 가열에 의하여 산소를 방출하는 막을 사용하는 것이 더 바람직하다.
구체적으로는, 절연층(106)이 단층 구조인 경우, 절연층(106)에는 산화물 또는 산화질화물을 사용하는 것이 바람직하다. 구체적으로는, 절연층(106)에는 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다.
절연층(106)을 적층 구조로 하는 경우, 반도체층(108) 및 반도체층(208)과 접하는 측의 절연막은 산화물 또는 산화질화물을 가지고, 도전층(104) 및 도전층(204)과 접하는 측의 절연막은 질화물 또는 질화산화물을 가지는 것이 바람직하다. 상기 산화물 또는 산화질화물로서 예를 들어 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다. 상기 질화물 또는 질화산화물로서 질화 실리콘 또는 질화산화 실리콘을 사용할 수 있다.
질화 실리콘 및 질화산화 실리콘은 그 자체로부터의 불순물(예를 들어 물 및 수소)의 방출이 적고, 산소 및 수소를 투과시키기 어렵다는 특징을 가지기 때문에, 절연층(106)으로서 사용할 수 있다. 불순물이 절연층(106)으로부터 반도체층(108) 및 반도체층(208)으로 확산되는 것이 억제되기 때문에, 트랜지스터의 전기 특성을 양호하게 하고 신뢰성을 높일 수 있다.
또한 미세한 트랜지스터에 있어서, 게이트 절연층의 두께가 얇아지면, 게이트 누설 전류가 커지는 경우가 있다. 게이트 절연층에 비유전율이 높은 재료(high-k 재료라고도 함)를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 감소시킬 수 있다. 절연층(106)에 사용할 수 있는 high-k 재료로서 예를 들어 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 그리고 실리콘 및 하프늄을 가지는 질화물이 있다.
[절연층(195)]
트랜지스터(100), 트랜지스터(200), 및 용량 소자(150)의 보호층으로서 기능하는 절연층(195)에는 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 절연층(195)을 제공함으로써, 외부로부터 상기 트랜지스터로 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 반도체 장치의 신뢰성을 높일 수 있다. 불순물로서는 예를 들어 물 및 수소가 있다.
절연층(195)은 무기 재료를 가지는 절연층 또는 유기 재료를 가지는 절연층으로 할 수 있다. 절연층(195)에는 예를 들어 산화물, 산화질화물, 질화산화물, 또는 질화물의 무기 재료를 사용할 수 있다. 더 구체적으로는 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 및 하프늄 알루미네이트 중 하나 또는 복수를 사용할 수 있다. 유기 재료로서 예를 들어 아크릴 수지 및 폴리이미드 수지 중 하나 또는 복수를 사용할 수 있다. 유기 재료로서 감광성 재료를 사용하여도 좋다. 또한 상술한 절연막을 2개 이상 적층하여 사용하여도 좋다. 절연층(195)은 무기 재료를 가지는 절연층과, 유기 재료를 가지는 절연층의 적층 구조로 하여도 좋다.
[기판(102)]
기판(102)의 재질은 특별히 한정되지 않지만, 적어도 나중에 수행되는 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘 또는 탄소화 실리콘을 재료로서 사용한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로서 사용한 화합물 반도체 기판, SOI 기판, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 또는 유기 수지 기판을 기판(102)으로서 사용하여도 좋다. 또한 기판(102)에는 반도체 소자가 제공되어 있어도 좋다. 또한 반도체 기판 및 절연성 기판의 형상은 원형이어도 좋고, 각형이어도 좋다.
기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 트랜지스터(100) 등을 직접 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층을 제공함으로써, 그 위에 반도체 장치의 일부 또는 전부가 완성된 후 기판(102)으로부터 분리하여 다른 기판에 전재(轉載)할 수 있다. 이 경우, 트랜지스터(100) 등을 내열성이 낮은 기판 또는 가요성 기판으로도 전재할 수 있다.
본 발명의 일 형태는 예를 들어 실시형태 1에서 설명한 반도체 장치(20A)에 있어서, 트랜지스터(M1) 및 트랜지스터(M3) 내지 트랜지스터(M6)에 트랜지스터(100)와 같은 세로형 트랜지스터를 적용하는 것이 바람직하다. 또한 예를 들어 트랜지스터(M2)에 트랜지스터(200)를 적용하고, 용량 소자(C1) 및 용량 소자(C2)에 용량 소자(150)를 적용하여도 좋다. 또한 용량 소자(C1) 및 용량 소자(C2)에, 후술하는 실시형태 3에서 설명하는 용량 소자(C11)(도 33의 (B) 참조) 및 용량 소자(C12)(도 33의 (A) 참조)를 적용하여도 좋다.
<구성예 2>
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100A)의 단면도를 도 23의 (A)에 나타내었다. 트랜지스터(100A)는 백 게이트를 가지는 점이 도 20의 (B) 등에 나타낸 트랜지스터(100)와 주로 상이하다. 또한 상술한 트랜지스터(100)에 관한 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
트랜지스터(100A)는 도전층(112a)과, 도전층(103)과, 절연층(107)과, 절연층(110)과, 반도체층(108)과, 도전층(112b)과, 절연층(106)과, 도전층(104)을 가진다. 트랜지스터(100A)를 구성하는 각 층은 단층 구조이어도 좋고 적층 구조이어도 좋다.
도전층(112a)은 기판(102) 위에 제공된다. 도전층(112a)은 트랜지스터(100A)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능한다.
절연층(107)은 도전층(112a) 위에 위치한다. 절연층(107)은 도전층(112a)의 상면 및 측면을 덮도록 제공된다.
도전층(103)은 절연층(107) 위에 위치한다. 도전층(112a)과 도전층(103)은 절연층(107)에 의하여 서로 전기적으로 절연된다. 도전층(103)에는 도전층(112a)과 중첩된 영역에 절연층(107)에 도달하는 개구(148)가 제공된다.
절연층(110)은 절연층(107) 및 도전층(103) 위에 제공된다. 절연층(110)은 도전층(103)의 상면 및 측면 그리고 절연층(107)의 상면을 덮도록 제공된다.
절연층(110)은 적층 구조를 가지는 것이 바람직하다. 도 23의 (A)에서는 절연층(110)이 절연층(110a)과, 절연층(110a) 위의 절연층(110b)과, 절연층(110b) 위의 절연층(110c)의 적층 구조를 가지는 예를 나타내었다.
절연층(110a)은 절연층(107) 및 도전층(103) 위에 위치한다. 절연층(110a)은 도전층(103)의 상면 및 측면을 덮도록 제공된다. 또한 절연층(110a)은 개구(148)의 일부를 덮도록 제공된다. 절연층(110a)은 개구(148)를 통하여 절연층(107)과 접한다.
절연층(110a) 위에 절연층(110b)이 제공되고, 절연층(110b) 위에 절연층(110c)이 제공된다. 절연층(107), 및 절연층(110)에는 도전층(112a)에 도달하는 개구(141)가 제공된다.
도전층(112b)은 절연층(110c) 위에 위치한다. 도전층(112b)에는 개구(141)와 중첩되는 개구(143)가 제공된다. 도전층(112b)은 트랜지스터(100A)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 도전층(112b)은 절연층(107) 및 절연층(110)을 개재하여 도전층(112a)과 중첩된 영역을 가진다.
본 명세서 등에 있어서, 개구(148)의 상면 형상이란, 도전층(103)의 개구(148) 측의 상면 단부의 형상 또는 하면 단부의 형상을 가리킨다. 또한 개구(141) 및 개구(143)와 마찬가지로, 개구(148)의 상면 형상은 한정되지 않는다.
개구(141)와 개구(148)의 상면 형상이 원형일 때 개구(141)와 개구(148)는 동심원상으로 제공되는 것이 바람직하다. 이에 의하여 단면에서 볼 때의 반도체층(108)과 도전층(103) 사이의 최단 거리를 개구(141)의 좌우로 동등하게 할 수 있다. 또한 개구(141)와 개구(148)는 동심원상으로 제공되지 않는 경우도 있다.
반도체층(108)은 도전층(112a)의 상면, 절연층(107)의 측면, 절연층(110)의 측면, 그리고 도전층(112b)의 상면 및 측면과 접한다. 반도체층(108)은 개구(141) 및 개구(143)를 덮도록 제공된다. 반도체층(108)은 절연층(107) 및 절연층(110)의 개구(141) 측의 측면 및 도전층(112b)의 개구(143) 측의 단부(상면의 일부 및 개구(143) 측의 측면이라고도 할 수 있음)에 접하여 제공된다. 반도체층(108)은 개구(141) 및 개구(143)를 통하여 도전층(112a)과 접한다.
도 23의 (A)에서는, 반도체층(108)의 단부가 도전층(112b)의 상면에 접하는 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 반도체층(108)이 도전층(112b)의 단부를 덮고, 반도체층(108)의 단부가 절연층(110c)의 상면에 접하여도 좋다.
절연층(106)은 절연층(110c), 반도체층(108), 및 도전층(112b) 위에 위치한다. 절연층(106)은 반도체층(108)을 개재하여 개구(141) 및 개구(143)를 덮도록 제공된다. 절연층(106)의 일부는 트랜지스터(100A)의 게이트 절연층으로서 기능한다.
도전층(104)은 절연층(106) 위에 위치한다. 도전층(104)은 절연층(106)을 개재하여 반도체층(108)과 중첩된다. 도전층(104)은 트랜지스터의 게이트 전극으로서 기능한다.
트랜지스터(100A)에 있어서, 반도체층(108)에는, 절연층(106)을 개재하여 도전층(104)과 중첩되며 절연층(110)의 일부(특히 절연층(110a) 및 절연층(110b))를 개재하여 도전층(103)과 중첩된 영역이 존재한다. 바꿔 말하면, 반도체층(108)에는 절연층(106)을 개재한 도전층(104)과 절연층(110)의 일부(특히 절연층(110a) 및 절연층(110b))를 개재한 도전층(103)에 끼워지는 영역이 존재한다.
도전층(103)은 트랜지스터(100A)의 백 게이트 전극으로서 기능한다. 또한 절연층(110)의 일부는 트랜지스터(100A)의 백 게이트 절연층으로서 기능한다.
트랜지스터(100A)에 백 게이트 전극을 제공함으로써, 반도체층(108)의 백 채널 측의 전위가 고정되어, 트랜지스터(100A)의 Id-Vd 특성에서의 포화성을 높일 수 있다.
트랜지스터(100A)는 백 게이트 전극을 포함하기 때문에 반도체층(108)의 백 채널 측의 전위를 고정할 수 있어, 문턱 전압이 시프트되는 것을 억제할 수 있다. 여기서 트랜지스터의 문턱 전압이 시프트되면, 게이트 전압이 0V일 때에 흐르는 드레인 전류(이하 컷오프 전류라고도 기재함)가 커지는 경우가 있다. 트랜지스터(100A)의 문턱 전압이 시프트되는 것을 억제함으로써 컷오프 전류가 작은 트랜지스터로 할 수 있다. 또한 컷오프 전류가 작은 것을 노멀리 오프라고 기재하는 경우가 있다.
또한 도 23의 (A)에서는 반도체층(108), 절연층(106), 및 도전층(104)이 개구(141) 및 개구(143)를 덮는 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(107), 절연층(110), 및 도전층(112b)과, 도전층(112a)으로 단차가 형성되고, 상기 단차를 따라 반도체층(108), 절연층(106), 및 도전층(104)이 제공되는 구성으로 하여도 좋다.
<구성예 3>
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100B)의 단면도를 도 23의 (B)에 나타내었다. 트랜지스터(100B)는 절연층(110)의 개구(141) 측의 측면이 수직 형상인 점이 도 20의 (B) 등에 나타낸 트랜지스터(100)와 주로 상이하다. 즉 트랜지스터(100B)는 도 21의 (B)에 있어서 각도 θ110을 90°로 한 구성이다. 또한 상술한 트랜지스터(100)에 관한 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
<구성예 4>
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100C)의 등가 회로도를 도 24의 (A)에 나타내었다. 트랜지스터(100C)는 트랜지스터(100_1) 내지 트랜지스터(100_p)(p는 2 이상의 정수)를 가지는 트랜지스터군이다. 트랜지스터(100_1) 내지 트랜지스터(100_p)는 병렬 접속되고, 트랜지스터(100C)는 하나의 트랜지스터로 간주할 수 있다.
트랜지스터(100_1) 내지 트랜지스터(100_p)의 게이트 전극은 서로 전기적으로 접속된다. 트랜지스터(100_1) 내지 트랜지스터(100_p)의 소스 전극은 서로 전기적으로 접속된다. 트랜지스터(100_1) 내지 트랜지스터(100_p)의 드레인 전극은 서로 전기적으로 접속된다.
또한 도 24의 (A)는 트랜지스터(100_1) 내지 트랜지스터(100_p)를 n채널형으로 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(100_1) 내지 트랜지스터(100_p)를 p채널형으로 하여도 좋다.
p가 4인 경우를 예로 들어 구체적으로 설명한다. 본 발명의 일 형태인 트랜지스터(100C)의 등가 회로도를 도 24의 (B)에 나타내었다. 트랜지스터(100C)의 상면도를 도 24의 (C)에 나타내었다. 도 24의 (C)에 나타낸 일점쇄선 A3-A4에서의 절단면의 단면도를 도 25에 나타내었다.
트랜지스터(100C)는 트랜지스터(100_1) 내지 트랜지스터(100_4)를 가진다. 트랜지스터(100_1) 내지 트랜지스터(100_4)에는 각각 상술한 트랜지스터(100)의 구성을 적용할 수 있다. 또한 여기서는 트랜지스터(100)를 예로 들어 설명하지만 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(100_1) 내지 트랜지스터(100_4)에 트랜지스터(100A) 및 트랜지스터(100B) 중 어느 것을 적용하여도 좋다.
도 24의 (C) 등에서는 트랜지스터(100_1) 내지 트랜지스터(100_4)를 2행 2열로 배치하는 구성을 나타내었지만 트랜지스터의 배치는 특별히 한정되지 않는다. 예를 들어 트랜지스터(100_1) 내지 트랜지스터(100_4)를 1행 4열로 배치하여도 좋다. 트랜지스터의 배치는 매트릭스상이어도 좋고, 매트릭스상이 아니어도 된다.
트랜지스터(100_1) 내지 트랜지스터(100_4)는 각각 도전층(104)과, 절연층(106)과, 반도체층(108)과, 도전층(112a)과, 도전층(112b)을 가진다. 도전층(104)은 트랜지스터(100_1) 내지 트랜지스터(100_4)의 게이트 전극으로서 기능한다. 절연층(106)의 일부는 트랜지스터(100_1) 내지 트랜지스터(100_4)의 게이트 절연층으로서 기능한다. 도전층(112a)은 트랜지스터(100_1) 내지 트랜지스터(100_4)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하고, 도전층(112b)은 한쪽으로서 기능한다.
또한 트랜지스터(100_1) 내지 트랜지스터(100_4)의 각각이 가지는 개구(141_1) 내지 개구(141_4) 및 개구(143_1) 내지 개구(143_4)에 대해서는 개구(141) 및 개구(143)에 대한 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
여기서 트랜지스터(100C)를 하나의 트랜지스터로 간주하는 경우, 상기 트랜지스터의 채널 폭은 트랜지스터(100_1) 내지 트랜지스터(100_4) 각각의 채널 폭의 합이 된다. 예를 들어 개구(141_1) 내지 개구(141_4)의 상면 형상이 원형인 경우, 개구(141_1) 내지 개구(141_4) 각각의 폭을 폭 D141로 하면, 트랜지스터(100C)를 채널 폭이 "D141×π×4"의 트랜지스터로 간주할 수 있다(도 21의 (A) 및 (B) 참조). p개의 트랜지스터로 구성되는 트랜지스터(100C)를 채널 폭이 "D141×π×p"의 트랜지스터로 간주할 수 있다. 또한 트랜지스터(100C)를 채널 길이 L100의 트랜지스터로 간주할 수 있다(도 21의 (B) 참조). 복수의 트랜지스터를 병렬 접속함으로써 채널 폭이 크게 되기 때문에 온 전류를 크게 할 수 있다. 또한 병렬 접속하는 트랜지스터의 개수(p)를 조정함으로써 채널 폭을 바꿀 수 있다. 원하는 온 전류가 되도록 병렬 접속하는 트랜지스터의 개수(p)를 결정하면 좋다.
또한 도 24의 (C) 등에서는 트랜지스터(100_1) 내지 트랜지스터(100_4)가 반도체층(108)을 공유하는 구성을 나타내었다. 이와 같이 반도체층(108)을 공유하는 구성으로 함으로써 트랜지스터(100_1) 내지 트랜지스터(100_4)의 점유 면적의 증대를 억제하면서 채널 폭을 크게 할 수 있다. 또한 본 발명의 일 형태는 이에 한정되지 않고, 트랜지스터(100_1) 내지 트랜지스터(100_4)마다 반도체층(108)이 분리된 구성으로 하여도 좋다.
또한 구성예 4에 나타낸 트랜지스터(100C)의 구성은 다른 구성예에도 적용할 수 있다. 예를 들어 트랜지스터(100C)를 도 20 내지 도 23에 나타낸 반도체 장치가 가지는 트랜지스터 중 하나 또는 복수에 적용하여도 좋다.
<구성예 5>
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 트랜지스터(100D)의 등가 회로도를 도 26의 (A)에 나타내었다. 트랜지스터(100D)는 트랜지스터(100_1) 내지 트랜지스터(100_q)(q는 2 이상의 정수)를 가지는 트랜지스터군이다. 트랜지스터(100_1) 내지 트랜지스터(100_q)는 직렬 접속되고, 트랜지스터(100D)는 하나의 트랜지스터로 간주할 수 있다.
또한 도 26의 (A)는 트랜지스터(100_1) 내지 트랜지스터(100_q)를 n채널형으로 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(100_1) 내지 트랜지스터(100_q)를 p채널형으로 하여도 좋다.
q가 4인 경우를 예로 들어 구체적으로 설명한다. 본 발명의 일 형태인 트랜지스터(100D)의 등가 회로도를 도 26의 (B)에 나타내었다. 트랜지스터(100D)의 상면도를 도 26의 (C)에 나타내었다. 도 26의 (C)에 나타낸 일점쇄선 A5-A6에서의 절단면의 단면도를 도 27에 나타내었다.
트랜지스터(100D)는 트랜지스터(100_1) 내지 트랜지스터(100_4)를 가진다. 트랜지스터(100_1) 내지 트랜지스터(100_4)에는 각각 상술한 트랜지스터(100)의 구성을 적용할 수 있다. 또한 여기서는 트랜지스터(100)를 예로 들어 설명하지만 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(100_1) 내지 트랜지스터(100_4)에 트랜지스터(100A) 및 트랜지스터(100B) 중 어느 것을 적용하여도 좋다.
도 26의 (C) 등에서는 트랜지스터(100_1) 내지 트랜지스터(100_4)를 2행 2열로 배치하는 구성을 나타내었지만 트랜지스터의 배치는 특별히 한정되지 않는다. 예를 들어 트랜지스터(100_1) 내지 트랜지스터(100_4)를 1행 4열로 배치하여도 좋다. 트랜지스터의 배치는 매트릭스상이어도 좋고, 매트릭스상이 아니어도 된다.
트랜지스터(100_1)는 도전층(104)과, 절연층(106)과, 반도체층(108_1)과, 도전층(112a)과, 도전층(112b)을 가진다. 도전층(112a)은 트랜지스터(100_1)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 다른 쪽으로서 기능한다.
트랜지스터(100_2)는 도전층(104)과, 절연층(106)과, 반도체층(108_2)과, 도전층(112a)과, 도전층(112c)을 가진다. 도전층(112a)은 트랜지스터(100_2)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112c)은 다른 쪽으로서 기능한다. 도전층(112a)은 트랜지스터(100_1)와 트랜지스터(100_2)로 공유된다.
트랜지스터(100_3)는 도전층(104)과, 절연층(106)과, 반도체층(108_3)과, 도전층(112c)과, 도전층(112d)을 가진다. 도전층(112c)은 트랜지스터(100_3)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112d)은 다른 쪽으로서 기능한다. 도전층(112c)은 트랜지스터(100_2)와 트랜지스터(100_3)로 공유된다.
트랜지스터(100_4)는 도전층(104)과, 절연층(106)과, 반도체층(108_4)과, 도전층(112d)과, 도전층(112e)을 가진다. 도전층(112d)은 트랜지스터(100_4)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112e)은 다른 쪽으로서 기능한다. 도전층(112d)은 트랜지스터(100_3)와 트랜지스터(100_4)로 공유된다.
또한 트랜지스터(100_1) 내지 트랜지스터(100_4)의 각각이 가지는 개구(141_1) 내지 개구(141_4) 및 개구(143_1) 내지 개구(143_4)에 대해서는 개구(141) 및 개구(143)에 대한 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
트랜지스터(100_1)의 소스 전극 및 드레인 전극 중 한쪽은 트랜지스터(100_2)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(100_2)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(100_3)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(100_3)의 소스 전극 및 드레인 전극 중 다른 쪽은 트랜지스터(100_4)의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속된다.
여기서 트랜지스터(100D)를 하나의 트랜지스터로 간주하는 경우, 상기 트랜지스터의 채널 길이는 트랜지스터(100_1) 내지 트랜지스터(100_4) 각각의 채널 길이의 합이 된다. 예를 들어 트랜지스터(100_1) 내지 트랜지스터(100_4) 각각의 채널 길이를 채널 길이 L100으로 하면, 트랜지스터(100D)를 채널 길이가 "L100×4"의 트랜지스터로 간주할 수 있다(도 21의 (B) 참조). q개의 트랜지스터로 구성되는 트랜지스터(100D)를 채널 길이가 "L100×q"의 트랜지스터로 간주할 수 있다. 또한 트랜지스터(100D)를 채널 폭 W100의 트랜지스터로 간주할 수 있다(도 21의 (A) 및 (B) 참조). 복수의 트랜지스터를 직렬 접속함으로써 채널 길이가 길게 되기 때문에 포화성을 높일 수 있다. 또한 직렬 접속하는 트랜지스터의 개수(q)를 조정함으로써 채널 길이를 바꿀 수 있다. 원하는 포화성이 되도록 직렬 접속하는 트랜지스터의 개수(q)를 결정하면 좋다.
또한 도 26의 (C) 등에 있어서, 트랜지스터(100_2) 및 트랜지스터(100_3)가, 연속되도록 제공된 반도체층(108)을 공유하는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써 트랜지스터(100_2) 및 트랜지스터(100_3)의 점유 면적의 증대를 억제할 수 있다.
또한 구성예 5에 나타낸 트랜지스터(100D)의 구성은 다른 구성예에도 적용할 수 있다. 예를 들어 트랜지스터(100D)를 도 20 내지 도 23에 나타낸 반도체 장치가 가지는 트랜지스터 중 하나 또는 복수에 적용하여도 좋다.
또한 트랜지스터(100D)를 트랜지스터(100C)가 가지는 각 트랜지스터에 적용하여도 좋다. 즉 병렬 접속된 트랜지스터군이 더 직렬 접속(이하 직병렬 접속이라고도 함)된 구성으로 할 수 있다. 또는 트랜지스터(100C)를 트랜지스터(100D)가 가지는 각 트랜지스터에 적용하여도 좋다. 즉 직렬 접속된 트랜지스터군이 더 병렬 접속(이하 병직렬 접속이라고도 함)된 구성으로 할 수 있다.
본 발명의 일 형태는 예를 들어 실시형태 1에 나타낸 표시 장치(40)에 있어서, 주변 구동 회로를 구성하는 트랜지스터로서 트랜지스터(100C) 및 트랜지스터(100D)를 사용할 수 있다.
본 실시형태에 기재된 구성 등은 다른 실시형태에 기재되는 구성 등과 적절히 조합하여 사용할 수 있다. 또한 본 명세서 등에서 하나의 실시형태에 복수의 구성예가 제시되는 경우에는 이들 구성예를 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 표시 장치에 대하여 도 28 내지 도 37을 사용하여 설명한다. 본 발명의 일 형태의 표시 장치는 예를 들어 고해상도 표시 장치 또는 대형 표시 장치로 할 수 있다. 또한 본 발명의 일 형태의 표시 장치는 예를 들어 고정세 표시 장치로 할 수 있다.
본 발명의 일 형태의 반도체 장치는 표시 장치 또는 상기 표시 장치를 포함한 모듈에 사용할 수 있다. 상기 표시 장치를 포함한 모듈로서는, 상기 표시 장치에 가요성 인쇄 회로 기판(FPC: Flexible printed circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 모듈, 또는 COG(Chip On Glass) 방식 또는 COF(Chip On Film) 방식 등으로 집적 회로(IC)가 실장된 모듈 등을 들 수 있다.
본 발명의 일 형태의 표시 장치는 터치 패널로서의 기능을 가져도 좋다. 예를 들어 표시 장치에는 손가락 등의 피검지체의 근접 또는 접촉을 검지할 수 있는 다양한 검지 소자(센서 소자라고도 할 수 있음)를 적용할 수 있다.
센서의 방식으로서는 예를 들어 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 및 감압 방식 등이 있다.
정전 용량 방식으로서 예를 들어 표면형 정전 용량 방식 및 투영형 정전 용량 방식이 있다. 또한 투영형 정전 용량 방식으로서 예를 들어 자기 용량 방식 및 상호 용량 방식이 있다. 상호 용량 방식을 사용하면, 여러 지점을 동시에 검출할 수 있기 때문에 바람직하다.
터치 패널로서 예를 들어 아웃셀형, 온 셀형, 및 인셀형이 있다. 또한 인셀형 터치 패널이란, 표시 소자(표시 디바이스라고도 함)를 지지하는 기판 및 대향 기판 중 한쪽 또는 양쪽에, 검지 소자를 구성하는 전극이 제공된 구성을 가리킨다.
<표시 장치의 구성예 1>
도 28의 (A)에 표시 장치(50A)의 사시도를 나타내었다.
표시 장치(50A)는 기판(152)과 기판(151)이 접합된 구성을 가진다. 도 28의 (A)에서는 기판(152)을 파선으로 나타내었다.
표시 장치(50A)는 표시부(162), 접속부(140), 회로부(164), 회로부(163), 및 도전층(165) 등을 포함한다. 도 28의 (A)에는 표시 장치(50A)에 IC(173) 및 FPC(172)가 실장된 예를 나타내었다. 그러므로 도 28의 (A)에 나타낸 구성은 표시 장치(50A), IC, 및 FPC를 포함한 표시 모듈로 간주할 수도 있다.
접속부(140)는 표시부(162)의 외측에 제공된다. 접속부(140)는 표시부(162)의 하나의 변 또는 복수의 변을 따라 제공될 수 있다. 접속부(140)는 하나이어도 좋고 복수이어도 좋다. 도 28의 (A)에는 표시부의 4개의 변을 둘러싸도록 접속부(140)가 제공된 예를 나타내었다. 접속부(140)에서는 표시 소자의 공통 전극과 도전층이 전기적으로 접속되어 있어, 공통 전극에 전위를 공급할 수 있다.
회로부(164)는 예를 들어 주사선 구동 회로(게이트 드라이버 또는 스캔 드라이버라고도 함)를 포함한다. 또한 회로부(163)는 예를 들어 신호선 구동 회로(소스 드라이버 또는 데이터 드라이버라고도 함)를 가진다.
도전층(165)은 표시부(162), 회로부(164), 및 회로부(163)에 신호 및 전력을 공급하는 기능을 가진다. 상기 신호 및 전력은 FPC(172)를 통하여 표시 장치(50A)의 외부로부터 도전층(165)에 입력되거나 IC(173)로부터 도전층(165)에 입력된다.
도 28의 (A)에는 COG 방식 또는 COF 방식 등으로 기판(151)에 IC(173)가 제공된 예를 나타내었다. IC(173)에는 예를 들어 주사선 구동 회로 및 신호선 구동 회로 중 한쪽 또는 양쪽을 포함한 IC를 적용할 수 있다. 또한 표시 장치(50A) 및 표시 모듈에는 IC를 제공하지 않아도 된다. 또한 IC를 COF 방식 등으로 FPC에 실장하여도 좋다.
또한 IC(173) 및 회로부(164) 중 한쪽 또는 양쪽으로 주사선 구동 회로를 구성하여도 좋다. 이때 IC(173)를 게이트 드라이버 IC라고 하는 경우가 있다. 또한 IC(173) 및 회로부(163) 중 한쪽 또는 양쪽으로 신호선 구동 회로를 구성하여도 좋다. 이때 IC(173)를 소스 드라이버 IC라고 하는 경우가 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어 표시 장치(50A)의 표시부(162), 회로부(164), 및 회로부(163)의 적어도 일부에 적용할 수 있다.
예를 들어 본 발명의 일 형태의 반도체 장치를 표시 장치의 화소 회로에 적용하는 경우, 상기 화소 회로의 점유 면적을 축소할 수 있기 때문에 고정세 표시 장치로 할 수 있다. 예를 들어 정세도가 300ppi 이상, 500ppi 이상, 1000ppi 이상, 2000ppi 이상, 또는 3000ppi 이상의 표시 장치를 실현할 수 있다.
또한 예를 들어 본 발명의 일 형태의 반도체 장치를 표시 장치의 구동 회로(예를 들어 주사선 구동 회로 및 신호선 구동 회로 중 한쪽 또는 양쪽)에 적용하는 경우, 상기 구동 회로의 점유 면적을 축소할 수 있기 때문에 슬림 베젤의 표시 장치로 할 수 있다.
또한 본 발명의 일 형태의 반도체 장치는 전기 특성이 양호하기 때문에 표시 장치에 사용함으로써 표시 장치의 신뢰성을 높일 수 있다.
본 발명의 일 형태는 표시 장치(50A)에 예를 들어 실시형태 1에 나타낸 표시 장치(40) 등을 적용할 수 있다. 이 경우, 표시부(162)는 표시부(42)에 상당하고 회로부(164)는 제 1 구동 회로부(43)에 상당하고 회로부(163)는 제 2 구동 회로부(44)에 상당한다.
표시부(162)는 표시 장치(50A)에서 화상이 표시되는 영역이고, 주기적으로 배열된 복수의 화소(210)를 가진다. 도 28의 (A)에는 하나의 화소(210)의 확대도를 나타내었다.
도 28의 (A)에 나타낸 화소(210)는 적색(R)의 광을 나타내는 화소(230R), 녹색(G)의 광을 나타내는 화소(230G), 및 청색(B)의 광을 나타내는 화소(230B)를 가진다. 화소(230R), 화소(230G), 및 화소(230B)로 하나의 화소(210)를 구성함으로써 풀 컬러 표시를 실현할 수 있다. 화소(230R), 화소(230G), 및 화소(230B)는 각각 부화소로서 기능한다. 도 28의 (A)에 나타낸 표시 장치(50A)에서는 부화소로서 기능하는 화소(230R), 화소(230B), 및 화소(230G)를 스트라이프 배열로 배치하는 예를 나타내었다. 또한 하나의 화소(210)를 구성하는 부화소의 개수는 3개에 한정되지 않고, 4개 이상으로 하여도 좋다. 예를 들어 R, G, B, 및 백색(W) 각각의 광을 나타내는 4개의 부화소를 가져도 좋다. 또는 R, G, B, 및 황색(Y) 각각의 광을 나타내는 4개의 부화소를 가져도 좋다.
또한 본 명세서 등에서는 적색의 광에 따른 요소에 식별용 부호 "R"를 부여하고, 녹색의 광에 따른 요소에 식별용 부호 "G"를 부여하고, 청색의 광에 따른 요소에 식별용 부호 "B"를 부여함으로써, 각각의 사항을 설명하는 경우가 있다. 또한 이들 식별용 부호를 부여하지 않음으로써, 공통의 사항을 설명하는 경우가 있다. 예를 들어 복수의 화소(230)를 구별할 필요가 있을 때에는 화소(230R), 화소(230G), 또는 화소(230B)라고 기재하는 경우가 있다. 또한 예를 들어 화소(230R), 화소(230G), 및 화소(230B)를 구별할 필요가 없을 때에는 단순히 화소(230)라고 기재하는 경우가 있다.
화소(230R), 화소(230G), 및 화소(230B)는 각각 표시 소자와, 상기 표시 소자의 구동을 제어하는 회로(화소 회로)를 가진다.
또한 도 28의 (B) 내지 (F)에 나타낸 바와 같이, 본 발명의 일 형태의 표시 장치에 있어서, 화소의 배열에 특별히 한정은 없고 다양한 배열을 적용할 수 있다. 화소의 배열로서 예를 들어 스트라이프 배열(도 28의 (B) 참조), S 스트라이프 배열(도 28의 (C) 참조), 델타 배열(도 28의 (D) 참조), 지그재그 배열(도 28의 (E) 참조), 및 펜타일 배열(도 28의 (F) 참조) 등이 있다. 또한 예를 들어 모자이크 배열, 다이아몬드 배열, 및 바이어(Bayer) 배열 등이 있다.
또한 도 28의 (B) 내지 (F)에 있어서, 각 부화소(화소(230R), 화소(230G), 및 화소(230B))의 상면 형상으로서 예를 들어 삼각형, 사각형(장방형, 및 정방형을 포함함), 오각형 등의 다각형, 이들 다각형의 모서리가 둥근 형상, 타원형, 및 원형 등이 있다. 여기서 각 부화소의 상면 형상은 각 부화소가 가지는 표시 소자의 표시 영역의 상면 형상에 상당한다. 각 부화소의 상면 형상 및 크기는 각각 독립적으로 결정할 수 있다. 또한 화소(230R), 화소(230G), 및 화소(230B) 각각의 배치를 적절히 교체하여도 좋다. 또한 표시 소자와 화소 회로는 서로 같은 배열이어도 좋고 다른 배열이어도 좋다.
여기서 펜타일 배열은 의사적으로 정세도를 높이는 특수한 화소 배열이다. 그러므로 표시 장치에 있어서, 예를 들어 스트라이프 배열 등을 채용하는 것이 바람직하다. 본 발명의 일 형태는 화소 회로를 구성하는 트랜지스터의 일부 또는 전부에 예를 들어 실시형태 2에서 설명한 트랜지스터(100) 등의 구성을 적용함으로써 화소 회로의 점유 면적을 축소할 수 있다. 따라서 표시 장치의 정세도를 저하시키지 않고 화소 배열을 펜타일 배열에서 예를 들어 스트라이프 배열 등으로 할 수 있다.
표시 소자로서는 다양한 소자를 사용할 수 있고, 예를 들어 액정 소자 및 발광 소자를 사용할 수 있다. 이들 외에, 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자, 또는 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다. 또한 광원과, 퀀텀닷(quantum dot) 재료를 사용한 색 변환 기술을 적용한 QLED(Quantum-dot LED)를 사용하여도 좋다.
액정 소자를 사용한 표시 장치로서는 예를 들어 투과형 액정 표시 장치, 반사형 액정 표시 장치, 및 반투과형 액정 표시 장치가 있다.
액정 소자를 사용한 표시 장치에 사용할 수 있는 모드로서 예를 들어 수직 배향(VA: Vertical Alignment) 모드, FFS(Fringe Field Switching) 모드, IPS(In-Plane-Switching) 모드, TN(Twisted Nematic) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, ECB(Electrically Controlled Birefringence) 모드, 및 게스트 호스트 모드가 있다. VA 모드로서 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, 및 ASV(Advanced Super View) 모드가 있다.
액정 소자에 사용할 수 있는 액정 재료로서 예를 들어 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 및 반강유전성 액정이 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상, 또는 블루상 등을 나타낸다. 또한 액정 재료로서는, 포지티브형 액정 및 네거티브형 액정 중 어느 쪽을 사용하여도 좋다.
발광 소자로서는 예를 들어 LED(Light Emitting Diode), 유기 EL(Electro Luminescence) 소자(OLED(Organic LED)라고도 함), 및 반도체 레이저 등의 자발광형 발광 소자가 있다. LED로서는 예를 들어 미니 LED, 또는 마이크로 LED 등을 사용할 수 있다.
발광 소자에 포함되는 발광 물질로서는 예를 들어 형광을 방출하는 물질(형광 재료), 인광을 방출하는 물질(인광 재료), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(TADF: Thermally activated delayed fluorescence) 재료), 및 무기 화합물(퀀텀닷 재료 등)이 있다.
발광 소자는 적외선, 적색, 녹색, 청색, 시안, 마젠타, 황색, 또는 백색 등의 광을 방출할 수 있다. 또한 발광 소자에 마이크로캐비티 구조를 부여함으로써 색 순도를 높일 수 있다.
발광 소자의 한 쌍의 전극 중 한쪽은 양극(애노드 전극이라고도 함)으로서 기능하고, 다른 쪽은 음극(캐소드 전극이라고도 함)으로서 기능한다.
본 실시형태에서는, 표시 소자로서 발광 소자를 사용하는 경우를 예로 들어 주로 설명한다. 특히 발광 소자로서 유기 EL 소자를 사용하는 경우를 예로 들어 설명한다. 따라서 본 발명의 일 형태는 유기 EL 소자를 사용한 표시 장치이다.
또한 본 발명의 일 형태의 표시 장치는 발광 소자가 형성된 기판과는 반대 방향으로 광이 방출되는 상면 방출형 구조(톱 이미션형(top-emission) 구조), 발광 소자가 형성된 기판 측에 광이 방출되는 하면 방출형 구조(보텀 이미션형(bottom-emission) 구조), 양면에 광이 방출되는 양면 방출형 구조(듀얼 이미션형(dual-emission) 구조) 중 어느 것을 가져도 좋다.
본 발명의 일 형태의 반도체 장치는 점유 면적을 축소할 수 있기 때문에 보텀 이미션 구조의 표시 장치에 있어서 화소의 개구율을 높일 수 있다. 예를 들어 개구율이 50% 이상, 55% 이상, 또는 60% 이상의 표시 장치를 실현할 수 있다.
또한 본 명세서 등에 있어서, 개구율이란, 화소의 면적에 대한 광이 사출하는 영역의 면적의 비율을 가리킨다.
<화소 회로의 구성예>
화소(230)의 레이아웃의 구성예를 도 29 내지 도 31에 나타내었다. 도 29는 실시형태 1에서 설명한 반도체 장치(20A)(도 1에 나타낸 회로도)에 대응하는 상면도이다. 도 29에서는 트랜지스터(M1)에 상당하는 트랜지스터(M11), 트랜지스터(M2)에 상당하는 트랜지스터(M12), 트랜지스터(M3)에 상당하는 트랜지스터(M13), 트랜지스터(M4)에 상당하는 트랜지스터(M14), 트랜지스터(M5)에 상당하는 트랜지스터(M15), 트랜지스터(M6)에 상당하는 트랜지스터(M16), 용량 소자(C1)에 상당하는 용량 소자(C11), 용량 소자(C2)에 상당하는 용량 소자(C12), 배선(GLa)에 상당하는 배선(GL1), 배선(GLb)에 상당하는 배선(GL2), 배선(GLc)에 상당하는 배선(GL3), 배선(DL)에 상당하는 배선(SL), 배선(23)에 상당하는 배선(VL0), 배선(21)에 상당하는 배선(ANO), 및 발광 소자(32) 중 한쪽 전극에 전기적으로 접속되는 화소 전극(111)을 나타내었다. 또한 도 29에 있어서, 화소 전극(111)의 아래의 구성을 이해를 용이하게 하기 위하여 화소 전극(111)의 해칭을 투과시켜 나타내었다. 또한 배선(ANO)은 배선(ANO_1) 및 배선(ANO_2)을 가진다. 배선(ANO_1)과 배선(ANO_2)은 전기적으로 접속되어 배선(ANO)으로서 기능한다. 또한 도 29에서는 배선(22) 및 배선(24)을 생략하였다. 배선(22)은 후술하는 공통 전극(115)에 상당한다. 또한 배선(24)은 후술하는 도전층(112aB)(배선(VL1))에 상당한다.
도 30은 도 29에서 화소 전극(111)을 생략한 상면도이다. 도 31은 도 30에서 배선(VL0), 배선(SL), 및 배선(ANO_2)을 더 생략한 상면도이다. 도 31에서는 배선(24)에 상당하는 배선(VL1)을 나타내었다. 또한 도 29 내지 도 31에서는 하나의 화소(230)의 범위를 이점쇄선으로 나타내었다.
도 29에 나타낸 일점쇄선 G1-G2에서의 절단면의 단면도를 도 32에 나타내고, 일점쇄선 B3-G4에서의 절단면의 단면도를 도 33의 (A)에 나타내고, 일점쇄선 G5-G6에서의 절단면의 단면도를 도 33의 (B)에 나타내었다.
도 29 내지 도 33에서는 트랜지스터(M11), 트랜지스터(M13), 트랜지스터(M14), 트랜지스터(M15), 및 트랜지스터(M16)에 실시형태 2에서 설명한 도 20의 (B) 등에 나타낸 트랜지스터(100)의 구성을 적용하고, 트랜지스터(M12)에 트랜지스터(200)의 구성을 적용한 예를 나타내었다.
트랜지스터(M11)는 도전층(112a)과, 도전층(112b)과, 반도체층(108)과, 절연층(106)과, 도전층(104)을 가진다. 트랜지스터(M11)에 있어서, 도전층(112b)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112a)은 다른 쪽으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능하고, 도전층(104)은 게이트 전극으로서 기능한다. 또한 도전층(104)은 배선(GL1)으로서 기능한다.
도전층(112b) 및 절연층(110)은 도전층(112a)과 중첩된 영역에 개구(143) 및 개구(141)를 가진다. 반도체층(108)은 개구(143) 및 개구(141)를 덮도록 제공된다. 반도체층(108) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104)이 제공된다.
트랜지스터(M12)는 도전층(202)과, 절연층(120)과, 반도체층(208)과, 절연층(106)과, 도전층(204)과, 도전층(212a)과, 도전층(212b)을 가진다. 트랜지스터(M12)에 있어서, 도전층(204)은 게이트 전극(제 1 게이트 전극이라고도 할 수 있음)로서 기능하고, 절연층(106)의 일부는 게이트 절연층(제 1 게이트 절연층이라고도 할 수 있음)로서 기능한다. 도전층(202)은 백 게이트 전극(제 2 게이트 전극이라고도 할 수 있음)로서 기능하고, 절연층(120)의 일부는 백 게이트 절연층(제 2 게이트 절연층이라고도 할 수 있음)로서 기능한다. 도전층(212a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(212b)은 다른 쪽으로서 기능한다.
절연층(110) 위에 도전층(202)이 제공되고, 도전층(202)을 덮도록 절연층(120)이 제공된다. 절연층(120) 위에 반도체층(208)이 제공되고, 반도체층(208)을 덮도록 절연층(106)이 제공된다. 절연층(106) 위에 도전층(204), 도전층(212a), 및 도전층(212b)이 제공된다. 절연층(106)은 반도체층(208)에 도달하는 개구(147a) 및 개구(147b)를 가지고, 도전층(212a) 및 도전층(212b)은 개구(147a) 및 개구(147b)를 개재하여 반도체층(208)과 접한다.
절연층(106)은 도전층(112b)에 도달하는 개구(188)를 가지고, 개구(188)를 덮도록 도전층(204)이 제공된다. 도전층(204)은 개구(188)를 통하여 도전층(112b)과 전기적으로 접속된다.
도전층(112a)의 상면도를 도 34의 (A)에 나타내었다. 도 34의 (A)에는 도전층(112a)에 더하여 도전층(112aA) 및 도전층(112aB)을 나타내었고, 이들은 같은 공정으로 형성할 수 있다. 도전층(112aB)은 배선(VL1)으로서 기능한다. 도전층(112aB)(배선(VL1))은 열 방향으로 연장된다.
또한 도면의 가로 방향을 행 방향, 세로 방향을 열 방향으로 하였지만 이에 한정되지 않고 행 방향과 열 방향은 교체할 수 있다.
도전층(202) 및 절연층(120)의 상면도를 도 34의 (B)에 나타내었다. 도 34의 (B)에서는 절연층(120)을 파선으로 나타내었다.
도전층(112b)의 상면도를 도 34의 (C)에 나타내었다. 도 34의 (C)에는 도전층(112b)에 더하여 도전층(112bA), 도전층(112bB), 도전층(112bC), 도전층(112p), 및 도전층(112q)을 나타내었고, 이들은 같은 공정으로 형성할 수 있다. 도전층(112b)에는 트랜지스터(M11)가 가지는 개구(143)에 더하여, 트랜지스터(M13)가 가지는 개구(143A)가 제공된다. 도전층(112bA)에는 트랜지스터(M14)가 가지는 개구(143B)가 제공된다. 도전층(112bB)에는 트랜지스터(M15)가 가지는 개구(143C)가 제공된다. 도전층(112bC)에는 트랜지스터(M16)가 가지는 개구(143D)가 제공된다. 도전층(112p)에는 개구(143p)가 제공되고, 도전층(112q)에는 개구(143q)가 제공된다. 개구(143), 개구(143A) 내지 개구(143D), 개구(143p), 및 개구(143q)는 같은 공정으로 형성할 수 있다. 또한 도 34의 (C)에서는 개구(143p) 및 개구(143q)의 상면 형상을 개구(143), 개구(143A) 내지 개구(143D)의 상면 형상과 상이하게 하여 나타내었지만 개구(143p) 및 개구(143q)의 상면 형상은 특별히 한정되지 않는다. 예를 들어 개구(143), 개구(143A) 내지 개구(143D), 개구(143p), 및 개구(143q)의 상면 형상은 원형으로 할 수 있다. 또한 절연층(110)에서 개구(143), 개구(143A) 내지 개구(143D), 개구(143p), 및 개구(143q)와 중첩된 영역에는 개구(141), 개구(141A) 내지 개구(141D), 개구(141p), 및 개구(141q)가 제공된다.
반도체층(108) 및 반도체층(208)의 상면도를 도 35의 (A)에 나타내었다. 도 35의 (A)에는 반도체층(108) 및 반도체층(208)에 더하여 반도체층(108A), 반도체층(108B), 반도체층(108C), 및 반도체층(108D)을 나타내었고, 이들은 같은 공정으로 형성할 수 있다.
도전층(104), 도전층(204), 도전층(212a), 및 도전층(212b)의 상면도를 도 35의 (B)에 나타내었다. 도 35의 (B)에는 도전층(104), 도전층(204), 도전층(212a), 및 도전층(212b)에 더하여 도전층(104A), 도전층(104B), 도전층(104p), 도전층(104q), 도전층(104r), 도전층(104s), 및 배선(ANO_1)을 나타내었고, 이들은 같은 공정으로 형성할 수 있다. 도전층(104)은 배선(GL1)으로서 기능하고, 도전층(104A)은 배선(GL2)으로서 기능하고, 도전층(104B)은 배선(GL3)으로서 기능한다. 도전층(104)(배선(GL1)), 도전층(104A)(배선(GL2)), 도전층(104B)(배선(GL3)), 및 배선(ANO_1)은 행 방향으로 연장된다.
배선(VL0), 배선(SL), 및 배선(ANO_2)의 상면도를 도 35의 (C)에 나타내었다. 도 35의 (C)에는 배선(VL0), 배선(SL), 및 배선(ANO_2)에 더하여 도전층(234)을 나타내었고, 이들은 같은 공정으로 형성할 수 있다. 배선(VL0), 배선(SL), 및 배선(ANO_2)은 열 방향으로 연장된다.
도 32에 나타낸 바와 같이, 배선(ANO_1) 위에 절연층(195) 및 절연층(233)이 제공된다. 절연층(195) 및 절연층(233)은 배선(ANO_1)에 도달하는 개구(183)를 가지고, 개구(183)를 덮도록 배선(ANO_2)이 제공된다. 배선(ANO_1)과 배선(ANO_2)은 개구(183)를 통하여 전기적으로 접속되어 배선(ANO)으로서 기능한다.
트랜지스터(M11)가 가지는 도전층(112a)은 도전층(104s)을 통하여 배선(SL)과 전기적으로 접속된다. 도전층(104s)은 개구(190), 개구(143p), 및 개구(141p)를 통하여 도전층(112a)과 전기적으로 접속된다. 절연층(110)에 도전층(112a)에 도달하는 개구(141p)가 제공되고, 절연층(110) 위에 개구(143p)를 가지는 도전층(112p)이 제공된다. 도전층(112p) 위에 절연층(106)이 제공되고, 절연층(106)의 개구(143p)와 중첩된 영역에 개구(190)가 제공된다. 개구(190), 개구(143p), 및 개구(141p)를 덮도록 도전층(104s)이 제공된다. 도전층(104s) 위에 절연층(195) 및 절연층(233)이 제공되고, 절연층(195) 및 절연층(233)에서 도전층(104s)과 중첩된 영역에 개구(191)가 제공되고, 개구(191)를 덮도록 배선(SL)이 제공된다.
트랜지스터(M12)가 가지는 도전층(212a)은 개구(189), 개구(143q), 및 개구(141q)를 통하여 도전층(112aA)과 전기적으로 접속된다. 절연층(110)에 도전층(212a)에 도달하는 개구(141q)가 제공되고, 절연층(110) 위에 개구(143q)를 가지는 도전층(112q)이 제공된다. 도전층(112q) 위에 절연층(106)이 제공되고, 절연층(106)의 개구(143q)와 중첩된 영역에 개구(189)가 제공된다. 개구(189), 개구(143q), 및 개구(141q)를 덮도록 도전층(212a)이 제공된다.
트랜지스터(M13)는 도전층(112aA)과, 도전층(112b)과, 반도체층(108A)과, 절연층(106)과, 도전층(104A)을 가진다. 트랜지스터(M13)에 있어서, 도전층(112aA)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112b)은 다른 쪽으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능하고, 도전층(104A)은 게이트 전극으로서 기능한다. 도전층(112b)은 트랜지스터(M11)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하면서 트랜지스터(M13)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
도전층(112b) 및 절연층(110)은 도전층(112aA)과 중첩된 영역에 개구(143A) 및 개구(141A)를 가진다. 반도체층(108A)은 개구(143A) 및 개구(141A)를 덮도록 제공된다. 반도체층(108A) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104A)이 제공된다.
트랜지스터(M14)는 도전층(112aB)과, 도전층(112bA)과, 반도체층(108B)과, 절연층(106)과, 도전층(104A)을 가진다. 트랜지스터(M14)에 있어서, 도전층(112bA)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112aB)은 다른 쪽으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능하고, 도전층(104A)은 게이트 전극으로서 기능한다. 도전층(104A)은 트랜지스터(M13)의 게이트 전극으로서 기능하면서 트랜지스터(M14)의 게이트 전극으로서 기능한다.
도전층(112bA) 및 절연층(110)은 도전층(112aB)과 중첩된 영역에 개구(143B) 및 개구(141B)를 가진다. 반도체층(108B)은 개구(143B) 및 개구(141B)를 덮도록 제공된다. 반도체층(108B) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104A)이 제공된다.
트랜지스터(M15)는 도전층(112aA)과, 도전층(112bB)과, 반도체층(108C)과, 절연층(106)과, 도전층(104B)을 가진다. 트랜지스터(M15)에 있어서, 도전층(112bB)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112aA)은 다른 쪽으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능하고, 도전층(104B)은 게이트 전극으로서 기능한다. 도전층(112aA)은 트랜지스터(M13)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하면서 트랜지스터(M15)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
도전층(112bB) 및 절연층(110)은 도전층(112aA)과 중첩된 영역에 개구(143C) 및 개구(141C)를 가진다. 반도체층(108C)은 개구(143C) 및 개구(141C)를 덮도록 제공된다. 반도체층(108C) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104B)이 제공된다.
도 32에 나타낸 바와 같이, 트랜지스터(M15)가 가지는 도전층(112bB)은 도전층(104p) 및 도전층(234)을 통하여 화소 전극(111)과 전기적으로 접속된다. 절연층(106)은 도전층(112bB)에 도달하는 개구(181)를 가지고, 개구(181)를 덮도록 도전층(104p)이 제공된다. 도전층(104p) 위에 절연층(195) 및 절연층(233)이 제공된다. 절연층(195) 및 절연층(233)은 도전층(104p)에 도달하는 개구(182)를 가지고, 개구(182)를 덮도록 도전층(234)이 제공된다. 도전층(234) 위에 절연층(235)이 제공된다. 절연층(235)은 도전층(234)에 도달하는 개구(184)를 가지고, 개구(184)를 덮도록 화소 전극(111)이 제공된다.
트랜지스터(M16)는 도전층(112aA)과, 도전층(112bC)과, 반도체층(108D)과, 절연층(106)과, 도전층(104)을 가진다. 트랜지스터(M16)에 있어서, 도전층(112aA)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(112bC)은 다른 쪽으로서 기능한다. 절연층(106)의 일부는 게이트 절연층으로서 기능하고, 도전층(104)은 게이트 전극으로서 기능한다. 도전층(112aA)은 트랜지스터(M13)의 소스 전극 및 드레인 전극 중 한쪽, 트랜지스터(M15)의 소스 전극 및 드레인 전극 중 다른 쪽, 그리고 트랜지스터(M16)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능한다. 도전층(104)은 트랜지스터(M11)의 게이트 전극으로서 기능하면서 트랜지스터(M16)의 게이트 전극으로서 기능한다.
도전층(112bC) 및 절연층(110)은 도전층(112aA)과 중첩된 영역에 개구(143D) 및 개구(141D)를 가진다. 반도체층(108D)은 개구(143D) 및 개구(141D)를 덮도록 제공된다. 반도체층(108D) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104)이 제공된다.
도 33의 (A)에 나타낸 바와 같이, 용량 소자(C12)는 도전층(112aA)과, 도전층(202)과, 도전층(112aA)과 도전층(202)에 끼워지는 절연층(110)을 가진다. 도전층(202) 위에 절연층(120)이 제공된다. 절연층(120)은 도전층(202)에 도달하는 개구(185)를 가지고, 개구(185)를 덮도록 도전층(112bA)이 제공된다. 또한 개구(185)의 상면 형상은 특별히 한정되지 않는다. 도전층(112bA) 위에 절연층(106)이 제공되고, 절연층(106) 위에 도전층(104q)이 제공된다. 도전층(104q)은 절연층(106)에 제공되는 개구(186) 및 개구(187)를 통하여 도전층(112bA)과 전기적으로 접속된다. 도전층(104q)은 도전층(104) 및 도전층(204)과 같은 공정으로 형성할 수 있다. 예를 들어 도전층(104q)에는 도전층(112bA)보다 전기 저항률이 낮은 재료를 사용하는 것이 바람직하다. 이에 의하여 용량 소자(C12)와 트랜지스터(M14) 사이의 배선 저항을 낮게 할 수 있다. 또한 도전층(104q)을 제공하지 않아도 된다. 도전층(112bA)이 도전층(202)과 접한 영역을 가짐으로써 이들이 전기적으로 접속하는 구성을 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(112bA)이 도전층(202)과 접한 영역을 가지지 않고 도전층(104q)을 통하여 도전층(112bA)과 도전층(202)이 전기적으로 접속되는 구성으로 하여도 좋다. 구체적으로는 개구(185) 내에 도전층(112bA)을 제공하지 않고 개구(185) 및 개구(187)를 덮도록 도전층(104q)을 제공하여도 좋다.
도 33의 (B)에 나타낸 바와 같이, 용량 소자(C11)는 도전층(112b)과, 도전층(212a)과, 도전층(112b)과 도전층(212a)에 끼워지는 절연층(106)을 가진다.
트랜지스터(M11)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(112a)은 도전층(104s)을 통하여 배선(SL)과 전기적으로 접속된다. 절연층(110) 및 절연층(106)에 도전층(112a)에 도달하는 개구(190)가 제공되고, 개구(190)를 덮도록 도전층(104s)이 제공된다. 도전층(104s) 위에 절연층(195) 및 절연층(233)이 제공되고, 절연층(195) 및 절연층(233)에 도전층(104s)에 도달하는 개구(191)가 제공되고, 개구(191)를 덮도록 배선(SL)이 제공된다.
트랜지스터(M12)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(212b)은 개구(193)를 통하여 배선(ANO_2)과 전기적으로 접속된다. 절연층(195) 및 절연층(233)에 도전층(212b)에 도달하는 개구(193)가 제공되고, 개구(193)를 덮도록 배선(ANO_2)이 제공된다.
트랜지스터(M16)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(112bC)은 도전층(104r)을 통하여 배선(VL0)과 전기적으로 접속된다. 절연층(106)에 도전층(112bC)에 도달하는 개구(194)가 제공되고, 개구(194)를 덮도록 도전층(104r)이 제공된다. 도전층(104r) 위에 절연층(195) 및 절연층(233)이 제공되고, 절연층(195) 및 절연층(233)에 도전층(104r)에 도달하는 개구(196)가 제공되고, 개구(196)를 덮도록 배선(VL0)이 제공된다.
도 29 내지 도 31 등에 나타낸 화소(230)의 레이아웃의 일례에 있어서, 배선(ANO_1) 및 배선(ANO_2)은 화소 전극(111)에 전기적으로 접속되는 발광 소자(발광 소자(32) 등)에 흐르는 전류가 공급되는 배선이고 저항값이 작은 것이 바람직하다. 그러므로 예를 들어 배선(ANO_1)의 폭을 배선(GL1), 배선(GL2), 및 배선(GL3) 각각의 폭보다 크게 하는 것이 좋다. 또한 예를 들어 배선(ANO_2)의 폭을 배선(SL), 배선(VL0), 및 배선(VL1) 각각의 폭보다 크게 하는 것이 좋다.
또한 도 29 내지 도 31 등에 나타낸 화소(230)의 레이아웃의 일례에 있어서, 배선(ANO_1) 및 배선(ANO_2) 중 한쪽을 제공하고 다른 쪽을 제공하지 않는 구성으로 하여도 좋다. 예를 들어 배선(ANO_1)을 제공하지 않는 구성으로 함으로써, 배선(SL)의 기생 용량을 줄일 수 있어, 화소(230)를 가지는 표시 장치의 동작 속도 향상을 도모할 수 있다. 또한 예를 들어 배선(ANO_2)을 제공하지 않는 구성으로 함으로써, 배선(GL1), 배선(GL2), 및 배선(GL3) 각각의 기생 용량을 줄일 수 있어, 화소(230)를 가지는 표시 장치의 동작 속도 향상을 도모할 수 있다.
또한 도 29 내지 도 31 등에 나타낸 화소(230)의 레이아웃의 일례에서는 화소 전극(111)이 배선(ANO_1) 및 배선(VL0)과 중첩되지 않도록 제공되어 있다. 또한 화소 전극(111)의 일부가 배선(ANO_2)의 일부와 중첩되도록 제공되어 있지만 화소 전극(111)이 배선(ANO_2)과 중첩되지 않도록 제공되어도 좋다. 화소 전극(111)과, 배선(ANO_1), 배선(ANO_2), 및 배선(VL0)의 각각이 서로 중첩된 영역을 작게 하거나 서로 중첩된 영역을 제공하지 않음으로써 화소 전극(111)의 기생 용량을 작게 할 수 있다. 그 결과, 화소(230)에 있어서, 화소 전극(111)의 기생 용량에 대한 용량 소자(C11) 및 용량 소자(C12) 각각의 정전 용량의 기여를 크게 할 수 있다. 따라서 화소(230), 및 화소(230)를 가지는 표시 장치의 동작 안정화를 도모할 수 있다.
또한 도 29 내지 도 31 등에 나타낸 화소(230)의 레이아웃의 일례에서는 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M16) 각각에 도 21의 (A) 및 (B)에 나타낸 트랜지스터(100)와 같은 세로형 트랜지스터를 적용하고, 트랜지스터(M12)에 도 22의 (A) 내지 (C)에 나타낸 트랜지스터(200)와 같은 소위 플레이너형 트랜지스터를 적용하였다.
트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M16)의 각각은 스위치로서 기능하기 때문에 온 전류를 크게 하는 것이 좋다. 이로써 화소(230)를 가지는 표시 장치의 동작 속도 향상을 도모할 수 있다. 트랜지스터의 온 전류를 크게 하기 위해서는 예를 들어 채널 길이를 작게 하는 것이 좋다. 예를 들어 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M16) 각각의 채널 길이를 트랜지스터(M12)의 채널 길이보다 작게 하는 것이 좋다. 예를 들어 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M16) 각각에 세로형 트랜지스터를 사용함으로써 채널 길이를 노광 장치의 한계 해상도보다 작게(즉 화소(230)가 가지는 각 도전층, 각 절연층, 및 각 반도체층 등의 최소 가공 치수보다 작게) 할 수 있다. 또한 세로형 트랜지스터를 사용함으로써 점유 면적을 축소할 수 있기 때문에 표시 장치의 고정세화를 도모할 수 있다.
또한 트랜지스터(M12)는 화소 전극(111)에 전기적으로 접속되는 발광 소자(발광 소자(32) 등)에 흐르는 전류의 양을 제어하는 구동 트랜지스터로서 기능하기 때문에 포화성을 높게 하는 것이 좋다. 이로써 발광 소자에 안정된 전류를 흘릴 수 있어, 화소(230)를 가지는 표시 장치의 발광 강도 안정화를 도모할 수 있다. 트랜지스터의 포화성을 높게 하기 위해서는 예를 들어 채널 길이를 크게 하는 것이 좋다. 예를 들어 트랜지스터(M12)의 채널 길이를 트랜지스터(M11) 및 트랜지스터(M13) 내지 트랜지스터(M16) 각각의 채널 길이보다 크게 하는 것이 좋다. 예를 들어 트랜지스터(M12)에 소위 플레이너형 트랜지스터를 사용함으로써 채널 길이를 크게 할 수 있다.
또한 도시하지 않았지만 표시 장치에 있어서 화소(230)를 매트릭스상으로 배치하는 경우, 배선(GL1), 배선(GL2), 배선(GL3), 및 배선(ANO_1)의 각각은 도면의 가로 방향으로 연장되고, 가로 방향으로 배치되는 복수의 화소(230)로 공유된다. 또한 배선(SL), 배선(VL0), 배선(VL1), 및 배선(ANO_2)의 각각은 도면의 세로 방향으로 연장되고, 세로 방향으로 배치되는 복수의 화소(230)로 공유된다. 이때 인접한 화소(230) 간에서 레이아웃을 반전시켜 제공하는 것이 좋다.
예를 들어 도 29 내지 도 31 등에 나타낸 화소(230)의 오른쪽 옆에 배치되는 다른 화소(230)의 레이아웃을 좌우 반전시킴으로써 배선(ANO_2), 배선(VL1), 개구(183), 및 개구(193) 등을 인접한 화소(230)로 공유할 수 있다. 그러므로 화소(230)의 점유 면적이 축소되므로 화소(230)를 가지는 표시 장치의 고정세화를 도모할 수 있다.
또한 예를 들어 도 29 내지 도 31 등에 나타낸 화소(230)의 왼쪽 옆에 배치되는 다른 화소(230)의 레이아웃을 좌우 반전시킴으로써 배선(VL0), 및 개구(196) 등을 인접한 화소(230)로 공유할 수 있다. 그러므로 화소(230)의 점유 면적이 축소되므로 화소(230)를 가지는 표시 장치의 고정세화를 도모할 수 있다.
또한 예를 들어 도 29 내지 도 31 등에 나타낸 화소(230)의 위쪽 옆에 배치되는 다른 화소(230)의 레이아웃을 상하 반전시킴으로써 배선(ANO_1), 및 개구(183) 등을 인접한 화소(230)로 공유할 수 있다. 그러므로 화소(230)의 점유 면적이 축소되므로 화소(230)를 가지는 표시 장치의 고정세화를 도모할 수 있다.
또한 예를 들어 도 29 내지 도 31 등에 나타낸 화소(230)의 아래쪽 옆에 배치되는 다른 화소(230)의 레이아웃을 상하 반전시킴으로써 도전층(104s), 도전층(104r), 개구(190), 개구(191), 개구(194), 및 개구(196) 등을 인접한 화소(230)로 공유할 수 있다. 그러므로 화소(230)의 점유 면적이 축소되므로 화소(230)를 가지는 표시 장치의 고정세화를 도모할 수 있다.
상술한 표시 장치와 다른 구성예에 대하여 설명한다.
<표시 장치의 구성예 2>
도 36의 (A)에 표시 장치(50A)의 FPC(172)를 포함하는 영역의 일부, 회로부(164)의 일부, 표시부(162)의 일부, 접속부(140)의 일부, 및 단부를 포함하는 영역의 일부를 각각 절단하였을 때의 단면의 일례를 나타내었다. 또한 회로부(163)에 대해서는 회로부(164)에 대한 기재를 참조할 수 있다.
도 36의 (A)에 나타낸 표시 장치(50A)는 기판(151)과 기판(152) 사이에 트랜지스터(205D), 트랜지스터(205R), 트랜지스터(205G), 트랜지스터(207G), 트랜지스터(207B), 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B) 등을 가진다. 발광 소자(130R)는 적색의 광을 나타내는 화소(230R)가 가지는 표시 소자이고, 발광 소자(130G)는 녹색의 광을 나타내는 화소(230G)가 가지는 표시 소자이고, 발광 소자(130B)는 청색의 광을 나타내는 화소(230B)가 가지는 표시 소자이다. 또한 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)에 공통되는 사항을 설명할 때에는 단순히 발광 소자(130)라고 나타내는 경우가 있다.
표시 장치(50A)에는 SBS(Side By Side) 구조가 적용되어 있다. SBS 구조는 발광 소자마다 재료 및 구성을 최적화할 수 있기 때문에, 재료 및 구성의 선택의 자유도가 높아져, 발광 강도 및 신뢰성을 용이하게 향상시킬 수 있다.
표시 장치(50A)는 톱 이미션형 구조를 가진다. 톱 이미션형 구조에서는 트랜지스터 등을 발광 소자의 발광 영역과 중첩하여 배치할 수 있기 때문에, 보텀 이미션형 구조보다 화소의 개구율을 높게 할 수 있다.
트랜지스터(205D), 트랜지스터(205R), 트랜지스터(205G), 트랜지스터(207G), 및 트랜지스터(207B)는 모두 기판(151) 위에 형성되어 있다. 이들 트랜지스터는 일부 공통의 공정으로 제작할 수 있다.
트랜지스터(205D), 트랜지스터(205R), 트랜지스터(205G), 트랜지스터(207G), 및 트랜지스터(207B) 중 어느 하나 이상에 상술한 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 트랜지스터(100C), 트랜지스터(100D), 및 트랜지스터(200) 중 1종류 또는 복수 종류를 적용할 수 있다. 도 36의 (A)에는 트랜지스터(205D), 트랜지스터(205R), 및 트랜지스터(205G)에 상술한 트랜지스터(100)를 적용하고, 트랜지스터(207G) 및 트랜지스터(207B)에 상술한 트랜지스터(200)를 적용한 구성예를 나타내었다.
표시부(162)에 제공되는 트랜지스터에 상술한 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 트랜지스터(100C), 및 트랜지스터(100D) 중 1종류 또는 복수 종류를 사용함으로써 고정세 표시 장치로 할 수 있다. 또한 발광 소자(130)의 구동 트랜지스터에 포화성이 높은 트랜지스터(200)를 사용할 수 있다. 이에 의하여 신뢰성이 높은 표시 장치로 할 수 있다.
회로부(164)에 상술한 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 트랜지스터(100C), 및 트랜지스터(100D) 중 1종류 또는 복수 종류를 사용함으로써 고속으로 동작하는 표시 장치로 할 수 있다. 표시부(162)에 제공되는 트랜지스터와 비교하여 회로부(164)에 제공되는 트랜지스터는 큰 온 전류가 요구되는 경우가 있다. 회로부(164)에는 채널 길이가 짧은 트랜지스터를 사용하는 것이 바람직하다. 예를 들어 회로부(164)에는 상술한 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 트랜지스터(100C), 및 트랜지스터(100D) 중 1종류 또는 복수 종류를 사용할 수 있다. 회로부(164)에 트랜지스터(100), 트랜지스터(100A), 트랜지스터(100B), 트랜지스터(100C), 및 트랜지스터(100D) 중 1종류 또는 복수 종류를 사용함으로써 점유 면적을 축소할 수 있기 때문에 슬림 베젤의 표시 장치로 할 수 있다. 또한 회로부(164)에 트랜지스터(200)를 사용하여도 좋다.
또한 본 실시형태에 나타낸 표시 장치가 가지는 트랜지스터는 본 발명의 일 형태의 반도체 장치가 가지는 트랜지스터에 한정되지 않는다. 예를 들어 본 발명의 일 형태의 반도체 장치가 가지는 트랜지스터와, 다른 구조의 트랜지스터를 조합하여도 좋다. 상기 표시 장치는 예를 들어 플레이너형 트랜지스터, 스태거형 트랜지스터, 및 역스태거형 트랜지스터 중 어느 하나 이상을 가져도 좋다. 상기 표시 장치가 가지는 트랜지스터는 톱 게이트형으로 하여도 좋고, 보텀 게이트형으로 하여도 좋다. 또는 채널이 형성되는 반도체층의 상하에 게이트가 제공되어도 좋다.
트랜지스터(205D), 트랜지스터(205R), 트랜지스터(205G), 트랜지스터(207G), 및 트랜지스터(207B)로서는 OS 트랜지스터를 사용할 수 있다.
본 실시형태에 나타낸 표시 장치는 Si 트랜지스터를 포함하여도 좋다.
화소 회로에 포함되는 발광 소자의 발광 강도를 높이는 경우, 발광 소자에 흘리는 전류의 양을 크게 할 필요가 있다. 이를 위해서는, 화소 회로에 포함되어 있는 구동 트랜지스터의 드레인과 소스 사이의 전압을 높일 필요가 있다. OS 트랜지스터는 Si 트랜지스터보다 드레인과 소스 사이에서의 내압이 높기 때문에, OS 트랜지스터의 드레인과 소스 사이에는 높은 전압을 인가할 수 있다. 따라서 화소 회로에 포함되는 구동 트랜지스터를 OS 트랜지스터로 함으로써, 발광 소자에 흐르는 전류의 양을 크게 하여, 발광 소자의 발광 강도를 높일 수 있다.
트랜지스터가 포화 영역에서 동작하는 경우, OS 트랜지스터에서는 Si 트랜지스터에서보다 게이트와 소스 사이의 전압의 변화에 대하여 드레인으로부터 소스에 흐르는 전류의 변화를 작게 할 수 있다. 그러므로 화소 회로에 포함되는 구동 트랜지스터로서 OS 트랜지스터를 적용함으로써, 게이트와 소스 사이의 전압의 변화에 의하여 드레인으로부터 소스에 흐르는 전류를 정밀하게 결정할 수 있기 때문에, 발광 소자에 흐르는 전류의 양을 제어할 수 있다. 따라서 화소 회로에서의 계조 수를 늘릴 수 있다.
트랜지스터가 포화 영역에서 동작하는 경우에 흐르는 전류의 포화성에 관하여, OS 트랜지스터는 드레인과 소스 사이의 전압이 서서히 높아진 경우에도 Si 트랜지스터보다 안정적인 전류(포화 전류)를 흘릴 수 있다. 그러므로 OS 트랜지스터를 구동 트랜지스터로서 사용함으로써, 예를 들어 발광 소자의 전류-전압 특성에 편차가 생긴 경우에도 발광 소자에 안정적인 전류를 흘릴 수 있다. 즉 OS 트랜지스터가 포화 영역에서 동작하는 경우, 드레인과 소스 사이의 전압을 변화시켜도 드레인으로부터 소스에 흐르는 전류는 거의 변화되지 않기 때문에, 발광 소자의 발광 강도를 안정적으로 할 수 있다.
회로부(164)에 포함되는 트랜지스터와 표시부(162)에 포함되는 트랜지스터는 같은 구조를 가져도 좋고, 다른 구조를 가져도 좋다. 회로부(164)에 포함되는 복수의 트랜지스터에는 하나의 구조를 채용하여도 좋고, 2종류 이상의 구조를 채용하여도 좋다. 마찬가지로, 표시부(162)에 포함되는 복수의 트랜지스터에는 하나의 구조를 채용하여도 좋고, 2종류 이상의 구조를 채용하여도 좋다.
표시부(162)에 포함되는 모든 트랜지스터를 OS 트랜지스터로 하여도 좋고, 표시부(162)에 포함되는 모든 트랜지스터를 Si 트랜지스터로 하여도 좋고, 표시부(162)에 포함되는 트랜지스터의 일부를 OS 트랜지스터로 하고 나머지를 Si 트랜지스터로 하여도 좋다.
예를 들어 표시부(162)에 LTPS 트랜지스터와 OS 트랜지스터의 양쪽을 사용함으로써, 소비 전력이 낮고 구동 능력이 높은 표시 장치를 실현할 수 있다. 또한 LTPS 트랜지스터와 OS 트랜지스터를 조합한 구성을 LTPO라고 부르는 경우가 있다. 예를 들어 배선 사이의 도통, 비도통을 제어하기 위한 스위치로서 기능하는 트랜지스터 등으로서 OS 트랜지스터를 적용하고, 전류를 제어하는 트랜지스터 등으로서 LTPS 트랜지스터를 적용하는 구성을 들 수 있다.
예를 들어 표시부(162)에 포함되는 트랜지스터 중 하나는 발광 소자에 흐르는 전류를 제어하기 위한 트랜지스터로서 기능하고, 구동 트랜지스터라고 부를 수도 있다. 구동 트랜지스터의 소스 및 드레인 중 한쪽은 발광 소자의 화소 전극에 전기적으로 접속된다. 상기 구동 트랜지스터로서는 LTPS 트랜지스터를 사용할 수 있다. 이에 의하여, 화소 회로에서 발광 소자에 흐르는 전류를 크게 할 수 있다.
한편, 표시부(162)에 포함되는 트랜지스터 중 다른 하나는 화소의 선택과 비선택을 제어하기 위한 스위치로서 기능하고, 선택 트랜지스터라고 부를 수도 있다. 선택 트랜지스터의 게이트는 게이트선(주사선)에 전기적으로 접속되고, 소스 및 드레인 중 한쪽은 소스선(신호선)에 전기적으로 접속된다. 선택 트랜지스터로서는 OS 트랜지스터를 적용하는 것이 바람직하다. 이에 의하여, 리프레시 레이트를 매우 낮게(예를 들어 1Hz 이하) 하여도 화소의 계조를 유지할 수 있기 때문에, 정지 화상을 표시하는 경우에 드라이버(구동 회로)를 정지함으로써, 소비 전력을 절감할 수 있다.
트랜지스터(205D), 트랜지스터(205R), 트랜지스터(205G), 트랜지스터(207G), 및 트랜지스터(207B)를 덮도록 절연층(195)이 제공되고, 절연층(195) 위에 절연층(235)이 제공되어 있다.
절연층(235) 위에 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)가 제공되어 있다.
발광 소자(130R)는 절연층(235) 위의 화소 전극(111R)과, 화소 전극(111R) 위의 EL층(113R)과, EL층(113R) 위의 공통 전극(115)을 포함한다. 도 36의 (A)에 나타낸 발광 소자(130R)는 적색(R)의 광을 방출한다. EL층(113R)은 적색의 광을 방출하는 발광층을 포함한다.
발광 소자(130G)는 절연층(235) 위의 화소 전극(111G)과, 화소 전극(111G) 위의 EL층(113G)과, EL층(113G) 위의 공통 전극(115)을 포함한다. 도 36의 (A)에 나타낸 발광 소자(130G)는 녹색(G)의 광을 방출한다. EL층(113G)은 녹색의 광을 방출하는 발광층을 포함한다.
발광 소자(130B)는 절연층(235) 위의 화소 전극(111B)과, 화소 전극(111B) 위의 EL층(113B)과, EL층(113B) 위의 공통 전극(115)을 포함한다. 도 36의 (A)에 나타낸 발광 소자(130B)는 청색(B)의 광을 방출한다. EL층(113B)은 청색의 광을 방출하는 발광층을 포함한다.
또한 도 36의 (A)에서 EL층(113R), EL층(113G), 및 EL층(113B)은 모두 같은 두께를 가지지만, 이에 한정되지 않는다. EL층(113R), EL층(113G), 및 EL층(113B)은 두께가 서로 달라도 좋다. 예를 들어 EL층(113R), EL층(113G), 및 EL층(113B) 각각으로부터 방출되는 광을 강하게 하는 광로 길이가 되도록 두께를 설정하는 것이 바람직하다. 이에 의하여, 마이크로캐비티 구조를 실현하고, 각 발광 소자로부터 방출되는 광의 색 순도를 높일 수 있다.
화소 전극(111R)은 절연층(106), 절연층(195), 및 절연층(235)에 제공된 개구를 통하여 트랜지스터(205R)에 포함되는 도전층(112b)에 전기적으로 접속되어 있다. 마찬가지로, 화소 전극(111G)은 트랜지스터(205G)에 포함되는 도전층(112b)에 전기적으로 접속되고, 화소 전극(111B)은 트랜지스터(205B)(미도시)에 포함되는 도전층(112b)에 전기적으로 접속되어 있다.
화소 전극(111R), 화소 전극(111G), 및 화소 전극(111B)의 각 단부는 절연층(237)에 의하여 덮여 있다. 절연층(237)은 격벽으로서 기능한다. 절연층(237)은 무기 절연 재료 및 유기 절연 재료 중 한쪽 또는 양쪽을 사용하여 단층 구조 또는 적층 구조로 제공될 수 있다. 절연층(237)에는 예를 들어 절연층(195)에 사용할 수 있는 재료 및 절연층(235)에 사용할 수 있는 재료를 적용할 수 있다. 절연층(237)에 의하여 화소 전극과 공통 전극을 전기적으로 절연할 수 있다. 또한 절연층(237)에 의하여 인접한 발광 소자들을 전기적으로 절연할 수 있다.
절연층(237)은 적어도 표시부(162)에 제공된다. 절연층(237)은 표시부(162)뿐만 아니라 접속부(140) 및 회로부(164)에 제공되어도 좋다. 또한 절연층(237)은 표시 장치(50A)의 단부까지 제공되어도 좋다.
공통 전극(115)은 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)에서 공유되는 하나의 연속적인 막이다. 복수의 발광 소자에서 공유되는 공통 전극(115)은 접속부(140)에 제공된 도전층(123)에 전기적으로 접속된다. 도전층(123)으로서는 화소 전극(111R), 화소 전극(111G), 및 화소 전극(111B)과 같은 재료를 사용하여 같은 공정으로 형성된 도전층을 사용하는 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, 화소 전극 및 공통 전극 중 광을 추출하는 측의 전극으로서는 가시광을 투과시키는 도전막을 사용하는 것이 바람직하다. 또한 광을 추출하지 않는 측의 전극으로서는 가시광을 반사하는 도전막을 사용하는 것이 바람직하다.
광을 추출하지 않는 측의 전극으로서도 가시광을 투과시키는 도전막을 사용하여도 좋다. 이 경우, 반사층과 EL층 사이에 상기 전극을 배치하는 것이 바람직하다. 즉 EL층으로부터 방출되는 광은 상기 반사층에 의하여 반사되어 표시 장치로부터 추출되어도 좋다.
발광 소자의 한 쌍의 전극을 형성하는 재료로서는 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등을 적절히 사용할 수 있다. 상기 재료로서 구체적으로는, 알루미늄, 마그네슘, 타이타늄, 크로뮴, 망가니즈, 철, 코발트, 니켈, 구리, 갈륨, 아연, 인듐, 주석, 몰리브데넘, 탄탈럼, 텅스텐, 팔라듐, 금, 백금, 은, 이트륨, 및 네오디뮴 등의 금속, 그리고 이들을 적절히 조합하여 포함한 합금을 들 수 있다. 또한 상기 재료로서는 인듐 주석 산화물(In-Sn 산화물 또는 ITO라고도 함), In-Si-Sn 산화물(ITSO라고도 함), 인듐 아연 산화물(In-Zn 산화물), 및 In-W-Zn 산화물 등을 들 수 있다. 또한 상기 재료로서는 알루미늄과, 니켈과, 란타넘의 합금(Al-Ni-La) 등의 알루미늄을 포함한 합금(알루미늄 합금), 그리고 은과 마그네슘의 합금 및 은과 팔라듐과 구리의 합금(Ag-Pd-Cu 또는 APC라고도 표기함) 등의 은을 포함한 합금을 들 수 있다. 이들 외에, 상기 재료로서는 위에서 예시하지 않은 원소 주기율표의 1족 또는 2족에 속하는 원소(예를 들어 리튬, 세슘, 칼슘, 및 스트론튬), 유로퓸 및 이터븀 등의 희토류 금속, 이들을 적절히 조합하여 포함한 합금, 그리고 그래핀 등을 들 수 있다.
발광 소자에는 미소 광공진기(마이크로캐비티) 구조가 적용되어 있는 것이 바람직하다. 따라서 발광 소자의 한 쌍의 전극 중 한쪽은 가시광 투과성 및 가시광 반사성을 가지는 전극(반투과·반반사 전극)인 것이 바람직하고, 다른 쪽은 가시광 반사성을 가지는 전극(반사 전극)인 것이 바람직하다. 발광 소자가 마이크로캐비티 구조를 가지는 경우, 발광층으로부터 얻어지는 발광을 양쪽 전극 사이에서 공진시켜, 발광 소자로부터 방출되는 광을 강하게 할 수 있다.
투명 전극의 광 투과율은 40% 이상으로 한다. 예를 들어 발광 소자의 투명 전극에는 가시광(파장 400nm 이상 750nm 미만의 광) 투과율이 40% 이상인 전극을 사용하는 것이 바람직하다. 반투과·반반사 전극의 가시광 반사율은 10% 이상 95% 이하, 바람직하게는 30% 이상 80% 이하로 한다. 반사 전극의 가시광 반사율은 40% 이상 100% 미만, 바람직하게는 70% 이상 100% 미만으로 한다. 또한 이들 전극의 저항률은 1×10-2Ωcm 이하가 바람직하다.
EL층(113R), EL층(113G), 및 EL층(113B)은 각각 섬 형상으로 제공되어 있다. 도 36의 (A)에서는, 인접한 EL층(113R)의 단부와 EL층(113G)의 단부가 중첩되고, 인접한 EL층(113G)의 단부와 EL층(113B)의 단부가 중첩되고, 인접한 EL층(113R)의 단부와 EL층(113B)의 단부가 중첩되어 있다. 메탈 마스크(또는 파인 메탈 마스크)를 사용하여 섬 형상의 EL층을 성막하는 경우, 도 36의 (A)에 나타낸 바와 같이, 인접한 EL층의 단부가 중첩되는 경우가 있지만, 이에 한정되지 않는다. 즉 인접한 EL층들은 서로 중첩되지 않고 서로 떨어져 있어도 좋다. 또한 표시 장치에는, 인접한 EL층들이 서로 중첩된 부분과, 인접한 EL층들이 서로 중첩되지 않고 서로 떨어져 있는 부분의 양쪽이 존재하여도 좋다.
EL층(113R), EL층(113G), 및 EL층(113B)은 각각 적어도 발광층을 포함한다. 발광층은 1종류 또는 복수 종류의 발광 물질을 포함한다. 발광 물질로서는 청색, 자색, 청자색, 녹색, 황록색, 황색, 주황색, 또는 적색 등의 발광색을 나타내는 물질을 적절히 사용하면 좋다. 또한 발광 물질로서 근적외광을 방출하는 물질을 사용할 수도 있다.
발광 물질로서는 형광 재료, 인광 재료, TADF 재료, 및 퀀텀닷 재료 등을 들 수 있다.
발광층은 발광 물질(게스트 재료)에 더하여 1종류 또는 복수 종류의 유기 화합물(호스트 재료 및 어시스트 재료 등)을 포함하여도 좋다. 1종류 또는 복수 종류의 유기 화합물로서는, 정공 수송성이 높은 물질(정공 수송성 재료) 및 전자 수송성이 높은 물질(전자 수송성 재료) 중 한쪽 또는 양쪽을 사용할 수 있다. 또한 1종류 또는 복수 종류의 유기 화합물로서 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 또는 TADF 재료를 사용하여도 좋다.
발광층은 예를 들어 인광 재료와, 들뜬 복합체를 형성하기 쉬운 정공 수송성 재료와 전자 수송성 재료의 조합을 포함하는 것이 바람직하다. 이러한 구성으로 함으로써, 들뜬 복합체로부터 발광 물질(인광 재료)로의 에너지 이동인 ExTET(Exciplex-Triplet Energy Transfer)를 사용한 발광을 효율적으로 얻을 수 있다. 발광 물질의 가장 낮은 에너지 측의 흡수대의 파장과 중첩되는 광을 나타내는 들뜬 복합체를 형성하는 조합을 선택함으로써, 에너지 이동이 원활해져 발광을 효율적으로 얻을 수 있다. 이 구성에 의하여, 발광 소자의 고효율, 저전압 구동, 장수명을 동시에 실현할 수 있다.
EL층은 발광층 외에, 정공 주입성이 높은 물질을 포함한 층(정공 주입층), 정공 수송성 재료를 포함한 층(정공 수송층), 전자 차단성이 높은 물질을 포함한 층(전자 차단층), 전자 주입성이 높은 물질을 포함한 층(전자 주입층), 전자 수송성 재료를 포함한 층(전자 수송층), 및 정공 차단성이 높은 물질을 포함한 층(정공 차단층) 중 하나 또는 복수를 포함할 수 있다. 이들 외에 EL층은 양극성 물질 및 TADF 재료 중 한쪽 또는 양쪽을 포함하여도 좋다.
발광 소자에는 저분자 화합물 및 고분자 화합물 중 어느 쪽이든 사용할 수 있고, 무기 화합물이 포함되어도 좋다. 발광 소자를 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 또는 도포법 등의 방법으로 형성할 수 있다.
발광 소자에는 싱글 구조(발광 유닛을 하나만 포함한 구조)를 적용하여도 좋고, 탠덤 구조(발광 유닛을 복수로 포함한 구조)를 적용하여도 좋다. 발광 유닛은 적어도 하나의 발광층을 포함한다. 탠덤 구조는 복수의 발광 유닛이 전하 발생층을 개재하여 직렬로 접속된 구조이다. 전하 발생층은 한 쌍의 전극 사이에 전압을 인가한 경우에, 2개의 발광 유닛 중 한쪽에 전자를 주입하고, 다른 쪽에 정공을 주입하는 기능을 가진다. 탠덤 구조를 적용함으로써, 높은 발광 강도로 발광이 가능한 발광 소자로 할 수 있다. 또한 탠덤 구조는 싱글 구조를 적용하는 경우에 비하여 같은 발광 강도를 얻는 데 필요한 전류의 양을 작게 할 수 있기 때문에, 신뢰성을 높일 수 있다. 또한 탠덤 구조를 스택 구조라고 불러도 좋다.
도 36의 (A)에서, 탠덤 구조를 가지는 발광 소자를 사용하는 경우, EL층(113R)은 적색의 광을 방출하는 발광 유닛을 복수로 포함하고, EL층(113G)은 녹색의 광을 방출하는 발광 유닛을 복수로 포함하고, EL층(113B)은 청색의 광을 방출하는 발광 유닛을 복수로 포함하는 것이 바람직하다.
발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B) 위에는 보호층(131)이 제공되어 있다. 보호층(131)과 기판(152)은 접착층(142)에 의하여 접착되어 있다. 기판(152)에는 차광층(117)이 제공되어 있다. 발광 소자의 밀봉에는 예를 들어 고체 밀봉 구조 또는 중공 밀봉 구조를 적용할 수 있다. 도 36의 (A)에서는 기판(152)과 기판(151) 사이의 공간이 접착층(142)으로 충전되는, 고체 밀봉 구조가 적용되어 있다. 또는 상기 공간이 불활성 가스(질소 또는 아르곤 등)로 충전되는, 중공 밀봉 구조를 적용하여도 좋다. 이때, 접착층(142)은 발광 소자와 중첩되지 않도록 제공되어도 좋다. 또한 상기 공간은 테두리 형상으로 제공된 접착층(142)과는 다른 수지로 충전되어도 좋다.
보호층(131)은 적어도 표시부(162)에 제공되어 있고, 표시부(162) 전체를 덮도록 제공되는 것이 바람직하다. 보호층(131)은 표시부(162)뿐만 아니라 접속부(140) 및 회로부(164)를 덮도록 제공되는 것이 바람직하다. 또한 보호층(131)은 표시 장치(50A)의 단부까지 연장되어 제공되는 것이 바람직하다. 한편, 접속부(197)는 FPC(172)와 도전층(166)을 전기적으로 접속하기 위하여 보호층(131)이 제공되지 않은 부분을 가진다.
발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B) 위에 보호층(131)을 제공함으로써, 발광 소자의 신뢰성을 높일 수 있다.
보호층(131)은 단층 구조를 가져도 좋고, 2층 이상의 적층 구조를 가져도 좋다. 또한 보호층(131)의 도전성은 한정되지 않는다. 보호층(131)으로서는 절연막, 반도체막, 및 도전막 중 적어도 1종류를 사용할 수 있다.
보호층(131)이 무기막을 포함함으로써, 공통 전극(115)의 산화 방지 및 발광 소자로의 불순물(수분 및 산소 등) 침입 억제 등이 가능하기 때문에, 발광 소자의 열화를 억제하고 표시 장치의 신뢰성을 높일 수 있다.
보호층(131)에는 무기 절연막을 사용할 수 있다. 예를 들어 산화물, 질화물, 산화질화물, 및 질화산화물을 무기 절연막으로서 사용할 수 있다. 이들 무기 절연막의 구체적인 예는 상술한 바와 같다. 특히 보호층(131)은 질화물 또는 질화산화물을 포함하는 것이 바람직하고, 질화물을 포함하는 것이 더 바람직하다.
보호층(131)으로서는 ITO, In-Zn 산화물, Ga-Zn 산화물, Al-Zn 산화물, 또는 IGZO 등을 포함한 무기막을 사용할 수도 있다. 상기 무기막은 저항이 높은 것이 바람직하고, 구체적으로는 공통 전극(115)보다 저항이 높은 것이 바람직하다. 상기 무기막은 질소를 더 포함하여도 좋다.
발광 소자로부터 방출되는 광을 보호층(131)을 통하여 추출하는 경우, 보호층(131)은 가시광 투과성이 높은 것이 바람직하다. 예를 들어 ITO, IGZO, 및 산화 알루미늄은 각각 가시광 투과성이 높은 무기 재료이기 때문에 바람직하다.
보호층(131)은 예를 들어 산화 알루미늄막과 산화 알루미늄막 위의 질화 실리콘막의 적층 구조, 또는 산화 알루미늄막과 산화 알루미늄막 위의 IGZO막의 적층 구조를 가질 수 있다. 상기 적층 구조로 함으로써, 불순물(물 및 산소 등)이 EL층 측에 들어가는 것을 억제할 수 있다.
또한 보호층(131)은 유기막을 포함하여도 좋다. 예를 들어 보호층(131)은 유기막과 무기막의 양쪽을 포함하여도 좋다. 보호층(131)으로서 사용할 수 있는 유기막으로서는 예를 들어 절연층(235)으로서 사용할 수 있는 유기 절연막 등이 있다.
기판(151)에서 기판(152)과 중첩되지 않은 영역에는 접속부(197)가 제공되어 있다. 접속부(197)에서는 도전층(165)이 도전층(166) 및 접속층(242)을 통하여 FPC(172)에 전기적으로 접속되어 있다. 도전층(165)이 도전층(112b)과 동일한 도전막을 가공하여 얻어진 도전층의 단층 구조를 가지는 예를 나타내었다. 도전층(166)이 화소 전극(111R), 화소 전극(111G), 및 화소 전극(111B)과 동일한 도전막을 가공하여 얻어진 도전층의 단층 구조를 가지는 예를 나타내었다. 접속부(197)의 상면에서는 도전층(166)이 노출되어 있다. 이에 의하여, 접속부(197)와 FPC(172)를 접속층(242)을 통하여 전기적으로 접속할 수 있다.
표시 장치(50A)는 톱 이미션형 표시 장치이다. 발광 소자로부터 방출되는 광은 기판(152) 측에 방출된다. 기판(152)에는 가시광 투과성이 높은 재료를 사용하는 것이 바람직하다. 화소 전극(111R), 화소 전극(111G), 및 화소 전극(111B)은 가시광을 반사하는 재료를 포함하고, 대향 전극(공통 전극(115))은 가시광을 투과시키는 재료를 포함한다.
기판(152) 중 기판(151) 측의 면에는 차광층(117)을 제공하는 것이 바람직하다. 차광층(117)은 인접한 발광 소자 사이, 접속부(140), 및 회로부(164) 등에 제공될 수 있다.
기판(152) 중 기판(151) 측의 면 또는 보호층(131) 위에 컬러 필터 등의 착색층을 제공하여도 좋다. 컬러 필터를 발광 소자와 중첩하여 제공하면, 화소로부터 방출되는 광의 색 순도를 높일 수 있다.
착색층은 특정 파장대역의 광을 선택적으로 투과시키고, 다른 파장대역의 광을 흡수하는 유색층이다. 예를 들어, 적색의 파장대역의 광을 투과시키는 적색(R)의 컬러 필터, 녹색의 파장대역의 광을 투과시키는 녹색(G)의 컬러 필터, 및 청색의 파장대역의 광을 투과시키는 청색(B)의 컬러 필터 등을 사용할 수 있다. 각 착색층에는 금속 재료, 수지 재료, 안료, 및 염료 중 하나 또는 복수를 사용할 수 있다. 착색층은 인쇄법, 잉크젯법, 또는 포토리소그래피법을 사용한 에칭법 등으로 각각 원하는 위치에 형성한다.
기판(152)의 외측(기판(151)과 반대쪽 면)에는 각종 광학 부재를 배치할 수 있다. 광학 부재로서는 예를 들어 편광판, 위상차판, 광 확산층(확산 필름 등), 반사 방지층, 및 집광 필름이 있다. 또한 기판(152)의 외측에는 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수막, 사용에 따른 손상의 발생을 억제하는 하드 코트막, 및 충격 흡수층 등의 표면 보호층을 배치하여도 좋다. 예를 들어 표면 보호층으로서 유리층 또는 실리카층(SiOx층)을 제공함으로써, 표면의 오염 및 손상의 발생을 억제할 수 있어 바람직하다. 또한 표면 보호층에는 DLC(diamond like carbon), 산화 알루미늄(AlOx), 폴리에스터계 재료, 또는 폴리카보네이트계 재료 등을 사용하여도 좋다. 또한 표면 보호층에는 가시광 투과율이 높은 재료를 사용하는 것이 바람직하다. 또한 표면 보호층에는 경도가 높은 재료를 사용하는 것이 바람직하다.
기판(151) 및 기판(152)에는 각각 유리, 석영, 세라믹, 사파이어, 수지, 금속, 합금, 및 반도체 등을 사용할 수 있다. 발광 소자로부터의 광을 추출하는 측의 기판에는 상기 광을 투과시키는 재료를 사용한다. 기판(151) 및 기판(152)에 가요성을 가지는 재료를 사용하면, 표시 장치의 가요성을 높이고, 플렉시블 디스플레이(예를 들어 bendable display, foldable display, rollable display, slidable display, 및 stretchable display 등)를 실현할 수 있다. 또한 기판(151) 및 기판(152) 중 적어도 한쪽으로서 편광판을 사용하여도 좋다.
기판(151) 및 기판(152)에는 각각 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 아크릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지(나일론 및 아라미드 등), 폴리실록세인 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리우레탄 수지, 폴리염화 바이닐 수지, 폴리염화 바이닐리덴 수지, 폴리프로필렌 수지, 폴리테트라플루오로에틸렌(PTFE) 수지, ABS 수지, 및 셀룰로스 나노 섬유 등을 사용할 수 있다. 기판(151) 및 기판(152) 중 적어도 한쪽으로서 가요성을 가질 정도의 두께를 가지는 유리를 사용하여도 좋다.
또한 표시 장치에 원편광판을 중첩시키는 경우, 표시 장치에 포함되는 기판으로서는 예를 들어 광학 등방성이 높은 기판을 사용할 수 있다. 광학 등방성이 높은 기판은 복굴절이 작다(복굴절량이 적다고도 할 수 있음). 광학 등방성이 높은 필름으로서는 예를 들어 트라이아세틸셀룰로스(TAC 또는 셀룰로스트라이아세테이트라고도 함) 필름, 사이클로올레핀 폴리머(COP) 필름, 사이클로올레핀 공중합체(COC) 필름, 및 아크릴 필름 등이 있다.
접착층(142)에는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, 및 EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
접속층(242)으로서는 이방성 도전 필름(ACF: Anisotropic Conductive Film) 및 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
또한 본 발명의 일 형태로서, 발광 소자의 제작에는 증착법 등의 진공 공정 및 스핀 코팅법, 잉크젯법 등의 용액 공정을 사용할 수 있다. 증착법으로서는, 스퍼터링법, 이온 플레이팅법, 이온 빔 증착법, 분자선 증착법, 진공 증착법 등의 물리 기상 증착법(PVD법), 및 화학 기상 증착법(CVD법) 등을 들 수 있다. 특히 EL층에 포함되는 기능층(정공 주입층, 정공 수송층, 정공 차단층, 발광층, 전자 차단층, 전자 수송층, 전자 주입층, 전하 발생층 등)은 증착법(진공 증착법 등), 도포법(딥 코팅법, 다이 코팅법, 바 코팅법, 스핀 코팅법, 스프레이 코팅법 등), 인쇄법(잉크젯법, 스크린(공판 인쇄)법, 오프셋(평판 인쇄)법, 플렉소 인쇄(볼록판 인쇄)법, 그라비어법, 또는 마이크로 콘택트법 등) 등의 방법으로 형성될 수 있다.
<표시 장치의 구성예 3>
도 36의 (B)에 표시 장치(50B)의 표시부(162)의 단면의 일례를 나타내었다. 표시 장치(50B)는 각 색의 부화소에 공통의 EL층(113)을 가지는 발광 소자와 착색층(컬러 필터 등)이 사용되는 점이 표시 장치(50A)와 주로 다르다. 도 36의 (B)에 나타낸 구성은 도 36의 (A)에 나타낸 FPC(172)를 포함하는 영역, 회로부(164), 표시부(162)의 기판(151)부터 절연층(235)까지의 적층 구조, 접속부(140), 및 단부의 구성과 조합할 수 있다. 또한 표시 장치에 대한 이하의 설명에서는, 앞에서 설명한 표시 장치와 같은 부분에 대해서는 설명을 생략하는 경우가 있다.
도 36의 (B)에 나타낸 표시 장치(50B)에서는, 발광 소자(130R), 발광 소자(130G), 발광 소자(130B), 적색의 광을 투과시키는 착색층(132R), 녹색의 광을 투과시키는 착색층(132G), 및 청색의 광을 투과시키는 착색층(132B) 등이 제공된다.
발광 소자(130R)는 화소 전극(111R)과, 화소 전극(111R) 위의 EL층(113)과, EL층(113) 위의 공통 전극(115)을 포함한다. 발광 소자(130R)로부터 방출되는 광은 착색층(132R)을 통하여 표시 장치(50B)의 외부에 적색의 광으로서 추출된다.
발광 소자(130G)는 화소 전극(111G)과, 화소 전극(111G) 위의 EL층(113)과, EL층(113) 위의 공통 전극(115)을 포함한다. 발광 소자(130G)로부터 방출되는 광은 착색층(132G)을 통하여 표시 장치(50B)의 외부에 녹색의 광으로서 추출된다.
발광 소자(130B)는 화소 전극(111B)과, 화소 전극(111B) 위의 EL층(113)과, EL층(113) 위의 공통 전극(115)을 포함한다. 발광 소자(130B)로부터 방출되는 광은 착색층(132B)을 통하여 표시 장치(50B)의 외부에 청색의 광으로서 추출된다.
발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)에서는 EL층(113)과 공통 전극(115)이 각각 공유된다. 각 색의 부화소에서 EL층(113)이 공유되는 구성은 각 색의 부화소에서 각각의 EL층을 제공하는 구성에 비하여 제작 공정 수를 줄일 수 있다.
예를 들어 도 36의 (B)에 나타낸 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)는 백색의 광을 방출한다. 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)로부터 방출되는 백색의 광이 착색층(132R), 착색층(132G), 및 착색층(132B)을 투과함으로써, 원하는 색의 광을 얻을 수 있다.
백색의 광을 방출하는 발광 소자에서는 2개 이상의 발광층이 포함되는 것이 바람직하다. 2개의 발광층을 사용하여 백색의 광을 얻는 경우, 보색의 광을 방출하는 2개의 발광층을 선택하면 좋다. 예를 들어 제 1 발광층의 발광색과 제 2 발광층의 발광색을 보색으로 함으로써, 발광 소자 전체로서 백색의 광을 방출하는 구성을 얻을 수 있다. 또한 3개 이상의 발광층을 사용하여 백색 발광을 얻는 경우에는, 3개 이상의 발광층의 발광색이 혼합됨으로써, 발광 소자 전체로서 백색의 광을 방출하는 구성으로 하면 좋다.
EL층(113)은 예를 들어 청색의 광을 방출하는 발광 물질을 포함한 발광층 및 청색보다 파장이 긴 가시광을 방출하는 발광 물질을 포함한 발광층을 포함하는 것이 바람직하다. EL층(113)은 예를 들어 황색의 광을 방출하는 발광층 및 청색의 광을 방출하는 발광층을 포함하는 것이 바람직하다. 또는 EL층(113)은 예를 들어 적색의 광을 방출하는 발광층, 녹색의 광을 방출하는 발광층, 및 청색의 광을 방출하는 발광층을 포함하는 것이 바람직하다.
백색의 광을 방출하는 발광 소자는 탠덤 구조를 가지는 것이 바람직하다. 구체적으로는, 황색(Y)의 광을 방출하는 발광 유닛과 청색(B)의 광을 방출하는 발광 유닛을 포함한 2단 탠덤 구조, 적색(R)의 광과 녹색(G)의 광을 방출하는 발광 유닛과 청색의 광을 방출하는 발광 유닛을 포함한 2단 탠덤 구조, 청색의 광을 방출하는 발광 유닛과, 황색, 황록색, 또는 녹색의 광을 방출하는 발광 유닛과, 청색의 광을 방출하는 발광 유닛을 이 순서대로 포함한 3단 탠덤 구조, 또는 청색의 광을 방출하는 발광 유닛과, 황색, 황록색, 또는 녹색의 광과 적색의 광을 방출하는 발광 유닛과, 청색의 광을 방출하는 발광 유닛을 이 순서대로 포함한 3단 탠덤 구조 등을 적용할 수 있다. 예를 들어 발광 유닛의 적층 수와 색의 순서로서는, 양극 측으로부터 B, Y의 2단 구조, B, X(발광 유닛 X)의 2단 구조, B, Y, B의 3단 구조, 및 B, X, B의 3단 구조가 있고, 발광 유닛 X에서의 발광층의 적층 수와 색의 순서로서는, 양극 측으로부터 R, Y의 2층 구조, R, G의 2층 구조, G, R의 2층 구조, G, R, G의 3층 구조, 및 R, G, R의 3층 구조 등이 있다. 또한 2개의 발광층 사이에 다른 층이 제공되어도 좋다.
또한 마이크로캐비티 구조를 적용함으로써, 백색의 광을 방출하는 구성의 발광 소자는 적색, 녹색, 또는 청색 등의 특정 파장의 광이 강해진 광을 방출하는 경우도 있다.
또는 예를 들어 도 36의 (B)에 나타낸 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)는 청색의 광을 방출한다. 이때, EL층(113)은 청색의 광을 방출하는 발광층을 하나 이상 포함한다. 청색의 광을 나타내는 화소(230B)에서는, 발광 소자(130B)로부터 방출되는 청색의 광을 추출할 수 있다. 또한 적색의 광을 나타내는 화소(230R) 및 녹색의 광을 나타내는 화소(230G)에서는, 발광 소자(130R) 또는 발광 소자(130G)와 기판(152) 사이에 색 변환층을 제공함으로써, 발광 소자(130R) 또는 발광 소자(130G)로부터 방출되는 청색의 광을 더 긴 파장의 광으로 변환하여 적색 또는 녹색의 광을 추출할 수 있다. 또한 발광 소자(130R) 위에서는, 색 변환층과 기판(152) 사이에 착색층(132R)을 제공하고, 발광 소자(130G) 위에서는, 색 변환층과 기판(152) 사이에 착색층(132G)을 제공하는 것이 바람직하다. 발광 소자로부터 방출된 광의 일부는 변환되지 않고 색 변환층을 투과하는 경우가 있다. 색 변환층을 투과한 광이 착색층을 통하여 추출됨으로써, 원하는 색의 광 이외의 광이 착색층에 의하여 흡수되고, 부화소가 나타내는 광의 색 순도를 높일 수 있다.
<표시 장치의 구성예 4>
도 37의 (A)에 나타낸 표시 장치(50E)는 MML(메탈 마스크리스) 구조가 적용된 표시 장치의 일례이다. 즉 표시 장치(50E)는 메탈 마스크(또는 파인 메탈 마스크)를 사용하지 않고 제작된 발광 소자를 포함한다. 또한 기판(151)에서 절연층(235)까지의 적층 구조 및 보호층(131)에서 기판(152)까지의 적층 구조는 표시 장치(50A)와 같기 때문에 설명을 생략한다.
또한 MML 구조의 발광 소자는 메탈 마스크를 사용하지 않고 제조할 수 있다. 그러므로 메탈 마스크의 위치 맞춤 정밀도에 기인하는 정세도의 상한을 넘는 표시 장치를 실현할 수 있다. 또한 메탈 마스크 제조에 따른 설비 및 메탈 마스크의 세정 공정을 불필요하게 할 수 있다. 또한 표시 장치의 대량 생산을 도모할 수 있다.
또한 MML 구조를 채용함으로써, 미세한 발광 소자를 집적한 표시 장치를 실현할 수 있다. 그러므로 예를 들어 펜타일 배열 등 특수한 화소 배열에 의하여 의사적으로 정세도를 높이지 않고, R, G, B를 각각 한 방향으로 배열시킨 소위 스트라이프 배열을 적용한, 정세도가 500ppi 이상, 1000ppi 이상, 2000ppi 이상, 3000ppi 이상, 또는 5000ppi 이상인 표시 장치를 실현할 수 있다.
여기서 MML 구조를 채용한 발광 소자에 있어서, 발광층을 포함한 층은 파인 메탈 마스크를 사용하여 형성되는 것이 아니라, 발광층을 포함한 층을 면 전체에 성막한 후에 포토리소그래피법을 사용하여 가공함으로써 형성된다. 따라서 여태까지 실현이 어려웠던 고정세 표시 장치 또는 고개구율 표시 장치를 실현할 수 있다. 또한 발광층을 각 색으로 구분 형성할 수 있기 때문에, 매우 선명하고, 콘트라스트가 높고, 표시 품위가 높은 표시 장치를 실현할 수 있다. 또한 발광층 위에 희생층을 제공함으로써, 표시 장치의 제작 공정 중에 발광층이 받는 대미지를 저감할 수 있기 때문에, 발광 소자의 신뢰성을 높일 수 있다.
예를 들어 표시 장치가 청색의 광을 방출하는 발광 소자, 녹색의 광을 방출하는 발광 소자, 및 적색의 광을 방출하는 발광 소자의 3종류의 발광 소자로 구성되는 경우, 발광층을 성막하고, 포토리소그래피에 의한 가공을 3번 수행함으로써, 3종류의 섬 형상의 발광층을 형성할 수 있다.
도 37의 (A)에서 절연층(235) 위에 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)가 제공되어 있다.
발광 소자(130R)는 절연층(235) 위의 도전층(124R)과, 도전층(124R) 위의 도전층(126R)과, 도전층(126R) 위의 층(133R)과, 층(133R) 위의 공통층(114)과, 공통층(114) 위의 공통 전극(115)을 포함한다. 도 37의 (A)에 나타낸 발광 소자(130R)는 적색(R)의 광을 방출한다. 층(133R)은 적색의 광을 방출하는 발광층을 포함한다. 발광 소자(130R)에서 층(133R) 및 공통층(114)을 통틀어 EL층이라고 부를 수 있다. 또한 도전층(124R) 및 도전층(126R) 중 한쪽 또는 양쪽을 화소 전극이라고 부를 수 있다.
발광 소자(130G)는 절연층(235) 위의 도전층(124G)과, 도전층(124G) 위의 도전층(126G)과, 도전층(126G) 위의 층(133G)과, 층(133G) 위의 공통층(114)과, 공통층(114) 위의 공통 전극(115)을 포함한다. 도 37의 (A)에 나타낸 발광 소자(130G)는 녹색(G)의 광을 방출한다. 층(133G)은 녹색의 광을 방출하는 발광층을 포함한다. 발광 소자(130G)에서 층(133G) 및 공통층(114)을 통틀어 EL층이라고 부를 수 있다. 또한 도전층(124G) 및 도전층(126G) 중 한쪽 또는 양쪽을 화소 전극이라고 부를 수 있다.
발광 소자(130B)는 절연층(235) 위의 도전층(124B)과, 도전층(124B) 위의 도전층(126B)과, 도전층(126B) 위의 층(133B)과, 층(133B) 위의 공통층(114)과, 공통층(114) 위의 공통 전극(115)을 포함한다. 도 37의 (A)에 나타낸 발광 소자(130B)는 청색(B)의 광을 방출한다. 층(133B)은 청색의 광을 방출하는 발광층을 포함한다. 발광 소자(130B)에서 층(133B) 및 공통층(114)을 통틀어 EL층이라고 부를 수 있다. 또한 도전층(124B) 및 도전층(126B) 중 한쪽 또는 양쪽을 화소 전극이라고 부를 수 있다.
본 명세서 등에서는, 발광 소자에 포함되는 EL층 중 각 발광 소자에 제공된 섬 형상으로 제공된 층을 층(133B), 층(133G), 또는 층(133R)이라고 하고, 복수의 발광 소자에서 공유되는 층을 공통층(114)이라고 한다. 또한 본 명세서 등에서는 공통층(114)을 포함시키지 않고, 층(133R), 층(133G), 및 층(133B)만을 가리켜 섬 형상의 EL층 또는 섬 형상으로 형성된 EL층 등이라고 하는 경우도 있다.
층(133R), 층(133G), 및 층(133B)은 서로 떨어져 있다. EL층을 각 발광 소자에 섬 형상으로 제공함으로써, 인접한 발광 소자 간의 누설 전류를 억제할 수 있다. 이에 의하여, 크로스토크에 기인한 의도치 않은 발광을 방지할 수 있어, 콘트라스트가 매우 높은 표시 장치를 실현할 수 있다.
또한 도 37의 (A)에서 층(133R), 층(133G), 및 층(133B)은 모두 같은 두께를 가지지만, 이에 한정되지 않는다. 층(133R), 층(133G), 및 층(133B)은 두께가 서로 달라도 좋다.
도전층(124R)은 절연층(106), 절연층(195), 및 절연층(235)에 제공된 개구를 통하여 트랜지스터(205R)에 포함되는 도전층(112b)에 전기적으로 접속되어 있다. 마찬가지로, 도전층(124G)은 트랜지스터(205G)에 포함되는 도전층(112b)에 전기적으로 접속되고, 도전층(124B)은 트랜지스터(205B)에 포함되는 도전층(112b)에 전기적으로 접속되어 있다.
도전층(124R), 도전층(124G), 및 도전층(124B)은 절연층(235)에 제공된 개구를 덮도록 형성된다. 도전층(124R), 도전층(124G), 및 도전층(124B)의 오목부에는 각각 층(128)이 매립되어 있다.
층(128)은 도전층(124R), 도전층(124G), 및 도전층(124B)의 오목부를 평탄화하는 기능을 가진다. 도전층(124R), 도전층(124G), 및 도전층(124B) 그리고 층(128) 위에는 도전층(124R), 도전층(124G), 및 도전층(124B)에 전기적으로 접속되는 도전층(126R), 도전층(126G), 및 도전층(126B)이 제공되어 있다. 따라서 도전층(124R), 도전층(124G), 및 도전층(124B)의 오목부와 중첩된 영역도 발광 영역으로서 사용할 수 있어, 화소의 개구율을 높일 수 있다. 도전층(124R) 및 도전층(126R)으로서 반사 전극으로서 기능하는 도전층을 사용하는 것이 바람직하다.
층(128)은 절연층이어도 좋고, 도전층이어도 좋다. 층(128)에는 각종 무기 절연 재료, 유기 절연 재료, 및 도전 재료를 적절히 사용할 수 있다. 특히 층(128)은 절연 재료를 사용하여 형성되는 것이 바람직하고, 유기 절연 재료를 사용하여 형성되는 것이 특히 바람직하다. 층(128)에는 예를 들어 상술한 절연층(237)에 사용할 수 있는 유기 절연 재료를 적용할 수 있다.
도 37의 (A)에는 층(128)의 상면이 평탄부를 가지는 예를 나타내었지만, 층(128)의 형상은 특별히 한정되지 않는다. 층(128)의 상면은 볼록 곡면, 오목 곡면, 및 평면 중 적어도 하나를 가질 수 있다.
층(128)의 상면의 높이와 도전층(124R)의 상면의 높이는 일치 또는 대략 일치하여도 좋고, 서로 달라도 좋다. 예를 들어 층(128)의 상면의 높이는 도전층(124R)의 상면의 높이보다 낮아도 좋고 높아도 좋다.
도전층(126R)의 단부는 도전층(124R)의 단부와 일치하여도 좋고, 도전층(124R)의 단부의 측면을 덮어도 좋다. 도전층(124R) 및 도전층(126R) 각각의 단부는 테이퍼 형상을 가지는 것이 바람직하다. 구체적으로는, 도전층(124R) 및 도전층(126R) 각각의 단부는 테이퍼각이 0°보다 크고 90° 미만인 테이퍼 형상을 가지는 것이 바람직하다. 화소 전극의 단부가 테이퍼 형상을 가지는 경우, 화소 전극의 측면을 따라 제공되는 층(133R)은 경사부를 포함한다. 화소 전극의 측면을 테이퍼 형상으로 함으로써, 화소 전극의 측면을 따라 제공되는 EL층의 피복성을 양호하게 할 수 있다.
도전층(124G) 및 도전층(126G) 그리고 도전층(124B) 및 도전층(126B)은 도전층(124R) 및 도전층(126R)과 같기 때문에 자세한 설명은 생략한다.
도전층(126R)의 상면 및 측면은 층(133R)으로 덮여 있다. 마찬가지로, 도전층(126G)의 상면 및 측면은 층(133G)으로 덮여 있고, 도전층(126B)의 상면 및 측면은 층(133B)으로 덮여 있다. 따라서 도전층(126R), 도전층(126G), 및 도전층(126B)이 제공된 영역 전체를 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)의 발광 영역으로서 사용할 수 있기 때문에, 화소의 개구율을 높일 수 있다.
층(133R), 층(133G), 및 층(133B) 각각의 상면의 일부 및 측면은 절연층(125) 및 절연층(127)으로 덮여 있다. 층(133R), 층(133G), 및 층(133B), 그리고 절연층(125) 및 절연층(127) 위에 공통층(114)이 제공되고, 공통층(114) 위에 공통 전극(115)이 제공되어 있다. 공통층(114) 및 공통 전극(115)은 각각 복수의 발광 소자에서 공유되는 하나의 연속적인 막이다.
도 37의 (A)에서, 도전층(126R)과 층(133R) 사이에는 도 36의 (A) 등에 나타낸 절연층(237)이 제공되어 있지 않다. 즉 표시 장치(50E)에는 화소 전극과 접촉하고, 화소 전극의 상면 단부를 덮는 절연층(격벽, 뱅크 또는 스페이서 등이라고도 함)이 제공되어 있지 않다. 그러므로 인접한 발광 소자 사이의 간격을 매우 좁게 할 수 있다. 따라서 정세도 및 해상도가 높은 표시 장치로 할 수 있다. 또한 상기 절연층을 형성하기 위한 마스크(예를 들어 포토마스크)도 불필요하므로, 표시 장치의 제조 비용을 절감할 수 있다.
상술한 바와 같이, 층(133R), 층(133G), 및 층(133B)은 각각 발광층을 포함한다. 층(133R), 층(133G), 및 층(133B)은 각각 발광층과, 발광층 위의 캐리어 수송층(전자 수송층 또는 정공 수송층)을 포함하는 것이 바람직하다. 또는 층(133R), 층(133G), 및 층(133B)은 각각 발광층과, 발광층 위의 캐리어 차단층(정공 차단층 또는 전자 차단층)을 포함하는 것이 바람직하다. 또는 층(133R), 층(133G), 및 층(133B)은 각각 발광층과, 발광층 위의 캐리어 차단층과, 캐리어 차단층 위의 캐리어 수송층을 포함하는 것이 바람직하다. 층(133R), 층(133G), 및 층(133B)의 표면은 표시 장치의 제작 공정 중에 노출되기 때문에, 캐리어 수송층 및 캐리어 차단층 중 한쪽 또는 양쪽을 발광층 위에 제공함으로써, 발광층이 가장 바깥쪽으로 노출되는 것이 억제되어, 발광층이 받는 대미지를 줄일 수 있다. 이에 의하여, 발광 소자의 신뢰성을 높일 수 있다.
공통층(114)은 예를 들어 전자 주입층 또는 정공 주입층을 포함한다. 또는 공통층(114)은 전자 수송층과 전자 주입층의 적층이어도 좋고, 정공 수송층과 정공 주입층의 적층이어도 좋다. 공통층(114)은 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)에서 공유되어 있다.
층(133R), 층(133G), 및 층(133B) 각각의 측면은 절연층(125)으로 덮여 있다. 절연층(127)은 절연층(125)을 개재하여 층(133R), 층(133G), 및 층(133B) 각각의 측면을 덮는다.
층(133R), 층(133G), 및 층(133B)의 측면(또한 상면의 일부)이 절연층(125) 및 절연층(127) 중 적어도 한쪽으로 덮여 있으면, 공통층(114)(또는 공통 전극(115))이 화소 전극 그리고 층(133R), 층(133G), 및 층(133B)의 측면과 접하는 것이 억제되어, 발광 소자의 단락을 억제할 수 있다. 이에 의하여, 발광 소자의 신뢰성을 높일 수 있다.
절연층(125)은 층(133R), 층(133G), 및 층(133B) 각각의 측면과 접촉하는 것이 바람직하다. 절연층(125)이 층(133R), 층(133G), 및 층(133B)과 접촉하는 구성으로 함으로써, 층(133R), 층(133G), 및 층(133B)의 막 박리를 방지할 수 있어, 발광 소자의 신뢰성을 높일 수 있다.
절연층(127)은 절연층(125)의 오목부를 충전하도록 절연층(125) 위에 제공된다. 절연층(127)은 절연층(125)의 측면의 적어도 일부를 덮는 것이 바람직하다.
절연층(125) 및 절연층(127)을 제공함으로써, 인접한 섬 형상의 층 사이를 충전할 수 있기 때문에, 섬 형상의 층 위에 제공되는 층(예를 들어 캐리어 주입층 및 공통 전극 등)의 피형성면을 고저차가 큰 요철이 저감되고 더 평탄한 것으로 할 수 있다. 따라서 캐리어 주입층 및 공통 전극 등의 피복성을 높일 수 있다.
공통층(114) 및 공통 전극(115)은 층(133R), 층(133G), 층(133B), 절연층(125), 및 절연층(127) 위에 제공된다. 절연층(125) 및 절연층(127)을 제공하기 전의 단계에서는, 화소 전극 및 섬 형상의 EL층이 제공되는 영역과, 화소 전극 및 섬 형상의 EL층이 제공되지 않는 영역(발광 소자 사이의 영역)의 차이에 기인한 단차가 발생한다. 본 발명의 일 형태의 표시 장치에서는, 절연층(125) 및 절연층(127)을 포함함으로써 상기 단차를 평탄화할 수 있어, 공통층(114) 및 공통 전극(115)의 피복성을 향상시킬 수 있다. 따라서 단절로 인한 접속 불량을 억제할 수 있다. 또한 단차로 인하여 공통 전극(115)이 국소적으로 얇아져 전기 저항이 상승하는 것을 억제할 수 있다.
절연층(127)의 상면은 보다 평탄성이 높은 형상을 가지는 것이 바람직하다. 절연층(127)의 상면은 평면, 볼록 곡면, 및 오목 곡면 중 적어도 하나를 가져도 좋다. 예를 들어 절연층(127)의 상면은 곡률 반경이 큰 볼록 곡면 형상을 가지는 것이 바람직하다.
절연층(125)에는 무기 절연막을 사용할 수 있다. 예를 들어 산화물, 질화물, 산화질화물, 및 질화산화물을 무기 절연막으로서 사용할 수 있다. 이들 무기 절연막의 구체적인 예는 상술한 바와 같다. 절연층(125)은 단층 구조이어도 좋고 적층 구조이어도 좋다. 특히 산화 알루미늄은 에칭 시에 EL층에 대한 선택비가 높고, 후술하는 절연층(127)의 형성 시에 EL층을 보호하는 기능을 가지기 때문에 바람직하다. 특히 ALD법에 의하여 형성한 산화 알루미늄막, 산화 하프늄막, 또는 산화 실리콘막 등의 무기 절연막을 절연층(125)으로서 적용함으로써, 핀홀이 적고, EL층을 보호하는 기능이 우수한 절연층(125)을 형성할 수 있다. 또한 절연층(125)은 ALD법에 의하여 형성된 막과 스퍼터링법에 의하여 형성된 막의 적층 구조를 가져도 좋다. 절연층(125)은 예를 들어 ALD법에 의하여 형성된 산화 알루미늄막과 스퍼터링법에 의하여 형성된 질화 실리콘막의 적층 구조를 가져도 좋다.
절연층(125)은 물 및 산소 중 적어도 한쪽에 대한 배리어 절연층으로서의 기능을 가지는 것이 바람직하다. 또한 절연층(125)은 물 및 산소 중 적어도 한쪽의 확산을 억제하는 기능을 가지는 것이 바람직하다. 또한 절연층(125)은 물 및 산소 중 적어도 한쪽을 포획 또는 고착하는(게터링이라고도 함) 기능을 가지는 것이 바람직하다.
절연층(125)이 배리어 절연층으로서의 기능을 가지면, 외부로부터 각 발광 소자로 확산될 수 있는 불순물(대표적으로는, 물 및 산소 중 적어도 한쪽)의 침입이 억제될 수 있다. 상기 구성으로 함으로써, 신뢰성이 높은 발광 소자 및 신뢰성이 높은 표시 장치를 제공할 수 있다.
절연층(125)은 불순물 농도가 낮은 것이 바람직하다. 이에 의하여, 절연층(125)으로부터 EL층에 불순물이 혼입되어 EL층이 열화되는 것을 억제할 수 있다. 또한 절연층(125)에서 불순물 농도를 낮게 함으로써, 물 및 산소 중 적어도 한쪽에 대한 배리어성을 높일 수 있다. 예를 들어 절연층(125)은 수소 농도 및 탄소 농도 중 한쪽, 바람직하게는 양쪽이 충분히 낮은 것이 바람직하다.
절연층(125) 위에 제공되는 절연층(127)은 인접한 발광 소자 사이에 형성된 절연층(125)의 고저차가 큰 요철을 평탄화하는 기능을 가진다. 바꿔 말하면, 절연층(127)은 공통 전극(115)이 형성되는 면의 평탄성을 향상시키는 효과를 가진다.
절연층(127)으로서는 유기 재료를 포함한 절연층을 사용할 수 있다. 유기 재료로서는 감광성 유기 수지를 사용하는 것이 바람직하고, 예를 들어 아크릴 수지를 포함한 감광성 수지 조성물을 사용하는 것이 바람직하다. 또한 본 명세서 등에서 아크릴 수지란, 폴리메타크릴산 에스터 또는 메타크릴 수지만을 가리키는 것이 아니고, 넓은 의미의 아크릴계 폴리머 전체를 가리키는 경우가 있다.
절연층(127)에는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 이미드 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실리콘(silicone) 수지, 실록세인 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등을 사용하여도 좋다. 또한 절연층(127)에는 폴리바이닐알코올(PVA), 폴리바이닐뷰티랄, 폴리바이닐피롤리돈, 폴리에틸렌글라이콜, 폴리글리세린, 풀루란, 수용성 셀룰로스, 및 알코올 가용성 폴리아마이드 수지 등의 유기 재료를 사용하여도 좋다. 또한 감광성 수지로서는 포토레지스트를 사용하여도 좋다. 감광성 유기 수지로서는 포지티브형 재료 및 네거티브형 재료 중 어느 쪽을 사용하여도 좋다.
절연층(127)에는 가시광을 흡수하는 재료를 사용하여도 좋다. 절연층(127)이 발광 소자로부터 방출되는 광을 흡수함으로써, 발광 소자로부터 절연층(127)을 통하여 인접한 발광 소자에 광이 누설되는 것(미광)을 억제할 수 있다. 이에 의하여, 표시 장치의 표시 품위를 높일 수 있다. 또한 표시 장치에 편광판을 사용하지 않아도 표시 품위를 높일 수 있기 때문에, 표시 장치를 경량화 및 박형화할 수 있다.
가시광을 흡수하는 재료로서는, 흑색 등의 안료를 포함한 재료, 염료를 포함한 재료, 광 흡수성을 가지는 수지 재료(예를 들어 폴리이미드 등), 및 컬러 필터에 사용할 수 있는 수지 재료(컬러 필터 재료)를 들 수 있다. 특히 2색 또는 3색 이상의 컬러 필터 재료를 적층 또는 혼합한 수지 재료를 사용하면, 가시광의 차폐 효과를 높일 수 있기 때문에 바람직하다. 특히 3색 이상의 컬러 필터 재료를 혼합함으로써, 흑색 또는 흑색에 가까운 수지층으로 할 수 있다.
<표시 장치의 구성예 5>
도 37의 (B)에 표시 장치(50F)의 표시부(162)의 단면의 일례를 나타내었다. 표시 장치(50F)는 각 색의 부화소에 층(133R), 층(133G), 및 층(133B)의 각각을 가지는 발광 소자와 착색층(컬러 필터 등)이 사용되는 점이 표시 장치(50E)와 주로 다르다. 도 37의 (B)에 나타낸 구성은 도 37의 (A)에 나타낸 FPC(172)를 포함하는 영역, 회로부(164), 표시부(162)의 기판(151)부터 절연층(235)까지의 적층 구조, 접속부(140), 및 단부의 구성과 조합할 수 있다.
도 37의 (B)에 나타낸 표시 장치(50F)에서는, 발광 소자(130R), 발광 소자(130G), 발광 소자(130B), 적색의 광을 투과시키는 착색층(132R), 녹색의 광을 투과시키는 착색층(132G), 및 청색의 광을 투과시키는 착색층(132B) 등이 제공된다.
발광 소자(130R)로부터 방출되는 광은 착색층(132R)을 통하여 표시 장치(50F)의 외부에 적색의 광으로서 추출된다. 마찬가지로, 발광 소자(130G)로부터 방출되는 광은 착색층(132G)을 통하여 표시 장치(50F)의 외부에 녹색의 광으로서 추출된다. 발광 소자(130B)로부터 방출되는 광은 착색층(132B)을 통하여 표시 장치(50F)의 외부에 청색의 광으로서 추출된다.
발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)는 각각 층(133R), 층(133G), 및 층(133B)을 포함한다. 층(133R), 층(133G), 및 층(133B)은 동일한 재료를 사용하여 동일한 공정으로 형성된다. 또한 층(133R), 층(133G), 및 층(133B)은 서로 떨어져 있다. EL층을 각 발광 소자에 섬 형상으로 제공함으로써, 인접한 발광 소자 간의 누설 전류를 억제할 수 있다. 이에 의하여, 크로스토크에 기인한 의도치 않은 발광을 방지할 수 있어, 콘트라스트가 매우 높은 표시 장치를 실현할 수 있다.
예를 들어 도 37의 (B)에 나타낸 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)는 백색의 광을 방출한다. 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)로부터 방출되는 백색의 광이 착색층(132R), 착색층(132G), 및 착색층(132B)을 투과함으로써, 원하는 색의 광을 얻을 수 있다.
또는 예를 들어 도 37의 (B)에 나타낸 발광 소자(130R), 발광 소자(130G), 및 발광 소자(130B)는 청색의 광을 방출한다. 이때, 층(133R), 층(133G), 및 층(133B)은 청색의 광을 방출하는 발광층을 하나 이상 포함한다. 청색의 광을 나타내는 화소(230B)에서는, 발광 소자(130B)로부터 방출되는 청색의 광을 추출할 수 있다. 또한 적색의 광을 나타내는 화소(230R) 및 녹색의 광을 나타내는 화소(230G)에서는, 발광 소자(130R) 또는 발광 소자(130G)와 기판(152) 사이에 색 변환층을 제공함으로써, 발광 소자(130R) 또는 발광 소자(130G)로부터 방출되는 청색의 광을 더 긴 파장의 광으로 변환하여 적색 또는 녹색의 광을 추출할 수 있다. 또한 발광 소자(130R) 위에서는, 색 변환층과 기판(152) 사이에 착색층(132R)을 제공하고, 발광 소자(130G) 위에서는, 색 변환층과 기판(152) 사이에 착색층(132G)을 제공하는 것이 바람직하다. 색 변환층을 투과한 광이 착색층을 통하여 추출됨으로써, 원하는 색의 광 이외의 광이 착색층에 의하여 흡수되고, 부화소가 나타내는 광의 색 순도를 높일 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(OS 트랜지스터)에 대하여 설명한다. 또한 OS 트랜지스터의 설명에 있어서, 채널 형성 영역에 실리콘을 포함한 트랜지스터(Si 트랜지스터라고도 함)과의 비교에 대해서도 간단하게 설명한다.
[OS 트랜지스터]
OS 트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하, 바람직하게는 1×1017cm-3 미만, 더 바람직하게는 1×1016cm-3 미만, 더욱 바람직하게는 1×1013cm-3 미만, 더더욱 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체 중의 캐리어 농도를 낮추는 경우에는, 상기 산화물 반도체 중의 불순물 농도를 낮춤으로써, 상기 산화물 반도체 중의 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 예를 들어 수소 또는 질소 등이 있다. 또한 산화물 반도체 내의 불순물이란, 예를 들어 산화물 반도체를 구성하는 주성분 이외를 가리킨다. 예를 들어 농도가 0.1atomic% 미만의 원소는 불순물이라고 할 수 있다.
또한 OS 트랜지스터는 산화물 반도체 중의 채널 형성 영역에 불순물 또는 산소 결손이 존재하면, 전기 특성이 변동되기 쉽고 신뢰성이 악화되는 경우가 있다. 또한 OS 트랜지스터에서는 산화물 반도체 내의 산소 결손에 수소가 들어간 결함(이하 VOH라고 부르는 경우가 있음)이 형성되고, 캐리어가 되는 전자가 생성되는 경우가 있다. 또한 OS 트랜지스터에서는 채널 형성 영역에 VOH가 형성되면 채널 형성 영역 중의 도너 농도가 증가하는 경우가 있다. 이에 의하여 OS 트랜지스터는 채널 형성 영역 중의 도너 농도가 증가함에 따라 문턱 전압에 편차가 생기는 경우가 있다. 그러므로 OS 트랜지스터는 산화물 반도체 중의 채널 형성 영역에 산소 결손이 포함되면 노멀리 온 특성(게이트 전압이 0V의 시에 드레인 전류가 흐르는 특성)을 가지기 쉽다. 따라서 산화물 반도체 중의 채널 형성 영역에서는 불순물, 산소 결손, 및 VOH는 가능한 한 저감되어 있는 것이 바람직하다.
또한 산화물 반도체의 밴드 갭은 실리콘의 밴드 갭(대표적으로는 1.1eV)보다 큰 것이 바람직하고, 바람직하게는 2eV 이상, 더 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3.0eV 이상이다. 실리콘보다 밴드 갭이 큰 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류(Ioff라고도 부름)를 저감할 수 있다.
또한 Si 트랜지스터에서는 트랜지스터의 미세화가 진행됨에 따라 단채널 효과(SCE: Short Channel Effect)가 발현한다. 그러므로 Si 트랜지스터는 미세화가 어렵다. 단채널 효과가 발현하는 요인의 하나로서 실리콘의 밴드 갭이 작은 것을 들 수 있다. 한편, OS 트랜지스터는 밴드 갭이 큰 반도체 재료인 산화물 반도체를 사용하기 때문에 단채널 효과를 억제할 수 있다. 바꿔 말하면, OS 트랜지스터는 단채널 효과가 없거나 단채널 효과가 매우 작은 트랜지스터이다.
또한 단채널 효과란 트랜지스터의 미세화(채널 길이의 축소)에 따라 현재화되는 전기 특성의 열화이다. 단채널 효과의 구체적인 예로서는 예를 들어 문턱 전압의 저하, 서브스레숄드 스윙 값(S값이라고 표기하는 경우가 있음)의 증대, 및 누설 전류의 증대 등이 있다. 여기서 S값이란, 서브스레숄드 영역에서 드레인 전압이 일정한 상태로 드레인 전류를 1자릿수 변화시킬 때의 게이트 전압의 변화량을 가리킨다.
또한 단채널 효과에 대한 내성의 지표로서 특성 길이(Characteristic Length)가 널리 사용되고 있다. 특성 길이란, 채널 형성 영역의 퍼텐셜의 굴곡성의 지표이다. 특성 길이가 작을수록 퍼텐셜이 가파르게 상승되기 때문에 단채널 효과에 강하다고 할 수 있다.
OS 트랜지스터는 축적형 트랜지스터이고, Si 트랜지스터는 반전형 트랜지스터이다. 따라서 OS 트랜지스터는 Si 트랜지스터에 비하여 소스 영역-채널 형성 영역 사이의 특성 길이 및 드레인 영역-채널 형성 영역 사이의 특성 길이가 작다. 따라서 OS 트랜지스터는 Si 트랜지스터보다 단채널 효과에 강하다. 즉 채널 길이가 짧은 트랜지스터를 제작하고자 하는 경우에는, OS 트랜지스터가 Si 트랜지스터보다 적합하다.
채널 형성 영역이 i형 또는 실질적으로 i형이 될 때까지 산화물 반도체의 캐리어 농도를 낮춘 경우에도, 단채널 트랜지스터에서는 Conduction-Band-Lowering(CBL) 효과에 의하여 채널 형성 영역의 전도대 하단이 낮아지기 때문에, 소스 영역 또는 드레인 영역과 채널 형성 영역 사이의 전도대 하단의 에너지 차이는 0.1eV 이상 0.2eV 이하까지 작아질 가능성이 있다. 이에 의하여, OS 트랜지스터는 채널 형성 영역이 n-형 영역이 되고, 소스 영역 및 드레인 영역의 각각이 n+형 영역이 되는 n+/n-/n+의 축적형 junction-less 트랜지스터 구조 또는 n+/n-/n+의 축적형 non-junction 트랜지스터 구조를 가지는 것으로 간주할 수도 있다.
OS 트랜지스터는 상기 구조를 가짐으로써 미세화 또는 고집적화된 경우에도 양호한 전기 특성을 가질 수 있다. 예를 들어 OS 트랜지스터는 게이트 길이가 20nm 이하, 15nm 이하, 10nm 이하, 7nm 이하, 또는 6nm 이하이며, 1nm 이상, 3nm 이상, 또는 5nm 이상인 경우에도 양호한 전기 특성을 얻을 수 있다. 한편, Si 트랜지스터에서는 단채널 효과가 발현하기 때문에, 20nm 이하 또는 15nm 이하의 게이트 길이로 하기 어려운 경우가 있다. 따라서 OS 트랜지스터는 Si 트랜지스터에 비하여 채널 길이가 짧은 트랜지스터에 사용할 수 있다. 또한 게이트 길이란, 트랜지스터 동작 시에 캐리어가 채널 형성 영역 내부를 이동하는 방향에서의 게이트 전극의 길이고, 트랜지스터를 평면에서 볼 때의 게이트 전극의 밑면의 폭을 가리킨다.
또한 OS 트랜지스터를 미세화함으로써 트랜지스터의 고주파 특성을 향상시킬 수 있다. 구체적으로는 트랜지스터의 차단 주파수를 향상시킬 수 있다. OS 트랜지스터의 게이트 길이가 상기 범위 내에 있는 경우, 예를 들어 실온 환경하에서 트랜지스터의 차단 주파수를 50GHz 이상, 바람직하게는 100GHz 이상, 더 바람직하게는 150GHz 이상으로 할 수 있다.
상술한 바와 같이 OS 트랜지스터는 Si 트랜지스터에 비하여 오프 전류가 작고, 또한 채널 길이가 짧은 트랜지스터의 제작이 가능하다는 등의 우수한 효과를 가진다.
본 실시형태에 기재된 구성, 구조, 또는 방법 등은 다른 실시형태 등에서 기재되는 구성, 구조, 또는 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기에 대하여 도 38 내지 도 40을 사용하여 설명한다.
본 실시형태의 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치 또는 본 발명의 일 형태의 반도체 장치를 사용한 표시 장치를 포함한다. 본 발명의 일 형태의 표시 장치는 정세도 및 해상도를 쉽게 높일 수 있다. 따라서 다양한 전자 기기의 표시부에 사용할 수 있다.
또한 본 발명의 일 형태의 반도체 장치는 전자 기기의 표시부 이외에 적용할 수도 있다. 예를 들어 전자 기기의 제어부 등에 본 발명의 일 형태의 반도체 장치를 사용함으로써, 소비 전력을 절감할 수 있어 바람직하다.
전자 기기로서는, 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지, 및 파친코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 및 음향 재생 장치 등이 있다.
특히 본 발명의 일 형태의 표시 장치는 정세도를 높일 수 있기 때문에, 비교적 작은 표시부를 가지는 전자 기기에 사용할 수 있다. 이러한 전자 기기로서는 예를 들어 손목시계형 정보 단말기 및 팔찌형 정보 단말기 등 손목에 장착할 수 있는 웨어러블 기기, 그리고 헤드 마운트 디스플레이 등의 VR용 기기, 안경형 AR용 기기, 및 MR용 기기 등 머리에 장착할 수 있는 웨어러블 기기 등이 있다.
본 발명의 일 형태의 표시 장치는 HD(화소수 1280×720), FHD(화소수 1920×1080), WQHD(화소수 2560×1440), WQXGA(화소수 2560×1600), 4K(화소수 3840×2160), 또는 8K(화소수 7680×4320) 등으로 해상도가 매우 높은 것이 바람직하다. 특히 4K, 8K, 또는 이들 이상의 해상도로 하는 것이 바람직하다. 또한 본 발명의 일 형태의 표시 장치에서의 화소 밀도(정세도)는 100ppi 이상이 바람직하고, 300ppi 이상이 더 바람직하고, 500ppi 이상이 더 바람직하고, 1000ppi 이상이 더 바람직하고, 2000ppi 이상이 더 바람직하고, 3000ppi 이상이 더 바람직하고, 5000ppi 이상이 더 바람직하고, 7000ppi 이상이 더 바람직하다. 이와 같이 높은 해상도 및 높은 정세도 중 한쪽 또는 양쪽을 가지는 표시 장치를 사용함으로써, 임장감 및 깊이감 등을 더 높일 수 있다. 또한 본 발명의 일 형태의 표시 장치의 화면 비율(종횡비)은 특별히 한정되지 않는다. 예를 들어 표시 장치는 1:1(정방형), 4:3, 16:9, 또는 16:10 등 다양한 화면 비율에 대응할 수 있다.
본 실시형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 검지, 검출, 또는 측정하는 기능을 가지는 것)를 포함하여도 좋다.
본 실시형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 38의 (A) 내지 (D)를 사용하여, 머리에 장착할 수 있는 웨어러블 기기의 일례에 대하여 설명한다. 이들 웨어러블 기기는 AR의 콘텐츠를 표시하는 기능, VR의 콘텐츠를 표시하는 기능, SR의 콘텐츠를 표시하는 기능, 및 MR의 콘텐츠를 표시하는 기능 중 적어도 하나를 가진다. 전자 기기가 AR, VR, SR, 및 MR 등 중 적어도 하나의 콘텐츠를 표시하는 기능을 가짐으로써, 사용자의 몰입감을 높일 수 있다.
도 38의 (A)에 나타낸 전자 기기(700A) 및 도 38의 (B)에 나타낸 전자 기기(700B)는 각각 한 쌍의 표시 패널(751)과, 한 쌍의 하우징(721)과, 통신부(도시하지 않았음)와, 한 쌍의 장착부(723)와, 제어부(도시하지 않았음)와, 촬상부(도시하지 않았음)와, 한 쌍의 광학 부재(753)와, 프레임(757)과, 한 쌍의 코 받침(758)을 포함한다.
표시 패널(751)에는 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 따라서 정세도가 매우 높은 표시가 가능한 전자 기기로 할 수 있다.
전자 기기(700A) 및 전자 기기(700B)는 각각 광학 부재(753)의 표시 영역(756)에, 표시 패널(751)에 표시한 화상을 투영할 수 있다. 광학 부재(753)는 투광성을 가지기 때문에, 사용자는 광학 부재(753)를 통하여 시인되는 투과 이미지에 겹쳐, 표시 영역에 표시된 화상을 볼 수 있다. 따라서 전자 기기(700A) 및 전자 기기(700B)는 각각 AR 표시가 가능한 전자 기기이다.
전자 기기(700A) 및 전자 기기(700B)에는 촬상부로서 앞쪽 방향을 촬상할 수 있는 카메라가 제공되어도 좋다. 또한 전자 기기(700A) 및 전자 기기(700B)는 각각 자이로 센서 등의 가속도 센서를 가짐으로써, 사용자의 머리의 방향을 검지하고, 그 방향에 따른 화상을 표시 영역(756)에 표시할 수도 있다.
통신부는 무선 통신기를 포함하고, 상기 무선 통신기에 의하여 영상 신호 등을 공급할 수 있다. 또한 무선 통신기 대신 또는 무선 통신기에 더하여, 영상 신호 및 전원 전위가 공급되는 케이블을 접속 가능한 커넥터를 포함하여도 좋다.
전자 기기(700A) 및 전자 기기(700B)에는 배터리가 제공되어 있기 때문에, 무선 및 유선 중 한쪽 또는 양쪽으로 충전할 수 있다.
하우징(721)에는 터치 센서 모듈이 제공되어도 좋다. 터치 센서 모듈은 하우징(721)의 외측 면이 터치되는 것을 검출하는 기능을 가진다. 터치 센서 모듈에 의하여 사용자의 탭 조작 또는 슬라이드 조작 등을 검출하여, 다양한 처리를 실행할 수 있다. 예를 들어 탭 조작에 의하여 동영상의 일시 정지 또는 재개 등의 처리를 실행할 수 있고, 슬라이드 조작에 의하여 빨리 감기 또는 빨리 되감기의 처리를 실행할 수 있다. 또한 2개의 하우징(721)의 각각에 터치 센서 모듈을 제공함으로써, 조작의 폭을 넓힐 수 있다.
터치 센서 모듈에는 다양한 터치 센서를 적용할 수 있다. 예를 들어 정전 용량 방식, 저항막 방식, 적외선 방식, 전자기 유도 방식, 표면 탄성파 방식, 또는 광학 방식 등 다양한 방식을 채용할 수 있다. 특히 정전 용량 방식 또는 광학 방식의 센서를 터치 센서 모듈에 적용하는 것이 바람직하다.
광학 방식의 터치 센서를 사용하는 경우에는, 수광 소자로서 광전 변환 소자를 사용할 수 있다. 광전 변환 소자의 활성층에는 무기 반도체 및 유기 반도체 중 한쪽 또는 양쪽을 사용할 수 있다.
도 38의 (C)에 나타낸 전자 기기(800A) 및 도 38의 (D)에 나타낸 전자 기기(800B)는 각각 한 쌍의 표시부(820)와, 하우징(821)과, 통신부(822)와, 한 쌍의 장착부(823)와, 제어부(824)와, 한 쌍의 촬상부(825)와, 한 쌍의 렌즈(832)를 포함한다.
표시부(820)에는 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 따라서 정세도가 매우 높은 표시가 가능한 전자 기기로 할 수 있다. 이에 의하여, 사용자는 높은 몰입감을 느낄 수 있다.
표시부(820)는 하우징(821)의 내부의 렌즈(832)를 통하여 시인할 수 있는 위치에 제공된다. 또한 한 쌍의 표시부(820)에 서로 다른 화상을 표시함으로써, 시차를 사용한 3차원 표시를 할 수도 있다.
전자 기기(800A) 및 전자 기기(800B)는 각각 VR용 전자 기기라고 할 수 있다. 전자 기기(800A) 또는 전자 기기(800B)를 장착한 사용자는 렌즈(832)를 통하여 표시부(820)에 표시되는 화상을 시인할 수 있다.
전자 기기(800A) 및 전자 기기(800B)는 각각 렌즈(832) 및 표시부(820)가 사용자의 눈의 위치에 따라 최적으로 배치되도록 이들의 좌우의 위치를 조정 가능한 기구를 가지는 것이 바람직하다. 또한 렌즈(832)와 표시부(820) 사이의 거리를 변경함으로써, 초점을 조정하는 기구를 가지는 것이 바람직하다.
장착부(823)에 의하여 사용자는 전자 기기(800A) 또는 전자 기기(800B)를 머리에 장착할 수 있다. 또한 도 38의 (C) 등에서는 장착부(823)가 안경다리(템플이라고도 함)와 같은 형상을 가지는 예를 나타내었지만, 이에 한정되지 않는다. 장착부(823)는 사용자가 장착할 수 있으면 좋고, 예를 들어 헬멧형 또는 밴드형이어도 좋다.
촬상부(825)는 외부의 정보를 취득하는 기능을 가진다. 촬상부(825)가 취득한 데이터는 표시부(820)에 출력할 수 있다. 촬상부(825)에는 이미지 센서를 사용할 수 있다. 또한 망원 및 광각 등 복수의 화각에 대응할 수 있도록 복수의 카메라를 제공하여도 좋다.
또한 여기서는 촬상부(825)가 제공되는 예를 나타내었지만, 사용자와 대상물 사이의 거리를 측정할 수 있는 측거 센서(이하 검지부라고도 함)가 제공되면 좋다. 즉 촬상부(825)는 검지부의 일 형태이다. 검지부로서는 예를 들어 이미지 센서 또는 LIDAR(Light Detection and Ranging) 등의 거리 화상 센서를 사용할 수 있다. 카메라에 의하여 얻어진 화상과, 거리 화상 센서에 의하여 얻어진 화상을 사용함으로써, 더 많은 정보를 취득할 수 있어, 더 정밀도가 높은 제스처 조작이 가능해진다.
전자 기기(800A)는 골전도 이어폰으로서 기능하는 진동 기구를 가져도 좋다. 예를 들어 표시부(820), 하우징(821), 및 장착부(823) 중 어느 하나 또는 복수에 상기 진동 기구를 가지는 구성을 적용할 수 있다. 이에 의하여, 헤드폰, 이어폰, 또는 스피커 등의 음향 기기가 별도로 필요하지 않아, 전자 기기(800A)를 장착하기만 하면 영상과 음성을 즐길 수 있다.
전자 기기(800A) 및 전자 기기(800B)는 각각 입력 단자를 포함하여도 좋다. 입력 단자에는 영상 출력 기기 등으로부터의 영상 신호 및 전자 기기 내에 제공되는 배터리를 충전하기 위한 전력 등을 공급하는 케이블을 접속할 수 있다.
본 발명의 일 형태의 전자 기기는 이어폰(750)과 무선 통신을 하는 기능을 가져도 좋다. 이어폰(750)은 통신부(도시하지 않았음)를 가지고, 무선 통신 기능을 가진다. 이어폰(750)은 무선 통신 기능에 의하여 전자 기기로부터 정보(예를 들어 음성 데이터)를 수신할 수 있다. 예를 들어 도 38의 (A)에 나타낸 전자 기기(700A)는 무선 통신 기능에 의하여 이어폰(750)에 정보를 송신하는 기능을 가진다. 또한 예를 들어 도 38의 (C)에 나타낸 전자 기기(800A)는 무선 통신 기능에 의하여 이어폰(750)에 정보를 송신하는 기능을 가진다.
전자 기기가 이어폰부를 가져도 좋다. 도 38의 (B)에 나타낸 전자 기기(700B)는 이어폰부(727)를 가진다. 예를 들어 이어폰부(727)는 제어부에 유선으로 접속될 수 있다. 이어폰부(727)와 제어부를 접속하는 배선의 일부는 하우징(721) 또는 장착부(723)의 내부에 배치되어도 좋다.
마찬가지로, 도 38의 (D)에 나타낸 전자 기기(800B)는 이어폰부(827)를 가진다. 예를 들어 이어폰부(827)는 제어부(824)에 유선으로 접속될 수 있다. 이어폰부(827)와 제어부(824)를 접속하는 배선의 일부는 하우징(821) 또는 장착부(823)의 내부에 배치되어도 좋다. 또한 이어폰부(827)와 장착부(823)가 자석을 포함하여도 좋다. 이에 의하여, 이어폰부(827)를 장착부(823)에 자기력으로 고정할 수 있어, 수납이 용이해지기 때문에 바람직하다.
또한 전자 기기는 이어폰 또는 헤드폰 등을 접속할 수 있는 음성 출력 단자를 포함하여도 좋다. 또한 전자 기기는 음성 입력 단자 및 음성 입력 기구 중 한쪽 또는 양쪽을 포함하여도 좋다. 음성 입력 기구로서는 예를 들어 마이크로폰 등의 집음 장치를 사용할 수 있다. 전자 기기가 음성 입력 기구를 가짐으로써, 전자 기기에 소위 헤드셋으로서의 기능을 부여하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태의 전자 기기로서는, 안경형(전자 기기(700A) 및 전자 기기(700B) 등) 및 고글형(전자 기기(800A) 및 전자 기기(800B) 등) 모두 적합하다.
본 발명의 일 형태의 전자 기기는 유선 또는 무선으로 이어폰에 정보를 송신할 수 있다.
도 39의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 포함한다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 39의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 기판(6517), 및 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 접착층(도시하지 않았음)에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있고, 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. FPC(6515)는 인쇄 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이를 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에, 전자 기기의 두께를 억제하면서 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면 측에 FPC(6515)와의 접속부를 배치함으로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
도 39의 (C)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)에서는, 하우징(7101)에 표시부(7000)가 포함되어 있다. 여기서는, 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 39의 (C)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 가지는 조작 스위치 및 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7000)에 터치 센서를 포함하여도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 가지는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있고, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 포함한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자로만) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 39의 (D)에 노트북형 퍼스널 컴퓨터의 일례를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 및 외부 접속 포트(7214) 등을 포함한다. 하우징(7211)에 표시부(7000)가 포함되어 있다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 39의 (E) 및 (F)에 디지털 사이니지의 일례를 나타내었다.
도 39의 (E)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 포함한다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 및 마이크로폰 등을 포함할 수 있다.
도 39의 (F)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타낸 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 포함한다.
도 39의 (E) 및 (F)에서는, 표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수도 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
도 39의 (E) 및 (F)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어 표시부(7000)에 표시되는 광고의 정보를 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시할 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로서 사용한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 40의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 검지, 검출, 또는 측정하는 기능을 가지는 것), 및 마이크로폰(9008) 등을 포함한다.
도 40의 (A) 내지 (G)에서는, 표시부(9001)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 40의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 및 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 40의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 40의 (A)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 도 40의 (A)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS, 또는 전화 등의 착신의 알림, 그리고 전자 메일 또는 SNS 등의 제목, 송신자명, 및 일시 등이 있다. 또한 시각, 배터리의 잔량, 및 전파 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 40의 (B)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 및 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 예를 들어 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 전화를 받을지 여부를 판단할 수 있다.
도 40의 (C)는 태블릿 단말기(9103)를 나타낸 사시도이다. 태블릿 단말기(9103)는 일례로서 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 각종 애플리케이션을 실행할 수 있다. 태블릿 단말기(9103)는 하우징(9000)의 전면(前面)에 표시부(9001), 카메라(9002), 마이크로폰(9008), 및 스피커(9003)를 포함하고, 하우징(9000)의 왼쪽 측면에는 조작용 버튼으로서 조작 키(9005)를 포함하고, 하우징(9000)의 밑면에는 접속 단자(9006)를 포함한다.
도 40의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트워치(등록 상표)로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)가, 예를 들어 무선 통신이 가능한 헤드셋과 상호 통신함으로써, 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전을 할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 40의 (E) 내지 (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 40의 (E)는 펼친 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 40의 (G)는 접은 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 40의 (F)는 도 40의 (E) 및 (G)에 나타낸 상태 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 휴대성이 뛰어나고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역을 가지므로 표시의 일람성이 뛰어나다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지되어 있다. 예를 들어 표시부(9001)는 곡률 반경 0.1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 기재된 구성 등은 다른 실시형태 등에 기재된 구성 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 실제로 제작한 OLED 패널(OLED 디스플레이, 유기 EL 패널, 또는 유기 EL 디스플레이라고도 함)에 대하여 설명한다. 채널 길이가 1μm 미만인 세로형 OS 트랜지스터를 사용하여, 정세도가 513ppi이고, 화소 배열이 RGB 스트라이프 배열이고, 내부 보정 회로를 탑재한 OLED 패널을 제작하였다. 상기 OLED 패널에 앞의 실시형태 등에 기재된 반도체 장치 및 표시 장치의 적어도 일부를 사용하였다.
따라서 본 실시예에 있어서, 앞의 실시형태 등의 설명을 적절히 참조할 수 있기 때문에 설명을 생략하는 경우가 있다.
<세로형 OS 트랜지스터>
제작한 OLED 패널에 사용한 세로형 OS 트랜지스터(OSVFET)에 대하여 설명한다.
도 21의 (A) 및 (B)에 나타낸 트랜지스터(100)와 같은 구성을 가지는 OSVFET를 제작하였다. 제작한 OSVFET는 nc 구조를 가지는 금속 산화물을 반도체층에 사용한 OSVFET(nc 구조의 OSVFET)이다. 또한 채널 길이가 0.5μm이고 채널 폭이 2πμm(약 6.3μm)이다. 이때 상기 OSVFET의 레이아웃 폭은 게이트 전극, 소스 전극, 및 드레인 전극 등의 마진을 고려하여 콘택트 홀과 같은 정도의 4μm이었다. 또한 상기 OSVFET의 레이아웃 면적은 도 22의 (A) 내지 (C)에 나타낸 트랜지스터(200)와 같은 구성을 가지는 소위 플레이너형 트랜지스터의 약 1/3이었다.
[Id-Vg 특성]
도 41은 제작한 OSVFET의 Id-Vg 특성의 평가 결과를 나타내는 그래프이다. 도 41에 있어서, 가로축은 게이트와 소스 사이의 전압(게이트 전압(Vg))을 나타내고, 세로축은 드레인으로부터 소스에 흐르는 전류(드레인 전류(Id))를 나타낸다. 도 41에는 실온 환경하에서, 드레인과 소스 사이의 전압(드레인 전압(Vd))을 10V로 하고, 게이트 전압(Vg)을 -10V부터 10V의 범위로 변화시켰을 때의 드레인 전류(Id)를 나타내었다.
도 41에 나타낸 Id-Vg 특성으로부터, 제작한 OSVFET의 특성은 양호하였다. 상기 OSVFET의 온 전류는 Vg=10V 및 Vd=5.1V인 경우에서 55.4μA/μm이었고, 이는 채널 길이 4μm의 소위 플레이너형 트랜지스터의 약 30배이었다. 또한 일반적인 채널 길이를 가지는 LTPS 트랜지스터와 비교하여도 컸다. 따라서 OSVFET는 풋프린트(점유 면적)를 작게 하면서 전류 능력을 높일 수 있다고 할 수 있다.
또한 제작한 OSVFET는 드레인 전압(Vd)과 게이트 전압(Vg)의 양쪽에 10V를 인가하여도 특성이 정상적이었다. 따라서 OSVFET는 충분한 내압을 가지는 것을 제시할 수 있었다.
[오프 전류]
제작한 OSVFET의 오프 전류는 측정 하한에 도달할 만큼 작았다. 그래서 채널 길이가 0.5μm이고 채널 폭이 4πμm(약 12.6μm)인 OSVFET를 2500개 병렬 접속함으로써 실질적인 채널 폭을 10πmm(약 3.1cm)로 하여 Id-Vg 특성의 평가를 수행하였다.
도 42는 실질적인 채널 폭을 크게 한 OSVFET의 Id-Vg 특성의 평가 결과를 나타내는 그래프이다. 도 42에는 125℃의 환경하에서, 드레인 전압(Vd)을 5.1V로 하고, 게이트 전압(Vg)을 -6V부터 2V의 범위로 변화시켰을 때의 드레인 전류(Id)를 나타내었다.
도 42에 나타낸 Id-Vg 특성으로부터, 실질적인 채널 폭을 10πmm(약 3.1cm)로 크게 한 OSVFET의 오프 전류도 측정 하한에 도달할 만큼 작았다.
도 43은 OSVFET의 오프 전류를 정량적으로 평가하는 데 사용한 TEG(Test Element Group)의 회로도이다. 상기 TEG를 사용하여, 오프 상태의 OSVFET의 드레인에 접속된 플로팅 노드의 전위가 변화하는 시간에서 오프 전류를 산출하였다.
도 43에 있어서, 회로부(931)에 평가 대상(DUT: Device under test)이 되는 OSVFET를 접속하고, 상기 OSVFET를 오프 상태로 한다. 다음으로 회로부(932)의 트랜지스터를 온 상태로 함으로써, 플로팅 노드가 되는 배선(934)을 소정의 전위로 초기화하고, 그 후 상기 트랜지스터를 오프 상태로 함으로써, 상기 배선을 플로팅 상태로 한다. 그 결과 DUT가 되는 OSVFET의 오프 전류에 의하여 플로팅 노드의 전위는 서서히 변화된다. 그 전위 변화를 회로부(933)의 소스 폴로어를 사용하여 관측함으로써, DUT가 되는 OSVFET의 오프 전류를 산출할 수 있다.
DUT가 되는 OSVFET로서, 채널 길이가 0.5μm이고 채널 폭이 2πμm(약 6.3μm)인 OSVFET를 4000개 병렬 접속함으로써 실질적인 채널 폭을 8πmm(약 2.5cm)로 한 OSVFET를 제작하였다. 또한 OSVFET의 반도체층에 사용한 금속 산화물로서, 다른 결정성을 가지는 2개의 OSVFET를 준비하였다. 하나는 CAAC 구조의 금속 산화물을 반도체층에 사용한 OSVFET(CAAC 구조의 OSVFET)이다. 또 하나는 nc 구조의 OSVFET이다.
DUT가 되는 OSVFET의 게이트에 -3V를 인가하여 오프 상태로 하고 1.2V로 초기화한 플로팅 노드의 전위 변화에서 오프 전류를 산출하였다.
도 44는 제작한 OSVFET의 오프 전류의 평가 결과를 나타내는 아레니우스 플롯이다. 도 44에 있어서, 가로축은 온도 T의 역수(1000/T)를 나타내고, 세로축은 채널 폭 1μm당 오프 전류(Ioff)를 나타낸다. 도 44에는 125℃, 100℃, 및 85℃ 각각의 환경하에서의 오프 전류의 산출값을 플롯하였다. 동그라미의 플롯은 CAAC 구조의 OSVFET의 오프 전류의 산출값이고, 실선은 상기 산출값에서 얻어지는 회귀 직선이다. 또한 마름모의 플롯은 nc 구조의 OSVFET의 오프 전류의 산출값이고, 파선은 상기 산출값에서 얻어지는 회귀 직선이다.
도 44에 나타낸 아레니우스 플롯으로부터, 제작한 OSVFET의 오프 전류는 CAAC 구조의 OSVFET와 nc 구조의 OSVFET의 모두 85℃의 환경하에서 100yA/μm(100×10-24A/μm) 정도이었고, 이는 소위 플레이너형 트랜지스터의 경우의 135yA/μm(135×10-24A/μm)와 같은 정도인 것을 확인할 수 있었다. 따라서 OSVFET는 매우 작은 오프 전류를 가지는 것을 제시할 수 있었다.
[기생 용량]
표 1에는 OSVFET의 기생 용량(Parasitic Capacitance)을 추산한 결과를 나타내었다. 표 1에는 OSVFET 레이아웃에서 추산한, 게이트 전극과 드레인 전극 사이(gate-drain)의 기생 용량 및 게이트 전극과 소스 전극 사이(gate-source)의 기생 용량을 각각 나타내었다. 또한 표 1에서는 비교로서 소위 플레이너형 OS 트랜지스터(Planar)의 기생 용량을 1로 하였을 때의 OSVFET(Vertical)의 기생 용량을 나타내었다.
[표 1]
표 1로부터, OSVFET의 기생 용량은 소위 플레이너형 트랜지스터보다 큰 것으로 추산되었다. 이로부터, OSVFET를 OLED 패널의 화소 회로에 채용한 경우, 기생 용량의 영향에 의하여, 발광 소자에 흐르는 전류의 양이 감소될 우려가 있다. 그러나 상술한 바와 같이 OSVFET는 충분한 내압을 가지기 때문에 데이터 전위를 높임으로써 대책을 수행하였다.
<OLED 패널>
상술한 OSVFET를 사용하여, 정세도가 513ppi이고, 화소 배열이 RGB 스트라이프 배열이고, 내부 보정 회로를 탑재한 OLED 패널을 제작하였다.
표 2에는 제작한 OLED 패널의 사양을 나타내었다.
[표 2]
제작한 OLED 패널은 도 45에 나타낸 바와 같은 구성이다. 도 45에서는 대각 5.72인치의 표시부(942)에 있어서, 2560행 1440×3열의 매트릭스상으로 복수의 화소(941)가 배치된다. 표시부(942)에서는 게이트 드라이버부(943L) 및 게이트 드라이버부(943R)에 의하여, 1행씩 순차적으로 화소(941)가 선택되고, 선택된 화소(941)에 소스 드라이버 IC(947)로부터 디멀티플렉서부(944)를 통하여 데이터 전위가 공급된다.
또한 도 45에 나타낸 구성은 도 12의 (C)(또는 도 28의 (A))에 나타낸 구성에 대응한다. 즉 표시부(942)는 표시부(42)(또는 표시부(162))에 대응한다. 또한 화소(941)는 화소(41)(또는 화소(230))에 대응한다. 또한 게이트 드라이버부(943L) 및 게이트 드라이버부(943R)는 제 1 구동 회로부(43L) 및 제 1 구동 회로부(43R)(또는 회로부(164))에 대응한다. 또한 소스 드라이버 IC(947) 및 디멀티플렉서부(944)는 제 2 구동 회로부(44)(또는 IC(173) 및 회로부(163))에 대응한다. 즉 본 실시예에서는 2560행의 화소(941)에 대하여 도 16의 (A)에 나타낸 반도체 장치(70A) 및 도 17의 (A)에 나타낸 반도체 장치(70B)에 있어서 m=2560으로 한 바와 같은 구성으로 하였다. 또한 1440×3열의 화소(941)에 대하여 도 18의 (A)에 나타낸 반도체 장치(80)에 있어서 n=4320(1440×3)으로 한 바와 같은 구성으로 하였다.
상기 OLED 패널에 도 1에 나타낸 바와 같은 구성(6개의 트랜지스터와 2개의 용량 소자를 사용한 구성)의 화소 회로를 채용하였다. 상기 화소 회로에 OSVFET를 사용함으로써 도 29 내지 도 31에 나타낸 바와 같이 하나의 부화소의 크기(16.5μm×49.5μm) 내에 6개의 트랜지스터를 레이아웃할 수 있었다.
또한 상기 OLED 패널은 톱 이미션형이고, 화소의 개구율은 39%이었다.
또한 상기 OLED 패널에 도 16의 (A) 및 도 17의 (A)에 나타낸 바와 같은 구성의 게이트 드라이버(스캔 드라이버라고도 함)를 채용하였다. 상기 게이트 드라이버에 OSVFET를 사용함으로써 베젤 폭 1.8mm이 되어, 소위 플레이너형 트랜지스터를 사용한 경우의 베젤 폭 3.1mm에 비하여 약 42% 삭감할 수 있었기 때문에 슬림 베젤화를 실현할 수 있었다.
또한 상기 OLED 패널에 도 18의 (A)에 나타낸 바와 같은 2개의 출력을 가지는 구성의 디멀티플렉서(DeMUX)를 채용하였다. 상기 DeMUX에 OSVFET를 사용함으로써 하나의 부화소의 폭(16.5μm) 내에 상기 DeMUX를 구성하는 복수의 트랜지스터를 레이아웃할 수 있었다.
또한 제작한 OLED 패널에 있어서, 발광 소자로서 백색의 광을 발하는 탠덤 구조의 OLED(White tandem OLED)를 채용하고 컬러 필터(CF)에 의하여 컬러화를 실현하였다. 탠덤 구조를 채용하는 경우, 화소 회로 및 게이트 드라이버를 구성하는 각 트랜지스터에 높은 전압을 인가할 필요가 있지만, 상술한 바와 같이 OSVFET는 충분한 내압을 가지기 때문에 문제없이 동작시킬 수 있었다.
또한 제작한 OLED 패널은 톱 이미션형이고, 개구율은 39%이었다.
이와 같은 구성의 OLED 패널을 제작하여, 도 2 및 도 13에 나타낸 바와 같은 구동 방법으로 동작시켰다.
도 46 내지 도 49는 각각 제작한 OLED 패널의 표시를 확인한 결과를 나타내는 사진이다. 상기 OLED 패널을 구성하는 화소 회로, 게이트 드라이버, 및 DeMUX는 모두 문제없이 동작하고, 다양한 화상이 표시되어 있는 것을 확인할 수 있었다.
도 50은 1화소의 영역(49.5μm×49.5μm)을 확대함으로써, RGB 스트라이프 배열의 각 화소가 정상적으로 발광하는 것을 확인한 결과를 나타내는 사진이다. 따라서 OSVFET를 사용함으로써 RGB 스트라이프 배열을 채용할 수 있기 때문에 펜타일 배열을 채용한 OLED 패널보다 고화질의 OLED 패널을 실현할 수 있을 가능성을 제시할 수 있었다.
표 3에는 OLED 패널의 소비 전력을 평가한 결과를 나타내었다. 표 3에는 OLED 패널을 60Hz의 리프레시 레이트로 동작시키고, 문턱 전압을 보정하는 빈도를 60Hz(모든 프레임에서 보정함)로 한 경우(60Hz compensation driving)와 0.2Hz(5초에 1번 보정함)로 한 경우(0.2Hz compensation driving)의 게이트 드라이버 소비 전력을 나타내었다. 또한 표 3에서는 시뮬레이션에 의하여 추산한 결과(Simulated values)와, 제작한 OLED 패널을 실측한 결과(Measured values)를 각각 나타내었다.
[표 3]
표 3으로부터, 시뮬레이션으로는 문턱 전압을 보정하는 빈도를 0.2Hz로 함으로써 60Hz의 경우에 비하여 소비 전력을 27% 삭감할 수 있는 것으로 추산되었다. 또한 실측으로는 23% 삭감되어 있는 것을 확인할 수 있었다.
또한 본 실시예에 나타낸 OLED 패널은 앞의 실시형태 등에 기재된 구성 등과 적절히 조합하여 실시할 수 있다. 이로써 예를 들어 스마트폰 및 태블릿 등의 모바일 기기 및 VR 기기 및 AR 기기 등 웨어러블 기기 등 다양한 전자 기기에 응용할 수 있다.
(실시예 2)
본 실시예에서는 상술한 실시예 1의 OLED 패널에 터치 센서와, 상기 터치 센서를 구동하는 회로를 내장한 경우를 상정하고, 상기 터치 센서의 거동을 시뮬레이션으로 확인하였다.
도 51은 시뮬레이션에 사용한, 터치 센서를 내장한 OLED 패널의 구성을 설명하는 블록도이다. 표 4에는 상기 OLED 패널의 사양을 나타내었다.
[표 4]
도 51에 나타낸 바와 같이, 시뮬레이션에 사용한 OLED 패널에서는, 도 45에 나타낸 구성에 더하여, 표시부(942) 위에 중첩되도록 센서부(952)를 제공하였다. 또한 센서부(952)에서는 32행 18열의 매트릭스상으로 복수의 센서 유닛(951)을 제공하였다. 또한 터치 센서로서 투영형 정전 용량 방식인 상호 용량식의 터치 센서를 채용하였다. 즉 센서 유닛(951)은 용량 소자를 가진다.
또한 송신 회로로서 로 드라이버부(953L) 및 로 드라이버부(953R)를 배치하고, 수신 회로로서 판독 회로부(954)를 배치하였다. 로 드라이버부(953L) 및 로 드라이버부(953R)는 센서 유닛(951)이 가지는 용량 소자를 통하여 판독 회로부(954)에 전기적으로 접속된다. 로 드라이버부(953L) 및 로 드라이버부(953R)에 의하여 1행씩 순차적으로 센서 유닛(951)에 신호가 송신된다. 상기 신호는 센서 유닛(951)이 가지는 용량 소자를 통하여 판독 회로부(954)에서 수신되고, 판독 회로부(954)를 통하여 OLED 패널의 외부에 출력된다.
로 드라이버부(953L) 및 로 드라이버부(953R)는 게이트 드라이버부(943L) 및 게이트 드라이버부(943R)와 같은 구성으로 하였다. 즉 본 실시예에서는 32행의 센서 유닛(951)에 대하여 도 16의 (A)에 나타낸 반도체 장치(70A)에 있어서 m=32로 한 바와 같은 구성으로 하였다.
판독 회로부(954)는 센서 유닛(951)의 열마다 소스 폴로어가 제공된 구성으로 하였다.
도 52는 판독 회로부(954)가 가지는 반도체 장치(960)의 구성을 설명하는 블록도이다. 반도체 장치(960)는 N열(N은 2 이상의 정수)의 센서 유닛(951)에 대하여 소스 폴로어부(961_1) 내지 소스 폴로어부(961_N)와, 바이어스부(962)를 가진다. 본 실시예에서는 18열의 센서 유닛(951)에 대하여 도 52에 나타낸 반도체 장치(960)에 있어서 N=18로 한 바와 같은 구성, 즉 소스 폴로어부(961_1) 내지 소스 폴로어부(961_18)를 가지는 구성으로 하였다. 또한 반도체 장치(960)에 있어서, 고전원 전위(TPVDD), 저전원 전위(TPVSS), 및 바이어스 전위(TPBIAS)를 공급함으로써 소스 폴로어로서 동작시켰다. 또한 반도체 장치(960)에 있어서, 초기화 신호(TPINI) 및 초기화 전위(TPVRES)를 공급함으로써 판독 동작을 수행하였다.
또한 로 드라이버부(953L), 로 드라이버부(953R), 및 판독 회로부(954)는 본 발명의 일 형태의 세로형 OS 트랜지스터를 사용하여 게이트 드라이버부(943L), 게이트 드라이버부(943R), 및 디멀티플렉서부(944)와 같은 공정으로 제작되는 것으로 하였다.
도 53은 시뮬레이션에 의하여 터치 센서의 거동을 확인한 결과이다. 시뮬레이션으로는 판독 회로부(954)에서 초기화 신호(TPINI)를 공급함으로써 초기화 전위(TPVRES)로 초기화한 후 로 드라이버부(953L) 및 로 드라이버부(953R)로부터 약 20V의 송신 신호(TPTX)를 송신하였다. 그 결과 판독 회로부(954)에서는 센서 유닛(951)이 가지는 용량 소자를 통하여 약 32mV의 신호가 수신(수신 신호(TPRXa) 또는 수신 신호(TPRXb))되고, 판독 회로부(954)를 통하여 약 30mV의 신호가 출력(출력 신호(TPOUTa) 또는 출력 신호(TPOUTb))되는 것을 확인할 수 있었다. 이때 터치를 수행하지 않은 경우의 수신 신호(TPRXa)와 터치를 수행한 경우의 수신 신호(TPRXb)의 차분으로서 약 4.5mV가 얻어지는 것을 확인할 수 있었다. 또한 터치를 수행하지 않은 경우의 출력 신호(TPOUTa)와 터치를 수행한 경우의 출력 신호(TPOUTb)의 차분으로서 약 4.3mV가 얻어지는 것을 확인할 수 있었다.
본 실시예에 의하여 터치 센서 내장의 OLED 패널을 실현할 수 있을 가능성을 제시할 수 있었다. 또한 본 실시예에 나타낸 터치 센서 내장의 OLED 패널은 앞의 실시형태 등에 기재된 구성 등과 적절히 조합하여 실시할 수 있다. 예를 들어 본 발명의 일 형태의 표시 장치의 구동 방법을 사용함으로써 터치 센서에 대한 노이즈 영향 저감을 도모할 수 있다.
(실시예 3)
본 실시예에서는 앞의 실시예 1에서 설명한 발광 소자와 다른 구조의 발광 소자를 사용하여 제작한 OLED 패널에 대하여 설명한다.
표 5에는 제작한 OLED 패널의 사양을 나타내었다.
[표 5]
제작한 OLED 패널에 있어서, 발광 소자로서 SBS(Side By Side) 구조의 OLED를 채용하고 컬러화를 실현하였다. 이때 상기 OLED의 제작 방법으로서 MML 구조를 채용하였다.
MML(메탈 마스크리스) 구조를 채용함으로써 파인 메탈 마스크를 사용하지 않고 포토리소그래피법을 사용하여 발광 소자를 제작하기 때문에 OLED 패널의 정세도 향상 및 개구율 향상을 도모할 수 있다. 이로써 OLED 패널의 고휘도화(예를 들어 500cd/m2 이상, 1000cd/m2 이상, 또는 2000cd/m2 이상)를 도모하는 것이 용이해진다.
또한 MML(메탈 마스크리스) 구조를 채용함으로써 OLED 패널의 고개구율화, 저소비 전력화, 및 고색순도화 등을 가능하게 하는 기술, 또는 상기 기술을 사용한 OLED 패널을 HarPOS(등록 상표)(High aperture ratio Patterned Organic Semiconductor)라고 호칭되는 경우가 있다.
도 54 및 도 57은 각각 제작한 OLED 패널의 표시를 확인한 결과를 나타내는 사진이다. MML(메탈 마스크리스) 구조를 채용한 OLED 패널에서도 다양한 화상이 표시되어 있는 것을 확인할 수 있었다.
도 55는 1화소의 영역(49.5μm×49.5μm)을 확대한 사진이다. MML(메탈 마스크리스) 구조를 채용한 OLED 패널에서도 RGB 스트라이프 배열로 정상적으로 발광하는 것을 확인할 수 있었다.
본 실시예에 의하여 MML(메탈 마스크리스) 구조를 채용함으로써 고정세이며 고개구율의 OLED 패널을 실현할 수 있을 가능성을 제시할 수 있었다.
(실시예 4)
본 실시예에서는 CAAC 구조의 OSVFET의 Id-Vg 특성에 대하여 설명한다.
CAAC 구조의 OSVFET를 제작하였다. 제작한 OSVFET는 반도체층에 사용한 금속 산화물이 다른 결정성을 가지는 점을 제외하여, 앞의 실시예 1에서 설명한 nc 구조의 OSVFET와 같은 구성이다. 따라서 채널 길이가 0.5μm이고 채널 폭이 2πμm(약 6.3μm)이다.
도 56은 제작한 OSVFET의 Id-Vg 특성의 평가 결과를 나타내는 그래프이다. 도 56에 있어서, 가로축은 게이트와 소스 사이의 전압(게이트 전압(Vg))을 나타내고, 세로축은 드레인으로부터 소스에 흐르는 전류(드레인 전류(Id))를 나타낸다. 도 56에는 실온 환경하에서, 드레인과 소스 사이의 전압(드레인 전압(Vd))을 10V로 하고, 게이트 전압(Vg)을 -10V부터 10V의 범위로 변화시켰을 때의 드레인 전류(Id)를 나타내었다.
도 56에 나타낸 Id-Vg 특성으로부터, 본 실시예에서 제작한 OSVFET는 앞의 실시예 1에서 설명한 OSVFET와 마찬가지로 양호한 특성이었다. 또한 제작한 OSVFET의 온 전류는 Vg=10V 및 Vd=5.1V인 경우에서 46.7μA/μm이었다.
본 실시예에 의하여 다양한 결정 구조의 OSVFET를 사용하여 OLED 패널을 실현할 수 있을 가능성을 제시할 수 있었다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시형태, 및 실시형태에서의 각 구성의 설명에 관해서 이하에 부기한다.
본 명세서 등에 있어서, X와 Y가 접속된다고 기재되는 경우에는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X 및 Y는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되어 있다란, X와 Y 사이에서 어떠한 전기적 작용을 가지는 대상물이 존재할 때 X와 Y의 전기 신호의 수수를 가능하게 하는 것을 가리킨다. X와 Y가 전기적으로 접속되는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 또는 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(예를 들어 인버터, NAND 회로, 또는 NOR 회로 등), 신호 변환 회로(예를 들어 디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 또는 감마 보정 회로 등), 전위 레벨 변환 회로(예를 들어 전원 회로(예를 들어 승압 회로 또는 강압 회로 등) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(예를 들어 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등), 신호 생성 회로, 기억 회로, 또는 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한 일례로서 X와 Y 사이에 다른 회로를 개재하여도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다.
또한 예를 들어 "X와 Y와 트랜지스터의 소스(본 명세서 등에서는 제 1 단자 및 제 2 단자 중 한쪽이라고 호칭하는 경우가 있음)와 드레인(본 명세서 등에서는 제 1 단자 및 제 2 단자 중 다른 쪽이라고 호칭하는 경우가 있음)이란, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y의 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "트랜지스터의 소스는 X와 전기적으로 접속되고, 트랜지스터의 드레인은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스와 드레인을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스, 트랜지스터의 드레인, Y는 이 접속 순서대로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스와 드레인을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들에 한정되지 않는다. 여기서 X 및 Y는 각각 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)인 것으로 한다.
또한 회로도상에서 독립되어 있는 구성 요소들이 서로 전기적으로 접속되는 것처럼 도시되어 있어도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막이 배선 및 전극의 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서 등에서의 전기적으로 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한 본 명세서 등에 있어서, "저항 소자"란, 예를 들어 0Ω보다 높은 저항값을 가지는 회로 소자 또는 배선 등을 사용할 수 있다. 그러므로 본 명세서 등에 있어서, "저항 소자"에는 예를 들어 저항값을 가지는 배선, 드레인으로부터 소스에 전류가 흐르는 트랜지스터, 다이오드, 또는 코일 등이 포함되는 것으로 한다. 그러므로 "저항 소자"라는 용어는 예를 들어 "저항", "부하", 또는 "저항값을 가지는 영역" 등이라는 용어로 바꿔 말할 수 있는 것으로 한다. 반대로 "저항", "부하", 또는 "저항값을 가지는 영역"이라는 용어는 예를 들어 "저항 소자" 등이라는 용어로 바꿔 말할 수 있는 것으로 한다. 저항값은 예를 들어 바람직하게는 1mΩ 이상 10Ω 이하, 더 바람직하게는 5mΩ 이상 5Ω 이하, 더 바람직하게는 10mΩ 이상 1Ω 이하로 할 수 있다. 또한 예를 들어 1Ω 이상 1×109Ω 이하로 하여도 좋다.
또한 배선을 저항 소자로서 사용하는 경우, 상기 저항 소자는 상기 배선의 길이에 의하여 저항값을 결정하는 경우가 있다. 또는 저항 소자로서, 배선으로서 사용하는 도전체와는 다른 저항률을 가지는 도전체를 사용하는 경우가 있다. 또는 반도체를 저항 소자로서 사용하는 경우, 상기 반도체에 불순물을 도핑함으로써 상기 저항 소자의 저항값을 결정하는 경우가 있다.
또한 본 명세서 등에 있어서, "용량 소자"란, 예를 들어 0F보다 높은 정전 용량의 값을 가지는 회로 소자, 0F보다 높은 정전 용량의 값을 가지는 배선의 영역, 기생 용량, 또는 트랜지스터의 게이트 용량 소자 등으로 할 수 있다. 그러므로 본 명세서 등에 있어서, "용량 소자"는 한 쌍의 전극과, 상기 전극 사이에 포함된 유전체를 포함하는 회로 소자에 한정되지 않는다. "용량 소자"는 예를 들어 배선과 배선 사이에 생기는 기생 용량, 또는 트랜지스터의 소스 및 드레인 중 한쪽과 게이트 사이에 생기는 게이트 용량 소자 등을 포함하는 것으로 한다. 또한 예를 들어 "용량 소자", "기생 용량", 또는 "게이트 용량" 등이라는 용어는 "용량" 등이라는 용어로 바꿔 말할 수 있는 것으로 한다. 반대로 "용량"이라는 용어는 예를 들어 "용량 소자", "기생 용량", 또는 "게이트 용량" 등이라는 용어로 바꿔 말할 수 있는 것으로 한다. 또한 "용량 소자"의 "한 쌍의 전극"이라는 용어는 예를 들어 "한 쌍의 도전체", "한 쌍의 도전 영역", 또는 "한 쌍의 영역" 등으로 바꿔 말할 수 있다. 또한 정전 용량의 값은 예를 들어 0.05fF 이상 10pF 이하로 할 수 있다. 또한 예를 들어 1pF 이상 10μF 이하로 하여도 좋다.
또한 본 명세서 등에 있어서, 트랜지스터는 게이트(게이트 단자, 게이트 영역, 또는 게이트 전극이라고도 함), 소스(소스 단자, 소스 영역, 또는 소스 전극이라고도 함), 및 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극이라고도 함)이라고 불리는 3개의 단자를 가진다. 또한 트랜지스터는 드레인과 소스 사이에 채널이 형성되는 영역(채널 형성 영역이라고도 함)을 가진다. 트랜지스터는 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한 채널 형성 영역은 전류가 주로 흐르는 영역이다. 게이트는 소스와 드레인 사이의 채널 형성 영역에 흐르는 전류의 양을 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다.
또한 2개의 입출력 단자는 트랜지스터의 도전형(n채널형 또는 p채널형) 및 트랜지스터의 3개의 단자에 공급되는 전위의 높낮이에 따라 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 또한 예를 들어 회로 동작에서 전류의 방향이 변화하는 경우 등에 있어서, 소스로서의 기능과 드레인으로서의 기능이 교체되는 경우가 있다. 그러므로 본 명세서 등에서는 "소스"와 "드레인"이라는 용어는 바꿔 말할 수 있는 것으로 한다. 또한 본 명세서 등에서는 트랜지스터의 접속 관계를 설명할 때, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자) 또는 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다.
또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 가지는 경우가 있다. 이 경우, 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에 있어서, "게이트"와 "백 게이트"라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 가지는 경우, 본 명세서 등에서는 각각의 게이트를 예를 들어 제 1 게이트, 제 2 게이트, 또는 제 3 게이트 등이라고 호칭하는 경우가 있다.
또한 본 명세서 등에 있어서, 트랜지스터로서는 게이트 전극이 2개 이상의 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조로 하면 채널 형성 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구조가 된다. 따라서 멀티 게이트 구조에 의하여 오프 전류의 저감 및 트랜지스터의 내압 향상(신뢰성의 향상)을 도모할 수 있다. 또한 멀티 게이트 구조에 의하여 포화 영역에서 동작할 때 드레인과 소스 사이의 전압이 변화되어도 드레인과 소스 사이의 전류가 그다지 변화되지 않고, 기울기가 평탄한 전압 전류 특성을 얻을 수 있다. 기울기가 평탄한 전압 전류 특성을 이용하면 이상적인 전류원 회로 또는 매우 높은 저항값을 가지는 능동 부하를 실현할 수 있다. 그 결과, 기울기가 평탄한 전압 전류 특성을 가지는 트랜지스터는 예를 들어 특성이 좋은 차동 회로 또는 커런트 미러 회로 등을 실현할 수 있다.
또한 본 명세서 등에 있어서, 회로도 상에서 단일의 회로 소자가 도시된 경우, 상기 회로 소자는 복수의 회로 소자를 가지는 경우가 있다. 예를 들어 회로도 상에서 하나의 저항 소자가 도시된 경우, 상기 저항 소자는 2개 이상의 저항 소자가 직렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도 상에서 하나의 용량 소자가 도시된 경우, 상기 용량 소자는 2개 이상의 용량 소자가 병렬로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 예를 들어 회로도 상에서 하나의 트랜지스터가 도시된 경우, 상기 트랜지스터는 2개 이상의 트랜지스터가 직렬로 전기적으로 접속되고, 또한 각 트랜지스터의 게이트가 서로 전기적으로 접속되는 경우를 포함하는 것으로 한다. 또한 마찬가지로, 예를 들어 회로도 상에서 하나의 스위치가 도시된 경우, 상기 스위치는 2개 이상의 트랜지스터를 가지고, 2개 이상의 트랜지스터가 직렬 또는 병렬로 전기적으로 접속되고, 각 트랜지스터의 게이트가 서로 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한 본 명세서 등에 있어서, "노드"는 예를 들어 회로 구성 또는 디바이스 구조 등에 따라 "단자", "배선", "전극", "도전층", "도전체", 또는 "불순물 영역" 등으로 바꿔 말할 수 있다. 또한 예를 들어 "단자" 또는 "배선" 등은 "노드"로 바꿔 말할 수 있다.
또한 본 명세서 등에 있어서, "전압"과 "전위"는 적절히 바꿔 말할 수 있다. "전압"은 기준이 되는 전위로부터의 전위차를 가리킨다. 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"은 "전위"로 바꿔 말할 수 있다. 또한 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이다. 즉 기준이 되는 전위가 변화됨으로써 예를 들어 배선에 공급되는 전위, 회로 등에 인가되는 전위, 또는 회로 등으로부터 출력되는 전위 등도 변화된다.
또한 본 명세서 등에 있어서, "고레벨 전위("하이 레벨 전위", "H전위", 또는 "H"라고도 함)" 또는 "저레벨 전위("로 레벨 전위", "L전위", 또는 "L"이라고도 함)"라는 용어는 특정의 전위를 뜻하는 것이 아니다. 예를 들어 2개의 배선의 양쪽이 "고레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 고레벨 전위는 서로 같지 않아도 된다. 또한 마찬가지로 2개의 배선의 양쪽이 "저레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 저레벨 전위는 서로 같지 않아도 된다.
또한 본 명세서 등에 있어서, "전류"란, 전하의 이동 현상(전기 전도)을 가리킨다. 예를 들어 "양의 하전체(荷電體)의 전기 전도가 발생하고 있다"라는 기재는 "그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다"라고 바꿔 말할 수 있다. 그러므로 본 명세서 등에서 "전류"란 특별히 언급하지 않는 경우, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 가리키는 것으로 한다. 여기서의 캐리어란, 예를 들어 전자, 정공, 음이온, 양이온, 또는 착이온 등이 있다. 또한 캐리어는 전류가 흐르는 계(system)(예를 들어 반도체, 금속, 전해액, 또는 진공 중 등)에 따라 다르다. 또한 예를 들어 배선 등에서의 "전류의 방향"은 양의 캐리어가 이동하는 방향이고, 양의 전류량으로 기재한다. 바꿔 말하면, 음의 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 음의 전류량으로 기재한다. 그러므로 본 명세서 등에 있어서, 전류의 음양(또는 전류의 방향)에 대하여 언급이 없는 경우, 예를 들어 "소자(A)로부터 소자(B)에 전류가 흐른다" 등의 기재는 "소자(B)로부터 소자(A)에 전류가 흐른다" 등으로 바꿔 말할 수 있는 것으로 한다. 또한 예를 들어 "소자(A)에 전류가 입력된다" 등의 기재는 "소자(A)로부터 전류가 출력된다" 등으로 바꿔 말할 수 있는 것으로 한다.
또한 본 명세서 등에 있어서, "제 1", "제 2", 또는 "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 부여하는 것이다. 따라서, 구성 요소 수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 생략될 수도 있다.
또한 본 명세서 등에 있어서, 예를 들어 "위에", "아래에", "위쪽에", 또는 "아래쪽에" 등 배치를 나타내는 용어는 구성 요소끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하는 경우가 있다. 또한 구성 요소끼리의 위치 관계는 각 구성 요소를 묘사하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서 등에서 설명한 배치를 나타내는 용어는 이에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "도전체의 상면에 위치하는 절연체"라는 표현은 제시된 도면의 방향을 180° 회전시킴으로써 "도전체의 하면에 위치하는 절연체"라고 바꿔 말할 수 있다. 또한 "도전체의 상면에 위치하는 절연체"라는 표현은 제시된 도면의 방향을 90° 회전시킴으로써 "도전체의 왼쪽 면(또는 오른쪽 면)에 위치하는 절연체"라고 바꿔 말할 수 있다.
또한 "위" 또는 "아래"라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접한 것을 한정하는 것은 아니다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에 있어서, 매트릭스상으로 배치된 구성 요소 및 이의 위치 관계를 설명하기 위하여 예를 들어 "행" 또는 "열" 등이라는 용어를 사용하는 경우가 있다. 또한 구성 요소끼리의 위치 관계는 각 구성 요소를 묘사하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서 등에서 설명한 예를 들어 "행" 또는 "열" 등이라는 용어는 이에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "행 방향"이라는 표현은 제시된 도면의 방향을 90° 회전시킴으로써 "열 방향"이라고 바꿔 말할 수 있다.
또한 본 명세서 등에 있어서, 예를 들어 "중첩된다" 등이라는 용어는 구성 요소의 적층 순 등의 상태를 한정하는 것이 아니다. 예를 들어 "절연층(A)에 중첩되는 전극(B)"이라는 표현은 절연층(A) 위에 전극(B)이 형성되어 있는 상태에 한정되지 않는다. "절연층(A)에 중첩되는 전극(B)"이라는 표현이면, 예를 들어 절연층(A) 아래에 전극(B)이 형성되어 있는 상태, 또는 절연층(A)의 오른쪽(또는 왼쪽)에 전극(B)이 형성되어 있는 상태 등을 제외하지 않는다.
또한 본 명세서 등에 있어서, "인접" 또는 "근접"이라는 용어는 구성 요소가 직접 접한 것을 한정하는 것이 아니다. 예를 들어 "절연층(A)에 인접한 전극(B)"이라는 표현이면, 절연층(A)과 전극(B)이 직접 접하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에 있어서, 예를 들어 "막" 또는 "층" 등이라는 용어는 상황에 따라 서로 바꿀 수 있는 경우가 있다. 예를 들어 "도전층"이라는 용어는 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어는 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "막" 또는 "층" 등이라는 용어는, 이들 용어를 사용하지 않고 상황에 따라 다른 용어로 바꿀 수 있는 경우가 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어는 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또한 "도전체"라는 용어는 "도전층" 또는 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어 "절연층" 또는 "절연막"이라는 용어는 "절연체"라는 용어로 변경할 수 있는 경우가 있다. 또한 "절연체"라는 용어는 "절연층" 또는 "절연막"이라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에 있어서, 예를 들어 "전극", "배선", 또는 "단자" 등이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 또는 "배선"이라는 용어는 예를 들어 복수의 "전극" 또는 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 "단자"는 "배선" 또는 "전극"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "단자"라는 용어는 예를 들어 복수의 "전극", "배선", 또는 "단자" 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 "전극"은 "배선" 또는 "단자"의 일부로 할 수 있다. 또한 예를 들어 "단자"는 "배선" 또는 "전극"의 일부로 할 수 있다. 또한 예를 들어 "전극", "배선", 또는 "단자" 등이라는 용어는 "영역" 등이라는 용어로 치환되는 경우가 있다.
또한 본 명세서 등에 있어서, 예를 들어 "배선", "신호선", 또는 "전원선" 등이라는 용어는 상황에 따라 서로 바꿀 수 있는 경우가 있다. 예를 들어 "배선"이라는 용어는 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "배선"이라는 용어는 "전원선" 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로, 예를 들어 "신호선" 또는 "전원선" 등이라는 용어는 "배선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "전원선" 등이라는 용어는 "신호선" 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로, 예를 들어 "신호선" 등이라는 용어는 "전원선" 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되어 있는 "전위"라는 용어는 상황에 따라 예를 들어 "신호" 등이라는 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로, 예를 들어 "신호" 등이라는 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에 있어서, "스위치"는 복수의 단자가 구비되고, 또한 상기 단자 간의 도통 또는 비도통을 전환하는(선택하는) 기능을 가진다. 예를 들어 스위치에 2개의 단자가 구비되고, 또한 양쪽 단자 간이 도통되어 있는 경우, 상기 스위치는 "도통 상태이다" 또는 "온 상태이다"고 기재한다. 또한 양쪽 단자 간이 비도통인 경우, 상기 스위치는 "비도통 상태이다" 또는 "오프 상태이다"고 기재한다. 또한 상기 스위치가 도통 상태 및 비도통 상태 중 한쪽 상태로 전환하는 것, 또는 도통 상태 및 비도통 상태 중 한쪽 상태를 유지하는 것을 "도통 상태를 제어한다"라고 하는 경우가 있다.
즉 스위치란, 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 가리킨다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 가리킨다. 스위치로서 예를 들어 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
또한 스위치의 종류에는 기본적으로 비도통 상태이고 도통 상태를 제어함으로써 도통 상태가 되는 스위치가 있고, 이러한 스위치는 "A접점"이라고 하는 경우가 있다. 또한 스위치의 종류에는 기본적으로 도통 상태이고 도통 상태를 제어함으로써 비도통 상태가 되는 스위치가 있고, 이러한 스위치는 "B접점"이라고 하는 경우가 있다.
전기적 스위치로서, 예를 들어 트랜지스터(예를 들어 바이폴러 트랜지스터 또는 MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 또는 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치에는 예를 들어 MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치에는 기계적으로 움직일 수 있는 전극이 구비되고, 그 전극이 움직임으로써 도통 상태 또는 비도통 상태를 선택한다.
본 명세서 등에 있어서, 트랜지스터의 "채널 길이"란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩된 영역에서의 소스와 드레인 사이의 거리, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 가리키는 경우가 있다.
또한 본 명세서 등에 있어서, 트랜지스터의 "채널 폭"이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩된 영역에서의 소스와 드레인이 마주 보는 부분의 길이, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이를 가리키는 경우가 있다.
본 명세서 등에 있어서, 예를 들어 "기판", "웨이퍼", 또는 "다이" 등이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "기판", "웨이퍼", 또는 "다이" 등이라는 용어는 상황에 따라 서로 바꿀 수 있는 경우가 있다.
본 명세서 등에 있어서, "평행"이란, 반드시 엄밀하게 평행인 것을 뜻하는 것이 아니다. 따라서 "평행"이라는 용어와 예를 들어 "대략적으로 평행", "대략 평행", 또는 "실질적으로 평행" 등이라는 용어를 적절히 치환할 수 있는 것으로 한다. "평행", "대략적으로 평행", "대략 평행", 또는 "실질적으로 평행"이란, 예를 들어 2개의 직선 또는 평면이 -5° 이상 5° 이하의 각도로 배치되어 있는 상태를 포함하여도 좋다. 또는 2개의 직선 또는 평면이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 포함할 수도 있다. 또는 2개의 직선 또는 평면이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 포함하는 경우도 있다. 따라서 "평행"이란, 예를 들어 "평행 또는 대략 평행"을 뜻하는 경우가 있다. 또한 "수직"이란, 반드시 엄밀하게 수직인 것을 뜻하는 것이 아니다. 따라서 "수직"이라는 용어와 예를 들어 "대략적으로 수직", "대략 수직", 또는 "실질적으로 수직" 등이라는 용어를 적절히 치환할 수 있는 것으로 한다. "수직", "대략적으로 수직", "대략 수직", 또는 "실질적으로 수직"이란, 예를 들어 2개의 직선 또는 평면이 85° 이상 95° 이하의 각도로 배치되어 있는 상태를 포함하여도 좋다. 또는 2개의 직선 또는 평면이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 포함할 수도 있다. 또는 2개의 직선 또는 평면이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 포함하는 경우도 있다. 따라서 "수직"이란 예를 들어 "수직 또는 대략 수직"을 뜻하는 경우가 있다.
또한 본 명세서 등에 있어서, "높이가 일치 또는 대략 일치한다"란, 단면에서 볼 때 기준이 되는 면(예를 들어 기판 표면 등의 평탄한 면)으로부터의 높이가 동등한 것을 가리킨다. 예를 들어 반도체 장치의 제조 공정에서 평탄화 처리를 수행함으로써 단층 또는 복수의 층의 표면이 노출되는 경우가 있다. 이 경우 평탄화 처리의 피처리면은 기준이 되는 면으로부터의 높이가 동등하게 된다. 다만 상기 피처리면은 평탄화 처리 시의 처리 장치, 처리 방법, 또는 피처리면의 재료에 따라서는 복수의 층의 높이가 엄밀하게는 동등하게 되지 않는 경우가 있다. 본 명세서 등에 있어서, 이 경우도 "높이가 일치 또는 대략 일치한다"고 기재한다. 예를 들어 기준이 되는 면에 대하여 높이가 다른 2개의 층(여기서는 제 1 층과 제 2 층으로 함)을 가지는 경우, 제 1 층의 상면의 높이와 제 2 층의 상면의 높이의 차가 20nm 이하인 경우도 "높이가 일치 또는 대략 일치한다"고 기재한다.
또한 본 명세서 등에 있어서, "단부가 일치 또는 대략 일치한다"란, 상면에서 볼 때 적층된 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 가리킨다. 예를 들어 반도체 장치의 제조 공정에서 위층과 아래층이 동일한 마스크 패턴 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 포함한다. 다만 엄밀하게는 윤곽이 중첩되지 않고 위층의 윤곽이 아래층의 윤곽보다 내측에 위치하거나 위층의 윤곽이 아래층의 윤곽보다 외측에 위치하는 경우도 있다. 본 명세서 등에 있어서, 이 경우도 "단부가 일치 또는 대략 일치한다"고 기재한다.
또한 본 명세서 등에 있어서, 예를 들어 계수값 및 계량값에 관하여, 또는 계수값 또는 계량값으로 환산할 수 있는 물건, 방법, 및 사상(事象) 등에 관하여 "동일하다", "같다", "동등하다", 또는 "균일하다"(이들의 동의어를 포함함) 등이라고 기재하는 경우, 이들은 명시된 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
본 명세서 등에 있어서, 반도체의 불순물이란, 예를 들어 상기 반도체를 구성하는 주성분 이외를 가리킨다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 반도체에 불순물이 포함되면, 예를 들어 반도체의 결함 준위 밀도 상승, 캐리어 이동도 저하, 또는 결정성 저하 등이 발생하는 경우가 있다. 반도체가 산화물 반도체인 경우, 상기 반도체의 특성을 변화시키는 불순물로서는 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 또는 산화물 반도체의 주성분 이외의 전이 금속 등이 있다. 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 또는 질소 등이 있다. 예를 들어 불순물의 혼입으로 인하여 상기 산화물 반도체에 산소 결손이 형성되는 경우가 있다.
본 명세서 등에 있어서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 예를 들어 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 또는 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 채널 형성 영역을 포함하는 반도체에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 호칭하는 경우가 있다. 즉 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 트랜지스터의 채널 형성 영역을 구성할 수 있는 것으로서 금속 산화물을 사용한 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 호칭할 수 있다. 또한 "OS 트랜지스터"라는 기재는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다.
또한 본 명세서 등에 있어서, 질소를 가지는 금속 산화물도 금속 산화물이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 호칭하여도 좋다.
또한 본 명세서에 따른 도면 등에서 X방향, Y방향, 및 Z방향을 나타내는 화살표를 붙인 경우가 있다. 본 명세서 등에 있어서, "X방향"이란, X축을 따른 방향이고, 명시되는 경우를 제외하고 순방향과 역방향을 구별하지 않는 경우가 있다. "Y방향" 및 "Z방향"에 대해서도 마찬가지이다. 또한 X방향, Y방향, 및 Z방향은 각각이 서로 교차하는 방향이다. 예를 들어 X방향, Y방향, 및 Z방향은 각각이 서로 직교하는 방향이다. 본 명세서 등에서는 X방향, Y방향, 및 Z방향 중 하나를 "제 1 방향"이라고 부르는 경우가 있다. 또한 다른 하나를 "제 2 방향"이라고 부르는 경우가 있다. 또한 나머지 하나를 "제 3 방향"이라고 부르는 경우가 있다.
20A: 반도체 장치
31A: 화소 회로
32: 발광 소자
M1: 트랜지스터
M2: 트랜지스터
M3: 트랜지스터
M4: 트랜지스터
M5: 트랜지스터
M6: 트랜지스터
C1: 용량 소자
C2: 용량 소자
GLa: 배선
GLb: 배선
GLc: 배선
DL: 배선
21: 배선
22: 배선
23: 배선
24: 배선
ND1: 노드
ND2: 노드
ND3: 노드
T11: 기간
T12: 기간
T13: 기간
T14: 기간
T15: 기간
T16: 기간
Vdata: 데이터 전위
H: 전위
L: 전위
Va: 전위
Vc: 전위
V0: 전위
V1: 전위
Ve0: 전위
Ve1: 전위
Vb: 보정 전압
Ie: 전류
20B: 반도체 장치
31B: 화소 회로
20C: 반도체 장치
31C: 화소 회로
20D: 반도체 장치
31D: 화소 회로
40: 표시 장치
41: 화소
42: 표시부
43: 제 1 구동 회로부
44: 제 2 구동 회로부
45: 배선
46: 배선
40A: 표시 장치
40B: 표시 장치
43L: 제 1 구동 회로부
43R: 제 1 구동 회로부
45L: 배선
45R: 배선
40C: 표시 장치
40D: 표시 장치
F11: 프레임
F12_1: 프레임
F12_2: 프레임
F21: 프레임
F22_1: 프레임
F22_2: 프레임
70A: 반도체 장치
71: 레지스터부
72: 버퍼부
SR: 배선
M21: 트랜지스터
M22: 트랜지스터
M23: 트랜지스터
M24: 트랜지스터
M25: 트랜지스터
M26: 트랜지스터
M31: 트랜지스터
M32: 트랜지스터
M33: 트랜지스터
M34: 트랜지스터
IN21: 배선
IN22: 배선
IN23: 배선
IN31: 배선
IN32: 배선
OUT21: 배선
OUT31: 배선
OUT32: 배선
VLD: 배선
VLS: 배선
NL21: 배선
NL22: 배선
T71: 기간
T72: 기간
T73: 기간
71a: 레지스터부
72a: 버퍼부
M27: 트랜지스터
M35: 트랜지스터
M36: 트랜지스터
C21: 용량 소자
C31: 용량 소자
C32: 용량 소자
70B: 반도체 장치
73: 인버터부
M41: 트랜지스터
M42: 트랜지스터
M43: 트랜지스터
M44: 트랜지스터
IN41: 배선
IN42: 배선
OUT41: 배선
NL41: 배선
T74: 기간
T75: 기간
T76: 기간
73a: 인버터부
M45: 트랜지스터
C41: 용량 소자
80: 반도체 장치
81: 실렉터부
SMP1: 배선
SMP2: 배선
SL: 배선
M51: 트랜지스터
M52: 트랜지스터
IN51: 배선
SW51: 배선
SW52: 배선
OUT51: 배선
OUT52: 배선
TrA: 트랜지스터
TrB: 트랜지스터
TrC: 트랜지스터
Tr1: 트랜지스터
Tr2: 트랜지스터
Tr3: 트랜지스터
Tr4: 트랜지스터
Tr5: 트랜지스터
Tr6: 트랜지스터
10: 반도체 장치
50A: 표시 장치
50B: 표시 장치
50E: 표시 장치
50F: 표시 장치
162: 표시부
163: 회로부
164: 회로부
210: 화소
230: 화소
230R: 화소
230G: 화소
230B: 화소
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
200: 트랜지스터
205R: 트랜지스터
205G: 트랜지스터
205B: 트랜지스터
205D: 트랜지스터
207G: 트랜지스터
207B: 트랜지스터
M11: 트랜지스터
M12: 트랜지스터
M13: 트랜지스터
M14: 트랜지스터
M15: 트랜지스터
M16: 트랜지스터
130: 발광 소자
130R: 발광 소자
130G: 발광 소자
130B: 발광 소자
ANO: 배선
820: 표시부
6502: 표시부
7000: 표시부
9001: 표시부
931: 회로부
932: 회로부
933: 회로부
934: 배선
941: 화소
942: 표시부
943L: 게이트 드라이버부
943R: 게이트 드라이버부
944: 디멀티플렉서부
947: 소스 드라이버 IC
951: 센서 유닛
952: 센서부
953L: 로 드라이버부
953R: 로 드라이버부
954: 판독 회로부
960: 반도체 장치
961: 소스 폴로어부
962: 바이어스부
TPVDD: 고전원 전위
TPVSS: 저전원 전위
TPBIAS: 바이어스 전위
TPVRES: 초기화 전위
TPINI: 초기화 신호
TPTX: 송신 신호
TPRXa: 수신 신호
TPRXb: 수신 신호
TPOUTa: 출력 신호
TPOUTb: 출력 신호
31A: 화소 회로
32: 발광 소자
M1: 트랜지스터
M2: 트랜지스터
M3: 트랜지스터
M4: 트랜지스터
M5: 트랜지스터
M6: 트랜지스터
C1: 용량 소자
C2: 용량 소자
GLa: 배선
GLb: 배선
GLc: 배선
DL: 배선
21: 배선
22: 배선
23: 배선
24: 배선
ND1: 노드
ND2: 노드
ND3: 노드
T11: 기간
T12: 기간
T13: 기간
T14: 기간
T15: 기간
T16: 기간
Vdata: 데이터 전위
H: 전위
L: 전위
Va: 전위
Vc: 전위
V0: 전위
V1: 전위
Ve0: 전위
Ve1: 전위
Vb: 보정 전압
Ie: 전류
20B: 반도체 장치
31B: 화소 회로
20C: 반도체 장치
31C: 화소 회로
20D: 반도체 장치
31D: 화소 회로
40: 표시 장치
41: 화소
42: 표시부
43: 제 1 구동 회로부
44: 제 2 구동 회로부
45: 배선
46: 배선
40A: 표시 장치
40B: 표시 장치
43L: 제 1 구동 회로부
43R: 제 1 구동 회로부
45L: 배선
45R: 배선
40C: 표시 장치
40D: 표시 장치
F11: 프레임
F12_1: 프레임
F12_2: 프레임
F21: 프레임
F22_1: 프레임
F22_2: 프레임
70A: 반도체 장치
71: 레지스터부
72: 버퍼부
SR: 배선
M21: 트랜지스터
M22: 트랜지스터
M23: 트랜지스터
M24: 트랜지스터
M25: 트랜지스터
M26: 트랜지스터
M31: 트랜지스터
M32: 트랜지스터
M33: 트랜지스터
M34: 트랜지스터
IN21: 배선
IN22: 배선
IN23: 배선
IN31: 배선
IN32: 배선
OUT21: 배선
OUT31: 배선
OUT32: 배선
VLD: 배선
VLS: 배선
NL21: 배선
NL22: 배선
T71: 기간
T72: 기간
T73: 기간
71a: 레지스터부
72a: 버퍼부
M27: 트랜지스터
M35: 트랜지스터
M36: 트랜지스터
C21: 용량 소자
C31: 용량 소자
C32: 용량 소자
70B: 반도체 장치
73: 인버터부
M41: 트랜지스터
M42: 트랜지스터
M43: 트랜지스터
M44: 트랜지스터
IN41: 배선
IN42: 배선
OUT41: 배선
NL41: 배선
T74: 기간
T75: 기간
T76: 기간
73a: 인버터부
M45: 트랜지스터
C41: 용량 소자
80: 반도체 장치
81: 실렉터부
SMP1: 배선
SMP2: 배선
SL: 배선
M51: 트랜지스터
M52: 트랜지스터
IN51: 배선
SW51: 배선
SW52: 배선
OUT51: 배선
OUT52: 배선
TrA: 트랜지스터
TrB: 트랜지스터
TrC: 트랜지스터
Tr1: 트랜지스터
Tr2: 트랜지스터
Tr3: 트랜지스터
Tr4: 트랜지스터
Tr5: 트랜지스터
Tr6: 트랜지스터
10: 반도체 장치
50A: 표시 장치
50B: 표시 장치
50E: 표시 장치
50F: 표시 장치
162: 표시부
163: 회로부
164: 회로부
210: 화소
230: 화소
230R: 화소
230G: 화소
230B: 화소
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
200: 트랜지스터
205R: 트랜지스터
205G: 트랜지스터
205B: 트랜지스터
205D: 트랜지스터
207G: 트랜지스터
207B: 트랜지스터
M11: 트랜지스터
M12: 트랜지스터
M13: 트랜지스터
M14: 트랜지스터
M15: 트랜지스터
M16: 트랜지스터
130: 발광 소자
130R: 발광 소자
130G: 발광 소자
130B: 발광 소자
ANO: 배선
820: 표시부
6502: 표시부
7000: 표시부
9001: 표시부
931: 회로부
932: 회로부
933: 회로부
934: 배선
941: 화소
942: 표시부
943L: 게이트 드라이버부
943R: 게이트 드라이버부
944: 디멀티플렉서부
947: 소스 드라이버 IC
951: 센서 유닛
952: 센서부
953L: 로 드라이버부
953R: 로 드라이버부
954: 판독 회로부
960: 반도체 장치
961: 소스 폴로어부
962: 바이어스부
TPVDD: 고전원 전위
TPVSS: 저전원 전위
TPBIAS: 바이어스 전위
TPVRES: 초기화 전위
TPINI: 초기화 신호
TPTX: 송신 신호
TPRXa: 수신 신호
TPRXb: 수신 신호
TPOUTa: 출력 신호
TPOUTb: 출력 신호
Claims (12)
- 반도체 장치로서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터;
제 1 용량 소자;
발광 소자; 및
절연층을 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터는 백 게이트를 포함하고,
상기 제 2 트랜지스터의 상기 백 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 1 용량 소자의 한쪽 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽과, 상기 제 1 용량 소자의 다른 쪽 단자와, 상기 발광 소자의 한쪽 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터는 제 1 반도체층을 포함하고,
상기 제 1 반도체층의 일부는 상기 절연층에 형성된 제 1 개구 내에 제공되고,
상기 제 3 트랜지스터는 제 2 반도체층을 포함하고,
상기 제 2 반도체층의 일부는 상기 절연층에 형성된 제 2 개구 내에 제공되고,
상기 제 4 트랜지스터는 제 3 반도체층을 포함하고,
상기 제 3 반도체층의 일부는 상기 절연층에 형성된 제 3 개구 내에 제공되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 반도체층, 상기 제 2 반도체층, 및 상기 제 3 반도체층은 각각 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터는 제 4 반도체층을 포함하고,
상기 제 4 반도체층은 상기 절연층 위에 제공되는, 반도체 장치. - 제 3 항에 있어서,
상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 및 상기 제 4 반도체층은 같은 공정으로 형성되는, 반도체 장치. - 제 1 항에 있어서,
제 2 용량 소자;
제 5 트랜지스터; 및
제 6 트랜지스터를 더 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 용량 소자의 한쪽 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 용량 소자의 다른 쪽 단자와, 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 발광 소자의 한쪽 단자에 전기적으로 접속되는, 반도체 장치. - 표시 장치로서,
제 1 항의 반도체 장치; 및
구동 회로를 포함하고,
상기 구동 회로는 제 7 트랜지스터와 제 8 트랜지스터를 포함하고,
상기 제 7 트랜지스터는 제 5 반도체층을 포함하고,
상기 제 5 반도체층의 일부는 상기 절연층에 형성된 제 4 개구 내에 제공되고,
상기 제 8 트랜지스터는 제 6 반도체층을 포함하고,
상기 제 6 반도체층의 일부는 상기 절연층에 형성된 제 5 개구 내에 제공되고,
상기 구동 회로는 상기 제 7 트랜지스터를 통하여 상기 제 1 트랜지스터를 도통 상태 또는 비도통 상태로 하는 전위를 출력하고, 상기 제 8 트랜지스터를 통하여 상기 제 4 트랜지스터를 도통 상태 또는 비도통 상태로 하는 전위를 출력하는, 표시 장치. - 제 6 항에 있어서,
상기 구동 회로는 상기 제 1 트랜지스터를 도통 상태로 하는 전위를 출력하는 빈도보다 낮은 빈도로 상기 제 4 트랜지스터를 도통 상태로 하는 전위를 출력하는, 표시 장치. - 반도체 장치로서,
제 1 트랜지스터;
제 2 트랜지스터;
제 3 트랜지스터;
제 4 트랜지스터; 및
발광 소자를 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터는 백 게이트를 포함하고,
상기 제 2 트랜지스터의 상기 백 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 상기 게이트에 공급되는 전위에 따라 상기 발광 소자에 흐르는 전류의 양을 제어하고, 상기 제 2 트랜지스터의 상기 백 게이트에 공급되는 전위에 따라 상기 제 2 트랜지스터의 문턱 전압을 변화시키고,
상기 제 1 트랜지스터를 도통 상태로 하는 빈도보다 상기 제 4 트랜지스터를 도통 상태로 하는 빈도가 낮은, 반도체 장치. - 제 8 항에 있어서,
상기 반도체 장치는 절연층을 더 포함하고,
상기 제 1 트랜지스터는 제 1 반도체층을 포함하고,
상기 제 1 반도체층의 일부는 상기 절연층에 형성된 제 1 개구 내에 제공되고,
상기 제 4 트랜지스터는 제 3 반도체층을 포함하고,
상기 제 3 반도체층의 일부는 상기 절연층에 형성된 제 3 개구 내에 제공되는, 반도체 장치. - 제 9 항에 있어서,
상기 제 1 반도체층 및 상기 제 3 반도체층은 각각 산화물 반도체를 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 2 트랜지스터는 제 4 반도체층을 포함하고,
상기 제 4 반도체층은 상기 절연층 위에 제공되는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 반도체층, 상기 제 3 반도체층, 및 상기 제 4 반도체층은 같은 공정으로 형성되는, 반도체 장치.
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