KR20240074786A - 결정 산화물 박막 및 그 제조 방법, 그리고 박막 트랜지스터 및 그 제조 방법 - Google Patents

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KR20240074786A
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고지 야마구치
유키 츠루마
에미 가와시마
가즈요시 이노우에
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이데미쓰 고산 가부시키가이샤
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Abstract

In 을 주성분으로 하는 결정 산화물 박막으로서, 상기 결정 산화물 박막의 단면의 투과 전자 현미경 (TEM) 화상으로부터 추출한, 복수의 화상 영역의 격자 이미지를, 각각 2 차원 푸리에 변환 (FFT) 처리하여 얻어지는 푸리에 변환 이미지의 50 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타내는, 결정 산화물 박막.

Description

결정 산화물 박막 및 그 제조 방법, 그리고 박막 트랜지스터 및 그 제조 방법
본 발명은, 결정 산화물 박막 및 그 제조 방법, 그리고 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
채널층에 결정 산화물 박막을 사용한 박막 트랜지스터 (TFT) 가 알려져 있다 (특허문헌 1 ∼ 2 참조).
예를 들어 특허문헌 1 에서는, In 원소를 주성분으로 하는 산화물 반도체를, 물을 도입하면서 스퍼터링하여 성막함으로써, 당해 산화물 반도체를 사용한 TFT 에 있어서 고이동도의 특성이 얻어지고 있다.
또, 특허문헌 2 에서는, In 원소를 주성분으로 하는 결정 산화물 박막에 있어서, Ga 원소와 함께 Sm 원소를 포함하는 조성으로 함으로써, 박막의 성막시에 물을 도입하지 않아도, TFT 소자에 있어서 양호한 이동도가 얻어지고 있다.
일본 특허공보 제5491258호 일본 특허공보 제6853421호
그러나, 특허문헌 1, 2 의 기술에서도, TFT 특성의 향상은 반드시 충분하지는 않아, 개선의 여지가 있었다.
특허문헌 1 의 기술에서는, 소정의 기간 전압 인가하였을 때에 임계값 전압 (Vth) 이 변동하기 쉬워, 신뢰성의 면에서 문제가 발생하는 경우가 있었다.
또, 특허문헌 1, 2 의 기술에서는, 산화물 박막에 있어서 어닐 공정 전에 결정화가 진행됨으로써, 어닐 공정에 있어서의 양호한 결정 성장이 저해되어 버려, 이동도 향상의 효과가 충분히 얻어지지 않는 경우가 있었다.
본 발명의 목적은, TFT 에 적용하였을 때에 양호한 이동도를 나타내고, 또한 높은 신뢰성이 얻어지는 결정 산화물 박막을 제공하는 것이다. 또, 당해 결정 산화물 박막을 갖는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명에 의하면, 이하의 결정 산화물 박막이 제공된다.
1. In 을 주성분으로 하는 결정 산화물 박막으로서,
상기 결정 산화물 박막의 단면의 투과 전자 현미경 (TEM) 화상으로부터 추출한, 복수의 화상 영역의 격자 이미지를, 각각 2 차원 푸리에 변환 (FFT) 처리하여 얻어지는 푸리에 변환 이미지의 50 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타내는, 결정 산화물 박막.
2. 상기 복수의 화상 영역에 대해 취득한, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타내는 상기 푸리에 변환 이미지의 각각에 있어서,
상기 푸리에 변환 이미지의 중심 좌표로부터 상기 결정 산화물 박막의 주면에 대하여 법선 방향으로 연장되는 좌표축 상에 위치하는 휘점에서 선택되는 역격자점 P1 의, 상기 중심 좌표로부터의 주파수 영역의 크기를 법선 방향의 면 간격 d1 로 하고,
상기 푸리에 변환 이미지의 중심 좌표로부터 상기 결정 산화물 박막의 주면에 평행한 방향으로 연장되는 좌표축 상에 위치하는 휘점에서 선택되는 역격자점 P2 의, 상기 중심 좌표로부터의 주파수 영역의 크기를 평면 방향의 면 간격 d2 로 하고,
상기 역격자점 P1 의 밀러 지수를 (h1, k1, l1) 로 하고, 상기 역격자점 P2 의 밀러 지수를 (h2, k2, l2) 로 하였을 때,
하기 식 (1) 로 산출되는 법선 방향의 격자 정수 a 및 하기 식 (2) 로 산출되는 평면 방향의 격자 정수 b 로부터 하기 식 (3) 에 의해 산출되는, 상기 복수의 화상 영역의 각각의 격자 변형 ε 의 평균값 εaver 이, 1.0 < εaver < 1.1 인, 1 에 기재된 결정 산화물 박막.
법선 방향의 격자 정수 a = √(h1 2 + k1 2 + h1 2) × d1 … (식 (1))
평면 방향의 격자 정수 b = √(h2 2 + k2 2 + h2 2) × d2 … (식 (2))
3. 막두께가 3 ㎚ 이상 50 ㎚ 미만인, 1 또는 2 에 기재된 결정 산화물 박막.
4. 상기 결정 산화물 박막의 단변의 길이가 50 ㎛ 미만인, 1 ∼ 3 중 어느 하나에 기재된 결정 산화물 박막.
5. 결정 입계끼리의 평균 간격 D 가 0.01 ㎛ 이상 2 ㎛ 이하인, 1 ∼ 4 중 어느 하나에 기재된 결정 산화물 박막.
6. In 을 62 at% 이상 포함하는, 1 ∼ 5 중 어느 하나에 기재된 결정 산화물 박막.
7. 추가로, H, B, C, N, O, F, Mg, Al, Si, O, S, Cl, Ar, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Sn, Sb, Cs, Ba, Ln, Hf, Ta, W, Re, Os, Ir, Pt, Au, Pb, 및 Bi 로 이루어지는 군에서 선택되는 1 종 이상의 원소를 포함하는, 1 ∼ 6 중 어느 하나에 기재된 결정 산화물 박막.
8. 지지체 상에 형성한 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하는, 1 ∼ 7 중 어느 하나에 기재된 결정 산화물 박막의 제조 방법.
9. 상기 어닐 처리에 제공하는 상기 산화물 박막의 막두께가, 3 ㎚ 이상 50 ㎚ 미만인, 8 에 기재된 결정 산화물 박막의 제조 방법.
10. 상기 어닐 처리에 제공하는 상기 산화물 박막의 단변이 50 ㎛ 미만인, 8 또는 9 에 기재된 결정 산화물 박막의 제조 방법.
11. 1 ∼ 7 중 어느 하나에 기재된 결정 산화물 박막을 포함하는, 박막 트랜지스터.
12. 버퍼층과, 채널층을 갖고 있고, 상기 채널층은 상기 결정 산화물 박막이고, 상기 채널층에서 봤을 때, 상기 버퍼층과 반대측에, 게이트 절연막 및 게이트 전극을, 상기 채널층 측에서부터 이 순서로 갖는, 11 에 기재된 박막 트랜지스터.
13. 기판 상에 산화물 박막을 성막하는 공정과, 상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과, 상기 결정 산화물 박막 상에, 게이트 절연막 및 게이트 전극을 이 순서로 형성하는 공정을 갖는, 11 또는 12 에 기재된 박막 트랜지스터의 제조 방법.
14. 상기 기판 상에 버퍼층을 형성한 후, 상기 버퍼층 상에 상기 산화물 박막을 성막하는, 13 에 기재된 박막 트랜지스터의 제조 방법.
15. 기판 상에 산화물 박막을 성막하는 공정과, 상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과, 상기 결정 산화물 박막 상에, 층간 절연막을 이 순서로 형성하는 공정을 갖는, 11 또는 12 에 기재된 박막 트랜지스터의 제조 방법.
16. 상기 기판 상에 게이트 전극, 게이트 절연막을 이 순서로 형성한 후, 상기 게이트 절연막층 상에 상기 산화물 박막을 성막하는, 15 에 기재된 박막 트랜지스터의 제조 방법.
본 발명에 의하면, TFT 에 적용하였을 때에 양호한 이동도를 나타내고, 또한 높은 신뢰성이 얻어지는 결정 산화물 박막을 제공할 수 있다. 또, 당해 결정 산화물 박막을 갖는 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
도 1 은, 본 실시형태의 일례의 TFT 의 개략 단면도이다.
도 2 는, 본 실시형태의 다른 예의 TFT 의 개략 단면도이다.
도 3 은, 본 실시형태의 다른 예의 TFT 의 개략 단면도이다.
도 4 는, In2O3 의 빅스바이트 구조의 FFT 이미지를 나타내는 도면이다.
도 5 는, 격자 정수 a, 격자 정수 b 의 산출 방법을 설명하기 위한 도면이다.
도 6 은, In2O3 의 빅스바이트 구조의 역격자 시뮬레이션의 결과를 나타내는 도면이다.
본 명세서에서 사용하는「제 1」,「제 2」,「제 3」이라는 서수사는, 구성 요소의 혼동을 피하기 위해 붙여져 있으며, 수적으로 특정하는, 즉, 단수인지 복수인지를 특정하는 취지의 기재나 순서를 특정하는 취지의 기재가 없는 구성 요소에 대해서는, 수적으로 한정되지 않는다.
본 명세서 등에 있어서,「막」또는「박막」이라는 용어와,「층」이라는 용어란, 경우에 따라서는, 서로 교체하는 것이 가능하다.
본 명세서 등의 소결체 및 산화물 박막에 있어서,「화합물」이라는 용어와,「결정상」이라는 용어는, 경우에 따라서는, 서로 교체하는 것이 가능하다.
본 명세서에 있어서,「산화물 소결체」를 간단히「소결체」라고 칭하는 경우가 있다.
본 명세서에 있어서,「스퍼터링 타깃」을 간단히「타깃」이라고 칭하는 경우가 있다.
본 명세서 등에 있어서,「전기적으로 접속」에는,「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서,「어떠한 전기적 작용을 갖는 것」은, 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들어,「어떠한 전기적 작용을 갖는 것」에는, 전극, 배선, 스위칭 소자 (트랜지스터 등), 저항 소자, 인덕터, 커패시터, 및 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
본 명세서 등에 있어서, 트랜지스터가 갖는 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우 또는 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이 때문에, 본 명세서 등에 있어서는, 소스나 드레인의 용어는, 교체하여 사용할 수 있다.
본 명세서에 있어서,「x ∼ y」는「x 이상, y 이하」의 수치 범위를 나타내는 것으로 한다. 수치 범위에 관하여 기재된 상한값 및 하한값은 임의로 조합할 수 있다.
또, 이하에 기재되는 본 발명의 개개의 형태를 2 개 이상 조합한 형태도 또, 본 발명의 형태이다.
또, 본 명세서에 있어서,「박막의 주면」이란, 박막의 면 중 가장 넓은 면적을 갖는 면을 말한다.
본 명세서에 있어서, 결정이 있는 특정한 면 또는 그것에 평행한 면을 결정면이라고 칭한다.
또, 결정면에 수직인 방향을 면방위라고 칭한다.
1. 결정 산화물 박막
본 실시형태에 관련된 결정 산화물 박막은, In 을 주성분으로 하는 결정 산화물 박막이다.
그리고, 결정 산화물 박막의 단면의 투과 전자 현미경 화상 (이하, 단면 TEM 화상으로 나타내는 경우가 있다) 으로부터 추출한, 복수의 화상 영역의 격자 이미지를, 각각 2 차원 푸리에 변환 (FFT) 처리하여 얻어지는 푸리에 변환 이미지 (이하, FFT 이미지로 나타낸다) 의 50 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타낸다.
또한, 복수의 화상 영역이란, 이후의 설명에서는 10 개의 화상 영역이지만, 화상 영역의 수는 10 개에 한정되지 않고, 이것보다 많은 수여도 된다. 예를 들어 50 개 혹은 그 이상의 수의 화상 영역을 추출해도 된다.
상기 특성을 갖는 결정 산화물 박막은, 이후에 기재하는 결정 산화물 박막의 제조 방법에 기재된 방법 뿐만 아니라, 결정 산화물 박막의 결정 상태를 기둥상으로 조정함으로써 얻을 수 있다.
본 실시형태에 관련된 결정 산화물 박막은, In 원소를 주성분으로 한다.
주성분이라는 것은, 결정 산화물 박막의 전체 금속 원소에 대하여, In 의 조성 비율 (원자% : at%) 이 50 at% 이상인 것을 의미한다.
In 의 조성 비율은 62 at% 이상인 것이 바람직하고, 70 at% 이상인 것이 보다 바람직하고, 80 at% 이상인 것이 보다 바람직하고, 85 at% 이상인 것이 더욱 바람직하다. 결정 산화물 박막을 구성하는 금속 원소의 전체 원자수 중, 50 at% 이상이 In 원소이면, 성막된 비정질막에 있어서 결정화가 진행되기 쉽고, 본 실시형태에 관련된 결정 산화물 박막을 TFT 에 채용한 경우, 충분히 높은 이동도를 발휘할 수 있다.
결정 산화물 박막은 In 외에, H, B, C, N, O, F, Mg, Al, Si, O, S, Cl, Ar, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Sn, Sb, Cs, Ba, Ln, Hf, Ta, W, Re, Os, Ir, Pt, Au, Pb 및 Bi 로 이루어지는 군에서 선택되는 1 이상의 원소를 포함하고 있어도 된다.
본 실시형태에 있어서, 결정 산화물 박막은, 실질적으로 In, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln 원소 (란타노이드 원소) 및 O 에서 선택되는 원소만으로 이루어져 있어도 된다. 여기서,「실질적으로」란, 상기 In, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln 및 O 의 조합에서 기인하는 본 발명의 효과가 발생하는 범위에 있어서, 본 실시형태에 관련된 결정 산화물 박막이, 다른 성분을 포함하고 있어도 되는 것을 의미한다.
본 실시형태에 있어서, 결정 산화물 박막의 보다 바람직한 제 1 형태는, 금속 원소가 In 과 Ga 로 이루어지고, 원자 비율이 하기 식 (11) 을 만족한다.
[Ga]/([In] + [Ga]) < 22 at% (11)
또한, 금속 원소로는 불가피 불순물, 나아가서는 O 이외에 F 또는 H 를 포함해도 된다. 상기 조성 범위로 함으로써, In 비율이 커지고, 300 ℃ 와 같은 저온의 어닐로도 In 사이트에 Ga 가 치환된 빅스바이트 구조로 결정화할 수 있다. 또한 산소와의 결합력이 강한 Ga 를 첨가함으로써, 어닐 후의 산소 결손을 억제하여, 반도체로서 안정적인 막을 형성할 수 있다.
본 실시형태에 있어서, 결정 산화물 박막의 보다 바람직한 제 2 형태는, 금속 원소로서 In 과, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지고, In 이외의 금속 원소를 X 로 하였을 때에, 원자 비율로서 하기 식 (12) 를 만족한다.
[X]/([In] + [X]) < 15 at% (12)
또한, 금속 원소로는 불가피 불순물, 나아가서는 O 이외에 F 또는 H 를 포함해도 된다. 상기 조성 범위로 함으로써, In 비율이 커지고, 300 ℃ 와 같은 저온의 어닐로도 In 사이트에 X 가 치환된 빅스바이트 구조로 결정화할 수 있다. 또한 산소와의 결합력이 강한 원소 X 를 첨가함으로써, 어닐 후의 산소 결손을 억제하여, 반도체로서 안정적인 막을 형성할 수 있다.
본 실시형태에 있어서, 결정 산화물 박막의 보다 바람직한 제 3 형태는, 금속 원소로서 In 과, Ga 와, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지고, In, Ga 이외의 금속 원소를 첨가 원소 X 로 하였을 때에, 원자 비율이 하기 식 (13) 및 (14) 를 만족한다.
[Ga]/([In] + [Ga] + [X]) < 22.5 at% (13)
[X]/([In] + [Ga] + [X]) < 8.0 at% (14)
또한, 금속 원소로는 불가피 불순물, 나아가서는 O 이외에 F 또는 H 를 포함해도 된다.
상기 조성 범위로 함으로써, In 비율이 커지고, 300 ℃ 와 같은 저온의 어닐로도 In 사이트에 Ga 가 치환된 빅스바이트 구조로 결정화할 수 있다. 또, 산소와의 결합력이 강한 첨가 원소 X 를 첨가함으로써, 또한 어닐 후의 산소 결손을 억제하여, 반도체로서 안정적인 막을 형성할 수 있다.
본 실시형태에 있어서, 결정 산화물 박막의 보다 바람직한 제 4 형태는, 금속 원소로서 In 과, Sn 과, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지고, In, 및 Sn 이외의 금속 원소를 원소 X 로 하였을 때에, 원자 비율이 하기 식 (15) 및 (16) 을 만족한다.
[Sn]/([In] + [Sn] + [X]) < 20 at% (15)
[X]/([In] + [Sn] + [X]) < 8.0 at% (16)
또한, 금속 원소로는 불가피 불순물, 나아가서는 O 이외에 F 또는 H 를 포함해도 된다.
이와 같은 조성 범위로 함으로써, In 비율이 커지고, 300 ℃ 와 같은 저온의 어닐로도 In 사이트에 Sn 이 치환된 빅스바이트 구조로 결정화할 수 있다. Sn 은 이온 반경이 크고, In 과의 궤도의 중첩이 크기 때문에, 고이동도를 유지할 수 있다. 또 산소와의 결합력이 강한 첨가 원소 X 를 첨가함으로써, 또한 어닐 후의 산소 결손을 억제하여, 반도체로서 안정적인 막을 형성할 수 있다.
본 실시형태에 있어서, 결정 산화물 박막의 보다 바람직한 제 5 형태는, 금속 원소로서 In 과, Zn 과, B, Al, Sc, Mg, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지고, In 및 Zn 이외의 금속 원소를 원소 X 로 하였을 때에, 원자 비율이 하기 식 (17) 및 (18) 을 만족한다.
[Zn]/([In] + [Zn] + [X]) < 12 at% (17)
[X]/([In] + [Zn] + [X]) < 8.0 at% (18)
또한, 금속 원소로는 불가피 불순물, 나아가서는 O 이외에 F 또는 H 를 포함해도 된다.
상기 조성 범위로 함으로써, In 비율이 커지고, 300 ℃ 와 같은 저온의 어닐로도 In 사이트에 Zn 이 치환된 빅스바이트 구조로 결정화할 수 있다. Zn 을 첨가함으로써 성막 직후의 막을 아모르퍼스 상태로 할 수 있고, TFT 제조시의 산에 의한 반도체 패터닝시에, 잔류물 없이 가공할 수 있다. 또한 산소와의 결합력이 강한 첨가 원소 X 를 첨가함으로써, 어닐 후의 산소 결손을 억제하여, 반도체로서 안정적인 막을 형성할 수 있다.
결정 산화물 박막 중의 각 금속 원소의 함유량 (원자비) 은, ICP (Inductive Coupled Plasma) 측정 또는 XRF (X-ray Fluorescence) 측정에 의해, 각 원소의 존재량을 측정함으로써 구할 수 있다. ICP 측정에는, 유도 결합 플라즈마 발광 분석 장치 (ICP-OES, Agilent 사 제조) 를 사용할 수 있다. XRF 측정에는, 박막 형광 X 선 분석 장치 (AZX400, 리가쿠사 제조) 를 사용할 수 있다.
또, 결정 산화물 박막 중의 각 금속 원소의 함유량 (원자비) 은, 전자 현미경을 사용한 TEM-EDS 측정, 유도 결합 플라즈마 발광 분석 장치를 사용한 ICP 측정, 및 섹터형 다이나믹 2 차 이온 질량 분석계를 사용한 SIMS 분석에 의해 2 원자% 이내의 오차 정밀도로 분석할 수 있다. 처음에 단면 TEM-EDS 에 의해 결정 산화물 박막 중의 금속 원소, 및 반정량 분석에 의해 10 원자% 정도의 오차 범위에서 조성 비율을 동정한다. 다음으로, 반정량 분석 결과로부터 20 원자% 의 범위에 있어서 금속 원소의 원자비가 이미 알려진 10 종류의 조성 비율로 이루어지는 표준 산화물 박막을 제조한다. 표준 산화물 박막에 대해서는, 유도 결합 플라즈마 발광 분석 장치 또는 박막 형광 X 선 분석 장치로 측정한 값을 조성 비율의 절대값으로 한다. 또한, 표준 산화물 박막의 상면에, TFT 소자와 동일한 재료 및 동일한 채널 길이로 형성한 소스·드레인 전극을 제조하고, 이것을 표준 재료로 하여 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS (IMS 7f-Auto, AMETEK 사 제조) 에 의해 산화물 반도체층의 분석을 실시하여 각 원소의 질량 스펙트럼 강도를 얻고, 이미 알려진 원소 농도와 질량 스펙트럼 강도의 검량선을 제조한다. 다음으로, 패널로부터 취출된 실제 TFT 소자의 산화물 박막 부분을, 섹터형 다이나믹 2 차 이온 질량 분석계를 사용한 SIMS 분석에 의한 스펙트럼 강도로부터, 전술한 검량선을 사용하여, 원자비를 산출하면, 산출된 원자비는, 별도로 박막 형광 X 선 분석 장치 또는 유도 결합 플라즈마 발광 분석 장치로 측정된 산화물 박막의 원자비의 2 원자% 이내의 정밀도로 확인할 수 있다.
본 실시형태에 관련된 결정 산화물 박막에서는, 결정 산화물 박막의 단면의 단면 TEM 화상으로부터 추출한, 복수의 화상 영역의 격자 이미지를, 각각 2 차원 푸리에 변환 (FFT) 처리하여 얻어지는 FFT 이미지의 50 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타낸다.
(100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 은, 모두 In2O3 의 빅스바이트 구조의 결정면이고, 이들 면방위 중 어느 것에 해당하는 경우를,「FFT 특정 면방위를 나타낸다」라고 한다.
각 화상 영역의 격자 이미지로부터 얻어지는 복수의 FFT 이미지 중 50 % 이상이, 전술한 면방위 중 어느 것에 해당하는 경우에는, 결정 산화물 박막이, FFT 의 채널층에 적합한 양호한 빅스바이트 결정 구조를 갖고 있는 것으로 판단할 수 있다.
이로써, 결정 산화물 박막을 TFT 의 채널층에 사용하였을 때에, 높은 이동도를 발휘할 수 있고, 또 임계값 전압 (Vth) 의 변동이 적어 신뢰성이 우수하다.
FFT 특정 면방위의 판정 방법은, 실시예에서 상세하게 설명한다.
바람직하게는, 결정 산화물 박막의 단면의 단면 TEM 화상으로부터 추출한, 복수의 화상 영역의 격자 이미지의 FFT 이미지의 60 % 이상, 70 % 이상, 80 % 이상, 90 % 이상, 95 % 이상, 또는 99 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타낸다.
더욱 바람직하게는, 복수의 화상 영역의 격자 이미지의 FFT 이미지의 100 % 가, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타낸다.
일 실시형태에 관련된 결정 산화물 박막은, FFT 특정 면방위를 나타내는 푸리에 변환 이미지의 각각에 대해, 결정 산화물 박막의 주면에 대한 법선 방향 (이하, 법선 방향으로 나타낸다) 의 격자 정수 a, 및 결정 산화물 박막의 주면에 평행한 방향 (이하, 평면 방향으로 나타낸다) 의 격자 정수 b 로부터, 하기 식 (3) 에 의해 산출되는 격자 변형 ε1, … εx 의 산술 평균값 εaver 이, 1.0 < εaver < 1.1 이다.
격자 변형 ε 은, 결정 격자의 변형의 정도를 나타내는 것이고, ε 의 값이 1.0 을 초과하는 경우에는, 법선 방향의 격자 정수 a 에 대하여, 평면 방향의 격자 정수 b 가 커서, 결정 격자에 인장 응력이 발생한 상태가 된다. 이로써, 결정 산화물 박막은 결정립 내의 결함이 저감되고, 전자 트랩이 적어 양호한 전도 특성을 갖는 결정 상태가 되기 때문에, 결정 산화물 박막을 TFT 의 채널층에 사용하였을 때에, 높은 이동도를 발휘할 수 있고, 또 임계값 전압 (Vth) 의 변동이 적어 신뢰성이 우수하다. 또, ε 의 값이 1.1 미만인 경우에는, 결정 산화물 박막의 박리나 크랙의 발생이 억제되기 때문에, 막 성상이 양호하다.
εaver 은, 1.01 ∼ 1.09 인 것이 바람직하고, 1.02 ∼ 1.08 인 것이 보다 바람직하다.
또한, 법선 방향의 격자 정수 a 및 평면 방향의 격자 정수 b 의 산출 방법은, 실시예에서 상세하게 설명한다.
일 실시형태에 있어서, 결정 산화물 박막의 막두께는 3 ㎚ 이상 130 ㎚ 이하이다. 막두께가 130 ㎚ 이하임으로써, 결정 산화물 박막의 결정이, 기둥상의 단층 결정이 되기 쉽다. 이것은, 막두께를 130 ㎚ 이하로 함으로써, 지지체 상에 성막된 산화물 박막에 있어서, 어닐 처리 전의 단계에서 결정화가 진행되는 것을 억제할 수 있고, 그 후의 어닐 처리 공정에 있어서, 미결정의 존재에 의해 결정 성장이 저해되는 것을 억제할 수 있는 것에 의한 것이다. 이 때문에, 결정 산화물 박막을 TFT 의 채널층에 사용하였을 때에, 높은 이동도를 발휘할 수 있고, 또 신뢰성이 우수하다.
또, 산화물 박막 중에 있어서의 미결정화를 억제할 수 있기 때문에, 패터닝 공정에서 발생한 잔차에 의해 박리해야 할 막을 제거할 수 없는 등의 문제의 발생을 억제할 수 있고, 막 성상이 우수하다.
결정 산화물 박막의 막두께는, 50 ㎚ 미만인 것이 바람직하고, 45 ㎚ 이하인 것이 보다 바람직하고, 특히 40 ㎚ 이하인 것이 보다 바람직하다. 한편, 결정 산화물 박막의 막두께는, 예를 들어 5 ㎚ 이상이어도 되고, 10 ㎚ 이상이어도 된다. 결정 산화물 박막의 막두께를 3 ㎚ 이상으로 함으로써, 결정 산화물 박막의 결정이 하지의 영향을 받기 어려워져, 고품질의 기둥상의 단층 결정이 되기 쉽다.
본 명세서에 있어서, 막두께는 단면 TEM 화상에 기초하여 측정한다.
일 실시형태에 있어서, 결정 산화물 박막의 단변의 길이는, 50 ㎛ 미만이다. 단변의 길이가 50 ㎛ 미만임으로써, 결정 산화물 박막에 있어서, 단면 TEM 화상의 FFT 이미지가 FFT 특정 면방위를 나타내는 비율이 높아지는 경향이 있다.
결정 산화물 박막의 단변의 길이는 45 ㎛ 이하인 것이 바람직하고, 35 ㎛ 이하인 것이 보다 바람직하고, 25 ㎛ 이하인 것이 보다 바람직하고, 특히 22 ㎛ 이하인 것이 바람직하다. 한편, 결정 산화물 박막의 단변의 길이는, 예를 들어 0.1 ㎛ 이상이고, 0.3 ㎛ 이상이어도 되고, 1 ㎛ 이상이어도 된다. 단변을 1 ㎛ 이상으로 함으로써, 결정 산화물 박막을 사용한 TFT 를 제조할 때에, 패터닝 마스크의 위치 맞춤을 양호한 정밀도로 실시할 수 있어, 안정적인 제조가 가능해진다. 단, 집적 회로 등의 제조 프로세스에 있어서는, 패터닝 마스크의 위치 맞춤 정밀도가 상이하기 때문에, 그 경우에는 단변은 1 ㎛ 미만이어도 된다.
일 실시형태에 있어서, 결정 산화물 박막 중의 결정 입계끼리의 평균 간격 D 가 0.01 ㎛ 이상, 2.0 ㎛ 이하인 것이 바람직하다.
이로써, 결정 산화물 박막을 TFT 의 채널층에 사용하였을 때에, 높은 이동도를 발휘할 수 있고, 또 임계값 전압 (Vth) 의 변동이 적어 신뢰성이 우수하다.
박막 중의 결정 입계끼리의 평균 간격 D 는, 단면 TEM 관찰 화상에 기초하여 측정한다. 평균 간격 D 는, 투과형 전자 현미경을 사용하여, 배율 20,000 배로 관측한 이미지 중에서, 채널 방향으로 5 ㎛, 결정 산화물의 막두께의 사이즈로 TFT 중의 채널 길이 방향의 중앙부가 중심이 되는 시야를 추출하고, 단면 TEM 이미지에 의해 관찰되는 결정 입자의 간격을 해석함으로써 산출한다. 또한, 산화물 박막의 채널 방향의 길이가 5 ㎛ 미만으로 짧은 경우에는, 채널 방향의 길이에 맞춘 시야를 추출하여, 동일하게 하여 산출하면 된다.
일 실시형태에 있어서, 결정 산화물 박막은, TEM 이미지의 FFT 이미지에 있어서 빅스바이트 구조인 결정립을 포함한다. 빅스바이트 구조인 결정립은 대칭성이 양호한 입방정상이기 때문에, 결정 입계에 걸쳐 있어도 TFT 특성 (이동도) 의 저하를 억제할 수 있다.
2. 결정 산화물 박막의 제조 방법
본 실시형태의 결정 산화물 박막은, 예를 들어, 기판, 버퍼층, 절연층 등의, TFT 를 구성하는 하부층 등을 지지체로 하고, 당해 지지체에, In 의 산화물을 주성분으로 하는 박막을 성막하고, 소정의 온도에서 어닐 처리 (열처리) 함으로써 제조할 수 있다. 성막 방법은 특별히 한정되지 않지만, 예를 들어, DC 스퍼터링, AC 스퍼터링, RF 스퍼터링, ICP 스퍼터링, 반응성 스퍼터링, 이온 플레이팅, ALD, PLD, MO-CVD, ICP-CVD, 졸겔법, 도포법, 미스트 CVD 를 들 수 있다.
또한, 스퍼터링에 의해 성막을 실시하는 경우, 플레이너식의 스퍼터링 캐소드의 장치에 의해 성막을 실시해도 되고, 또는 로터리식 스퍼터링 캐소드의 장치에 의해 성막을 실시해도 된다.
성막 방법의 일례로는, In 의 산화물을 주성분으로 하는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여 DC 스퍼터링에 의해 성막함으로써 제조할 수 있다.
스퍼터법에 의해 얻어지는 결정 산화물 박막의 원자 조성비는, 스퍼터링 타깃에 있어서의 산화물 소결체의 원자 조성비를 반영한다. 그 때문에, 원하는 산화물 박막의 원자 조성비와 동일한 원자 조성비를 갖는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여 성막하는 것이 바람직하다.
스퍼터법에 사용되는 타깃은, 불순물 금속이 500 ppm 이하인 것이 바람직하고, 100 ppm 이하인 것이 보다 바람직하다. 타깃 중의 불순물 금속의 함유량은, 결정 산화물 박막과 동일하게, ICP, 또는 SIMS 에 의해 측정할 수 있다. 타깃 중에 포함되는「불순물」은, 원료나 제조 공정에서 혼입되는, 의도적으로 첨가하지 않는 원소로서, 타깃 및 반도체의 성능에 실질적인 영향을 주지 않는 미량 원소를 의미하며,「불순물 금속」은,「불순물」로서의 원소 중 금속 원소인 것을 의미한다.
어닐 처리 (열처리) 의 방법은 특별히 한정되지 않지만, 열풍로, IR 로, 램프 어닐 장치, 레이저 어닐 장치, 열 플라즈마 장치 등을 사용할 수 있다.
본 실시형태에 있어서, 스퍼터링 타깃은, 실질적으로 In 과, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln 원소 (란타노이드 원소) 및 O 에서 선택되는 원소만으로 이루어져 있어도 된다. 여기서,「실질적으로」란, 상기 In 이외에, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln 및 O 의 조합에서 기인하는 본 발명의 효과가 발생하는 범위에 있어서, 스퍼터링 타깃이, 다른 성분을 포함하고 있어도 되는 것을 의미한다.
상기 서술한 본 발명의 결정 산화물 박막과 동일하게, 본 실시형태에 있어서, 스퍼터링 타깃의 보다 바람직한 제 1 형태는, 금속 원소가 In 과 Ga 로 이루어지는 산화물로서, 원자 비율이 하기 식 (11) 을 만족한다.
[Ga]/([In] + [Ga]) < 22 at% (11)
스퍼터링 타깃의 보다 바람직한 제 2 형태는, 금속 원소로서 In 과, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지는 산화물로서, In 이외의 금속 원소를 X 로 하였을 때에, 원자 비율로서 하기 식 (12) 를 만족한다.
[X]/([In] + [X]) < 15 at% (12)
스퍼터링 타깃의 보다 바람직한 제 3 형태는, 금속 원소로서 In 과, Ga 와, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지는 산화물로서, In, Ga 이외의 금속 원소를 첨가 원소 X 로 하였을 때에, 원자 비율이 하기 식 (13) 및 (14) 를 만족한다.
[Ga]/([In] + [Ga] + [X]) < 22.5 at% (13)
[X]/([In] + [Ga] + [X]) < 8.0 at% (14)
스퍼터링 타깃의 보다 바람직한 제 4 형태는, 금속 원소로서 In 과, Sn 과, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지는 산화물로서, In, 및 Sn 이외의 금속 원소를 원소 X 로 하였을 때에, 원자 비율이 하기 식 (15) 및 (16) 을 만족한다.
[Sn]/([In] + [Sn] + [X]) < 20 at% (15)
[X]/([In] + [Sn] + [X]) < 8.0 at% (16)
스퍼터링 타깃의 보다 바람직한 제 5 형태는, 금속 원소로서 In 과, Zn 과, B, Al, Sc, Mg, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택되는 1 이상의 원소 X 로 이루어지는 산화물로서, In 및 Zn 이외의 금속 원소를 원소 X 로 하였을 때에, 원자 비율이 하기 식 (17) 및 (18) 을 만족한다.
[Zn]/([In] + [Zn] + [X]) < 12 at% (17)
[X]/([In] + [Zn] + [X]) < 8.0 at% (18)
산화인듐을 주성분으로 하는 스퍼터링 타깃을 사용하고, 실질적으로 불순물을 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여 스퍼터링에 의해 성막하여 얻어지는 산화물 박막은, 비정질의 산화물 박막이다. 이 산화물 박막을, 포토리소그래피로 도상으로 패터닝하고, 보호막을 형성하기 전에 가열하여 결정화시킴으로써, 표면 결정이 단일의 면방위를 갖는, 결정 산화물 박막을 얻을 수 있다.
이하, 각 공정에 대해 설명한다.
(산화물 박막 성막 공정)
산화물 박막 성막 공정에서는, 상기 서술한 스퍼터링 타깃을 사용하여, 스퍼터링에 의해 산화물 박막을 성막한다.
일 실시형태에 있어서, 산화물 박막 성막 공정은, 유리 기판 등의 기판을 지지체로서 사용하고, 당해 지지체 상에 형성한 버퍼층이나, 버퍼층 및 예를 들어 금속층 등의 버퍼층 이외의 층을 포함하는 적층막 상에 직접 결정 산화물 박막을 성막한다. 적층막의 경우, 막에 포함되는 버퍼층이 결정 산화물 박막과 직접 접촉하도록, 당해 적층막을 지지체 상에 형성하는 것이 바람직하다.
버퍼층의 재료로는, SiO2, SiNx, Al2O3 등을 들 수 있다. 이것들 중에서도 SiO2 가 바람직하다.
SiO2 등을 주성분으로 하는 버퍼층 또는 적층막 상에 산화물 박막을 직접 형성하고, 추가로 후술하는 어닐 처리를 함으로써, 최종적으로 얻어지는 결정 산화물 박막에 있어서, 단면 TEM 화상의 FFT 이미지가 FFT 특정 면방위를 나타내는 비율이 높아지는 경향이 있어, 양호한 결정 구조를 갖는 것이 된다.
스퍼터링 성막시에 도입하는 가스는 특별히 한정되지 않지만, 예를 들어, 아르곤, 질소, 산소, 물, 수소, 또는 이들 가스를 2 종 이상 포함하는 혼합 가스를 들 수 있다.
일례로서, 아르곤 및 산소를 사용하는 경우의 혼합 가스 중의 산소의 유량비 ((O2 유량)/(Ar 유량) + (O2 유량)) 는, 0 % 초과, 50 % 이하인 것이 바람직하고, 0 % 초과, 20 % 이하인 것이 보다 바람직하다. 산소의 유량비가 0 % 초과, 50 % 이하이면, 가열시에 용이하게 결정화되어 반도체화된다. 산소의 유량비를 변경함으로써, 산화물 박막의 산화 정도, 즉, 결정화 정도를 조절할 수 있다. 산소의 유량비는, 필요에 따라 적절히 선택하면 된다.
일례로서 아르곤 및 물을 사용하는 경우의 혼합 가스 중의 물의 유량비 ((H2O 유량)/(Ar 유량) + (H2O 유량)) 는, 0.03 % 초과, 10 % 이하인 것이 바람직하고, 0.03 % 초과, 5 % 이하인 것이 보다 바람직하다. 물의 유량비가 0.03 % 초과, 5 % 이하이면, 가열시에 용이하게 결정화되어 반도체화된다. 또, 물 대신에 수소와 산소의 혼합 가스를 사용해도 된다.
일 실시형태에 있어서는, 불순물 가스를 실질적으로 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여, 산화물 박막을 성막한다.
스퍼터 가스가「불순물 가스를 실질적으로 포함하지 않는다」는 것은, 가스의 삽입에 수반되는 흡착수의 반입, 및 챔버의 리크나 흡착 가스 등의 배제할 수 없는 가스 (불가피 불순물 가스) 를 제외하고, 아르곤 및 산소 이외의 불순물 가스를 적극적으로 투입하지 않는 것을 의미한다. 본 실시형태에 있어서, 스퍼터 가스로는, 예를 들어, 시판되는 고순도 아르곤 및 고순도 산소의 혼합 가스를 사용할 수 있다. 불순물은, 가능하면, 스퍼터 가스에서 배제하는 것이 바람직하다.
스퍼터 가스 중의 불순물 가스의 비율은, 0.1 체적% 이하인 것이 바람직하고, 0.05 체적% 이하인 것이 보다 바람직하다. 불순물 가스의 비율이 0.1 체적% 이하이면, 산화물 박막의 결정화가 문제 없이 진행된다.
고순도 아르곤 및 고순도 산소의 순도는, 99 체적% 이상이 바람직하고, 99.9 체적% 이상이 보다 바람직하고, 99.99 체적% 이상인 것이 더욱 바람직하다.
성막시의 스퍼터 압력은, 플라즈마가 안정적으로 방전될 수 있는 범위이면 특별히 한정되지 않지만, 통상적으로, 0.1 ∼ 5 Pa 이고, 바람직하게는 0.2 ∼ 2 Pa 이다.
이로써, 최종적으로 얻어지는 결정 산화물 박막에 있어서, 단면 TEM 화상의 FFT 이미지가 FFT 특정 면방위를 나타내는 비율이 높아져, 양호한 결정 구조를 갖는 것이 된다.
산화물 박막 성막 공정에서는, 스퍼터링 타깃을 RF 마그네트론 스퍼터링 장치 또는 DC 마그네트론 스퍼터링 장치에 장착하여 스퍼터링하는 것이 바람직하다.
본 실시형태에 관련된 결정 산화물 박막은, 가열 처리하기 전의 산화물 박막이, In 원소를 주성분으로 하는 것이 바람직하다. 이 산화물 박막을 후술하는 가열 처리 공정에 의해 가열함으로써, 지지체에 대하여 기둥상의 결정을 성장시킬 수 있다.
상기 서술한 바와 같이 성막된 결정 산화물 박막을 TFT 에 적용함으로써, 구동시에 전자 캐리어의 주입성이 우수하고, 결과적으로 TFT 가 높은 이동도를 나타내고, 게다가 임계값 전압 (Vth) 의 변동이 적어 신뢰성이 우수하다.
일 실시형태에 있어서, 산화물 박막 성막 공정에서는, 산화물 박막의 막두께를 3 ㎚ 이상 50 ㎚ 미만으로 성막한다.
산화물 박막의 막두께를 상기 범위로 하는 이유는, 결정 산화물 박막의 막두께를 3 ㎚ 이상 50 ㎚ 미만으로 하는 이유와 동일하다. 산화물 박막의 막두께의 바람직한 범위도, 결정 산화물 박막의 막두께의 바람직한 범위와 동일하다.
일 실시형태에 있어서, 산화물 박막 성막 공정에서는, 산화물 박막의 단변의 길이를 50 ㎛ 미만으로 한다.
산화물 박막의 단변의 길이를 상기 범위로 하는 이유는, 결정 산화물 박막의 단변의 길이를 50 ㎛ 미만으로 하는 이유와 동일하다. 산화물 박막의 단변의 길이의 바람직한 범위도, 결정 산화물 박막의 단변의 길이의 바람직한 범위와 동일하다.
(열처리 공정)
산화물 박막을 성막한 후, 열처리를 실시한다. 이 열처리를 어닐이라고 칭하는 경우가 있다.
열처리의 온도는, 300 ℃ 초과, 500 ℃ 미만인 것이 바람직하고, 320 ℃ 이상 480 ℃ 이하인 것이 바람직하고, 330 ℃ 이상 450 ℃ 이하인 것이 보다 바람직하다.
산화물 박막의 성막 후의 열처리 온도가 300 ℃ 초과이면, 산화물 박막이 결정화되기 쉽고, 최종적으로 얻어지는 결정 산화물 박막에 있어서, 단면 TEM 화상의 FFT 이미지가 FFT 특정 면방위를 나타내는 비율이 높아져, 양호한 결정 구조를 갖는 것이 된다. 또, 결정 입경의 평균 간격 D 를 적정한 범위로서 형성할 수 있다.
산화물 박막의 성막 후의 가열 처리 온도가 500 ℃ 미만이면, 크랙이나 박리의 발생을 억제할 수 있다.
열처리 공정에 있어서의 가열 시간은, 0.1 시간 이상, 5 시간 이하인 것이 바람직하고, 0.3 시간 이상, 3 시간 이하인 것이 보다 바람직하고, 0.5 시간 이상, 2 시간 이하인 것이 더욱 바람직하다.
열처리 공정에 있어서의 가열 시간이 0.1 시간 이상이면, 결정화되지 않는 것과 같은 경우가 잘 발생하지 않아, 산화물 박막이 결정화되기 쉽다.
열처리 공정에 있어서의 가열 시간이 5 시간 이하이면, 경제성이 우수하다.
「가열 시간」이란, 열처리시에 소정의 최고 온도를 유지하고 있는 시간 (유지 시간) 을 말한다.
열처리 공정에 있어서의 승온 속도는, 2 ℃/분 이상, 1000 ℃/분 이하인 것이 바람직하고, 3 ℃/분 이상, 600 ℃/분 이하인 것이 보다 바람직하다.
열처리 공정에 있어서의 승온 속도가 2 ℃/분 이상이면, 1 ℃/분 미만의 경우에 비해 산화물 박막의 제조 효율이 향상된다.
열처리 공정에 있어서의 승온 속도가 1000 ℃/분 이하이면, 결정화시에 금속 원소가 균일하게 확산되어, 입계에 금속이 편석되어 있지 않은 결정을 형성할 수 있다.
또, 열처리 공정에서의 승온 속도는, 노의 설정 온도와 설정 시간으로부터 산출되는 값과는 달리, 산화물 박막의 실제 온도를 시간으로 나눈 값이다. 산화물 박막의 실제의 온도는, 예를 들어, 노 중의 산화물 박막으로부터 1 ㎝ 이내의 에어리어를 열전쌍으로 측정함으로써 구할 수 있다.
열처리 공정은, 25 ℃ 에 있어서의 습도 10 % 이상, 보다 바람직하게는 습도 40 % 이상의 대기 분위기하에서 실시하는 것이 바람직하다. 열처리 공정에 있어서의 습도가 10 % 이상인 대기 중임으로써, 어닐시에 수소나 산소가 막 중에 확산되어, 결정화를 촉진시킬 수 있다. 습도의 상한은 특별히 한정되지 않지만, 대체로 80 % 이하이다.
열처리 공정은, 산화물 박막의 패터닝 후에 실시하는 것이 바람직하다. 패터닝 후에 실시함으로써, 성막시에 막 중에 존재하는 과잉의 산소, 및 패터닝시에 부착되는 유기물을 탈리시키면서 결정화를 촉진시킬 수 있다. 결과적으로, 결정립 내에 유기물이나 과잉 산소가 없어 결정 결함이 적은 막을 형성할 수 있고, 전자 트랩이 적어 양호한 전도 특성을 갖는 산화물 박막을 형성할 수 있다.
또한, 열처리 공정은 복수 회 실시해도 된다. 예를 들어, 산화물 박막의 패터닝 후에 상기 서술한 열처리 공정 (제 1 열처리 공정) 을 실시하고, 또한, TFT 소자를 제조한 후, 최종 공정으로서 열처리 공정 (제 2 열처리 공정) 을 실시해도 된다. 제 2 열처리 공정은, 제 1 열처리 공정보다 높은 어닐 온도에서 실시하는 것이 바람직하다.
또한, 열처리 공정에서 얻은 결정 산화물 박막의 일부에, 그 밖의 영역보다 저저항의 영역을 형성해도 된다. 저저항의 영역의 형성 방법은, 특별히 한정되지 않지만, 예를 들어, 산화인듐주석 (ITO), 알루미늄 등의 존재하, 게이트 절연막 및/또는 게이트 전극을 마스크 대신에 이용함으로써 (자기 정합), 열처리 (어닐) 하는 방법에 의해, 결정 산화물 박막의 대상부를 저저항화함으로써 형성할 수 있다.
3. 박막 트랜지스터 (TFT) 및 그 제조 방법
본 실시형태에 관련된 TFT 는, 상기 서술한 본 발명의 결정 산화물 박막을 포함한다. 바람직하게는 TFT 의 채널층으로서 본 발명의 결정 산화물 박막이 사용되고 있다.
또, 본 실시형태에 관련된 TFT 는, 버퍼층과, 채널층을 갖고 있고, 상기 채널층은 상기 결정 산화물 박막이고, 상기 채널층에서 봤을 때, 상기 버퍼층과 반대측에, 게이트 절연막 및 게이트 전극을, 상기 채널층 측에서부터 이 순서로 갖는다.
일 실시형태에 있어서, TFT 는, 기판과, 버퍼층과, 채널층을 이 순서로 갖고 있다. 그리고, TFT 는 채널층과, 채널층의 양단측에 각각 접속되는, 소스 전극 및 드레인 전극과, 게이트 절연막을 개재하여, 채널층에 적층되어 있는 게이트 전극을 갖고, 채널층은 결정 산화물 박막이다.
즉, 게이트 절연막 및 게이트 전극은, 채널층에서 봤을 때 버퍼층과 반대측에 형성되어 있다.
본 실시형태에 관련된 TFT 의 구성으로는, 예를 들어, 종래 공지된 구성을 채용할 수 있다.
본 실시형태에 관련된 TFT 는, 기판 상에 산화물 박막을 성막하는 공정과, 상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과, 상기 결정 산화물 박막 상에, 게이트 절연막 및 게이트 전극을 이 순서로 형성하는 공정을 갖는 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다.
일 실시형태에 있어서는, 상기 기판 상에 버퍼층을 형성한 후, 상기 버퍼층 상에 상기 산화물 박막을 성막한다.
또, 본 실시형태에 관련된 TFT 는, 기판 상에 산화물 박막을 성막하는 공정과, 상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과, 상기 결정 산화물 박막 상에, 층간 절연막을 이 순서로 형성하는 공정을 갖는 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다.
일 실시형태에 있어서는, 상기 기판 상에 게이트 전극, 게이트 절연막을 이 순서로 형성한 후, 상기 게이트 절연막 상에 상기 산화물 박막을 성막한다.
여기서, 산화물 박막을 어닐 처리하여 결정 산화물 박막을 형성하는 공정은, 상기 서술한 결정 산화물 박막의 제조 방법을 채용할 수 있다. 즉, 본 실시형태의 TFT 는, 스퍼터링 타깃을 사용하여, 스퍼터링에 의해 산화물 박막을 성막하는 공정 (성막 공정이라고 칭하는 경우가 있다) 및 산화물 박막에 열처리를 실시하는 공정 (열처리 공정이라고 칭하는 경우가 있다) 을 포함하는 제조 방법에 의해 제조할 수 있다. 성막 공정 및 가열 처리 공정의 각 조건 등은, 결정 산화물 박막의 제조 방법에 있어서 상기 서술한 바와 같다. 소스 전극, 드레인 전극, 게이트 전극 및 게이트 절연막은, 공지된 재료 및 형성 방법에 의해 형성할 수 있다.
본 실시형태의 박막 트랜지스터의 제조 방법에 있어서의, 결정 산화물 박막 이외의 각 층의 형성 방법은, 특별히 한정되지 않고, 공지된 방법을 사용할 수 있다.
(TFT 의 구성층의 형성 공정)
결정 산화물 박막 상에, 절연층 등의 TFT 의 구성층을 형성하는 경우, 얻어진 산화물 박막에 대하여 열처리를 실시한 후, 산화물 박막 상에 구성층을 형성하는 것이 바람직하다. TFT 의 구성층의 형성 전에 어닐을 실시함으로써, 어닐시에 산소나 수소가 확산되어, 기둥상이고 고품질의 결정이 얻어지고, 구성층의 형성 후에 계면 전자 트랩 준위가 적어 높은 이동도의 소형 TFT 가 얻어진다.
본 실시형태에 관련된 박막 트랜지스터의 형상은 특별히 한정되지 않지만, 톱 게이트형 트랜지스터, 백 채널 에칭형 트랜지스터, 또는 에칭 스토퍼형 트랜지스터 등이 바람직하다. 또, 이들 트랜지스터는 자기 정합형이어도 된다.
이하, 실시형태에 대해 도면 등을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되지 않는다.
도면에 있어서, 크기, 층의 두께 및 영역 등은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 본 발명은, 도시된 크기, 층의 두께 및 영역 등에 한정되지 않는다. 또한, 도면은, 이상적인 예를 모식적으로 나타낸 것으로서, 본 발명은, 도면에 나타내는 형상 및 값 등에 한정되지 않는다.
도 1 은 본 실시형태의 TFT 의 일례의 개략 단면도이다.
TFT (50) 는, 톱 게이트형의 TFT 이고, 기판 (21), 버퍼층 (22), 채널층 (결정 산화물 박막) (11), ITO 층 (23), 게이트 절연막 (24), 게이트 전극 (25), 층간 절연막 (26), 소스 전극 (27), 드레인 전극 (28) 및 보호막 (29) 을 갖는다.
TFT (50) 는, 기판 (21), 버퍼층 (22), 채널층 (결정 산화물 박막) (11) 을 이 순서로 적층한 구조를 갖는다. 채널층 (11) 의 중앙부에는 고저항 영역 (11B) 이 있고, 고저항 영역 (11B) 상에는 게이트 절연막 (24) 및 게이트 전극 (25) 이 이 순서로 적층되어 있다. 게이트 절연막 (24) 은 게이트 전극 (25) 과 채널층 (결정 산화물 박막) (11) 의 도통을 차단하는 절연막이다. 고저항 영역 (11B) 의 양측에는 채널층 (11) 의 저저항 영역 (11A-1 및 11A-2) 이 있다. 저저항 영역 (11A-1, 11A-2) 및 게이트 전극 (25) 상은, ITO 층 (23) 및 층간 절연막 (26) 으로 덮여져 있다. ITO 층 (23) 은 채널층 (11) 의 저저항화 영역을 형성할 때에 사용된다. ITO 층 (23) 및 층간 절연막 (26) 에 형성된 컨택트 홀을 통하여, 소스 전극 (27) 및 드레인 전극 (28) 이, 각각 저저항 영역 (11A-1 및 11A-2) 에 접속되어 있다. 소스 전극 (27) 및 드레인 전극 (28) 은, 소스 전류 및 드레인 전류를 채널층 (11) 에 흐르게 하기 위한 도전 단자이다. 층간 절연막 (26), 소스 전극 (27) 및 드레인 전극 (28) 등, TFT 구성층을 덮도록 보호막 (29) 이 형성되어 있다.
버퍼층 (22) 은 단층으로 이루어져 있어도 되고, 2 층 이상의 적층 구조여도 된다. 또, 버퍼층 (22) 과 기판 (21) 사이에, 금속층을 갖고 있어도 된다.
단, 채널층 (11) 과 버퍼층 (22) 은, 도 1 에 나타내는 바와 같이 직접 접하고 있는 것이 바람직하다.
버퍼층 (22) 을 형성하는 재료에 대해서는 후술한다.
버퍼층 (22) 의 두께는 특별히 한정되지 않지만, 예를 들어 50 ∼ 600 ㎚ 이다.
또, 도 1 에서는, 층간 절연막 (26) 은 단층이지만, 층간 절연막 (26) 을 2 층 구조로 해도 된다.
본 실시형태의 TFT 는, 공지된 구성으로 개량할 수 있다.
예를 들어, 도 1 에는 도시되지 않지만, TFT (50) 에는, 기판 (21) 과 버퍼층 (22) 사이에, 도 2 에 나타내는 바와 같이 라이트 실드층 (31) 을 형성해도 되고, 또는 복수의 층이 적층된 버퍼층 (22) 의 중간층에 라이트 실드층 (31) 을 형성해도 된다.
도 2 는 본 실시형태의 TFT 의 다른 예의 개략 단면도이다.
TFT (51) 는, 기판 (21) 과 버퍼층 (22) 사이에, 라이트 실드층 (31) 을 형성한 것 외에는 TFT (50) 와 동일한 구성을 갖는다. 라이트 실드층 (31) 은 광에 의한 TFT 의 오동작을 억제하기 위해 형성된다. 라이트 실드층은 소스 전극 (27) 에 접속되어 있어도 되고, 또, 게이트 전극 (25) 에 접속되어 있어도 된다.
또, 도 1 에서는, 채널층 (11) 의 양단측, 즉, 소스 전극 (27) 및 드레인 전극 (28) 이 접속되는 영역 부근을, 결정 산화물 박막의 저저항 영역 (11A) 으로 하고, 게이트 절연막 (24) 의 하면에 접촉하는 영역을 고저항 영역 (11B) 으로 한 구성예를, 본 발명의 TFT 의 일례로서 나타내고 있지만, 본 발명의 TFT 는 이 구성에는 한정되지 않는다. 즉, 본 발명의 TFT 는, 채널층 (11) 으로서, 저항값이 면 방향으로 일정한 결정 산화물 박막을 사용해도 된다. 그 경우, 도 3 에 나타내는 바와 같이, ITO 층 (23) 은 형성하지 않아도 된다.
도 3 은 본 실시형태의 TFT 의 다른 예의 개략 단면도이다.
TFT (52) 는, 채널층 (결정 산화물 박막) (11) 이, 저항값의 경계를 갖지 않는 층인 (채널층 (결정 산화물 박막) (11) 에 저저항 영역 (11A), 고저항 영역 (11B) 의 구분을 형성하고 있지 않은) 점, 및 ITO 층 (23) 을 형성하고 있지 않은 것 외에는, TFT (50) 와 동일한 구성을 갖는다.
본 실시형태에 있어서, TFT 가 소형 TFT 인 경우, 소스 전극 및 드레인 전극에 대한 채널층으로서의 결정 산화물 박막은, 채널 길이 (L 길이 ; 도 1 에 있어서, 채널층 (11) 과 게이트 절연층 (24) 의 접촉 영역에 있어서의, 소스 전극 (27)-드레인 전극 (28) 방향의 길이) 가 1 ㎛ 이상, 50 ㎛ 이하이고, 채널 폭 (W 길이 ; 도 1 에 있어서, 채널층 (11) 과 게이트 절연층 (24) 의 접촉 영역에 있어서의, 소스 전극 (27)-드레인 전극 (28) 방향에 직교하는 방향의 길이) 이 1 ㎛ 이상, 80 ㎛ 이하이다.
기판을 형성하는 재료에 특별히 제한은 없고, 일반적으로 사용되는 재료를 임의로 선택할 수 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SIO (Silicon In Insulator) 기판 등을 적용하는 것도 가능하고, 이들 기판 상에 반도체 소자가 형성된 것을, 기판으로서 사용해도 된다.
또, 기판으로서, 가요성 기판을 사용해도 된다. 또한, 가요성 기판 상에 TFT 를 형성하는 방법으로는, 가요성 기판 상에 TFT 를 직접 제조하는 방법 이외에, 비가요성 기판 상에 TFT 를 제조한 후, TFT 를 박리하여 가요성 기판 상에 설치하는 방법도 있다. 그 경우에는, 비가요성 기판과 TFT 사이에 박리층을 형성하면 된다.
버퍼층을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있으며, 또, 버퍼층으로서 적층막을 사용할 수도 있다. 예를 들어 SiO2, SiOx, SiNx, 산화질화실리콘, Al2O3, Ta2O5, TiO2, MgO, ZrO2, Ga2O3, GeO2, Nd2O3, La2O3, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, AlN 등을 사용할 수 있다. 또한 각 재료의 산화수는 변동해도 된다.
버퍼층 (22) 은 기판의 종류 (예를 들어 유리 기판, 폴리이미드 등의 수지 기판) 에 맞춰 적절히 설계할 수 있다. 채널층 (11) 과 접하는 버퍼층 (22) 의 재료로는, 상기 서술한 것 중에서도 SiO2 가 바람직하다.
채널층 (11) 과 접하는 버퍼층 (22) 의 재료가 SiO2 이면, 채널층 (결정 산화물 박막) (11) 에 있어서, 단면 TEM 화상의 FFT 이미지가 FFT 특정 면방위를 나타내는 비율이 높아지는 경향이 있어, 양호한 결정 구조를 갖는 것이 된다.
도 2 에 있어서, 라이트 실드층 (31) 과 기판 (21) 사이에 제 2 버퍼층을 설치해도 된다. 제 2 버퍼층을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 또, 제 2 버퍼층으로서 적층막을 사용할 수도 있다. 제 2 버퍼층의 재료로는, 예를 들어, SiO2, SiNx, 산화질화실리콘, Al2O3, Ta2O5, TiO2, MgO, ZrO2, Ga2O3, GeO2, Nd2O3, La2O3, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, AlN 등을 사용할 수 있다. 또한 각 재료의 산화수는 변동해도 된다.
게이트 절연막을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있으며, 또, 게이트 절연막으로서 적층막을 사용할 수도 있다. 예를 들어, SiO2, SiNx, 산화질화실리콘, Al2O3, Ta2O5, TiO2, MgO, ZrO2, Ga2O3, GeO2, Nd2O3, La2O3, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, AlN 등을 사용할 수 있다. 또한 각 재료의 산화수는 변동해도 된다.
드레인 전극, 소스 전극 및 게이트 전극을 형성하는 재료에 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 예를 들어, ITO, IZO, ZnO, 및 SnO2 등의 투명 전극이나, Al, Ag, Cu, Cr, Ni, Co, Mo, Au, Ti, Zr, Ru, Y, Nb, W 및 Ta 등의 금속 전극, 또는 이것들을 포함하는 합금으로 이루어지는 금속 전극을 사용할 수 있다. 또, 2 층 이상의 적층 전극을 사용할 수 있다.
각 층간 절연막을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 또, 층간 절연막으로서 적층막을 사용할 수 있다. 예를 들어, SiO2, SiNx, 산화질화실리콘, Al2O3, Ta2O5, TiO2, MgO, ZrO2, Ga2O3, GeO2, Nd2O3, La2O3, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, 및 AlN 을 사용할 수 있다. 또한 각 재료의 산화수는 변동해도 된다.
라이트 실드층을 형성하는 재료에 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 구체적으로는, Al, Ag, Cu, Cr, Ni, Co, Mo, Au, Ti, Zr, Ru, Y, Nb, Ta, W 등의 금속 전극, 이것들의 합금, 이것들의 적층체 등을 사용할 수 있다.
TFT 의 구조에 상관없이, 드레인 전극, 소스 전극 및 도전화 영역 상에 보호막을 형성하는 것이 바람직하다. 보호막을 형성함으로써, TFT 를 장시간 구동시킨 경우에도 내구성이 향상되기 쉬워진다.
버퍼층, 게이트 절연막, 층간 절연막, 보호막 등의 절연막의 제조 방법은 특별히 한정되지 않는다. 제조법으로는, PE-CVD, ALD, PLD, MO-CVD, RF 스퍼터링, ICP 스퍼터링, 반응성 스퍼터링, ICP-CVD, 이온 플레이팅, 졸겔법, 도포법, 미스트 CVD 등을 들 수 있다. 또한, PE-CVD 의 가스종으로는, 실란 (SiH4) 이외에 테트라에톡시실란 (TEOS) 을 사용할 수도 있다.
예를 들어 PE-CVD 에 의해 형성하는 경우, 고온도에 의한 프로세스가 되는 경우가 있다. 또, 버퍼층, 게이트 절연막, 층간 절연막, 보호막 등의 절연막은, 성막 직후에는 불순물 가스를 함유하고 있는 경우가 많아, 열처리 (어닐 처리) 를 실시하는 것이 바람직하다. 열처리로 불순물 가스를 제거함으로써, 안정적인 절연막이 되어, 내구성이 높은 TFT 를 형성하기 쉬워진다. 또, 게이트 절연막 형성 후에 어닐을 함으로써, 게이트 절연막 중에 포함되는 수소가 산화물 박막까지 확산되어, 산화물 박막 표면에 존재하는 결정 결함을 수산기로 종단시키고, 결과적으로 전자 트랩이 적어 양호한 전도 특성을 갖는 산화물 박막을 형성할 수 있다.
버퍼층의 제조 방법으로는, 상기 서술한 것 중에서도, 예를 들어, RF 스퍼터링, 반응성 스퍼터링, PE-CVD, 도포법 등이 바람직하게 사용된다. 그 중에서도, PE-CVD 법은, 생산성이 높고, 또 범용되고 있는 방법이기 때문에, 바람직하게 사용할 수 있다.
TFT 의 포화 이동도는 10.0 ㎠/V·s 이상, 200.0 ㎠/V·s 이하가 바람직하고, 20.0 ㎠/V·s 이상, 150.0 ㎠/V·s 이하가 보다 바람직하다.
TFT 의 포화 이동도를 10.0 ㎠/V·s 이상으로 함으로써, 디스플레이의 고정세화, 고프레임 레이트화, 대면적화가 가능해진다.
TFT 의 포화 이동도는, 드레인 전압을 20 V 인가한 경우의 전달 특성으로부터 구해진다. TFT 의 포화 이동도의 측정 방법은, 실시예에서 상세하게 설명한다.
임계값 전압 (Vth) 은, -3.0 V 이상, 3.0 V 이하가 바람직하고, -2.0 V 이상, 2.0 V 이하가 보다 바람직하고, -1.0 V 이상, 1.0 V 이하가 더욱 바람직하다. 임계값 전압 (Vth) 이 -3.0 V 이상, 3.0 V 이하이면, TFT 에 Vth 보정 회로를 탑재함으로써 Vth = 0 V 로의 보정이 가능해진다. 이로써 얻어진 TFT 를 패널에 탑재하였을 때에, 휘도 불균일 및 번인이 일어나지 않고 디스플레이를 구동시킬 수 있다.
임계값 전압 (Vth) 의 측정 방법은, 실시예에서 상세하게 설명한다.
on-off 비는 106 이상, 1012 이하가 바람직하고, 107 이상, 1011 이하가 보다 바람직하고, 108 이상, 1010 이하가 더욱 바람직하다. on-off 비가 106 이상이면, 액정 디스플레이의 구동을 할 수 있다. on-off 비가 1012 이하이면, 콘트라스트가 큰 유기 EL 소자의 구동을 할 수 있다. 또, on-off 비가 1012 이하이면, 오프 전류를 10-12 A 이하로 할 수 있어, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시키거나 할 수 있다.
on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류값으로 하고, Vg = 20 V 의 Id 의 값을 On 전류값으로 하여, 비 [On 전류값/Off 전류값] 를 결정함으로써, 구해진다.
Off 전류값은, 10-10 A 이하가 바람직하고, 10-11 A 이하가 보다 바람직하고, 10-12 A 이하가 더욱 바람직하다. Off 전류값이 10-10 A 이하이면, 콘트라스트가 큰 유기 EL 소자의 구동을 할 수 있다. 또, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시키거나 할 수 있다.
리크 전류는 1 × 10-10 A 이하가 바람직하고, 1 × 10-11 A 이하가 보다 바람직하고, 1 × 10-12 A 이하가 더욱 바람직하다.
본 실시형태의 TFT 는, 채널층의 결정 산화물 박막이, FFT 특정 면방위를 나타내는 비율이 높고, 또 예를 들어 막두께 방향의 2 층 결정화가 억제되어, 기둥상의 단층 결정이 많이 존재하는 양호한 결정 상태를 갖기 때문에, 리크 전류가 상기와 같이 억제된, 양호한 TFT 특성을 나타낼 수 있다.
리크 전류가 1 × 10-10 A 이하이면, 콘트라스트가 큰 유기 EL 소자의 구동을 할 수 있다. 또, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시키거나 할 수 있다.
리크 전류의 측정 방법은, 실시예에서 상세하게 설명한다.
본 실시형태에 관련된 TFT 는, 태양 전지, 액정 소자, 유기 일렉트로루미네선스 소자, 무기 일렉트로루미네선스 소자 등의 표시 소자나 파워 반도체 소자, 터치 패널 등의 전자 기기에 바람직하게 사용할 수 있다.
본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 및 쇼트키 장벽형 트랜지스터에도 적용할 수 있다.
본 실시형태에 관련된 박막 트랜지스터는, 휴대용 또는 차재용 표시 장치 등의 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 의료 용도의 X 선 이미지 센서용 플랫 패널 디텍터용 트랜지스터로서도 바람직하게 사용할 수 있다.
또, 본 실시형태에 관련된 결정 산화물 박막은, 쇼트키 다이오드, 저항 변화형 메모리, 및 저항 소자에도 적용할 수 있다.
실시예
이하, 실시예에 기초하여 본 발명을 구체적으로 설명한다. 본 발명은, 실시예에 한정되지 않는다.
[자기 정합형 톱 게이트 구조 (SA-TG : Self-Aligned Top-Gate) 소형 TFT 의 제조]
실시예 1
이하의 공정에 의해 도 1 에 나타내는 박막 트랜지스터 (50) 를 제조하였다.
(1-1) 버퍼층 (SiOx 층) 의 형성 (스퍼터)
SiO2 의 스퍼터링 타깃을 사용하여, 직경 4 인치의 무알칼리 유리 기판 (지지체) (21) (코닝사 제조의 EAGLE XG) 상에, 스퍼터링에 의해, 두께 300 ㎚ 의 SiOx 층 (버퍼층) 을 형성하였다. 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : RF 300 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
(2) 산화물 박막의 형성
다음으로, 표 1 에 나타내는 주입 조성 비율의 원료 혼합물로부터 얻어진 산화물 스퍼터링 타깃을 사용하여, 스퍼터링함으로써 산화물 박막을 형성하였다. 또한, 산화물 스퍼터링 타깃에 있어서의 주입 조성 비율 (단위 : mass%) 및 금속 조성 비율 (단위 : at%) 을 표 1 에 나타낸다.
스퍼터링에 있어서의 성막 조건과, 채널층의 두께를 표 1 에 나타낸다. 표 1 에 기재된 것 이외의 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 1.0 × 10-4 Pa
투입 전압 : DC 300 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
(3) 채널층의 형성
다음으로, 산화물 박막을 포토리소그래피에 의해 도상으로 패터닝하여, 채널층을 형성하였다. 처음에, 산화물 박막에 포토레지스트의 막을 형성하였다. 포토레지스트로서, AZ1500 (AZ 일렉트로닉 머티리얼즈사 제조) 을 사용하였다. 표 1 에 나타내는 장변 및 단변의 사이즈로 패턴이 형성된 포토마스크를 개재하여 노광하였다. 노광 후, 테트라메틸암모늄하이드록사이드 (TMAH) 로 현상하였다. 현상 후, 옥살산 (칸토 화학 제조의 ITO-06N) 에 의해 산화물 박막을 에칭하였다. 에칭 후, 포토레지스트를 박리하여, 패터닝된 산화물 박막 (채널층) 이 형성된 기판을 얻었다. 얻어진 채널층의 장변 및 단변의 사이즈를 표 1 에 나타낸다.
(4) 어닐
다음으로, 채널층을 형성한 기판을 노에 넣어, 대기 중에서, 10 ℃/분으로 350 ℃ 까지 승온시킨 후, 1 시간 유지하였다. 노의 내부를 350 ℃ 에서 1 시간 유지한 후, 자연 방랭시켜, 노의 내부 온도가 실온으로 되돌아간 후, 기판을 노로부터 꺼냈다.
(5) 제 1 게이트 절연막의 형성
다음으로 SiO2 의 스퍼터링 타깃을 사용해서 스퍼터링하여, 두께 10 ㎚ 의 SiOx 층 (제 1 게이트 절연막) 을 형성하였다. 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar + O2 의 혼합 가스 (O2 유량 30 %)
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : RF 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
(6) 제 1 게이트 절연막의 어닐
다음으로, 기판을 노에 넣어, 대기 중에서, 10 ℃/분으로 400 ℃ 까지 승온시킨 후, 1 시간 유지하였다. 노의 내부를 400 ℃ 에서 1 시간 유지한 후, 자연 방랭시켰다. 노 내 온도가 실온으로 되돌아간 후, 기판을 노로부터 꺼냈다.
(7) 제 2 게이트 절연막의 형성
다음으로, SiO2 의 스퍼터링 타깃을 사용하여, 스퍼터링에 의해 두께 100 ㎚ 의 SiOx 층 (제 2 게이트 절연막) 을 형성하였다. 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar + O2 의 혼합 가스 (O2 유량 30 %)
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : RF 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
이로써 제 1 및 제 2 게이트 절연막으로 이루어지는 게이트 절연막층의 합계 두께는 110 ㎚ 가 되었다.
(8) 게이트 전극의 형성
다음으로, Mo 의 스퍼터링 타깃을 사용하여, 150 ㎚ 두께의 Mo 막을 성막하였다. 스퍼터링의 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : DC 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
(9) 게이트 전극 및 게이트 절연막층의 패터닝
다음으로, Mo 막 및 게이트 절연막층을, 포토리소그래피에 의해 도상으로 패터닝하였다. 처음에, 채널층에 포토레지스트의 막을 형성하였다. 포토레지스트로서, AZ1500 (AZ 일렉트로닉 머티리얼즈사 제조) 을 사용하였다. 가로 10 ㎛ × 세로 28 ㎛ 사이즈로 패턴이 형성된 포토마스크를 개재하여 노광하였다. 노광 후, 테트라메틸암모늄하이드록사이드 (TMAH) 로 현상하였다. 현상 후, PAN (인산·질산·아세트산의 혼산) 에 의해 Mo 막을 에칭하여, 게이트 전극을 형성하였다.
이어서, 버퍼드 불산 (BHF) 에 의해 게이트 절연막층을 에칭하여, 도상으로 패터닝하였다.
다음으로, 포토레지스트를 박리한 후, 옥살산 (칸토 화학 제조의 ITO-06N) 을 사용하여, 채널층이 노출되어 있는 영역을, 막두께 10 ㎚ 분 에칭하고, 세정하였다.
얻어진 게이트 전극층 및 게이트 절연층의 치수는, 가로 10 ㎛ × 세로 (채널층의 단변 사이즈 (㎛) + 8 (㎛)) 였다.
(10) 저저항화 처리
게이트 전극을 이용한 자기 정합에 의해, 채널층에 저저항 영역을 형성하였다. ITO 의 스퍼터링 타깃을 사용하여, 2 ㎚ 두께의 ITO 층을 형성하였다. 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar + O2 의 혼합 가스 (O2 유량 2 %)
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : DC 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
다음으로, 기판을 노에 넣어, 대기 중에서, 10 ℃/분으로 350 ℃ 까지 승온시킨 후, 1 시간 유지하고, 어닐하였다. 노의 내부를 350 ℃ 에서 1 시간 유지한 후, 자연 방랭시켰다. 노 내 온도가 실온으로 되돌아간 후, 기판을 노로부터 꺼냈다.
(11) 층간 절연막의 형성
다음으로, SiO2 의 스퍼터링 타깃을 사용해서 스퍼터링하여, 두께 150 ㎚ 의 SiOx 층 (층간 절연막) 을 형성하였다. 스퍼터링 조건은 이하와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar + O2 의 혼합 가스 (O2 유량 30 %)
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : RF 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
(12) 층간 절연막의 컨택트 홀의 형성
층간 절연막을 형성한 기판에 대하여, 포토레지스트 AZ1500 (AZ 일렉트로닉 머티리얼즈사 제조) 을 사용하여, 포토마스크를 개재하여 노광 후, 테트라메틸암모늄하이드록사이드 (TMAH) 로 현상하였다.
현상 후, 버퍼드 불산 (BHF) 에 의해 가로 6 ㎛ × 세로 (채널층의 단변 사이즈 (㎛) - 4 (㎛)) 의 컨택트 홀을 형성하였다.
(13) 소스 전극 및 드레인 전극의 형성
이미지 리버설 레지스트 AZ5214 및 포토마스크를 사용하여, 소스 전극 및 드레인 전극층을 리프트 오프 프로세스로 패터닝하였다.
이미지 리버설 레지스트 AZ5214 를, 도 1 의 최종 소자 형상으로 패터닝할 수 있도록 형성된 포토마스크를 개재하여 노광하고, 반전 베이크 공정 후에 전체면 노광하고, TMAH 로 현상하였다. 패터닝된 레지스트가 형성된 기판에 대하여, 두께 150 ㎚ 의 Mo 층을 이하의 스퍼터 조건에서 성막하였다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 Pa
분위기 가스 : Ar
스퍼터 압력 (전체압) : 0.4 Pa
투입 전압 : DC 100 W
S (기판)-T (타깃) 간 거리 : 70 ㎜
그 후, Mo 층을 성막한 기판을 아세톤 중에서 리프트 오프함으로써, 소스 전극 및 드레인 전극층을 패터닝하였다.
(14) 최종 어닐
마지막으로, N2 분위기 중에서, 300 ℃, 1 시간 어닐함으로써, 자기 정합형 톱 게이트 구조 소형 TFT (SA-TG 형 TFT) 를 얻었다.
얻어진 소자 (자기 정합형 톱 게이트 구조 소형 TFT) 의 최종 형상은, 채널 길이 (L 길이라고도 한다. 이하, 채널 길이로 나타낸다.) 가 10 ㎛ 이고, 채널 폭은 표 1 에 나타내는 채널층의 단변 사이즈 (㎛) 와 동일한 길이였다.
실시예 2 ∼ 6
채널층의 막두께, 단변의 사이즈, 그리고 버퍼층의 형성 방법을 표 1 에 나타내는 바와 같이 변경한 것 외에는, 실시예 1 과 동일하게 하여 TFT 를 제조하였다.
또한, 실시예 2, 4 의 버퍼층은, 이하의 방법에 의해 형성하였다.
(1-2) 버퍼층 (SiOx 막) 의 형성 (PE-CVD ; plasma-enhanced chemical vapor deposition)
원료 가스에 모노실란 (SiH4) 과 아산화질소 (N2O) 를 사용하고, PE-CVD 법에 의해, 두께 300 ㎚ 의 SiOx 막을 성막하였다. 성막 조건은, 기판 온도 350 ℃, 성막 압력 1 Torr, N2O/SiH4 가스 유량비 50, RF 전력 100 W 의 조건에서 실시하였다.
Figure pct00003
실시예 7 ∼ 11
채널층의 성막 조건, 막두께, 단변의 사이즈, 그리고 버퍼층의 형성 방법을 표 2 에 나타내는 바와 같이 변경한 것 외에는, 실시예 1 과 동일하게 하여 TFT 를 제조하였다.
또한, 실시예 8 의 버퍼층의 형성은, 실시예 2 와 동일하게 하여 실시하였다. 또, 실시예 11 의 버퍼층은, 이하의 방법에 의해 형성하였다.
(1-3) 버퍼층 (SiNx 막) 의 형성 (PE-CVD)
원료 가스에 모노실란 (SiH4) 과 질소 (N2) 를 사용하고, PE-CVD 법에 의해, 두께 300 ㎚ 의 SiNx 막을 성막하였다. 성막 조건은, 기판 온도 350 ℃, 성막 압력 0.5 Torr, N2/SiH4 가스 유량비 100, RF 전력 200 W 의 조건에서 실시하였다.
Figure pct00004
실시예 12 ∼ 17
채널층의 성막에 사용하는 스퍼터링 타깃의 조성 비율, 채널층의 성막 조건, 어닐 조건, 채널층의 막두께, 그리고 버퍼층의 형성 방법을 표 3 에 나타내는 바와 같이 변경한 것 외에는, 실시예 1 과 동일하게 하여 TFT 를 제조하였다.
또한, 실시예 13, 15 의 버퍼층의 형성은, 실시예 2 와 동일하게 하여 실시하였다. 또, 실시예 14 의 버퍼층의 형성은, 이하의 방법에 의해 실시하였다.
(1-4) 버퍼층 (Al2O3 막) 의 형성 (ALD ; Atomic Layer Deposition)
원료 가스에 트리메틸알루미늄 (Al(CH3)3) 과 물 (H2O) 을 사용하고, 기판 온도 300 ℃ 의 조건에서, ALD 법에 의해, 막두께 100 ㎚ 의 Al2O3 막을 성막하였다. 성막은, 성막 챔버 내에 트리메틸알루미늄을 도입한 후에 질소 퍼지 실시하고, 다음으로 물을 도입한 후에 질소 퍼지를 실시하는 공정을 1 사이클로 하고, 이것을 1000 사이클 실시함으로써 실시하였다.
Figure pct00005
비교예 1 ∼ 8
채널층의 성막에 사용하는 스퍼터링 타깃의 조성 비율, 채널층의 성막 조건, 어닐 조건, 채널층의 막두께, 장변 또는 단변의 사이즈, 그리고 버퍼층의 형성 방법을 표 4 에 나타내는 바와 같이 변경한 것 외에는, 실시예 1 과 동일하게 하여 TFT 를 제조하였다.
또한, 비교예 1, 3 의 버퍼층의 형성은, 실시예 2 와 동일하게 하여 실시하였다.
또, 비교예 6 은, 기판으로서, 두께 100 ㎚ 의 열 산화막이 형성된 Si 기판을 사용하고, 이 열 산화막 (두께 100 ㎚) 을 버퍼층으로서 사용하였다.
또한, 열 산화막이 형성된 Si 기판은, 산소 함유 분위기로 한 가열로에 Si 기판을 넣고, 노 내 온도 900 ∼ 1100 ℃ 정도의 온도에서 소정 시간 가열함으로써 얻어진다.
Figure pct00006
실시예 18 ∼ 225, 비교예 9
채널층의 성막에 사용하는 스퍼터링 타깃의 조성 비율, 채널층의 성막 조건, 채널층의 막두께, 단변 및 장변의 사이즈, 어닐 조건, 그리고 버퍼층의 형성 방법을 표 5 ∼ 19 에 나타내는 바와 같이 변경한 것 외에는, 실시예 1 과 동일하게 하여 TFT 를 제조하였다.
Figure pct00007
Figure pct00008
Figure pct00009
Figure pct00010
Figure pct00011
Figure pct00012
Figure pct00013
Figure pct00014
Figure pct00015
Figure pct00016
Figure pct00017
Figure pct00018
Figure pct00019
Figure pct00020
Figure pct00021
또한, 표 1 ∼ 19 중,「-」는,「0」인 것을 나타낸다.
(A) 산화물 박막의 평가
(a) 성막 후의 결정성
실시예 및 비교예에 있어서,「(3) 채널층의 형성」에 의해 얻어진 산화물 박막이 형성된 기판과 동일하게 하여 제조한 산화물 박막이 형성된 기판을, X 선 회절 측정함으로써, 성막 후의 결정성을 판단하였다.
구체적으로는, X 선 회절 장치 (리가쿠사 제조의「SmartLab 형」) 를 사용하여, 산화물 박막에 CuKα 선 (1.5418 Å) 의 평행빔을 입사시키고, 2θ/θ 측정에 의해 2θ 가 10 ∼ 80˚의 범위에서 회절 패턴을 측정하였다. 산화물 박막을 성막하기 전의 무알칼리 유리 기판 (지지체) 에 대해서도 동일한 측정을 실시하고, 산화물 박막의 성막 전후의 회절 패턴을 비교하여, 산화물 박막의 성막 후에 회절 피크가 증가하고 있지 않은 산화물 박막을「비정질」로 판단하였다. 한편으로, 산화물 박막의 성막 후에 회절 피크가 증가한 산화물 박막을「결정」으로 판단하였다. 결과를 표 1 ∼ 19 에 나타낸다.
실시예 및 비교예에서 얻은 TFT 에 대해, 이하의 평가를 하였다. 결과를 표 20 ∼ 31 에 나타낸다. 또한, 표 중,「E + XX」는「× 10XX」를 의미한다.
(B) TFT 의 채널층 (결정 산화물 박막) 의 평가
TFT 중의 채널층의 단면의 결정 상태에 대해서는, 집속 이온 빔 장치 (FIB : Focused Ion Beam) 를 사용하여 채널층에 대하여 전처리를 실시하고, 투과형 전자 현미경 (TEM : Transmission Electron Microscope) 에 의해, 채널층의 단면을 관찰함으로써, (a) 결정 입계의 평균 간격 D 및 (b) 결정 상태를 평가하였다.
구체적으로는, 먼저, 채널층의 표면에 대하여 수직 방향으로, FIB (히타치 하이테크놀로지즈사 제조의「FB2100 형」) 장치를 사용하여 이온 빔을 넣고, 가속 전압 40 ㎸ 로 16 ㎛ × 4 ㎛ 의 사이즈의 시험편을 샘플링하였다. 그 후, 샘플링한 시험편에 대해, 채널 길이 방향 (도면의 수평 방향) 으로 게이트 전극과 게이트 절연막, 산화물 박막이 오버랩되어 있는 영역에 대해 샘플을 추출하였다.
추출한 샘플에 대하여, 채널 길이 방향 및 막두께 방향에 대하여 수직인 채널 폭 방향 (도면의 깊이 방향) 으로 박편의 두께가 대체로 100 ㎚ 정도가 될 때까지 FIB (일본 전자사 제조의「JIB-4700F 형」) 장치를 사용하여 가속 전압 20 ㎸ 로 가공하여, 샘플의 두께를 얇게 하였다.
단면 TEM 이미지는, 기판이 평평한 상태이며 외력을 가하지 않는 조건하에서, 투과형 전자 현미경 (일본 전자 제조의「JEM-F200 형」) 을 사용하여 관찰하였다. 가속 전압 200 ㎸ 로 하고, 후술하는 배율로 관찰을 실시하였다.
(a) 결정 입계의 평균 간격 D
산화물 박막의 단면을 관찰하였을 때의 평균 간격 D 는, 단면 TEM 에 의해 관찰되는 결정 입자의 간격을 해석함으로써 산출할 수 있다. 관찰 배율 20,000 배로 관측한 이미지 중에서, 채널 길이 방향으로 5 ㎛, 산화물 막두께의 사이즈로 박막 TFT 중의 채널 길이 방향의 중앙부가 중심이 되는 시야를 추출하고, 단면 TEM 이미지를 관측하였다. 얻어진 단면 TEM 이미지의 시야에 대해, 이미지 메트롤로지사 제조의「SPIP, Version4.3.2.0」을 사용하여 화상 해석을 실시함으로써 결정 입계의 평균 간격 D 를 산출하였다. 상세는 이하와 같다.
단면 TEM 화상에 대해, 결정 입계에 컬러 코드 H0, S0, V10 의 라인을 그었다. 또한 화상 해석 소프트웨어를 사용하여 콘트라스트를 수치화하고, (최대 농도 - 최소 농도) × 1/4 의 높이를 임계값으로서 설정하였다. 다음으로 임계값 이하의 콘트라스트를 나타내는 영역을 결정 입계로 정의하고, 각 결정 입계와 최근접 입자의 간격을 구하여, 결정 입계의 간격으로 하였다. 얻어진 각 결정 입계의 간격의 합계값을, 간격을 측정한 지점의 수로 나눈 것을 결정 입계의 평균 간격 D 로서 구하였다.
또한, 후술하는 (b) 결정 상태의 평가에 있어서,「2 층 결정」으로 판단한 것에 대해서는, 기둥상 결정의 입계에 대한 해석을 실시할 수 없기 때문에 측정 불가로 하였다.
(b) 결정 상태
결정 상태의 판정 방법에 대해서는, 단면 TEM 이미지의 관찰에 의해 얻은 샘플에 대하여, 전자선 회절 패턴을 관찰함으로써 판단하였다.
구체적으로는, 전자 현미경 (일본 전자 제조의「JEM-F200 형」) 을 사용하여, 단면 TEM 이미지에서 관찰 배율 1,000,000 배로 관찰한 산화물 박막 에어리어에, 제한 시야 조리개에 의해 조사 에어리어 약 100 ㎚φ, 가속 전압 200 ㎸ 로 전자선을 조사하고, 회절 패턴을 측정하였다. 단면 TEM 이미지 샘플 중의 채널 길이 방향으로 10 ㎛ 의 범위에서 관측점이 중첩되지 않도록 대략 등간격으로 10 개의 시야를 추출하였다. 채널 길이 방향의 길이가 짧아, 추출하는 범위가 10 ㎛ 미만으로 제한되는 경우에는, 채널 길이에 따른 범위에서 관측점이 중첩되지 않도록 대략 등간격으로 10 개의 시야를 추출하였다. 추출한 10 개의 시야에 있어서, 어느 시야에 있어서도 명료한 회절 스폿이 얻어지지 않은 산화물 박막을「비정질」로 판단하였다. 한편으로, 어느 시야에 있어서 대칭성을 갖는 회절점이 회절 패턴으로부터 관찰되고, 게다가 어느 시야의 단면 TEM 이미지에 있어서도, 산화물 박막의 막두께 방향으로 2 층 결정화된 상태가 확인되지 않은 경우를「기둥상 결정」으로 판단하였다.
또, 단면 TEM 이미지에 있어서 산화물 박막의 막두께 방향으로 2 층 결정화된 상태가 확인된 경우를「2 층 결정」으로 판단하였다.
(c) FFT 특정 면방위 비율
FFT 특정 면방위 비율은, 단면 TEM 이미지의 관찰에 의해 얻은 TEM 이미지에 대하여, 2 차원 푸리에 변환 (FFT : Fast Fourier Transformation) 하여 얻은 이미지를, 역격자 시뮬레이션 결과와 비교함으로써 산출하였다. FFT 이미지는 소프트웨어 ImageJ (프리 소프트웨어 ver1.45l (2011/07/20)) 를 사용하여 계산을 실시함으로써 취득하였다.
시뮬레이션에는 소프트웨어 ReciPro (프리 소프트웨어 ver4.797 (2021/03/24)) 를 사용하고, In2O3 의 빅스바이트 구조에 대한 역격자 시뮬레이션과 TEM 이미지 시뮬레이션을 실시하였다. 시뮬레이션에 있어서는, 빅스바이트 구조의 결정 구조 데이터는 ICSD (Inorganic Crystal Structure Database : 화학 정보 협회) 의 14388 을 사용하고, 공간군 : Ia-3, 격자 정수 : a = 10.17700 Å 를 사용하였다. 역격자 시뮬레이션에서는, 적어도 면 간격 0.8 Å 의 역격자점이 표시되는 범위에서 시뮬레이션을 실시하고, 세로와 가로의 사이즈가 동일한 화상 사이즈로 결과를 취득하였다.
In2O3 의 빅스바이트 구조의 TEM 이미지 시뮬레이션 결과에 대해, 2 차원 푸리에 변환하여 얻어진 FFT 이미지를, 도 4 에 나타낸다.
도 4 에 나타내는 A, B, C, D, E, F, G, H, I 의 각 패턴은, 결정면 (100), (110), (111), (211), (411), (125), (210), (310), (320) 에 이 순서로 대응하고 있다.
TEM 이미지는, 단면 TEM 이미지에서 관찰한 산화물 박막 에어리어로부터, 관찰 배율 1,000,000 배로 하여, 채널 길이 방향으로 10 ㎛ 의 범위에서 관측점이 중첩되지 않도록 대략 등간격으로 10 개의 시야를 추출하였다. 채널 길이 방향의 길이가 짧아, 추출하는 범위가 10 ㎛ 미만으로 제한되는 경우에는, 채널 길이에 따른 범위에서 관측점이 중첩되지 않도록 대략 등간격으로 10 개의 시야를 추출하였다.
추출한 각 시야에 있어서의, 채널 길이 방향으로 결정 입계를 포함하지 않고, 또한 막두께 방향으로 계면이나 결정 입계를 포함하지 않는 범위에 대해, 규칙적인 원자 배열을 확인 가능한 격자 이미지의 TEM 이미지를 관찰하고, 그 FFT 이미지가 패턴 A ∼ I 중 어느 것의 면방위에 해당하는지의 여부를, 도 4 에 나타내는 시뮬레이션의 패턴에 대응하는, 각 결정면에 대한 역격자 시뮬레이션 (예를 들어 도 6) 과 대비함으로써 평가하였다.
구체적으로는, 추출한 각 시야의 FFT 이미지를, 화상의 종횡비가 변화하지 않도록, 주파수 영역의 크기가 역격자 시뮬레이션과 오차 ± 10 % 가 되는 범위에서 확대 축소하고, 이어서 이 FFT 이미지를, 화상의 2 차원 평면 방향으로 회전시킴으로써, 치수와 기울기를 조정한 FFT 이미지를, 역격자 시뮬레이션과 화상의 중심이 일치하도록 중첩시켰다. 그리고, A ∼ I 중 어느 패턴의 결정면에서, FFT 이미지의 가장 휘도가 높은 휘점에서부터 낮은 휘점으로 순서대로, 8 점 이상의 좌표가 일치하는 경우, 그 시야는, FFT 특정 면방위인 것으로 판정하였다.
여기서, 역격자 시뮬레이션의 각 역격자점의 중심 좌표로부터, 역격자 시뮬레이션의 화상 사이즈에 대하여 2 % 의 픽셀수를 반경으로 한 범위 내에, FFT 이미지의 각 휘점의 중심 좌표가 들어가는 경우에는, 좌표가 일치하는 것으로 판정하였다. 도 4 에 나타내는 각 결정면에 대한 판정 방법을 이하에 서술한다.
도 4 에 나타내는 A 의 결정면은 (100) 이고, 화상의 중심 좌표를 고정시켜 90˚회전시킴으로써 패턴이 일치하는 4 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.53 Å, 1.79 Å, 1.27 Å 이고, 동일한 면 간격의 휘점이 90˚회전 위치에 존재한다. 2.53 Å 의 휘점으로부터 45.0˚회전한 좌표축 상에 1.79 Å 의 휘점이 있고, 1.27 Å 의 휘점은 2.53 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.53 Å 인 휘점 4 점과, 면 간격이 1.79 Å 인 휘점 4 점과, 면 간격이 1.27 Å 인 휘점 4 점의, 합계 12 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 B 의 결정면은 (110) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.53 Å, 2.92 Å, 1.79 Å, 1.27 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.53 Å 의 휘점으로부터 54.7˚회전한 좌표축 상에 2.92 Å 의 휘점이 있고, 2.92 Å 의 휘점으로부터 35.3˚회전한 좌표축 상에 1.79 Å 의 휘점이 있고, 1.27 Å 의 휘점은 2.53 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.53 Å 인 휘점 2 점과, 면 간격이 2.92 Å 인 휘점 4 점과, 면 간격이 1.79 Å 인 휘점 2 점과, 면 간격이 1.27 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 C 의 결정면은 (111) 이고, 화상의 중심 좌표를 고정시켜 60˚회전시킴으로써 패턴이 일치하는 6 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 1.79 Å, 1.03 Å 이고, 동일한 면 간격의 휘점이 60˚회전 위치에 존재한다. 1.79 Å 의 휘점으로부터 30.0˚회전한 좌표축 상에 1.03 Å 의 휘점이 있다. 면 간격이 1.79 Å 인 휘점 6 점과, 면 간격이 1.03 Å 인 휘점 6 점의, 합계 12 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 D 의 결정면은 (211) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.92 Å, 1.53 Å, 1.79 Å, 1.46 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.92 Å 의 휘점으로부터 58.5˚회전한 좌표축 상에 1.53 Å 의 휘점이 있고, 1.53 Å 의 휘점으로부터 31.5˚회전한 좌표축 상에 1.79 Å 의 휘점이 있고, 1.46 Å 의 휘점은 2.92 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.92 Å 인 휘점 2 점과, 면 간격이 1.53 Å 인 휘점 4 점과, 면 간격이 1.79 Å 인 휘점 2 점과, 면 간격이 1.46 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 E 의 결정면은 (411) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 1.79 Å, 1.53 Å, 1.69 Å, 0.89 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 1.79 Å 의 휘점으로부터 64.8˚회전한 좌표축 상에 1.53 Å 의 휘점이 있고, 1.53 Å 의 휘점으로부터 25.2˚회전한 좌표축 상에 1.69 Å 의 휘점이 있고, 0.89 Å 의 휘점은 1.79 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 1.79 Å 인 휘점 2 점과, 면 간격이 1.53 Å 인 휘점 4 점과, 면 간격이 1.69 Å 인 휘점 2 점과, 면 간격이 0.89 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 F 의 결정면은 (125) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.26 Å, 1.53 Å, 2.07 Å, 1.38 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.26 Å 의 휘점으로부터 47.6˚회전한 좌표축 상에 1.53 Å 의 휘점이 있고, 1.53 Å 의 휘점으로부터 42.4˚회전한 좌표축 상에 2.07 Å 의 휘점이 있고, 1.38 Å 의 휘점은 2.07 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.26 Å 인 휘점 2 점과, 면 간격이 1.53 Å 인 휘점 4 점과, 면 간격이 2.07 Å 인 휘점 2 점과, 면 간격이 1.38 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 G 의 결정면은 (210) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.53 Å, 2.07 Å, 2.26 Å, 1.27 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.53 Å 의 휘점으로부터 65.9˚회전한 좌표축 상에 2.07 Å 의 휘점이 있고, 2.07 Å 의 휘점으로부터 24.1˚회전한 좌표축 상에 2.26 Å 의 휘점이 있고, 1.27 Å 의 휘점은 2.53 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.53 Å 인 휘점 2 점과, 면 간격이 2.07 Å 인 휘점 4 점과, 면 간격이 2.26 Å 인 휘점 2 점과, 면 간격이 1.27 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 H 의 결정면은 (310) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.53 Å, 2.71 Å, 1.60 Å, 1.27 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.53 Å 의 휘점으로부터 57.7˚회전한 좌표축 상에 2.71 Å 의 휘점이 있고, 2.71 Å 의 휘점으로부터 32.3˚회전한 좌표축 상에 1.60 Å 의 휘점이 있고, 1.27 Å 의 휘점은 2.53 Å 의 휘점과 동일한 좌표축 상에 있다. 면 간격이 2.53 Å 인 휘점 2 점과, 면 간격이 2.71 Å 인 휘점 4 점과, 면 간격이 1.60 Å 인 휘점 2 점과, 면 간격이 1.27 Å 인 휘점 2 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
도 4 에 나타내는 I 의 결정면은 (320) 이고, 화상의 중심 좌표를 고정시켜 180˚회전시킴으로써 패턴이 일치하는 2 회 대칭의 성질을 갖는다. 대표적인 휘점의 면 간격은 2.53 Å, 2.16 Å, 2.71 Å 이고, 동일한 면 간격의 휘점이 180˚회전 위치에 존재한다. 2.53 Å 의 휘점으로부터 50.2˚회전한 좌표축 상에 2.16 Å 의 휘점이 있고, 2.16 Å 의 휘점으로부터 24.3˚회전한 좌표축 상에 2.71 Å 의 휘점이 있다. 면 간격이 2.53 Å 인 휘점 2 점과, 면 간격이 2.16 Å 인 휘점 4 점과, 면 간격이 2.71 Å 의 휘점 4 점의, 합계 10 점 중에서 임의로 선택되는 8 점의 휘점에서 좌표가 일치하는지의 여부를 확인하였다.
또한, 단면 TEM 이미지에 있어서, 산화물 박막의 막두께 방향으로 2 층 결정화된 상태가 확인된「2 층 결정」인 경우에 대해서는, 막두께 방향으로 2 층 결정화된 상태를 포함하지 않는, 가장 큰 영역을 추출하고, 그 영역에 대해, 상기한 것과 동일하게 하여, FFT 특정 면방위인지의 여부를 평가하였다.
추출한 10 개의 시야의 FFT 이미지에 대해, 각각 시뮬레이션의 패턴 (패턴 A ∼ I) 과의 대비를 실시하고, FFT 특정 면방위인 것으로 판정한 시야수를, 관찰을 실시한 전체 시야수 (10 개) 로 나눔으로써 ((FFT 특정 면방위를 나타내는 시야수)/(전체 시야수)), FFT 특정 면방위 비율 (%) 을 산출하였다.
(d) ε (격자 변형) 의 평균값
ε (격자 변형) 의 평균값은, 단면 TEM 이미지의 FFT 이미지를 해석하여 얻어지는 격자 정수로부터 산출하였다.
ε (격자 변형) 은,「(c) FFT 특정 면방위 비율」에서 추출한 10 개의 시야 중, FFT 특정 면방위에 해당하는 것으로 판정한 시야 각각에 대해, 각 FFT 이미지를 해석하여 얻어지는 격자 정수로부터 산출하였다.
각 시야는, 대응하는 면방위와 관찰 방향의 축의 각도차가 1˚이하가 되는 조건에서 관찰하였다.
격자 정수는, 관찰 배율 1,000,000 배로 관찰한 격자 이미지의 TEM 이미지로부터 얻어지는 FFT 이미지로부터 산출하였다 (도 5 참조).
TEM 이미지는, 결정 산화물 박막에 접하는 층을 포함하고, 결정 산화물 박막의 무알칼리 유리 기판 (지지체) 측의 계면에 평행한 방향 (즉, 결정 산화물 박막의 주면에 평행한 방향. 이하, 평면 방향으로 나타낸다.) 과, 결정 산화물 박막의 무알칼리 유리 기판 (지지체) 측의 계면에 수직인 방향 (즉, 결정 산화물 박막의 주면에 대한 법선 방향. 이하, 법선 방향으로 나타낸다.) 을, 분명하게 특정할 수 있는 것을 채용하였다.
이 TEM 이미지에 있어서, 결정 산화물 박막의 결정 입계나 인접하는 층을 포함하지 않는, 512 픽셀 × 512 픽셀 이상의 화소수 영역 또한 10 ㎚ × 10 ㎚ 이상의 영역을 대상으로 하여, 2 차원 푸리에 변환 처리를 실시하여, FFT 이미지를 취득하였다.
얻어진 FFT 이미지에 대하여, 가우시안 필터로 평활화함으로써 노이즈를 제거하고, 각 휘점 중에서 가장 휘도가 높은 정점 좌표를 추출하고, 이것들을 역격자점의 좌표로 하였다.
구체적으로는, FFT 이미지의 중심 좌표로부터, 법선 방향으로 연장되는 좌표축 상에 위치하는 휘점 중에서, 가장 높은 휘도를 나타내는 정점 좌표를 역격자점 P1 로 하였다. 또, FFT 이미지의 중심 좌표로부터, 평면 방향으로 연장되는 좌표축 상에 위치하는 휘점 중에서, 가장 높은 휘도를 나타내는 정점 좌표를 역격자점 P2 로 하였다. 그리고, 이들 역격자점 P1, P2 (정점 좌표) 에 대응하는 주파수 영역의 크기 (FFT 이미지의 중심 좌표로부터의 거리) 를, 각각 면 간격 d1, 면 간격 d2 로 하였다. 면 간격은, 주파수 영역의 크기를 실공간의 길이로 변환함으로써 구하였다.
이어서,「(c) FFT 특정 면방위 비율」에서 설명한 것과 동일하게 하여, In2O3 의 빅스바이트 구조의 역격자 시뮬레이션을 실시하고, 얻어진 역격자 패턴의 시뮬레이션의 결과 (도 6 참조. 패턴 A ∼ I 중 어느 것에 대응하는 패턴 및 각 휘점의 밀러 지수) 와, 해석 대상의 FFT 이미지의 패턴을 대비하여, 역격자점 P1 의 밀러 지수 (h1, k1, l1), 및 역격자점 P2 의 밀러 지수 (h2, k2, l2) 를 특정하였다. 역격자 시뮬레이션에서는 각 휘점의 밀러 지수를 특정할 수 있기 때문에, 해석 대상의 FFT 이미지와 대비함으로써, 그 FFT 이미지의 각 휘점에 대해서도 밀러 지수를 특정할 수 있다. 또한, FFT 이미지의 각 휘점은 중심 좌표에서 봤을 때 180˚회전한 위치에, 면 간격이 동일하고 밀러 지수의 부호가 정부 반대인 휘점이 존재하지만, 격자 정수의 계산 결과에 영향을 주지 않기 때문에, 정부 어느 밀러 지수를 채용해도 된다.
역격자점 P1 의 면 간격 d1 및 밀러 지수 (h1, k1, l1) 로부터, 하기 식 (1) 에 의해, 법선 방향의 격자 정수 a 를 산출하였다.
또, 역격자점 P2 의 면 간격 d2 및 밀러 지수 (h2, k2, l2) 로부터, 하기 식 (2) 에 의해, 평면 방향의 격자 정수 b 를 산출하였다.
법선 방향의 격자 정수 a = √(h1 2 + k1 2 + h1 2) × d1 … (식 (1))
평면 방향의 격자 정수 b = √(h2 2 + k2 2 + h2 2) × d2 … (식 (2))
역격자점 P1 은, 구체적으로는, FFT 이미지의 중심 좌표로부터 연장되는 좌표축으로서, 법선 방향과의 이루는 각이 ± 30˚의 범위에 있는 좌표축 상에 존재하고, 또한 면 간격 d1 이 0.8 ∼ 2.0 Å 의 범위에 있는 휘점 중, 기판 법선에 보다 가까운 각도에서 가장 높은 휘도를 나타내는 휘점을 선택하였다.
또, 역격자점 P2 는, 구체적으로는, FFT 이미지의 중심 좌표로부터 연장되는 좌표축으로서, 평면 방향과의 이루는 각이 ± 30˚의 범위에 있는 좌표축 상에 존재하고, 또한 면 간격 d2 가 0.8 ∼ 2.0 Å 의 범위에 있는 휘점 중, 기판 평면에 보다 가까운 각도에서 가장 높은 휘도를 나타내는 휘점을 선택하였다.
또, 역격자점 P1 및 역격자점 P2 는, 역격자점 P1 이 존재하는 좌표축과 역격자점 P2 가 존재하는 좌표축이 이루는 각 α 가, 70˚< α < 110˚의 범위가 되도록, P1, P2 의 휘점을 선택하였다.
법선 방향의 격자 정수 a 및 평면 방향의 격자 정수 b 로부터, 하기 식 (3) 에 의해, 격자 변형 ε 을 산출하였다.
각 시야에 대해 산출한 ε (격자 변형) 의 평균값 εaver 을, 산술 평균에 의해 산출하였다.
(C) TFT 의 성능에 관한 평가
얻어진 TFT 에 대해, 반도체 파라미터 애널라이저 (애질런트 주식회사 제조의「B1500」) 를 사용하여, 실온, 차광 환경하 (실드 박스 내) 에서 측정하였다. 또한, 드레인 전압 (Vd) 은, 20 V 로 인가하였다. Vd 인가에 대하여, 게이트 전압 (Vg) 을 -5 V 에서 20 V 까지 0.1 V 스텝으로 전류값 Id 를 측정함으로써 Id-Vg 특성을 얻었다.
Id-Vg 특성으로부터 산출한 각종 파라미터를 표 20 ∼ 31 에 나타낸다. 또한, 각 파라미터의 산출 방법은, 다음으로 기재한 바와 같다.
(a) 포화 이동도의 최대값
Vd = 20 V 인가시의 Id-Vg 특성으로부터 포화 이동도 (μsat) 를 구하였다.
Vd = 20 V 인가시의 포화 이동도의 최대값은, Id-Vg 특성의 그래프를 작성하고, 각 Vg 의 트랜스컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식을 사용하여 포화 이동도 (μsat) 를 유도하였다. 구체적으로는, Gm 은, 하기 수학식 (c1) 에 의해 산출하였다.
또한 포화 영역의 하기 식 (c) 에 의해 μsat 를 산출하였다.
μsat = (2·Gm·L)/(W·Ci) … (c)
식 (c) 중의 L 은, 채널 길이 (L 길이) 이고, W 는, 채널 폭 (W 길이) 이다.
또한 각 Vg-μsat 의 그래프로부터, Vg = 0 ∼ 20 V 에 있어서의 μsat 의 최대값을 산출하였다.
(b) S 값 및 Vth
각각의 Id-Vg 특성의 그래프로부터, S 값 및 임계값 전압 (Vth) 을 평가하였다. 구체적으로는, 전류값 Id = 10-11 ∼ 10-10 [A] 영역에 있어서, 하기 식 (d) 에 의해 구해지는 값을 S 값으로서 산출하였다. 또한, 전류값 Id = 10-8 [A] 에 있어서의 Vg 의 값을 임계값 전압 (Vth) 으로서 산출하였다.
(c) 리크 전류
각각의 Id-Vg 특성의 그래프로부터, 리크 전류를 평가하였다. 리크 전류는, Vg = -5 V 로 하여 측정한 Id 의 값으로 하였다.
(d) 자기 정합형 소형 TFT 신뢰성
TFT 의 신뢰성을 스트레스 시험에 의해 평가하였다. 정바이어스 가열 스트레스 시험 (PBTS) 과, 부바이어스 가열 스트레스 시험 (NBTS), 정전류 스트레스 시험 (CCS) 의 3 종류를 실시하였다.
PBTS 는 50 ℃ 에서 Vg = +20 V 인가하고, 1 만 초 경과 후의 임계값 전압 (Vth) 을 시험 전과 비교하여 그 차분을 ΔVth 로 하였다.
NBTS 는 50 ℃ 에서 Vg = -20 V 인가하고, 1 만 초 경과 후의 임계값 전압 (Vth) 을 시험 전과 비교하여 그 차분을 ΔVth 로 하였다.
CCS 는 실온에서 Vg = 10 V, Vd = 20 V 인가하고, 스트레스 인가 전에 흐르고 있던 전류값 Id 를 일정하게 유지하도록 Vg 를 제어하며 전류를 계속해서 흐르게 하고, 1 만 초 경과 후의 임계값 전압 (Vth) 을 시험 전과 비교하여 그 차분을 ΔVth 로 하였다.
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산업상 이용가능성
본 발명의 결정 산화물 박막은 박막 트랜지스터의 구성 부재, 예를 들어, 채널층으로서 바람직하게 사용할 수 있다. 또, 본 발명의 박막 트랜지스터는, 전기 기기, 전자 기기, 차량, 동력 기관에 사용되는 전자 회로에 사용할 수 있다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 가지 상세하게 설명하였지만, 당업자는, 본 발명의 신규한 교시 및 효과로부터 실질적으로 벗어나지 않고, 이들 예시인 실시형태 및/또는 실시예에 많은 변경을 부가하는 것이 용이하다. 따라서, 이들 많은 변경은 본 발명의 범위에 포함된다.
이 명세서에 기재된 문헌, 및 본원의 파리 조약에 의한 우선권의 기초가 되는 출원의 내용을 전부 원용한다.

Claims (16)

  1. In 을 주성분으로 하는 결정 산화물 박막으로서,
    상기 결정 산화물 박막의 단면의 투과 전자 현미경 (TEM) 화상으로부터 추출한, 복수의 화상 영역의 격자 이미지를, 각각 2 차원 푸리에 변환 (FFT) 처리하여 얻어지는 푸리에 변환 이미지의 50 % 이상이, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타내는, 결정 산화물 박막.
  2. 제 1 항에 있어서,
    상기 복수의 화상 영역에 대해 취득한, (100), (110), (111), (211), (411), (125), (210), (310), 및 (320) 에서 선택되는 어느 면방위를 나타내는 상기 푸리에 변환 이미지의 각각에 있어서,
    상기 푸리에 변환 이미지의 중심 좌표로부터 상기 결정 산화물 박막의 주면에 대하여 법선 방향으로 연장되는 좌표축 상에 위치하는 휘점에서 선택되는 역격자점 P1 의, 상기 중심 좌표로부터의 주파수 영역의 크기를 법선 방향의 면 간격 d1 로 하고,
    상기 푸리에 변환 이미지의 중심 좌표로부터 상기 결정 산화물 박막의 주면에 평행한 방향으로 연장되는 좌표축 상에 위치하는 휘점에서 선택되는 역격자점 P2 의, 상기 중심 좌표로부터의 주파수 영역의 크기를 평면 방향의 면 간격 d2 로 하고,
    상기 역격자점 P1 의 밀러 지수를 (h1, k1, l1) 로 하고, 상기 역격자점 P2 의 밀러 지수를 (h2, k2, l2) 로 하였을 때,
    하기 식 (1) 로 산출되는 법선 방향의 격자 정수 a 및 하기 식 (2) 로 산출되는 평면 방향의 격자 정수 b 로부터 하기 식 (3) 에 의해 산출되는, 상기 복수의 화상 영역의 각각의 격자 변형 ε 의 평균값 εaver 이, 1.0 < εaver < 1.1 인, 결정 산화물 박막.
    법선 방향의 격자 정수 a = √(h1 2 + k1 2 + h1 2) × d1 … (식 (1))
    평면 방향의 격자 정수 b = √(h2 2 + k2 2 + h2 2) × d2 … (식 (2))
  3. 제 1 항 또는 제 2 항에 있어서,
    막두께가 3 ㎚ 이상 50 ㎚ 미만인, 결정 산화물 박막.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 결정 산화물 박막의 단변의 길이가 50 ㎛ 미만인, 결정 산화물 박막.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    결정 입계끼리의 평균 간격 D 가 0.01 ㎛ 이상 2 ㎛ 이하인, 결정 산화물 박막.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    In 을 62 at% 이상 포함하는, 결정 산화물 박막.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    추가로, H, B, C, N, O, F, Mg, Al, Si, O, S, Cl, Ar, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Sn, Sb, Cs, Ba, Ln, Hf, Ta, W, Re, Os, Ir, Pt, Au, Pb, 및 Bi 로 이루어지는 군에서 선택되는 1 종 이상의 원소를 포함하는, 결정 산화물 박막.
  8. 지지체 상에 형성한 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하는, 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 결정 산화물 박막의 제조 방법.
  9. 제 8 항에 있어서,
    상기 어닐 처리에 제공하는 상기 산화물 박막의 막두께가, 3 ㎚ 이상 50 ㎚ 미만인, 결정 산화물 박막의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 어닐 처리에 제공하는 상기 산화물 박막의 단변이 50 ㎛ 미만인, 결정 산화물 박막의 제조 방법.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 기재된 결정 산화물 박막을 포함하는, 박막 트랜지스터.
  12. 제 11 항에 있어서,
    버퍼층과,
    채널층을 갖고 있고,
    상기 채널층은 상기 결정 산화물 박막이고,
    상기 채널층에서 봤을 때, 상기 버퍼층과 반대측에, 게이트 절연막 및 게이트 전극을, 상기 채널층 측에서부터 이 순서로 갖는, 박막 트랜지스터.
  13. 기판 상에 산화물 박막을 성막하는 공정과,
    상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과,
    상기 결정 산화물 박막 상에, 게이트 절연막 및 게이트 전극을 이 순서로 형성하는 공정을 갖는, 제 11 항 또는 제 12 항에 기재된 박막 트랜지스터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 기판 상에 버퍼층을 형성한 후, 상기 버퍼층 상에 상기 산화물 박막을 성막하는, 박막 트랜지스터의 제조 방법.
  15. 기판 상에 산화물 박막을 성막하는 공정과,
    상기 산화물 박막을, 대기 분위기하, 300 ℃ 초과의 온도하에서 어닐 처리하여 결정 산화물 박막을 형성하는 공정과,
    상기 결정 산화물 박막 상에, 층간 절연막을 이 순서로 형성하는 공정을 갖는, 제 11 항 또는 제 12 항에 기재된 박막 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 기판 상에 게이트 전극, 게이트 절연막을 이 순서로 형성한 후, 상기 게이트 절연막 상에 상기 산화물 박막을 성막하는, 박막 트랜지스터의 제조 방법.
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* Cited by examiner, † Cited by third party
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09282945A (ja) * 1996-04-16 1997-10-31 Idemitsu Kosan Co Ltd 透明導電膜およびその製造方法
JP5491258B2 (ja) 2010-04-02 2014-05-14 出光興産株式会社 酸化物半導体の成膜方法
JP2013201211A (ja) * 2012-03-23 2013-10-03 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法および電子機器
KR102428977B1 (ko) 2019-03-28 2022-08-03 이데미쓰 고산 가부시키가이샤 결정 산화물 박막, 적층체 및 박막 트랜지스터
KR102436433B1 (ko) * 2019-08-28 2022-08-25 한양대학교 산학협력단 빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5491258U (ko) 1977-12-09 1979-06-28

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