KR20240039133A - 노후화 완화 - Google Patents
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Abstract
본 개시내용의 양태들은 노후화를 완화하기 위해 유휴 모드에서 신호 경로의 노후화를 제어한다. 하나의 예에서, 신호 경로의 입력은, 신호 경로 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하기 위해 다수의 유휴 기간들에 걸쳐 로우로 그리고 하이로 교대로 파킹된다. 다른 예에서, 클록 신호(예컨대, 낮은 주파수를 갖는 클록 신호)는 신호 경로 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하기 위해 유휴 기간들 동안 신호 경로에 입력된다. 다른 예에서, 신호 경로의 입력은 노후화 패턴에 기초하여 각각의 유휴 기간 동안 하이로 또는 로우로 파킹된다.
Description
관련 출원들에 대한 상호 참조
본 출원은 2021년 8월 6일자로 미국 특허청에 출원된 정규 출원 제17/396,046호에 대한 우선권 및 그의 이익을 주장하며, 그 전체 내용은 그 전체에서 그리고 모든 적용가능한 목적들을 위해 하기에 완전히 기술되는 것처럼 본 명세서에 통합된다.
기술분야
본 개시내용의 양태들은 일반적으로 노후화(aging)에 관한 것으로, 더 구체적으로는, 노후화 완화에 관한 것이다.
회로는 바이어스 온도 불안정성(bias temperature instability, BTI)과 같은 노후화 효과들을 겪을 수 있는데, 이는 시간 경과에 따라 회로의 성능을 저하시킬 수 있다. 예를 들어, 유휴(idle) 모드 동안 회로의 신호 경로에서의 BTI 스트레스는 시간 경과에 따라 신호 경로에서 듀티-사이클 시프트를 야기할 수 있는데, 이는 회로에서 타이밍 문제들(예컨대, 타이밍 위반들)을 초래할 수 있다.
다음은 하나 이상의 구현들의 기본적인 이해를 제공하기 위해 이러한 구현들의 간단한 요약을 제시한다. 이 개요는 모든 고려된 양태들의 철저한 개관은 아니며, 모든 양태들의 핵심적인 또는 중요한 엘리먼트들을 식별하지도 않고, 임의의 또는 모든 구현들의 범위를 묘사하지도 않도록 의도된 것이다. 요약의 유일한 목적은 하나 이상의 구현들의 일부 개념들을 이후에 제시되는 보다 상세한 설명에 대한 서론으로서 간단한 형태로 제시하는 것이다.
제1 양태는 시스템과 관련된다. 시스템은 제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서를 포함한다. 시스템은 또한, 입력 및 출력을 갖는 신호 경로로서, 신호 경로의 입력은 멀티플렉서의 출력에 커플링되는, 상기 신호 경로를 포함한다. 시스템은 멀티플렉서의 제2 입력 및 멀티플렉서의 선택 입력에 커플링된 제어기로서, 제어기는 표시자 입력을 갖는, 상기 제어기를 추가로 포함한다. 제어기는 표시자 입력에서 모드 표시자 신호를 수신하고, 모드 표시자 신호가 제1 로직 값을 갖는 경우, 멀티플렉서에게 멀티플렉서의 제1 입력을 선택할 것을 명령하고, 그리고 모드 표시자 신호가 제2 로직 값을 갖는 경우, 멀티플렉서에게 멀티플렉서의 제2 입력을 선택할 것을 명령하고 멀티플렉서의 제2 입력으로 제어 신호를 출력하는 것으로서, 제어 신호는 신호 경로의 입력이 하이(high)로 파킹(parking)될지 아니면 로우(low)로 파킹될지를 제어하는, 상기 제어 신호를 출력하도록, 구성된다.
제2 양태는 시스템에 관한 것이다. 시스템은 신호 입력, 클록 입력, 설정 입력, 재설정 입력, 및 출력을 갖는 래칭(latching) 회로를 포함한다． 시스템은 또한, 입력 및 출력을 갖는 신호 경로로서, 신호 경로의 입력은 래칭 회로의 출력에 커플링되는, 상기 신호 경로를 포함한다. 시스템은 래칭 회로의 설정 입력 및 재설정 입력에 커플링된 제어기를 추가로 포함하고, 여기서 제어기는 표시자 입력을 갖는다. 제어기는 표시자 입력에서 모드 표시자 신호를 수신하고, 모드 표시자 신호가 제1 로직 값을 갖는 경우, 설정 입력 및 재설정 입력을 디어서트(de-assert)하고, 그리고 모드 표시자 신호가 제2 로직 값을 갖는 경우, 설정 입력 및 재설정 입력을 사용하여 신호 경로의 입력이 하이로 파킹될지 아니면 로우로 파킹될지를 제어하도록, 구성된다.
제3 양태는 노후화 제어를 위한 방법에 관한 것이다. 방법은, 활성 모드에서, 신호를 신호 경로의 입력에 입력하는 단계, 및 유휴 모드에서, 신호 경로의 노후화를 제어하는 단계를 포함한다.
도 1a는 본 개시내용의 소정 양태들에 따른, 지연 회로를 포함하는 신호 경로의 예를 도시한다.
도 1b는 본 개시내용의 소정 양태들에 따른, 신호 경로의 입력이 유휴 모드에서 로우로 파킹되는 예를 도시한다.
도 1c는 본 개시내용의 소정 양태들에 따른, 비대칭 노후화로 인한 신호 경로에서의 듀티-사이클 시프트의 예를 예시한다.
도 1d는 본 개시내용의 소정 양태들에 따른, 신호 경로의 입력이 유휴 모드에서 하이로 파킹되는 예를 도시한다.
도 1e는 본 개시내용의 소정 양태들에 따른, 비대칭 노후화로 인한 신호 경로에서의 듀티-사이클 시프트의 다른 예를 예시한다.
도 2는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 예를 도시한다.
도 3a는 본 개시내용의 소정 양태들에 따른, 노후화 제어의 예를 예시한 타이밍도이다.
도 3b는 본 개시내용의 소정 양태들에 따른, 노후화 제어의 다른 예를 예시한 타이밍도이다.
도 4는 본 개시내용의 소정 양태들에 따른, 원형 시프트 레지스터를 포함하는 제어기의 예를 도시한다.
도 5a는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 5b는 본 개시내용의 소정 양태들에 따른, 클록 게이팅 회로를 포함하는 도 5a의 시스템의 예를 도시한다.
도 5c는 본 개시내용의 소정 양태들에 따른 클록 게이팅 회로의 예시적인 구현을 도시한다.
도 6은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 7은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 8은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 9a는 본 개시내용의 소정 양태들에 따른, 2개의 신호 경로들을 위한 노후화 제어를 갖는 시스템의 예를 도시한다.
도 9b는 본 개시내용의 소정 양태들에 따른, 2개의 신호 경로들을 위한 노후화 제어를 갖는 시스템의 다른 예를 도시한다.
도 10은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로를 포함하는 시스템의 예를 도시한다.
도 11a는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로를 포함하는 시스템의 다른 예를 도시한다.
도 11b는 본 개시내용의 소정 양태들에 따른, 클록 게이팅 회로를 포함하는 도 11a의 시스템의 예를 도시한다.
도 12는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로 및 멀티플렉서를 포함하는 시스템의 예를 도시한다.
도 13은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 단일 데이터 레이트(single data rate, SDR)-이중 데이터 레이트(double data rate, DDR) 컨버터를 포함하는 시스템의 예를 도시한다.
도 14는 본 개시내용의 소정 양태들에 따른 제어기의 예시적인 구현을 도시한다.
도 15는 본 개시내용의 소정 양태들에 따른, 노후화 제어 신호를 출력하도록 구성된 멀티플렉서의 예를 도시한다.
도 16은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 메모리 인터페이스 회로의 예를 도시한다.
도 17은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 메모리 인터페이스 회로의 다른 예를 도시한다.
도 18은 본 개시내용의 소정 양태들에 따른 노후화 제어의 방법을 예시하는 흐름도이다.
도 1b는 본 개시내용의 소정 양태들에 따른, 신호 경로의 입력이 유휴 모드에서 로우로 파킹되는 예를 도시한다.
도 1c는 본 개시내용의 소정 양태들에 따른, 비대칭 노후화로 인한 신호 경로에서의 듀티-사이클 시프트의 예를 예시한다.
도 1d는 본 개시내용의 소정 양태들에 따른, 신호 경로의 입력이 유휴 모드에서 하이로 파킹되는 예를 도시한다.
도 1e는 본 개시내용의 소정 양태들에 따른, 비대칭 노후화로 인한 신호 경로에서의 듀티-사이클 시프트의 다른 예를 예시한다.
도 2는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 예를 도시한다.
도 3a는 본 개시내용의 소정 양태들에 따른, 노후화 제어의 예를 예시한 타이밍도이다.
도 3b는 본 개시내용의 소정 양태들에 따른, 노후화 제어의 다른 예를 예시한 타이밍도이다.
도 4는 본 개시내용의 소정 양태들에 따른, 원형 시프트 레지스터를 포함하는 제어기의 예를 도시한다.
도 5a는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 5b는 본 개시내용의 소정 양태들에 따른, 클록 게이팅 회로를 포함하는 도 5a의 시스템의 예를 도시한다.
도 5c는 본 개시내용의 소정 양태들에 따른 클록 게이팅 회로의 예시적인 구현을 도시한다.
도 6은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 7은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 8은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 멀티플렉서를 포함하는 시스템의 다른 예를 도시한다.
도 9a는 본 개시내용의 소정 양태들에 따른, 2개의 신호 경로들을 위한 노후화 제어를 갖는 시스템의 예를 도시한다.
도 9b는 본 개시내용의 소정 양태들에 따른, 2개의 신호 경로들을 위한 노후화 제어를 갖는 시스템의 다른 예를 도시한다.
도 10은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로를 포함하는 시스템의 예를 도시한다.
도 11a는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로를 포함하는 시스템의 다른 예를 도시한다.
도 11b는 본 개시내용의 소정 양태들에 따른, 클록 게이팅 회로를 포함하는 도 11a의 시스템의 예를 도시한다.
도 12는 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 래칭 회로 및 멀티플렉서를 포함하는 시스템의 예를 도시한다.
도 13은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 단일 데이터 레이트(single data rate, SDR)-이중 데이터 레이트(double data rate, DDR) 컨버터를 포함하는 시스템의 예를 도시한다.
도 14는 본 개시내용의 소정 양태들에 따른 제어기의 예시적인 구현을 도시한다.
도 15는 본 개시내용의 소정 양태들에 따른, 노후화 제어 신호를 출력하도록 구성된 멀티플렉서의 예를 도시한다.
도 16은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 메모리 인터페이스 회로의 예를 도시한다.
도 17은 본 개시내용의 소정 양태들에 따른, 노후화 제어를 갖는 메모리 인터페이스 회로의 다른 예를 도시한다.
도 18은 본 개시내용의 소정 양태들에 따른 노후화 제어의 방법을 예시하는 흐름도이다.
첨부된 도면들과 관련하여 아래에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본 명세서에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이런 개념들이 이런 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게는 자명할 것이다. 일부 예시들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
바이어스 온도 불안정성(BTI)과 같은 노후화 효과들은 시간 경과에 따라 회로의 성능을 저하시킬 수 있다. 예를 들어, 유휴 모드 동안 회로의 신호 경로에서의 BTI 스트레스는 시간 경과에 따라 신호 경로에서 듀티-사이클 시프트를 야기할 수 있는데, 이는 회로에서 타이밍 문제들(예컨대, 타이밍 위반들)을 초래할 수 있다.
이제, BTI 스트레스 유도 듀티-사이클 시프트의 예가 도 1a 내지 도 1e를 참조하여 논의될 것이다. 도 1a는 신호 경로(105)에서 신호를 지연시키기 위한 지연 회로(115)를 포함하는 신호 경로(105)의 예를 도시한다. 지연 회로(115)는 신호를 지연시켜서 다른 신호에 대한 그 신호의 타이밍을 조정하도록 구성될 수 있다. 신호는 클록 신호, 데이터 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다. 신호가 클록 신호인 예의 경우, 지연 회로(115)는 데이터 캡처에 대한 데이터 신호의 전이들 사이에서 클록 신호의 에지들을 중심에 두기 위해 클록 신호의 타이밍을 조정하는 데 사용될 수 있다. 신호가 데이터 신호인 예의 경우, 지연 회로(115)는 데이터 신호를 다른 데이터 신호와 정렬시키기 위해(예컨대, 데이터 신호들 사이의 스큐(skew)를 감소시킴) 데이터 신호의 타이밍을 조정하는 데 사용될 수 있다. 신호 경로(105)가 메모리 시스템 내에 있는 예의 경우, 신호는 메모리 디바이스(예컨대, 기록 커맨드, 판독 커맨드, 리프레시 커맨드 등)에 대한 커맨드들을 포함하는 제어 신호 및/또는 데이터를 기록 또는 판독하기 위한 메모리 디바이스 내의 어드레스를 포함하는 어드레스 신호일 수 있다.
지연 회로(115)는 직렬로 커플링된 지연 버퍼들(120-1 내지 120-4)을 포함할 수 있으며, 여기서 지연 회로(115)의 지연은 지연 버퍼들(120-1 내지 120-4)의 개별 지연들의 합과 동일하다. 도 1a에 도시된 예에서, 지연 버퍼들(120-1 내지 120-4) 각각은 트랜지스터들(125-1 내지 125-4)(예컨대, n-형 전계 효과 트랜지스터) 중 각자의 트랜지스터 및 트랜지스터들(130-1 내지 130-4)(예컨대, p-형 전계 효과 트랜지스터) 중 각자의 트랜지스터를 포함하는 각자의 상보형 인버터로 구현된다. 그러나, 지연 버퍼들(120-1 내지 120-4) 각각은 다른 유형의 회로 또는 로직 게이트로 구현될 수 있다는 것이 이해되어야 한다.
신호 경로(105)가 활성 모드에 있을 때, 신호(예컨대, 데이터 신호, 클록 신호 등)가 신호 경로(105)의 입력(108)에서 수신되고, 지연 회로(115)의 지연에 의해 지연된다. 결과로서 발생한 지연된 신호는 신호 경로(105)의 출력(110)에 커플링된 다른 회로(도시되지 않음)로 출력될 수 있다.
신호 경로(105)가 유휴 모드에 있을 때, 신호 경로(105)의 입력(108)은 유휴 기간 동안 하이로 또는 로우로 파킹(즉, 유지)될 수 있다. 활성 모드에서의 신호가 클록 신호인 예의 경우, 신호 경로(105)는 클록 신호가 게이팅될 때 유휴 모드에 있을 수 있다. 활성 모드에서의 신호가 데이터 신호인 예의 경우, 신호 경로(105)는 신호 경로(105)의 입력(108)에 데이터 트래픽이 없을 때 유휴 모드에 있을 수 있다.
도 1b는 유휴 모드에서 입력(108)이 로우(즉, 로직 0)로 파킹되는 예를 도시한다. 도 1b는 또한, 지연 버퍼들(120-1 내지 120-4) 각각의 입력 및 출력에서의 로직 상태들을 도시한다. 이러한 예에서, 신호 경로(105)의 출력(110)은 유휴 모드에서 로우(즉, 로직 0)이다. 이러한 예에서, 트랜지스터들(130-1, 125-2, 130-3, 125-4)은 유휴 모드에서 턴온되고, 트랜지스터들(125-1, 130-2, 125-3, 130-4)은 유휴 모드에서 턴오프된다. 도 1b에서, 유휴 모드에서 턴온되는 트랜지스터들(130-1, 125-2, 130-3, 125-4)은 두꺼운 라인들로 도시된다. 유휴 모드에서 턴온되는 트랜지스터들(130-1, 125-2, 130-3, 125-4)은 유휴 모드에서 스트레스를 받는 반면, 유휴 모드에서 턴오프되는 트랜지스터들(125-1, 130-2, 125-3, 130-4)은 유휴 모드에서 스트레스를 받지 않는다. 이것은 유휴 모드에서 스트레스를 받는 트랜지스터들(130-1, 125-2, 130-3, 125-4)이 유휴 모드에서 스트레스를 받지 않는 트랜지스터들(125-1, 130-2, 125-3, 130-4)보다 더 빨리 노후화되는 비대칭 노후화로 이어진다.
이러한 예에서, 비대칭 노후화는 유휴 모드에서 스트레스를 받는 트랜지스터들(130-1, 125-2, 130-3, 125-4)의 임계 전압들을 시프트하여, 출력(110)에서의 하강 에지 지연이 출력(110)에서의 상승 에지 지연에 비해 증가하게 한다. 상승 에지 지연에 대한 하강 에지 지연의 증가는 신호 경로(105)에서의 듀티-사이클 시프트를 야기한다. 듀티-사이클 시프트의 예가 도 1c에 도시된 타이밍도에 예시되어 있다. 도 1c에 도시된 예에서, 클록 신호(150)는 활성 모드에서 신호 경로(105)의 입력(108)에 입력된다. 이러한 예에서, 입력(108)에서의 클록 신호(150)는 50% 듀티-사이클을 갖는다. 도 1c는 또한, 클록 신호(150)가 지연 회로(115)에 의해 지연된 후의 신호 경로(105)의 출력(110)에서의 클록 신호(160)를 도시한다. 지연 회로(115)는 출력(110)에서 클록 신호(160)의 상승 에지를 지연 Tr만큼 지연시키고 클록 신호(160)의 하강 에지를 지연 Tf만큼 지연시킨다. 도 1c에 도시된 바와 같이, 하강 에지의 지연 Tf는 비대칭 노후화로 인해 상승 에지의 지연 Tr보다 더 길다. 이러한 예에서, 하강 에지의 더 긴 지연은 출력(110)에서의 클록 신호(160)의 듀티-사이클이 증가하게 한다(즉, 출력(110)에서 50%보다 더 큰 듀티-사이클을 초래함).
도 1b 및 도 1c에 예시된 예에서, 신호 경로(105)의 입력(108)은 유휴 모드에서 로우로 파킹된다. 비대칭 노후화는 또한, 신호 경로(105)의 입력(108)이 유휴 모드에서 하이로 파킹되는 경우에 대해 발생한다. 이와 관련하여, 도 1d는 유휴 모드에서 입력(108)이 하이(즉, 로직 1)로 파킹되는 예를 도시한다. 도 1d는 또한, 지연 버퍼들(120-1 내지 120-4) 각각의 입력 및 출력에서의 로직 상태들을 도시한다. 이러한 예에서, 신호 경로(105)의 출력(110)은 유휴 모드에서 하이(즉, 로직 1)이다. 이러한 예에서, 트랜지스터들(125-1, 130-2, 125-3, 130-4)은 유휴 모드에서 턴온되고, 트랜지스터들(130-1, 125-2, 130-3, 125-4)은 유휴 모드에서 턴오프된다. 도 1d에서, 유휴 모드에서 턴온되는 트랜지스터들(125-1, 130-2, 125-3, 130-4)은 두꺼운 라인들로 도시된다. 유휴 모드에서 턴온되는 트랜지스터들(125-1, 130-2, 125-3, 130-4)은 유휴 모드에서 스트레스를 받는 반면, 유휴 모드에서 턴오프되는 트랜지스터들(130-1, 125-2, 130-3, 125-4)은 유휴 모드에서 스트레스를 받지 않는데, 이는 유휴 모드에서 스트레스를 받는 트랜지스터들(125-1, 130-2, 125-3, 130-4)이 트랜지스터들(130-1, 125-2, 130-3, 125-4)보다 더 빨리 노후화하는 비대칭 노후화로 이어진다.
이러한 예에서, 비대칭 노후화는 유휴 모드에서 스트레스를 받는 트랜지스터들(125-1, 130-2, 125-3, 130-4)의 임계 전압들을 시프트하여, 출력(110)에서의 상승 에지 지연이 출력(110)에서의 하강 에지 지연에 비해 증가하게 한다. 하강 에지 지연에 대한 상승 에지 지연의 증가는 신호 경로(105)에서의 듀티-사이클 시프트를 야기한다. 듀티-사이클 시프트의 예가 도 1e에 도시된 타이밍도에 예시되어 있다. 도 1e에 도시된 예에서, 클록 신호(150)는 활성 모드에서 신호 경로(105)의 입력(108)에 입력된다. 이러한 예에서, 입력(108)에서의 클록 신호(150)는 50% 듀티-사이클을 갖는다. 도 1e는 또한, 클록 신호(150)가 지연 회로(115)에 의해 지연된 후의 신호 경로(105)의 출력(110)에서의 클록 신호(180)를 도시한다. 지연 회로(115)는 출력(110)에서 클록 신호(180)의 상승 에지를 지연 Tr만큼 지연시키고 클록 신호(180)의 하강 에지를 지연 Tf만큼 지연시킨다. 도 1e에 도시된 바와 같이, 상승 에지의 지연 Tr는 비대칭 노후화로 인해 하강 에지의 지연 Tf보다 더 길다. 이러한 예에서, 상승 에지의 더 긴 지연은 출력(110)에서의 클록 신호(180)의 듀티-사이클이 감소하게 한다(즉, 출력(110)에서 50%보다 더 작은 듀티-사이클을 초래함).
따라서, 유휴 모드에서의 비대칭 노후화는 시간 경과에 따라 듀티-사이클 시프트(즉, 듀티-사이클 저하)를 야기한다. 듀티-사이클 시프트는 신호 경로(105)의 입력(108)이 유휴 모드에서 로우로 파킹되는지 아니면 하이로 파킹되는지에 따라 듀티-사이클을 증가 또는 감소시킨다. 듀티-사이클 감지 시스템에서, 듀티-사이클 시프트는 시스템에서 타이밍 문제들로 이어질 수 있다. 그러한 시스템의 예는 데이터가 클록 신호의 상승 에지들 및 하강 에지들 둘 모두에서 데이터 신호로부터 캡처되는 이중 데이터 레이트(DDR) 시스템이다. 이러한 예에서, 비대칭 노후화로 인한 듀티-사이클 시프트는 시스템에서 타이밍 위반들을 초래할 수 있다.
이를 해결하기 위해, 본 개시내용의 다양한 양태들은 노후화로 인한 듀티-사이클 시프트를 완화하기 위해 유휴 모드에서 노후화를 제어한다. 하나의 예에서, 각각의 유휴 기간 동안 신호 경로의 입력을 동일한 로직 값으로 파킹하는 대신에, 입력은, 신호 경로 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하고 따라서 비대칭 노후화로 인한 듀티-사이클 시프트를 완화시키기 위해 다수의 유휴 기간들에 걸쳐 로우로 그리고 하이로 교대로 파킹된다. 다른 예에서, 클록 신호(예컨대, 낮은 주파수를 갖는 저속 클록 신호)는 신호 경로 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하기 위해 유휴 기간들 동안 신호 경로에 입력된다. 다른 예에서, 신호 경로의 입력은 노후화 패턴(예컨대, 프로그래밍가능 노후화 패턴)에 기초하여 각각의 유휴 기간 동안 하이로 또는 로우로 파킹될 수 있다. 소정 양태들에서, 노후화 패턴은 활성 모드에서 신호 경로의 비대칭 노후화를 보상하도록 프로그래밍될 수 있다. 소정 양태들에서, 신호 경로의 입력에 커플링된 멀티플렉서는 유휴 모드에서 신호 경로의 노후화를 제어하는 데 사용된다. 소정 양태들에서, 신호 경로의 입력에 커플링된 래칭 회로(예컨대, 플립플롭)는 유휴 모드에서 신호 경로의 노후화를 제어하는 데 사용된다. 소정 양태들에서, 유휴 모드에서의 신호 경로의 입력에서의 로직 값은 래칭 회로의 설정 입력 및/또는 재설정 입력을 사용하여 제어될 수 있다. 본 개시내용의 상기 예시적인 특징부들 및 다른 예시적인 특징부들이 하기에서 추가로 논의된다.
본 명세서에 사용되는 바와 같이, "래칭 회로"는 하나 이상의 로직 값들을 래칭/저장하도록 구성된 하나 이상의 회로들, 그러한 래치들, 플립플롭들, 레지스터들 등을 포함한다.
도 2는 본 개시내용의 소정 양태들에 따른, 노후화 완화를 갖는 시스템(205)의 예를 도시한다. 이러한 예에서, 시스템(205)은 신호 경로(210), 멀티플렉서(220), 및 제어기(230)를 포함한다.
신호 경로(210)는 입력(212) 및 출력(214)을 갖는다. 입력(212)은 활성 모드에서 신호를 수신하도록 구성될 수 있다. 신호는 클록 신호, 데이터 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다. 신호 경로(210)는 신호를 지연시키기 위한 지연 회로(예컨대, 지연 회로(115))를 포함할 수 있다. 예를 들어, 지연 회로는 하기에서 추가로 논의되는 바와 같이, 신호를 지연시켜서 다른 신호에 대한 그 신호의 타이밍을 조정하도록 구성될 수 있다. 신호 경로(210)는 지연 회로 대신에 또는 그에 더하여 하나 이상의 다른 회로들을 포함할 수 있다는 것이 이해되어야 한다. 하나 이상의 다른 회로들은 하나 이상의 로직 게이트들, 순차 로직 회로 등을 포함할 수 있다. 신호 경로(210)의 출력(214)은 하기에서 추가로 논의되는 바와 같이, 순차 로직 회로, 드라이버, 패드, 또는 다른 회로에 커플링될 수 있다.
멀티플렉서(220)는 제1 입력(222), 제2 입력(224), 선택 입력(226), 및 출력(228)을 갖는다. 멀티플렉서(220)의 출력(228)은 신호 경로(210)의 입력(212)에 커플링된다. 멀티플렉서(220)는 선택 입력(226)에서 수신된 선택 신호에 기초하여 제1 입력(222) 또는 제2 입력(224)을 출력(228)에 선택적으로 커플링하도록 구성된다. 예를 들어, 멀티플렉서(220)는 선택 신호가 제1 로직 값을 가질 때 제1 입력(222)을 출력(228)에 커플링시킬 수 있고(즉, 제1 입력(222)을 선택할 수 있음), 선택 신호가 제2 로직 값을 가질 때 제2 입력(224)을 출력(228)에 커플링시킬 수 있다(즉, 제2 입력(224)을 선택할 수 있음). 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다. 이러한 예에서, 제1 입력(222)은 신호 경로(210)의 활성 모드에 대한 신호를 수신하도록 구성된다. 상기에서 논의된 바와 같이, 신호는 클록 신호, 데이터 신호, 제어 신호(커맨드 신호로도 지칭됨), 어드레스 신호, 또는 다른 유형의 신호일 수 있다. 멀티플렉서(220)가 도 2에서 2개의 입력들(즉, 제1 입력(222) 및 제2 입력(224))을 갖는 것으로 도시되어 있지만, 멀티플렉서(220)는 2개 초과의 입력들을 포함할 수 있다는 것이 이해되어야 한다.
제어기(230)는 입력(232), 제1 출력(234), 및 제2 출력(236)을 갖는다. 입력(232)은 신호 경로(210)가 유휴 모드에 있는지 아니면 활성 모드에 있는지를 제어기(230)에게 표시하는 표시자 신호를 수신하도록 구성될 수 있다. 이와 관련하여, 입력(232)은 표시자 입력으로 지칭될 수 있다. 하나의 예에서, 표시자 신호는 유휴 모드를 표시하기 위한 제1 로직 값 및 활성 모드를 표시하기 위한 제2 로직 값을 가질 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다.
신호 경로(210)에 입력된 신호가 클록 신호인 예의 경우, 클록 신호는 유휴 모드에서 게이팅될 수 있다. 이러한 예에서, 표시자 신호는 시스템(205)에서 클록 게이팅을 제어하는 회로(도시되지 않음)에 의해 생성될 수 있다. 이러한 예에서, 유휴 표시 신호는 클록 신호가 게이팅되지 않을 때 활성 모드를 표시할 수 있고, 클록 신호가 게이팅될 때 유휴 모드를 표시할 수 있다. 신호 경로(210)에 입력된 신호가 데이터 신호인 예의 경우, 신호 경로(210)는 신호 경로(210)에 대한 인입 데이터 트래픽이 없을 때 유휴 모드에 진입할 수 있다. 이러한 예에서, 표시자 신호는 시스템(205)에서 데이터 트래픽을 제어(예컨대, 관리)하는 회로(도시되지 않음)에 의해 생성될 수 있다. 이러한 예에서, 표시 신호는 인입 데이터 트래픽이 있을 때 활성 모드를 표시할 수 있고, 인입 데이터 트래픽이 없을 때 유휴 모드를 표시할 수 있다. 신호가 제어 신호(커맨드 신호로도 지칭됨)인 예의 경우, 신호 경로(210)는 신호 경로(210)에 대한 인입 커맨드(예컨대, 판독/기록 커맨드)가 없을 때 유휴 상태일 수 있다. 이러한 예에서, 표시 신호는 인입 커맨드가 있을 때 활성 모드를 표시할 수 있고, 인입 커맨드가 없을 때 유휴 모드를 표시할 수 있다.
제어기(230)의 제1 출력(234)은 멀티플렉서(220)의 제2 입력(224)에 커플링되고, 제어기(230)의 제2 출력(236)은 멀티플렉서(220)의 선택 입력(226)에 커플링된다. 제어기(230)는 제1 출력(234)에서 노후화 제어 신호를 출력하도록 구성된다. 하기에서 추가로 논의되는 바와 같이, 노후화 제어 신호 제어들은 신호 경로(210)의 입력(212)이 유휴 모드에서 하이로 파킹될지 아니면 로우로 파킹될지를 제어하는 제어 신호이다. 제어기(230)는 멀티플렉서(220)의 입력 선택을 제어하기 위해 제2 출력(236)에서 선택 신호를 출력하도록 구성된다.
활성 모드(기능 모드로도 지칭됨)에서, 제어기(230)는 멀티플렉서(220)에게 선택 신호를 사용하여 제1 입력(222)을 선택할 것을 명령한다(예컨대, 선택 신호를 제1 로직 값으로 설정함). 그 결과, 멀티플렉서(220)는 제1 입력(222)에서 수신된 신호를 신호 경로(210)의 입력(212)으로 패스한다. 하나의 예에서, 제어기(230)는 멀티플렉서(220)에게 표시자 신호가 활성 모드를 표시할 때 제1 입력(22)을 선택할 것을 명령할 수 있다. 상기에서 논의된 바와 같이, 신호는 클록 신호, 데이터 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다. 신호가 데이터 신호인 예의 경우, 신호 경로(210)는 신호 경로(210)가 인입 데이터 트래픽을 수신하고 있을 때 활성 모드에 있을 수 있다. 신호가 제어 신호인 예의 경우, 신호 경로(210)는 신호 경로(210)가 커맨드들(예컨대, 판독/기록 커맨드들)을 수신하고 있을 때 활성 모드에 있을 수 있다.
유휴 모드에서, 제어기(230)는 멀티플렉서(220)에게 제2 입력(224)을 선택할 것을 명령한다(예컨대, 선택 신호를 제2 로직 값으로 설정함). 예를 들어, 제어기(230)는 제어기(230)가 유휴 모드를 표시하는 표시자 신호를 수신할 때 멀티플렉서(220)에게 제2 입력(224)을 선택할 것을 명령할 수 있다. 그 결과, 멀티플렉서(220)는 제어기(230)의 제1 출력(234)으로부터 출력된 노후화 제어 신호를 신호 경로(210)의 입력(212)에 커플링시킨다. 이것은 하기에서 추가로 논의되는 바와 같이, 제어기(230)가 노후화 제어 신호를 사용하여 신호 경로(210)의 입력(212)에서의 파킹된 로직 값(즉, 상태)을 제어함으로써 유휴 모드에서 신호 경로(210)의 노후화를 제어할 수 있게 한다.
도 3a는 소정 양태들에 따른, 제어기(230)가 노후화 제어 신호를 사용하여 유휴 모드에서 노후화를 제어하는 예를 예시하는 타이밍도이다. 도 3a는 다수의 활성 기간들(310-1 내지 310-4) 및 다수의 유휴 기간들(320-1 내지 320-4)에 걸친 신호 경로(210)의 입력(212)에서의 로직 값(305)(즉, 상태)을 도시한다. 이러한 예에서, 활성 모드에서 신호 경로(210)에 입력된 신호는 클록 신호이다. 그러나, 신호는 데이터 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다는 것이 이해되어야 한다.
도 3a에 도시된 예에서, 제어기(230)는 유휴 기간들(320-1 내지 320-4)에 걸쳐 신호 경로(210)의 입력(212)을 로우로 그리고 하이로 교대로 파킹하여 신호 경로(210) 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화한다. 예를 들어, 제어기(230)는 연속적인 유휴 기간들에 걸쳐 노후화 제어 신호를 로우로 그리고 하이로 교대로 설정함으로써 연속적인 유휴 기간들에 걸쳐 신호 경로(210)의 입력(212)을 로우로 그리고 하이로 교대로 파킹할 수 있다. 제어기(230)는 홀수 유휴 기간들(320-1, 320-3) 동안 신호 경로(210)의 입력(212)을 로우로 파킹하고 짝수 유휴 기간들(320-2, 320-4) 동안 신호 경로(210)의 입력(212)을 하이로 파킹할 수 있거나(도 3a의 예에서 도시된 바와 같음), 또는 홀수 유휴 기간들(320-1, 320-3) 동안 신호 경로(210)의 입력(212)을 하이로 파킹하고 짝수 유휴 기간들(320-2, 320-4) 동안 신호 경로(210)의 입력(212)을 로우로 파킹할 수 있다. 이를 위해, 제어기(230)는 홀수 유휴 기간들(320-1, 320-3) 동안 노후화 제어 신호를 로우로 설정하고 짝수 유휴 기간들(320-2, 320-4) 동안 노후화 제어 신호를 하이로 설정할 수 있거나, 또는 홀수 유휴 기간들(320-1, 320-3) 동안 노후화 제어 신호를 하이로 설정하고 짝수 유휴 기간들(320-2, 320-4) 동안 노후화 제어 신호를 로우로 설정할 수 있다.
홀수 유휴 기간들(320-1, 320-3)의 누적 지속기간이 많은 유휴 기간들에 걸쳐 짝수 유휴 기간들(320-2, 320-4)의 누적 지속기간과 대략 동일하다고 가정하면, 제어기(230)는 시간 경과에 따라 유휴 모드에서 대략 동일한 지속기간들 동안 신호 경로(210)의 입력(212)을 로우로 그리고 하이로 파킹한다. 이것은 신호 경로(210) 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하는 것을 돕고, 따라서, 비대칭 노후화에 의해 야기되는 신호 경로(210)에서의 듀티-사이클 시프트를 감소시킨다.
도 3b는 소정 양태들에 따른, 제어기(230)가 노후화 제어 신호를 사용하여 유휴 모드에서 노후화를 제어하는 다른 예를 예시하는 타이밍도이다. 도 3b는 다수의 활성 기간들(360-1 내지 360-4) 및 다수의 유휴 기간들(370-1 내지 370-4)에 걸친 신호 경로(210)의 입력(212)에서의 로직 값(350)(즉, 상태)을 도시한다. 이러한 예에서, 활성 모드에서 신호 경로(210)에 입력된 신호는 클록 신호이다. 그러나, 신호는 데이터 신호 또는 다른 유형의 신호일 수 있다는 것이 이해되어야 한다.
도 3b에 도시된 예에서, 제어기(230)는 유휴 모드에서 신호 경로(210)에 저속 클록 신호를 입력한다. 저속 클록 신호는 활성 모드에서 사용되는 클록 신호의 주파수보다 훨씬 더 낮은 주파수를 가져서 유휴 모드에서 전력을 감소시킬 수 있다. 예를 들어, 저속 클록 신호는 19.2 ㎒ 이하의 주파수를 가질 수 있다. 저속 클록 신호는 제어기(230)에 커플링된 저속 클록 생성기(도시되지 않음)에 의해 생성될 수 있다. 저속 클록 생성기는 수정 발진기, 또는 다른 유형의 클록 생성기로 구현될 수 있다. 이러한 예에서, 제어기(230)는 유휴 모드에서 노후화 제어 신호로서 저속 클록 신호를 출력함으로써(즉, 제1 출력(234)에서 저속 클록 신호를 출력함) 신호 경로(210)에 저속 클록 신호를 입력할 수 있다. 이러한 예에서, 저속 클록 신호는 유휴 모드에서 신호 경로(210)의 입력(212)을 하이와 로우 사이에서 교번시킴으로써 신호 경로(210) 내의 디바이스들(예컨대, 트랜지스터들)의 노후화를 균형화하는 것을 돕는다.
소정 양태들에서, 제어기(230)는 프로그래밍가능할 수 있는 노후화 패턴에 기초하여 유휴 모드에서 신호 경로(210)의 입력(212)을 파킹할 수 있다. 예를 들어, 노후화 패턴은 N개의 연속적인 유휴 기간들 각각에 대해 반복될 수 있으며, 여기서 N은 정수이다. N개의 연속적인 유휴 기간들 각각에 대해, 노후화 패턴은 신호 경로(210)의 입력(212)이 하이로 파킹되는 N개의 연속적인 유휴 기간들 중 일정 수(k개)의 연속적인 유휴 기간들 및 신호 경로(210)의 입력(212)이 로우로 파킹되는 N개의 연속적인 유휴 기간들 중 일정 수(즉, N-k개)의 연속적인 유휴 기간들을 표시할 수 있다. 예를 들어, N이 8인 경우, 노후화 패턴은 8개의 연속적인 유휴 기간들 각각에 대해 반복된다. 이러한 양태에서, 제어기(230)는, N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 노후화 제어 신호를 하이로 설정하고 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 노후화 제어 신호를 로우로 설정함으로써 노후화 패턴에 기초하여 노후화를 제어할 수 있다. N은 1 초과의 정수일 수 있고, k는 1 이상의 정수일 수 있고, N은 k보다 클 수 있다. 하나의 예에서, k 및 N은 제어기(230) 내의 레지스터(235)에 파라미터들로서 저장될 수 있다. 이러한 예에서, k 및 N은 레지스터(235)에 k 및 N에 대한 값들을 기록함으로써 프로그래밍가능할 수 있다. 레지스터(235)는 일부 구현들에서 생략될 수 있다는 것이 이해되어야 한다.
소정 양태들에서, 노후화 패턴은 N개의 비트들의 시퀀스에 의해 특정된다. 이러한 양태들에서, 시퀀스 내의 각각의 비트는 N개의 연속적인 유휴 기간들 중 하나에 대응하고, 각각의 비트는 N개의 연속적인 유휴 기간들 중 대응하는 유휴 기간 동안 신호 경로(210)의 입력(212)이 하이로 파킹되는지 아니면 로우로 파킹되는지를 표시한다. 예를 들어, 1의 비트 값은 대응하는 유휴 기간 동안 신호 경로(210)의 입력(212)이 하이로 파킹됨을 표시할 수 있고 0의 비트 값은 대응하는 유휴 기간들 동안 신호 경로(210)의 입력(212)이 로우로 파킹됨을 표시할 수 있거나, 또는 그 반대일 수 있다. 예를 들어, 비트 시퀀스 11100000에 의해 주어진 노후화 패턴은, 입력(212)이 8개의 연속적인 유휴 기간들 중 3개의 연속적인 유휴 기간들에 대해 하이로 파킹되고 8개의 연속적인 유휴 기간들 중 5개의 연속적인 유휴 기간들에 대해 로우로 파킹됨을 표시할 수 있다.
소정 양태들에서, 제어기(230)는 N개의 비트들의 시퀀스에 기초하여 노후화 제어 신호의 로직 상태(즉, 로직 값)를 설정함으로써 N개의 비트들의 시퀀스에 기초하여 노후화를 제어할 수 있으며, 여기서 시퀀스 내의 각각의 비트는 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응한다. N개의 유휴 기간들 각각에 대해, 제어기(230)는 시퀀스 내의 대응하는 비트가 제1 로직 값을 갖는 경우에 노후화 제어 신호를 하이로 설정할 수 있고, 시퀀스 내의 대응하는 비트가 제2 로직 값을 갖는 경우에 노후화 제어 신호를 로우로 설정할 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다.
제어기(230)는 레지스터(235)에 노후화 패턴을 특정하는 N(예컨대, 8)개의 비트들의 시퀀스를 저장할 수 있다. 하나의 예에서, 레지스터(235)는 한 번에 시퀀스 내의 비트들 중 하나의 비트를 출력하도록 구성된 원형 시프트 레지스터를 포함할 수 있다. 이와 관련하여, 도 4는 소정 양태들에 따른, 레지스터(235)가 원형 시프트 레지스터(410)를 포함하는 예를 도시한다. 이러한 예에서, 원형 시프트 레지스터(410)는 저장 슬롯들(415-1 내지 415-N)(저장 공간들로도 지칭됨)을 포함하며, 여기서 저장 슬롯들(415-1 내지 415-N) 각각은 N개의 비트들의 시퀀스의 하나의 비트를 유지할 수 있다. 원형 시프트 레지스터(410)는 입력(412) 및 출력(414)을 갖는다. 입력(412)은 하기에서 추가로 논의되는 바와 같이, 원형 시프트 레지스터(410) 내의 비트들의 시프팅을 제어하는 데 사용된다. 출력(414)은 제어기(230)의 제1 출력(234)에 커플링되고, 저장 슬롯(415-N) 내의 비트를 출력하도록 구성된다.
이러한 예에서, 전압 제어기(230)는 또한 제어 회로(420)를 포함한다. 제어 회로(420)는 입력(422), 제1 출력(424), 및 제2 출력(426)을 갖는다. 입력(422)은 제어기(230)의 입력(232)에 커플링되고, 상기에서 논의된 표시자 신호를 수신하도록 구성된다. 제1 출력(424)은 원형 시프트 레지스터(410)의 입력(412)에 커플링되고, 하기에서 추가로 논의되는 바와 같이, 원형 시프트 레지스터(410) 내의 비트들을 시프트하기 위해 제어 회로(420)에 의해 사용된다. 제2 출력(426)은 제어기(230)의 제2 출력(236)에 커플링되고, 멀티플렉서(220)의 입력 선택을 제어하기 위해 제어 회로(420)에 의해 사용된다.
동작 시, 제어 회로(420)는 (예컨대, 유휴 기간을 표시하는 유휴 신호가 입력(422)에서 수신될 때) 멀티플렉서(220)에게 제2 출력(426)을 통해 유휴 모드에서 제2 입력(224)을 선택할 것을 명령하도록 구성된다. 제2 로직 값이 선택 입력(226)에 입력될 때 멀티플렉서(220)가 제2 입력(224)을 선택하는 예의 경우, 제어 회로(420)는 제2 출력(426)을 통해 선택 입력(225)에 제2 로직 값을 출력함으로써 멀티플렉서(220)에게 제2 입력(224)을 선택할 것을 명령할 수 있다. 제어 회로(420)는 멀티플렉서(220)에게 제2 출력(426)을 통해 활성 모드에서 제1 입력(222)을 선택할 것을 명령하도록 구성될 수 있다.
유휴 모드에서, 제어 회로(420)는 원형 시프트 레지스터(410)가 N개의 비트들의 시퀀스 내의 각각의 비트를 N개의 유휴 기간들마다 1회 출력하도록 제1 출력(424)을 통해 각각의 유휴 기간에 대해 하나의 비트 포지션만큼 원형 시프트 레지스터(410) 내의 비트들을 시프트하도록 구성될 수 있다. 예를 들어, 제어 회로(420)는 표시자 신호가 유휴 모드를 나타낼 때마다 원형 시프트 레지스터(410) 내의 비트들을 하나의 비트 포지션만큼 시프트할 수 있다. 각각의 시프트에 대해, 각각의 저장 슬롯(415-1 내지 415-N) 내의 비트는 원형 시프트 레지스터(410)에서 다음 저장 슬롯(415-1 내지 415-N)까지 시프트될 수 있다. 예를 들어, 하나의 시프트에서, 저장 슬롯(415-1) 내의 비트는 저장 슬롯(415-2)까지 시프트될 수 있고, 저장 슬롯(415-N) 내의 비트는 저장 슬롯(415-1)으로 다시 시프트될 수 있다(저장 슬롯(415-N)으로부터 저장 슬롯(415-1)으로 다시 루핑하는 화살표에 의해 나타낸 바와 같음).
따라서, 이러한 예에서, 원형 시프트 레지스터(410) 내의 비트들은 원형 시프트 레지스터(410)가 매 N개의 유휴 기간들마다 1회씩 N개의 비트들의 시퀀스를 사이클링하도록 각각의 유휴 기간에 대해 하나의 비트 포지션만큼 시프트된다. 이러한 예에서, 신호 경로(210)의 입력(212)은 원형 시프트 레지스터(410)가 제1 비트 값을 출력할 때 하이로 파킹될 수 있고, 신호 경로(210)의 입력(212)은 원형 시프트 레지스터(410)가 제2 비트 값을 출력할 때 로우로 파킹될 수 있다. 제1 비트 값은 1일 수 있고 제2 비트 값은 0일 수 있거나, 또는 그 반대일 수 있다.
따라서, 제어기(230)에 의한 노후화 제어는, 예를 들어, 그에 따라 N개의 비트들의 시퀀스 내의 비트들을 프로그래밍함으로써 구성(예컨대, 프로그래밍)될 수 있다. 일부 사용 사례들에서, 신호 경로(210)는 활성 모드에서 비대칭 노후화를 경험할 수 있다. 이러한 사용 사례들에서, 노후화 패턴은 활성 모드에서 신호 경로(210)의 비대칭 노후화를 보상하도록 프로그래밍될 수 있고, 따라서, 활성 모드에서 비대칭 노후화에 의해 야기되는 듀티-사이클 시프트를 완화시킬 수 있다. 예를 들어, 신호 경로(210)의 입력(212)이 활성 모드에서 로우인 것보다 활성 모드에서 더 긴 지속기간 동안 하이인 경우, 노후화 패턴은 제어기(230)가 활성 모드에서 비대칭 노후화를 보상하기 위해 하이인 것보다 더 많은 유휴 기간들에 대해 신호 경로(210)의 입력(212)을 로우로 파킹하도록 프로그래밍될 수 있다. 유사하게, 신호 경로(210)의 입력(212)이 활성 모드에서 하이인 것보다 활성 모드에서 더 긴 지속기간 동안 로우인 경우, 노후화 패턴은 제어기(230)가 활성 모드에서 비대칭 노후화를 보상하기 위해 로우인 것보다 더 많은 유휴 기간들에 대해 신호 경로(210)의 입력(212)을 하이로 파킹하도록 프로그래밍될 수 있다. 이러한 예에서, 신호 경로(210)의 입력(212)이 활성 모드에서 하이 및 로우인 지속기간은, 예를 들어 활성 모드에서 시스템(205)의 시뮬레이션을 실행함으로써 결정될 수 있다. 이러한 정보는 또한, 활성 모드에서 신호 경로(210)의 입력(212)에서의 로직 상태를 모니터링함으로써 그리고 신호 경로(210)의 입력(212)이 모니터링된 로직 상태에 기초하여 활성 모드에서 하이 및 로우인 지속기간을 결정함으로써 획득될 수 있다. 이러한 정보가 획득된 후, 노후화 패턴은, 그에 따라, 활성 모드에서 신호 경로의 비대칭 노후화를 보상하도록 프로그래밍될 수 있다.
도 5a는 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 및 제어기(230)를 포함하는 시스템(505)의 예를 도시한다. 시스템(505)은 또한 드라이버(510) 및 패드(520)를 포함한다. 드라이버(510)는 입력(512) 및 출력(514)을 갖는다. 드라이버(510)의 입력(512)은 신호 경로(210)의 출력(214)에 커플링되고, 드라이버(510)의 출력(514)은 패드(520)에 커플링된다. 소정 양태들에서, 신호 경로(210), 멀티플렉서(220), 드라이버(510), 및 패드(520)는 칩(즉, 다이) 상에 통합될 수 있고, 패드(520)는 금속 라인(예컨대, 인쇄 회로 기판(printed circuit board, PCB) 상에 형성됨)을 통해 다른 칩에 커플링될 수 있다.
드라이버(510)는 활성 모드에서 신호 경로(210)로부터 신호를 수신하도록 그리고 수신된 신호에 기초하여 패드(520)(및 따라서 금속 라인)를 구동하도록 구성될 수 있다. 예를 들어, 드라이버(510)는 수신된 신호가 하이일 때 패드(520)를 하이로 구동하도록 그리고 수신된 신호가 로우일 때 패드(520)를 로우로 구동하도록 구성될 수 있다. 대안적으로, 드라이버(510)는 수신된 신호가 하이일 때 패드(520)를 로우로 구동하도록 그리고 수신된 신호가 로우일 때 패드(520)를 하이로 구동하도록 구성될 수 있다. 드라이버(510)는 패드(520)를 하이로 구동하기 위한 풀업 트랜지스터 및 패드(520)를 로우로 구동하기 위한 풀다운 트랜지스터로 구현될 수 있다.
하나의 예에서, 금속 라인(도시되지 않음)은 패드(520)와 다른 칩(도시되지 않음) 사이에 커플링될 수 있다. 이러한 예에서, 드라이버(510)는 신호에 기초하여 패드(520)(및 따라서 금속 라인)를 구동함으로써 금속 라인을 통해 신호를 다른 칩으로 송신하도록 구성될 수 있다. 이러한 예에서, 신호 경로(210) 및 드라이버(510)는 시스템(505)의 송신 경로에 위치될 수 있다. 상기에서 논의된 바와 같이, 신호는 데이터 신호, 클록 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다.
도 5a의 예에서, 신호 경로(210)의 출력(214)에서의 로직 상태는 다수의 유휴 기간들에 걸쳐 하이와 로우 사이에서 토글링할 수 있다. 이것은 상기에서 논의된 바와 같이, 제어기(230)가 신호 경로(210)의 입력(212)을 하이와 로우로 교대로 파킹하여 노후화를 균형화할 수 있기 때문이다. 일부 사용 사례들에서, 드라이버(510)의 입력(512) 및/또는 패드(520)가 유휴 모드에서 로우(즉, 로직 0)인 것이 바람직하다. 예를 들어, 사양은 패드(520)에 커플링된 송신 라인(도시되지 않음)이 유휴 모드에서 로우로 유지되도록 패드(520)가 유휴 모드에서 로우일 것을 요구할 수 있다. 이러한 경우들에서, 클록 게이팅 회로(540)(클록 게이팅 셀로도 지칭됨)가 신호 경로(210)의 출력(214)과 드라이버(510)의 입력(512) 사이에 커플링되어, 유휴 모드에서 신호 경로(210)의 출력(214)에서의 로우와 하이 사이의 토글링으로부터 드라이버(510) 및 패드(520)를 분리할 수 있고, 그의 예가 도 5b에 도시되어 있다.
도 5b에 도시된 예에서, 클록 게이팅 회로(540)는 신호 경로(210)의 출력(214)에 커플링된 신호 입력(542), 드라이버(510)의 입력(512)에 커플링된 출력(546), 및 제어기(230)의 제3 출력(530)에 커플링된 제어 입력(544)을 갖는다. 이러한 예에서, 제어기(230)는 제3 출력(530)을 통해 클록 게이팅 회로(540)를 선택적으로 게이팅 또는 언게이팅하도록 구성될 수 있다. 예를 들어, 클록 게이팅 회로(540)는 제1 로직 값이 제어 입력(544)에 입력될 때 게이팅하도록 그리고 제2 로직 값이 제어 입력(544)에 입력될 때 언게이팅하도록 구성될 수 있다. 이러한 예에서, 제어기(230)는 클록 게이팅 회로(540)의 제어 입력(544)으로 제1 로직 값을 출력함으로써 클록 게이팅 회로(540)를 게이팅할 수 있고, 클록 게이팅 회로(540)의 제어 입력(544)로 제2 로직 값을 출력함으로써 클록 게이팅 회로(540)를 언게이팅할 수 있다. 이러한 예에서, 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다. 이러한 예에서, 클록 게이팅 회로(540)는 클록 게이팅 회로(540)가 게이팅될 때 출력(546)을 로우로 파킹하도록 구성될 수 있다.
이러한 예에서, 제어기(230)는 활성 모드에서 클록 게이팅 회로(540)를 언게이팅하도록 그리고 유휴 모드에서 (예컨대, 제어기(230)가 입력(232)에서 유휴 모드를 표시하는 표시자 신호를 수신할 때) 클록 게이팅 회로(540)를 게이팅하도록 구성될 수 있다. 이러한 예에서, 클록 게이팅 회로(540)는 유휴 모드에서 출력(546)을 로우로 파킹하는데, 이는 유휴 모드에서 신호 경로(210)의 출력(214)에서의 로우와 하이 사이의 토글링으로부터 드라이버(510) 및 패드(520)를 분리한다.
본 개시내용은 도 5b에 도시된 예로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 다른 예에서, 클록 게이팅 회로(540)는 드라이버(510)의 출력(514)과 패드(520) 사이에 커플링되어 유휴 모드에서 토글링으로부터 패드(520)를 분리할 수 있다. 이러한 예에서, 제어기(230)는 상기에서 논의된 바와 같이, 유휴 모드에서 클록 게이팅 회로(540)를 게이팅할 수 있고, 활성 모드에서 클록 게이팅 회로(540)를 언게이팅할 수 있다.
클록 게이팅 회로(540)는 하나 이상의 로직 게이트들로 구현될 수 있다. 예를 들어, 도 5c는 클록 게이팅 회로(540)가 AND 게이트(570)를 포함하는 예를 도시한다. 이러한 예에서, AND 게이트(570)의 제1 입력은 신호 입력(542)에 커플링되고, AND 게이트(570)의 제2 입력은 제어 입력(544)에 커플링되고, AND 게이트(570)의 출력은 출력(546)에 커플링된다. 이러한 예에서, AND 게이트(570)는 제어 입력(544)에서의 로직 값이 1일 때 클록 게이팅 회로(540)를 언게이팅한다. AND 게이트(570)는 클록 게이팅 회로(540)를 게이팅하며, 제어 입력(544)에서의 로직 값이 0일 때 출력(546)을 로우로 파킹한다. 하나의 예에서, AND 게이트(570)는 NAND 게이트 및 인버터로 구현될 수 있다. 클록 게이팅 회로(540)는 도 5c에 도시된 예로 제한되지 않고, 클록 게이팅 회로(540)는 다른 유형의 로직 게이트 및/또는 로직 게이트들의 조합으로 구현될 수 있다는 것이 이해되어야 한다. 클록 게이팅 회로(540)는 도 5c에 도시되지 않은 추가적인 컴포넌트들(예컨대, 글리칭(glitching)을 방지하기 위한 래칭 회로 또는 동기화기)을 포함할 수 있다는 것이 또한 이해되어야 한다.
상기의 예에서, 클록 게이팅 회로(540)는 클록 게이팅 회로(540)가 게이팅될 때 출력(546)을 로우로 파킹하도록 구성된다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 일부 사용 사례들에서, 드라이버(510)의 입력(512) 및/또는 패드(520)가 유휴 모드에서 하이(즉, 로직 1)인 것이 바람직할 수 있다. 이러한 경우들에서, 클록 게이팅 회로(540)는 클록 게이팅 회로(540)가 게이팅될 때 출력(546)을 하이로 파킹하도록 구성된다. 이러한 경우들에서, 클록 게이팅 회로(540)는 OR 게이트 또는 로직 게이트들의 조합으로 구현될 수 있다.
도 6은 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 및 제어기(230)를 포함하는 시스템(605)의 예를 도시한다. 시스템(605)은 또한, 신호 입력(612), 클록 입력(614), 및 출력(616)을 갖는 래칭 회로(610)(예컨대, 플립플롭)를 포함한다. 신호 입력(612)은 신호 경로(210)의 출력(214)에 커플링된다. 이러한 예에서, 활성 모드에서의 신호는 데이터 신호, 제어 신호, 또는 어드레스 신호일 수 있다.
활성 모드에서, 래칭 회로(610)는 신호 입력(612)에서 신호 경로(210)로부터 신호를 수신하도록 그리고 클록 입력(614)에서 클록 신호("Clk"로 라벨링됨)를 수신하도록 구성된다. 래칭 회로(610)는 클록 신호의 에지에서의 신호의 로직 값을 래칭(즉, 캡처)하도록 그리고 출력(616)에서 래칭된 로직 값을 출력하도록 구성된다. 출력(616)은 래칭된 로직 값을 수신하도록 구성된 회로에 커플링될 수 있다. 회로는 다른 래칭 회로, 프로세서, 데이터 버퍼 등을 포함할 수 있다. 로직 값을 래칭하는 데 사용되는 클록 신호의 에지는 상승 에지 또는 하강 에지일 수 있다.
도 7은 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 제어기(230), 및 래칭 회로(610)를 포함하는 시스템(705)의 예를 도시한다. 시스템(705)은 또한, 패드(720) 및 수신기(710)를 포함한다. 수신기(710)는 입력(712) 및 출력(714)을 갖는다. 수신기(710)의 입력(712)은 패드(720)에 커플링되고, 수신기(710)의 출력(714)은 멀티플렉서(220)의 제1 입력(222)에 커플링된다. 소정 양태들에서, 패드(720), 수신기(710), 멀티플렉서(220), 신호 경로(210), 및 래칭 회로(610)는 칩(즉, 다이) 상에 통합될 수 있고, 패드(720)는 금속 라인(예컨대, 인쇄 회로 기판(PCB) 상에 형성됨)을 통해 다른 칩에 커플링될 수 있다.
수신기(710)는 패드(720)를 통해 다른 칩(도시되지 않음)으로부터 신호를 수신하도록 구성될 수 있다. 수신기(710)는 수신된 신호를 증폭할 수 있고/있거나, (예컨대, 금속 라인에서의 신호 감쇠를 보상하기 위해) 수신된 신호에 대해 등화를 수행할 수 있다. 수신기(710)는 멀티플렉서(220)의 제1 입력(222)으로 수신된 신호를 출력한다. 이러한 예에서, 수신기(710) 및 신호 경로(210)는 시스템(705)의 수신 경로에 위치될 수 있다. 이러한 예에서, 신호는 데이터 신호일 수 있다(예컨대, 금속 라인을 통해 다른 칩에 의해 패드(720)로 송신됨).
도 8은 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 및 제어기(230)를 포함하는 시스템(805)의 예를 도시한다. 시스템(805)은 또한, 신호 입력(812), 클록 입력(814), 및 출력(816)을 갖는 래칭 회로(810)(예컨대, 플립플롭)를 포함한다. 클록 입력(814)은 신호 경로(210)의 출력(214)에 커플링된다. 이러한 예에서, 활성 모드에서의 신호는 클록 신호이다.
활성 모드에서, 래칭 회로(810)는 신호 입력(812)에서 데이터 신호를 수신하도록 그리고 클록 입력(814)에서 신호 경로(210)로부터 클록 신호를 수신하도록 구성된다. 래칭 회로(810)는 클록 신호의 에지에서의 데이터 신호의 로직 값을 래칭(즉, 캡처)하도록 그리고 출력(816)에서 래칭된 로직 값을 출력하도록 구성된다. 출력(816)은 래칭된 로직 값을 수신하도록 구성된 회로에 커플링될 수 있다. 회로는 다른 래칭 회로, 프로세서, 데이터 버퍼 등을 포함할 수 있다. 로직 값을 래칭하는 데 사용되는 클록 신호의 에지는 상승 에지 또는 하강 에지일 수 있다. 이러한 예에서, 신호 경로(210)는 클록 신호의 타이밍을 조정하기 위해 클록 신호를 지연시키도록(예컨대, 데이터 신호의 전이들 사이에서 클록 신호의 에지를 중심에 두도록) 구성될 수 있다.
도 8에 도시된 예에서, 시스템(805)은 또한, 멀티플렉서(220)의 제1 입력(222)에 커플링된 출력(822)에서 클록 신호를 출력하도록 구성된 클록 소스(820)를 포함한다. 클록 소스(820)는 위상 잠금 루프(phase locked loop, PLL) 또는 다른 유형의 클록 생성기를 포함할 수 있다. 클록 소스(820)는 멀티플렉서(220)와 동일한 칩 상에 통합될 수 있거나 또는 별개의 칩 상에 위치될 수 있다.
래칭 회로(810)의 신호 입력(812)에 입력된 신호가 상기에서 논의된 예에서 데이터 신호이지만, 신호는 또한 제어 신호 또는 어드레스 신호일 수 있다는 것이 이해되어야 한다. 예를 들어, 래칭 회로(810)는 커맨드 비트들 또는 어드레스 비트들을 래칭하기 위해 사용될 수 있다.
도 9a는 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 제어기(230), 및 래칭 회로(810)를 포함하는 시스템(905)의 예를 도시한다. 시스템(905)은 또한 제2 멀티플렉서(920), 제2 신호 경로(910), 패드(940), 및 수신기(930)를 포함한다. 하기의 도 9a의 논의에서, 신호 경로(210)는 제1 신호 경로로 지칭되고, 멀티플렉서(220)는 제1 멀티플렉서로 지칭된다.
제2 신호 경로(910)는 입력(912) 및 출력(914)을 갖는데, 여기서 출력(914)은 래칭 회로(810)의 신호 입력(812)에 커플링된다. 제2 신호 경로(910)는 도 8을 참조하여 상기에서 논의된 데이터 신호, 제어 신호, 또는 어드레스 신호를 지연시키도록 구성될 수 있다.
제2 멀티플렉서(920)는 제1 입력(922), 제2 입력(924), 선택 입력(926), 및 출력(928)을 갖는다. 제2 멀티플렉서(920)의 출력(928)은 제2 신호 경로(910)의 입력(912)에 커플링된다. 제2 멀티플렉서(920)는 선택 입력(926)에서 수신된 선택 신호에 기초하여 제1 입력(922) 또는 제2 입력(924)을 출력(928)에 선택적으로 커플링하도록 구성된다. 예를 들어, 제2 멀티플렉서(920)는 선택 신호가 제1 로직 값을 가질 때 제1 입력(922)을 출력(928)에 커플링시킬 수 있고(즉, 제1 입력(922)을 선택할 수 있음), 선택 신호가 제2 로직 값을 가질 때 제2 입력(924)을 출력(928)에 커플링시킬 수 있다(즉, 제2 입력(924)을 선택할 수 있음). 도 9a에 도시된 예에서, 제2 입력(924)은 제어기(230)의 제1 출력(234)에 커플링되고, 따라서, 제어기(230)로부터 출력된 노후화 제어 신호를 수신한다. 선택 입력(926)은 제어기(230)의 제2 출력(236)에 커플링되고, 따라서, 제어기(230)로부터 출력된 선택 신호를 수신한다. 따라서, 이러한 예에서, 제어기(230)는 제1 신호 경로(210)의 노후화 및 제2 신호 경로(910)의 노후화를 제어한다. 이러한 예에서, 제1 신호 경로(210) 및 제2 신호 경로(910)의 유휴 기간들은 동일할 수 있다. 그러나, 도 9b를 참조하여 하기에서 추가로 논의되는 바와 같이, 반드시 그럴 필요는 없다는 것이 이해되어야 한다.
수신기(930)는 입력(932) 및 출력(934)을 갖는다. 수신기(930)의 입력(932)은 패드(940)에 커플링되고, 수신기(930)의 출력(934)은 제2 멀티플렉서(920)의 제1 입력(922)에 커플링된다. 소정 양태들에서, 패드(940), 수신기(930), 제1 멀티플렉서(220), 제2 멀티플렉서(920), 제1 신호 경로(210), 제2 신호 경로(910), 및 래칭 회로(810)는 칩(즉, 다이) 상에 통합될 수 있고, 패드(940)는 금속 라인(예컨대, 인쇄 회로 기판(PCB) 상에 형성됨)을 통해 다른 칩에 커플링될 수 있다.
수신기(930)는 패드(940)를 통해 다른 칩(도시되지 않음)으로부터 신호(예컨대, 데이터 신호, 제어 신호, 또는 어드레스 신호)를 수신하도록 구성된다. 수신기(930)는 수신된 신호를 증폭할 수 있고/있거나, (예컨대, 금속 라인에서의 신호 감쇠를 보상하기 위해) 수신된 신호에 대해 등화를 수행할 수 있다. 수신기(930)는 제2 멀티플렉서(920)의 제1 입력(922)으로 수신된 신호를 출력한다. 이러한 예에서, 수신기(930) 및 신호 경로(910)는 시스템(905)의 수신 경로에 위치될 수 있다.
상기에서 논의된 바와 같이, 이러한 예에서, 제어기(230)는 제1 신호 경로(210)의 노후화 및 제2 신호 경로(910)의 노후화를 제어한다. 활성 모드에서, 제어기(230)는 제1 멀티플렉서(220)에게 각자의 제1 입력(222)을 선택할 것을 명령하고, 제2 멀티플렉서(920)에게 각자의 제1 입력(922)을 선택할 것을 명령한다. 유휴 모드에서, 제어기(230)는 제1 멀티플렉서(220)에게 각자의 제2 입력(224)을 선택할 것을 명령하고, 제2 멀티플렉서(920)에게 각자의 제2 입력(924)을 선택할 것을 명령한다. 이어서, 제어기(230)는 노후화 제어 신호를 사용하여 (예컨대, 도 2를 참조하여 상기에서 논의된 기법들 중 임의의 기법들을 사용하여) 제1 신호 경로(210) 및 제2 신호 경로(910)의 노후화를 제어한다. 예를 들어, 제어기(230)는 다수의 유휴 기간들에 걸쳐 제1 신호 경로(210)의 입력(212)을 로우로 그리고 하이로 교대로 파킹할 수 있고, 다수의 유휴 기간들에 걸쳐 제2 신호 경로(910)의 입력(912)을 로우로 그리고 하이로 교대로 파킹할 수 있다. 다른 예에서, 제어기(230)는 상기에서 논의된 바와 같이, 노후화 패턴(예컨대, N개의 비트들의 시퀀스)에 기초하여 제1 신호 경로(210) 및 제2 신호 경로(910)의 노후화를 제어할 수 있다.
도 9b는 소정 양태들에 따른, 제어기(230)가 제1 신호 경로(210)의 노후화 및 제2 신호 경로(910)의 노후화를 독립적으로 제어할 수 있는 예를 도시한다. 이러한 예에서, 제어기(230)는 제2 입력(952), 제3 출력(944), 및 제4 출력(946)을 갖는데, 이들은 제2 신호 경로(910)의 노후화를 제어하는 데 사용된다. 하기의 도 9b의 논의에서, 입력(232)은 제1 입력으로 지칭된다.
이러한 예에서, 제3 출력(944)은 제2 멀티플렉서(920)의 제2 입력(924)에 커플링되고, 제4 출력(946)은 제2 멀티플렉서(920)의 선택 입력(926)에 커플링된다. 제1 입력(232)은 제1 신호 경로(210)의 유휴 기간들을 표시하는 제1 표시자 신호를 수신하도록 구성되고, 제2 입력(942)은 제2 신호 경로(910)의 유휴 기간들을 표시하는 제2 표시자 신호를 수신하도록 구성된다. 제1 신호 경로(210)의 유휴 기간들 및 제2 신호 경로(910)의 유휴 기간은 시간적으로 중첩될 수 있다. 이러한 예에서, 제어기(230)는 제1 출력(234)에서 제1 노후화 제어 신호를 출력하여 제1 신호 경로(210)의 노후화를 제어하도록 그리고 제3 출력(944)에서 제2 노후화 제어 신호를 출력하여 제2 신호 경로(910)의 노후화를 제어하도록 구성된다.
이제, 제어기(230)의 예시적인 동작들이 소정 양태들에 따라 논의될 것이다. 제1 신호 경로(210)의 활성 모드에서, 제어기(230)는 제1 멀티플렉서(220)에게 제2 출력(236)을 통해 제1 입력(222)을 선택할 것을 명령한다. 그 결과, 제1 멀티플렉서(220)는 제1 입력(222)에서 수신된 클록 신호를 제1 신호 경로(210)로 패스한다.
제1 신호 경로(210)의 유휴 모드에서, 제어기(230)는 제1 멀티플렉서(220)에게 제2 입력(224)을 선택할 것을 명령한다. 그 결과, 멀티플렉서(220)는 제어기(230)의 제1 출력(234)으로부터 출력된 제1 노후화 제어 신호를 멀티플렉서(220)의 제2 입력(224)에 커플링시킨다. 이것은 도 2를 참조하여 상기에서 논의된 바와 같이, 제어기(230)가 제1 노후화 제어 신호를 사용하여 유휴 모드에서 제1 신호 경로(210)의 노후화를 제어할 수 있게 한다. 이러한 예에서, 제어기(230)는 제1 신호 경로(210)가 유휴 모드에 있음을 표시하는 제1 표시자 신호가 제1 입력(232)에서 수신될 때 제1 신호 경로(210)가 유휴 상태라고 결정한다.
제2 신호 경로(910)의 활성 모드에서, 제어기(230)는 제2 멀티플렉서(920)에게 제4 출력(946)을 통해 제1 입력(922)을 선택할 것을 명령한다. 그 결과, 제2 멀티플렉서(920)는 제1 입력(922)에서 수신된 신호(예컨대, 데이터 신호, 제어 신호, 또는 어드레스 신호)를 제2 신호 경로(910)로 패스한다.
제2 신호 경로(910)의 유휴 모드에서, 제어기(230)는 제2 멀티플렉서(920)에게 제2 입력(924)을 선택할 것을 명령한다. 그 결과, 제2 멀티플렉서(920)는 제어기(230)의 제3 출력(944)으로부터 출력된 제2 노후화 제어 신호를 제2 신호 경로(910)의 제2 입력(924)에 커플링시킨다. 이것은 (예컨대, 도 2를 참조하여 상기에서 논의된 기법들 중 어느 하나를 사용하여) 제어기(230)가 제2 노후화 제어 신호를 사용하여 제2 신호 경로의 유휴 모드에서 제2 신호 경로(910)의 노후화를 제어할 수 있게 한다. 예를 들어, 제어기(230)는 제2 신호 경로(910)의 다수의 유휴 기간들에 걸쳐 제2 신호 경로(910)의 입력(912)을 로우로 그리고 하이로 교대로 파킹할 수 있다. 다른 예에서, 제어기(230)는 상기에서 논의된 바와 같이, 노후화 패턴(예컨대, N개의 비트들의 시퀀스)에 기초하여 제2 신호 경로(910)의 노후화를 제어할 수 있다. 이러한 예에서, 제어기(230)는 제2 신호 경로(910)가 유휴 모드에 있음을 표시하는 제2 표시자 신호가 제2 입력(942)에서 수신될 때 제2 신호 경로(910)가 유휴 상태라고 결정한다. 예를 들어, 제2 신호 경로(910)는 데이터 신호의 예의 경우에 수신기(930)가 인입 데이터 트래픽을 수신하고 있지 않을 때 유휴 모드에 있을 수 있다.
도 10은 본 개시내용의 소정 양태들에 따른, 노후화 완화를 갖는 시스템(1005)을 도시한다. 이러한 예에서, 시스템은 신호 경로(1040), 래칭 회로(1010)(예컨대, 플립플롭), 및 제어기(1030)를 포함한다.
신호 경로(1040)는 입력(1042) 및 출력(1044)을 갖는다. 입력(1042)은 활성 모드에서 신호를 수신하도록 구성될 수 있다. 신호는 데이터 신호, 제어 신호, 어드레스 신호, 또는 다른 유형의 신호일 수 있다. 신호 경로(1040)는 신호를 지연시키기 위한 지연 회로(예컨대, 지연 회로(115))를 포함할 수 있다. 예를 들어, 지연 회로는 하기에서 추가로 논의되는 바와 같이, 신호를 지연시켜서 다른 신호에 대한 그 신호의 타이밍을 조정하도록 구성될 수 있다. 신호 경로(1040)는 지연 회로 대신에 또는 그에 더하여 하나 이상의 다른 회로들을 포함할 수 있다는 것이 이해되어야 한다. 하나 이상의 다른 회로들은 하나 이상의 로직 게이트들, 순차 로직 회로 등을 포함할 수 있다. 신호 경로(1040)의 출력(1044)은 하기에서 추가로 논의되는 바와 같이, 순차 로직 회로, 드라이버, 패드, 또는 다른 회로에 커플링될 수 있다.
래칭 회로(1010)는 신호 입력(1012), 클록 입력(1014), 설정 입력(1016), 재설정 입력(1018), 및 출력(1020)을 갖는다. 래칭 회로(1010)의 출력(1020)은 신호 경로(1040)의 입력(1042)에 커플링된다. 신호 입력(1012)은 신호(예컨대, 데이터 신호, 제어 신호, 또는 어드레스 신호)를 수신하도록 구성되고, 클록 입력(1014)은 클록 신호("Clk"로 라벨링됨)를 수신하도록 구성된다. 래칭 회로(1010)는 클록 신호의 에지에서의 신호의 로직 값을 래칭(즉, 캡처)하도록 그리고 출력(1020)에서 래칭된 로직 값을 출력하도록 구성된다. 활성 모드에서의 신호가 데이터 신호인 예의 경우, 신호 입력(1012)은 데이터 입력으로 지칭될 수 있다.
래칭 회로(1010)는 설정 입력(1016)이 어서트될 때(예컨대, 로직 1이 설정 입력(1016)에 입력됨) 설정하도록 구성된다. 설정 입력(1016)이 어서트될 때, 래칭 회로(1010)의 출력(1020)은 하이(즉, 로직 1)이다. 래칭 회로(1010)는 재설정 입력(1018)이 어서트될 때(예컨대, 로직 1이 재설정 입력(1018)에 입력됨) 재설정하도록 구성된다. 재설정 입력(1018)이 어서트될 때, 래칭 회로(1010)의 출력(1020)은 로우(즉, 로직 0)이다.
제어기(1030)는 입력(1032), 제1 출력(1034), 및 제2 출력(1036)을 갖는다. 입력(1032)은 신호 경로(1040)가 언제 유휴 모드에 있는지를 제어기(1030)에게 표시하는 표시자 신호를 수신하도록 구성될 수 있다. 신호 경로(1040)에 입력된 신호가 데이터 신호인 예의 경우, 신호 경로(1040)는 신호 경로(1040)에 대한 인입 데이터 트래픽이 없을 때 유휴 모드에 진입할 수 있다. 이러한 예에서, 표시자 신호는 시스템(1005)에서 데이터 트래픽을 제어(예컨대, 관리)하는 회로(도시되지 않음)에 의해 생성될 수 있다. 제어기(1030)의 제1 출력(1034)은 래칭 회로(1010)의 설정 입력(1016)에 커플링되고, 제어기의 제2 출력(1036)은 래칭 회로(1010)의 재설정 입력(1018)에 커플링된다. 하기에서 추가로 논의되는 바와 같이, 제어기(1030)는 래칭 회로(1010)의 설정 입력(1016) 및 재설정 입력(1018)을 사용하여 (래칭 회로(1010)의 출력(1020)에 커플링된) 신호 경로(1040)의 입력(1042)이 유휴 모드에서 하이로 파킹되는지 아니면 로우로 파킹되는지를 제어한다.
활성 모드(기능 모드로도 지칭됨)에서, 제어기(1030)는 래칭 회로(1010)의 설정 입력(1016) 및 재설정 입력(1018)을 디어서트한다(예컨대, 설정 입력(1016) 및 재설정 입력(1018) 둘 모두에 로직 0을 입력함). 이러한 경우에, 래칭 회로(1010)는 클록 신호의 에지들에서 신호(예컨대, 데이터 신호, 제어 신호, 또는 어드레스 신호)의 로직 값들을 래칭하고, 래칭된 로직 값들을 신호 경로(1040)로 출력한다.
유휴 모드에서, 제어기(1030)는 래칭 회로(1010)의 설정 입력(1016) 및 재설정 입력(1018)을 사용하여 신호 경로(1040)의 노후화를 제어한다. 제어기(1030)는 제어기(1030)의 입력(1032)이 유휴 모드를 표시하는 표시자 신호를 수신할 때 신호 경로(1040)가 유휴 모드에 있다고 결정할 수 있다. 이러한 예에서, 제어기(1030)는 설정 입력(1016)을 어서트함으로써(예컨대, 로직 1을 설정 입력(1016)에 입력함) 신호 경로(1040)의 입력(1042)을 하이로 파킹할 수 있다. 제어기(1030)는 재설정 입력(1018)을 어서트함으로써(예컨대, 로직 1을 재설정 입력(1018)에 입력함) 신호 경로(1040)의 입력(1042)을 로우로 파킹할 수 있다. 이러한 예에서 설정 입력(1016) 및 재설정 입력(1018) 중 하나는 한 번 어서트된다는 것에 유의한다.
유휴 모드에서, 제어기(1030)는 도 2를 참조하여 상기에서 논의된 기법들 중 임의의 기법들을 사용하여 신호 경로(1040)의 노후화를 제어할 수 있다. 예를 들어, 제어기(1030)는 다수의 유휴 기간들에 걸쳐 래칭 회로(1010)의 설정 입력(1016) 및 재설정 입력(1018)을 교대로 어서트함으로써 다수의 유휴 기간들에 걸쳐 신호 경로(1040)의 입력(1042)을 로우로 그리고 하이로 교대로 파킹할 수 있다. 예를 들어, 제어기(1030)는 홀수 유휴 기간들 동안 입력(1042)을 로우로 파킹할 수 있고 짝수 유휴 기간들 동안 입력(1042)을 하이로 파킹할 수 있거나, 또는 그 반대일 수 있다. 이러한 예에서, 제어기(1030)는 홀수 유휴 기간들 동안 재설정 입력(1018)을 어서트할 수 있고 짝수 유휴 기간들 동안 설정 입력(1016)을 어서트할 수 있거나, 또는 홀수 유휴 기간들 동안 설정 입력(1016)을 어서트할 수 있고 짝수 유휴 기간들 동안 재설정 입력(1018)을 어서트할 수 있다.
다른 예에서, 제어기(1030)는 상기에서 논의된 바와 같이, 노후화 패턴에 기초하여 신호 경로(1040)의 노후화를 제어할 수 있다. 예를 들어, 노후화 패턴은 N개의 연속적인 유휴 기간들 각각에 대해 반복될 수 있으며, 여기서 N은 정수이다. N개의 연속적인 유휴 기간들 각각에 대해, 노후화 패턴은 신호 경로(1040)의 입력(1042)이 하이로 파킹되는 N개의 연속적인 유휴 기간들 중 일정 수 k개의 연속적인 유휴 기간들 및 신호 경로(1040)의 입력(1042)이 로우로 파킹되는 N개의 연속적인 유휴 기간들 중 일정 수(즉, N-k개)의 연속적인 유휴 기간들을 표시할 수 있다. 예를 들어, N이 8인 경우, 노후화 패턴은 8개의 연속적인 유휴 기간들 각각에 대해 반복된다. 이러한 양태에서, 제어기(1030)는, N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 설정 입력(1016)을 어서트하고 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 재설정 입력(1018)을 어서트함으로써 노후화 패턴에 기초하여 노후화를 제어할 수 있다. N은 1 초과의 정수일 수 있고, k는 1 이상의 정수일 수 있고, N은 k보다 클 수 있다. 하나의 예에서, k 및 N은 제어기(1030) 내의 레지스터(1035)에 파라미터들로서 저장될 수 있다. 이러한 예에서, k 및 N은 레지스터(1035)에 k 및 N에 대한 값들을 기록함으로써 프로그래밍가능할 수 있다. 레지스터(1035)는 일부 구현들에서 생략될 수 있다는 것이 이해되어야 한다.
소정 양태들에서, 노후화 패턴은 N개의 비트들의 시퀀스에 의해 특정된다. 이러한 양태들에서, 시퀀스 내의 각각의 비트는 N개의 연속적인 유휴 기간들 중 하나에 대응하고, 각각의 비트는 N개의 연속적인 유휴 기간들 중 대응하는 유휴 기간 동안 신호 경로(1040)의 입력(1042)이 하이로 파킹되는지 아니면 로우로 파킹되는지를 표시한다. 예를 들어, 1의 비트 값은 대응하는 유휴 기간 동안 신호 경로(1040)의 입력(1042)이 하이로 파킹됨을 표시할 수 있고 0의 비트 값은 대응하는 유휴 기간들 동안 신호 경로(1040)의 입력(1042)이 로우로 파킹됨을 표시할 수 있거나, 또는 그 반대일 수 있다. 예를 들어, 비트 시퀀스 11100000에 의해 주어진 노후화 패턴은, 입력(1042)이 8개의 연속적인 유휴 기간들 중 3개의 연속적인 유휴 기간들에 대해 하이로 파킹되고 8개의 연속적인 유휴 기간들 중 5개의 연속적인 유휴 기간들에 대해 로우로 파킹됨을 표시할 수 있다.
소정 양태들에서, 제어기(1030)는 N개의 비트들의 시퀀스에 기초하여 설정 입력(1016) 및 재설정 입력(1018)을 제어함으로써 N개의 비트들의 시퀀스에 기초하여 노후화를 제어할 수 있으며, 여기서 시퀀스 내의 각각의 비트는 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응한다. N개의 유휴 기간들 각각에 대해, 제어기(230)는 시퀀스 내의 대응하는 비트가 제1 로직 값을 갖는 경우에 입력(1042)을 하이로 파킹하도록 설정 입력(1016)을 어서트할 수 있고, 시퀀스 내의 대응하는 비트가 제2 로직 값을 갖는 경우에 입력(1042)을 로우로 파킹하도록 재설정 입력(1018)을 어서트할 수 있다. 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다.
도 11a는 상기에서 논의된 신호 경로(1040), 래칭 회로(1010), 및 제어기(1030)를 포함하는 시스템(1105)의 예를 도시한다. 시스템(1105)은 또한 드라이버(1110) 및 패드(1120)를 포함한다. 드라이버(1110)는 입력(1112) 및 출력(1114)을 갖는다. 드라이버(1110)의 입력(1112)은 신호 경로(1040)의 출력(1044)에 커플링되고, 드라이버(1110)의 출력(1114)은 패드(1120)에 커플링된다. 소정 양태들에서, 신호 경로(1040), 래칭 회로(1010), 드라이버(1110), 및 패드(1120)는 칩(즉, 다이) 상에 통합될 수 있고, 패드(1120)는 금속 라인(예컨대, 인쇄 회로 기판(PCB) 상에 형성됨)을 통해 다른 칩에 커플링될 수 있다.
드라이버(1110)는 활성 모드에서 신호 경로(1040)로부터 신호를 수신하도록 그리고 수신된 신호에 기초하여 패드(1120)(및 따라서 금속 라인)를 구동하도록 구성될 수 있다. 예를 들어, 드라이버(1110)는 수신된 신호가 하이일 때 패드(1120)를 하이로 구동하도록 그리고 수신된 신호가 로우일 때 패드(1120)를 로우로 구동하도록 구성될 수 있다. 대안적으로, 드라이버(1110)는 수신된 신호가 하이일 때 패드(1120)를 로우로 구동하도록 그리고 수신된 신호가 로우일 때 패드(1120)를 하이로 구동하도록 구성될 수 있다. 드라이버(1110)는 패드(1120)를 하이로 구동하기 위한 풀업 트랜지스터 및 패드(1120)를 로우로 구동하기 위한 풀다운 트랜지스터로 구현될 수 있다.
도 11a의 예에서, 신호 경로(1040)의 출력(1044)에서의 로직 상태는 다수의 유휴 기간들에 걸쳐 하이와 로우 사이에서 토글링할 수 있다. 이것은 상기에서 논의된 바와 같이, 제어기(1030)가 신호 경로(1040)의 입력(1042)을 하이와 로우로 교대로 파킹하여 노후화를 균형화할 수 있기 때문이다. 일부 사용 사례들에서, 드라이버(1110)의 입력(1112) 및/또는 패드(1120)가 유휴 모드에서 로우(즉, 로직 0)인 것이 바람직하다. 예를 들어, 사양은 패드(1120)에 커플링된 송신 라인(도시되지 않음)이 유휴 모드에서 로우로 유지되도록 패드(1120)가 유휴 모드에서 로우일 것을 요구할 수 있다. 이러한 경우들에서, 클록 게이팅 회로(1140)(클록 게이팅 셀로도 지칭됨)가 신호 경로(1040)의 출력(1044)과 드라이버(1110)의 입력(1112) 사이에 커플링되어, 유휴 모드에서 신호 경로(1040)의 출력(1044)에서의 로우와 하이 사이의 토글링으로부터 드라이버(1110) 및 패드(1120)를 분리할 수 있고, 그의 예가 도 11b에 도시되어 있다.
도 11b에 도시된 예에서, 클록 게이팅 회로(1140)는 신호 경로(1040)의 출력(1044)에 커플링된 신호 입력(1142), 드라이버(1110)의 입력(1112)에 커플링된 출력(1146), 및 제어기(1030)의 제3 출력(1130)에 커플링된 제어 입력(1144)을 갖는다. 이러한 예에서, 제어기(1030)는 제3 출력(1130)을 통해 클록 게이팅 회로(1140)를 선택적으로 게이팅 또는 언게이팅하도록 구성될 수 있다. 예를 들어, 클록 게이팅 회로(1140)는 제1 로직 값이 제어 입력(1144)에 입력될 때 게이팅하도록 그리고 제2 로직 값이 제어 입력(1144)에 입력될 때 언게이팅하도록 구성될 수 있다. 이러한 예에서, 제어기(1030)는 클록 게이팅 회로(1140)의 제어 입력(1144)으로 제1 로직 값을 출력함으로써 클록 게이팅 회로(1140)를 게이팅할 수 있고, 클록 게이팅 회로(1140)의 제어 입력(1144)으로 제2 로직 값을 출력함으로써 클록 게이팅 회로(1140)를 언게이팅할 수 있다. 이러한 예에서, 제1 로직 값은 1일 수 있고 제2 로직 값은 0일 수 있거나, 또는 그 반대일 수 있다. 이러한 예에서, 클록 게이팅 회로(1140)는 클록 게이팅 회로(1140)가 게이팅될 때 출력(1146)을 로우로 파킹하도록 구성될 수 있다.
이러한 예에서, 제어기(1030)는 활성 모드에서 클록 게이팅 회로(1140)를 언게이팅하도록 그리고 유휴 모드에서 (예컨대, 제어기(1030)가 입력(1032)에서 유휴 모드를 표시하는 표시자 신호를 수신할 때) 클록 게이팅 회로(1140)를 게이팅하도록 구성될 수 있다. 이러한 예에서, 클록 게이팅 회로(1140)는 유휴 모드에서 출력(1146)을 로우로 파킹하는데, 이는 유휴 모드에서 신호 경로(1040)의 출력(1044)에서의 로우와 하이 사이의 토글링으로부터 드라이버(1110) 및 패드(1120)를 분리한다.
본 개시내용은 도 11b에 도시된 예로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 다른 예에서, 클록 게이팅 회로(1140)는 드라이버(1110)의 출력(1114)과 패드(1120) 사이에 커플링되어 유휴 모드에서 토글링으로부터 패드(1120)를 분리할 수 있다. 이러한 예에서, 제어기(1030)는 상기에서 논의된 바와 같이, 유휴 모드에서 클록 게이팅 회로(1140)를 게이팅할 수 있고, 활성 모드에서 클록 게이팅 회로(1140)를 언게이팅할 수 있다.
상기의 예에서, 클록 게이팅 회로(1140)는 클록 게이팅 회로(1140)가 게이팅될 때 출력(1146)을 로우로 파킹하도록 구성된다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 일부 사용 사례들에서, 드라이버(1110)의 입력(1112) 및/또는 패드(1120)가 유휴 모드에서 하이(즉, 로직 1)인 것이 바람직할 수 있다. 이러한 경우들에서, 클록 게이팅 회로(1140)는 클록 게이팅 회로(1140)가 게이팅될 때 출력(1146)을 하이로 파킹하도록 구성된다.
도 12는 소정 양태들에 따른, 도 2에 도시된 예시적인 시스템(205)이 도 10에 도시된 예시적인 시스템(1005)과 조합되는 시스템(1205)의 예를 도시한다. 하기의 도 12의 논의에서, 신호 경로(210)는 제1 신호 경로로 지칭되고, 신호 경로(1040)는 제2 신호 경로로 지칭되고, 제어기(230)는 제1 제어기로 지칭되고, 제어기(1030)는 제2 제어기로 지칭된다.
이러한 예에서, 제1 신호 경로(210)의 출력(214)은 래칭 회로(1010)의 클록 입력(1014)에 커플링된다. 따라서, 이러한 예에서, 래칭 회로(1010)를 클록킹하는 데 사용되는 클록 신호는 제1 신호 경로(210)를 통해 전파된다. 제1 제어기(230)는 도 2를 참조하여 상기에서 논의된 바와 같이, 제1 신호 경로(210)의 유휴 모드에서 제1 신호 경로(210)의 노후화를 제어한다. 제2 제어기(1030)는 도 10을 참조하여 상기에서 논의된 바와 같이, 제2 신호 경로(1040)의 유휴 모드에서 제2 신호 경로(1040)의 노후화를 제어한다. 제2 신호 경로(1040)의 출력(1044)은 드라이버(예컨대, 드라이버(1110)), 순차 로직 회로(예컨대, 플립플롭), 프로세서, 또는 다른 유형의 회로에 커플링될 수 있다.
도 13은 상기에서 논의된 신호 경로(1040) 및 제어기(1030)를 포함하는 시스템(1305)의 예를 도시한다. 시스템(1305)은 또한, 본 개시내용의 양태들에 따른, 단일 데이터 레이트(SDR)-이중 데이터 레이트(DDR) 컨버터(1310)를 포함한다. SDR-DDR 컨버터(1310)는 제1 래칭 회로(1320), 제2 래칭 회로(1340), 및 멀티플렉서(1360)를 포함한다. SDR-DDR 컨버터(1310)는 제1 입력(1312), 제2 입력(1314), 및 출력(1316)을 갖는다. 제1 입력(1312)은 제1 데이터 신호를 수신하도록 구성되고, 제2 입력(1314)은 제2 데이터 신호를 수신하도록 구성된다. 제1 데이터 신호는 홀수 데이터 비트들을 포함할 수 있고 제2 데이터 신호는 짝수 데이터 비트들을 포함할 수 있거나, 그 반대일 수 있다. 제1 데이터 신호 및 제2 데이터 신호는 각각, 클록 신호("Clk"로 라벨링됨)의 기간당 하나의 데이터 비트를 포함할 수 있다. 따라서, 이러한 예에서, 제1 데이터 신호 및 제2 데이터 신호 각각은 단일 데이터 레이트(즉, 클록 신호의 기간당 1 비트)로 데이터를 송신한다. SDR-DDR 컨버터(1310)의 출력(1316)은 신호 경로(1040)의 입력(1042)에 커플링된다.
제1 래칭 회로(1320)는 신호 입력(1322), 클록 입력(1324), 설정 입력(1326), 재설정 입력(1328), 및 출력(1330)을 갖는다. 신호 입력(1322)은 SDR-DDR 컨버터(1310)의 제1 입력(1312)에 커플링되고, 클록 입력(1324)은 클록 신호를 수신하도록 구성된다. 제1 래칭 회로(1320)는 클록 신호의 상승 에지에서의 제1 데이터 신호의 로직 값을 래칭(즉, 캡처)하도록 그리고 출력(1330)에서 래칭된 로직 값을 출력하도록 구성된다. 따라서, 이러한 예에서, 제1 래칭 회로(1320)는 상승 에지 트리거형 래칭 회로(포지티브 에지 트리거형 래칭 회로로도 지칭됨)이다.
제1 래칭 회로(1320)는 설정 입력(1326)이 어서트될 때(예컨대, 로직 1이 설정 입력(1326)에 입력됨) 설정하도록 구성된다. 설정 입력(1326)이 어서트될 때, 출력(1330)은 하이(즉, 로직 1)이다. 제1 래칭 회로(1320)는 재설정 입력(1328)이 어서트될 때(예컨대, 로직 1이 재설정 입력(1328)에 입력됨) 재설정하도록 구성된다. 재설정 입력(1328)이 어서트될 때, 출력(1330)은 로우(즉, 로직 0)이다.
제2 래칭 회로(1340)는 신호 입력(1342), 클록 입력(1344), 설정 입력(1346), 재설정 입력(1348), 및 출력(1350)을 갖는다. 신호 입력(1342)은 SDR-DDR 컨버터(1310)의 제2 입력(1314)에 커플링되고, 클록 입력(1344)은 클록 신호를 수신하도록 구성된다. 제2 래칭 회로(1340)는 클록 신호의 하강 에지에서의 제2 데이터 신호의 로직 값을 래칭(즉, 캡처)하도록 그리고 출력(1350)에서 래칭된 로직 값을 출력하도록 구성된다. 따라서, 이러한 예에서, 제2 래칭 회로(1340)는 하강 에지 트리거형 래칭 회로(네거티브 에지 트리거형 래칭 회로로도 지칭됨)이다.
제2 래칭 회로(1340)는 설정 입력(1346)이 어서트될 때(예컨대, 로직 1이 설정 입력(1346)에 입력됨) 설정하도록 구성된다. 설정 입력(1346)이 어서트될 때, 출력(1350)은 하이(즉, 로직 1)이다. 제2 래칭 회로(1340)는 재설정 입력(1348)이 어서트될 때(예컨대, 로직 1이 재설정 입력(1348)에 입력됨) 재설정하도록 구성된다. 재설정 입력(1348)이 어서트될 때, 출력(1350)은 로우(즉, 로직 0)이다.
멀티플렉서(1360)는 제1 입력(1362), 제2 입력(1364), 선택 입력(1366), 및 출력(1368)을 갖는다. 제1 입력(1362)은 제1 래칭 회로(1320)의 출력(1330)에 커플링되고, 제2 입력(1364)은 제2 래칭 회로(1340)의 출력(1350)에 커플링되고, 선택 입력(1366)은 클록 신호를 수신하도록 구성되고, 출력(1368)은 SDR-DDR 컨버터(1310)의 출력(1316)에 커플링된다.
멀티플렉서(1360)는 클록 신호가 하이일 때 제1 래칭 회로(1320)의 출력(1330)을 출력(1368)에 커플링시키도록 그리고 클록 신호가 로우일 때 제2 래칭 회로(1340)의 출력(1350)을 출력(1368)에 커플링시키도록 구성된다. 따라서, 클록 신호의 각각의 기간에 대해, 멀티플렉서(1360)는 클록 신호가 하이일 때 그 기간의 일부분 동안 제1 래칭 회로(1320)의 출력(1330)으로부터 래칭된 데이터 비트(예컨대, 홀수 데이터 비트)를 출력하고, 클록 신호가 로우일 때 그 기간의 일부분 동안 제2 래칭 회로(1340)의 출력(1350)으로부터 래칭된 데이터 비트(예컨대, 짝수 데이터 비트)를 출력한다. 따라서, 멀티플렉서(1360)는 출력(1316)에서 클록 신호의 기간당 2개의 데이터 비트들을 출력하고, 따라서, 출력(1316)에서 이중 데이터 레이트로 데이터 비트들을 출력한다.
SDR-DDR 컨버터(1310)의 출력(1316)이 신호 경로(1040)의 입력(1042)에 커플링되므로, SDR-DDR 컨버터(1310)는 이중 데이터 레이트로 데이터 비트들을 신호 경로(1040)로 출력한다. 신호 경로(1040)의 출력(1044)은 드라이버(예컨대, 드라이버(1110)), 순차 로직 회로(예컨대, 플립플롭), 프로세서, 또는 다른 유형의 회로에 커플링될 수 있다.
이러한 예에서, 제어기(1030)의 제1 출력(1034)은 제1 래칭 회로(1320)의 설정 입력(1326) 및 제2 래칭 회로(1340)의 설정 입력(1346)에 커플링된다. 제어기(1030)의 제2 출력(1036)은 제1 래칭 회로(1320)의 재설정 입력(1328) 및 제2 래칭 회로(1340)의 재설정 입력(1348)에 커플링된다.
활성 모드(기능 모드로도 지칭됨)에서, 제어기(1030)는 제1 래칭 회로(1320)의 설정 입력(1326) 및 재설정 입력(1328)을 디어서트하고(예컨대, 설정 입력(1326) 및 재설정 입력(1328) 둘 모두에 로직 0을 입력함), 제2 래칭 회로(1340)의 설정 입력(1346) 및 재설정 입력(1348)을 디어서트한다(예컨대, 설정 입력(1346) 및 재설정 입력(1348) 둘 모두에 로직 0을 입력함). 이러한 경우에, 제1 래칭 회로(1320)는 클록 신호의 상승 에지들에서 제1 데이터 신호의 로직 값들(즉, 데이터 비트들)을 래칭하고 멀티플렉서(1360)의 제1 입력(1362)으로 래칭된 로직 값들을 출력하고, 제2 래칭 회로(1340)는 클록 신호의 하강 에지들에서 제2 데이터 신호의 로직 값들(즉, 데이터 비트들)을 래칭하고 멀티플렉서(1360)의 제2 입력(1364)으로 래칭된 로직 값들을 출력한다.
유휴 모드에서, 제어기(1030)는 신호 경로(1040)의 노후화를 제어한다. 제어기(1030)는 제어기(1030)의 입력(1032)이 유휴 모드를 표시하는 표시자 신호를 수신할 때 신호 경로(1040)가 유휴 모드에 있다고 결정할 수 있다. 이러한 예에서, 제어기(1030)는, 제1 래칭 회로(1320)의 설정 입력(1326)을 어서트하고 제2 래칭 회로(1340)의 설정 입력(1346)을 어서트함으로써(예컨대, 제1 출력(1034)에서 로직 1을 출력함으로써) 신호 경로(1040)의 입력(1042)을 하이로 파킹할 수 있다. 제어기(1030)는, 제1 래칭 회로(1320)의 재설정 입력(1328)을 어서트하고 제2 래칭 회로(1340)의 재설정 입력(1348)을 어서트함으로써(예컨대, 제2 출력(1036)에서 로직 1을 출력함으로써) 신호 경로(1040)의 입력(1042)을 로우로 파킹할 수 있다.
유휴 모드에서, 제어기(1030)는 도 2를 참조하여 상기에서 논의된 기법들 중 임의의 기법들을 사용하여 신호 경로(1040)의 노후화를 제어할 수 있다. 예를 들어, 제어기(1030)는 다수의 유휴 기간들에 걸쳐 신호 경로(1040)의 입력(1042)을 로우로 그리고 하이로 교대로 파킹할 수 있다. 이러한 예에서, 제어기(1030)는 입력(1042)을 홀수 유휴 기간들 동안 로우로 그리고 짝수 유휴 기간들 동안 하이로 파킹할 수 있거나, 또는 그 반대일 수 있다. 다른 예에서, 제어기(1030)는 도 10을 참조하여 상기에서 논의된 바와 같이, 노후화 패턴에 기초하여 신호 경로(1040)의 노후화를 제어할 수 있다.
SDR-DDR 컨버터(1310)가 데이터 신호의 예를 사용하여 상기에서 논의되어 있지만, SDR-DDR 컨버터(1310)는 또한 제어 신호 및 어드레스 신호에 사용될 수 있다는 것이 이해되어야 한다.
상기에서 논의된 바와 같이, 제어기(1030)는 레지스터(1035)에 저장된 N개의 비트들의 시퀀스에 기초하여 노후화를 제어할 수 있다. 하나의 예에서, 레지스터(1035)는 한 번에 시퀀스 내의 비트들 중 하나의 비트를 출력하도록 구성된 원형 시프트 레지스터를 포함할 수 있다. 이와 관련하여, 도 14는 소정 양태들에 따른, 레지스터(1035)가 원형 시프트 레지스터(1410)를 포함하는 예를 도시한다. 이러한 예에서, 원형 시프트 레지스터(1410)는 저장 슬롯들(1415-1 내지 1415-N)을 포함하며, 여기서 저장 슬롯들(1415-1 내지 1415-N) 각각은 N개의 비트들의 시퀀스의 하나의 비트를 유지할 수 있다. 원형 시프트 레지스터(1410)는 입력(1412) 및 출력(1414)을 갖는다. 입력(1412)은 하기에서 추가로 논의되는 바와 같이, 원형 시프트 레지스터(1410) 내의 비트들의 시프팅을 제어하는 데 사용된다. 출력(1414)은 저장 슬롯(415-N) 내의 비트를 출력하도록 구성된다.
이러한 예에서, 제어기(1030)는 또한 제1 멀티플렉서(1450), 제2 멀티플렉서(1460), 및 인버터(1470)를 포함한다. 제1 멀티플렉서(1450)는 원형 시프트 레지스터(1410)의 출력(1414)에 커플링된 제1 입력(1452), 로직 0을 수신하도록 구성된 제2 입력(1454), 제어기(1030)의 제1 출력(1034)에 커플링된 출력(1458), 및 선택 입력(1456)을 갖는다. 제2 멀티플렉서(1460)는 인버터(1470)를 통해 원형 시프트 레지스터(1410)의 출력(1414)에 커플링된 제1 입력(1462), 로직 0을 수신하도록 구성된 제2 입력(1464), 제어기(1030)의 제2 출력(1036)에 커플링된 출력(1468), 및 선택 입력(1466)을 갖는다.
제어기(1030)는 또한, 제어 회로(1420)를 포함한다. 제어 회로(1420)는 입력(1422), 제1 출력(1424), 및 제2 출력(1426)을 갖는다. 입력(1422)은 제어기(1030)의 입력(1032)에 커플링되고, 상기에서 논의된 표시자 신호를 수신하도록 구성된다. 제1 출력(1424)은 원형 시프트 레지스터(1410)의 입력(1412)에 커플링되고, 하기에서 추가로 논의되는 바와 같이, 원형 시프트 레지스터(1410) 내의 비트들을 시프트하기 위해 제어 회로(1420)에 의해 사용된다. 제2 출력(146)은 제1 멀티플렉서(1450)의 선택 입력(1456) 및 제2 멀티플렉서(1460)의 선택 입력(1466)에 커플링된다.
동작 시, 제어 회로(1420)는 제1 멀티플렉서(1450) 및 제2 멀티플렉서(1460) 각각에게 제2 출력(1426)을 통해 활성 모드에서 각자의 제2 입력(1454, 1464)을 선택할 것을 명령하도록 구성된다. 이것은 제1 멀티플렉서(1450) 및 제2 멀티플렉서(1460)가 래칭 회로(1010)의 설정 입력(1016) 및 재설정 입력(1018)으로 0을 출력하게 하는데, 이는 설정 입력(1016) 및 재설정 입력(1018) 둘 모두를 디어서트한다.
동작 시, 제어 회로(1420)는 제1 멀티플렉서(1450) 및 제2 멀티플렉서(1460) 각각에게 제2 출력(1426)을 통해 유휴 모드에서 각자의 제1 입력(1452, 1462)을 선택할 것을 명령하도록 구성된다. 이것은 인버터(1470)를 통해, 설정 입력(1016)을 원형 시프트 레지스터(1410)의 출력(1414)에 커플링시키고 재설정 입력(1018)을 원형 시프트 레지스터(1410)의 출력(1414)에 커플링시킨다. 따라서, 재설정 입력(1018)은 이러한 예에서 원형 시프트 레지스터(1410)에 의해 출력된 비트의 역을 수신한다.
유휴 모드에서, 제어 회로(1420)는 원형 시프트 레지스터(410)가 N개의 비트들의 시퀀스 내의 각각의 비트를 N개의 유휴 기간들마다 1회 출력하도록 제1 출력(1424)을 통해 각각의 유휴 기간에 대해 하나의 비트 포지션만큼 원형 시프트 레지스터(410) 내의 비트들을 시프트하도록 구성될 수 있다. 예를 들어, 제어 회로(1420)는 표시자 신호가 유휴 모드를 나타낼 때마다 원형 시프트 레지스터(1410) 내의 비트들을 하나의 비트 포지션만큼 시프트할 수 있다. 각각의 시프트에 대해, 각각의 저장 슬롯(1415-1 내지 1415-N) 내의 비트는 원형 시프트 레지스터(1410)에서 다음 저장 슬롯(1415-1 내지 1415-N)까지 시프트될 수 있다. 예를 들어, 하나의 시프트에서, 저장 슬롯(1415-1) 내의 비트는 저장 슬롯(1415-2)까지 시프트될 수 있고, 저장 슬롯(415-N) 내의 비트는 저장 슬롯(1415-1)으로 다시 시프트될 수 있다(화살표에 의해 나타낸 바와 같이, 저장 슬롯(1415-N)으로부터 저장 슬롯(1415-1)으로 다시 루핑함).
따라서, 이러한 예에서, 원형 시프트 레지스터(1410) 내의 비트들은 원형 시프트 레지스터(1410)가 N개의 유휴 기간들마다 N개의 비트들의 시퀀스를 1회 사이클링하도록 각각의 유휴 기간에 대해 하나의 비트 포지션만큼 시프트된다. 이러한 예에서, 래칭 회로(1010)의 출력(1020)은 원형 시프트 레지스터(1410)가 1을 출력할 때 하이로 파킹될 수 있다. 이것은, 제1 멀티플렉서(1450)가 설정 입력(1016)을 어서트하는 래칭 회로(1010)의 설정 입력(1016)으로 1을 출력하고 제2 멀티플렉서가 재설정 입력(1018)을 디어서트하는 래칭 회로(1010)의 재설정 입력(1018)으로 0(즉, 1의 역)을 출력하기 때문이다. 또한, 이러한 예에서, 래칭 회로(1010)의 출력(1020)은 원형 시프트 레지스터(1410)가 0을 출력할 때 로우로 파킹될 수 있다. 이것은, 제1 멀티플렉서(1450)가 설정 입력(1016)을 디어서트하는 래칭 회로(1010)의 설정 입력(1016)으로 0을 출력하고 제2 멀티플렉서가 재설정 입력(1018)을 어서트하는 래칭 회로(1010)의 재설정 입력(1018)으로 1(즉, 0의 역)을 출력하기 때문이다.
도 14에 도시된 예에서, 인버터(1470)는 원형 시프트 레지스터(1410)의 출력(1414)과 제2 멀티플렉서(1460)의 제1 입력(1462) 사이에 커플링된다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 이해되어야 한다. 다른 구현들에서, 인버터(1470)는 원형 시프트 레지스터(1410)의 출력(1414)과 제1 멀티플렉서(1450)의 제1 입력(1452) 사이에 커플링될 수 있다. 이러한 예에서, 래칭 회로(1010)의 출력(1020)은 원형 시프트 레지스터(1410)가 1을 출력할 때 로우로 파킹될 수 있고, 래칭 회로(1010)의 출력(1020)은 원형 시프트 레지스터(1410)가 0을 출력할 때 하이로 파킹될 수 있다.
도 15는 본 개시내용의 소정 양태들에 따른, 노후화 완화를 갖는 시스템(1505)의 다른 예를 도시한다. 이러한 예에서, 시스템(1505)은 상기에서 논의된 신호 경로(210), 멀티플렉서(220), 및 제어기(230)를 포함한다. 시스템(1505)은 또한 제2 멀티플렉서(1520)를 포함한다. 하기의 도 15b의 논의에서, 멀티플렉서(220)는 제1 멀티플렉서(220)로 지칭된다.
제2 멀티플렉서(1520)는 제1 입력(1522), 제2 입력(1524), 선택 입력(1526), 및 출력(1528)을 갖는다. 제2 멀티플렉서(1520)의 출력(1528)은 제1 멀티플렉서(220)의 제2 입력(224)에 커플링되고, 제2 멀티플렉서(1520)의 선택 입력(1526)은 제어기(230)의 제1 출력(234)에 커플링된다. 제2 멀티플렉서(1520)의 제1 입력(1522)은 로직 0을 수신하도록 구성되고, 제2 멀티플렉서(1520)의 제2 입력(1524)은 로직 1을 수신하도록 구성된다. 예를 들어, 제1 입력(1522)은 제1 입력(1522)을 접지시킴으로써 로직 0을 수신할 수 있고, 제2 입력(1524)은 제2 입력(1524)을 공급 레일에 커플링시킴으로써 로직 1을 수신할 수 있다.
유휴 모드에서, 제2 멀티플렉서(1520)는 노후화 제어 신호를 수신하도록 구성된다. 상기에서 논의된 바와 같이, 소정 양태들에서, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 1(즉, 하이)과 0(즉, 로우) 사이에서 교번할 수 있거나, 또는 노후화 패턴에 기초하여 1(즉, 하이)과 0(즉, 로우) 사이에서 스위칭할 수 있다. 이어서, 제2 멀티플렉서(1520)는 노후화 제어 신호의 로직 상태에 기초하여 제1 입력(1522)에서 로직 0을 또는 제2 입력(1524)에서 로직 1을 선택할 수 있고, 출력(1528)에서 로직 0 및 로직 1 중 선택된 것을 출력할 수 있다. 예를 들어, 제2 멀티플렉서(1520)는 노후화 제어 신호가 0일 때 제1 입력(1522)에서 로직 0을 선택할 수 있고 노후화 제어 신호가 1일 때 제2 입력(1524)에서 로직 1을 선택할 수 있거나, 또는 그 반대일 수 있다.
유휴 모드에서, 제1 멀티플렉서(220)는 제2 입력(224)에서 제2 멀티플렉서(1520)로부터 로직 0 및 로직 1 중 선택된 것을 수신하도록 구성된다. 제1 멀티플렉서(220)의 제2 입력(224)이 상기에서 논의된 바와 같이 유휴 모드에서 선택되므로, 제1 멀티플렉서(220)는 로직 0 및 로직 1 중 선택된 것을 신호 경로(210)의 입력(212)으로 패스한다. 예를 들어, 로직 0이 선택될 때, 신호 경로의 입력(212)은 유휴 모드에서 로우로 파킹되고, 로직 1이 선택될 때, 신호 경로의 입력(212)은 유휴 모드에서 하이로 파킹된다. 따라서, 이러한 예에서, 제2 멀티플렉서(1520)의 출력은 노후화 제어 신호를 제1 멀티플렉서(220)의 제2 입력(224)에 제공한다.
상기에서 논의된 바와 같이, 신호 경로(210), 신호 경로(910), 및 신호 경로(1040)는 각각, 지연 회로를 포함할 수 있다. 예를 들어, 신호 경로(210), 신호 경로(910), 및 신호 경로(1040)는 각각, 직렬로 커플링된 지연 버퍼들(120-1 내지 120-4)을 포함하는 지연 회로(115)를 포함할 수 있다. 4개의 지연 버퍼들(120-1 내지 120-4)이 도 1a의 예에 도시되어 있지만, 신호 경로는 상이한 수의 지연 버퍼들을 포함할 수 있다는 것이 이해되어야 한다. 도 1a는 지연 버퍼들(120-1 내지 120-4)이 인버터들로 구현되는 예를 도시하지만, 지연 버퍼들(120-1 내지 120-4)은 이러한 예로 제한되지 않고, 지연 버퍼들(120-1 내지 120-4)은 다른 유형들의 지연 버퍼들로 구현될 수 있다는 것이 이해되어야 한다.
소정 양태들에서, 신호 경로(예컨대, 신호 경로(210), 신호 경로(910), 또는 신호 경로(1040))는 (예컨대, 데이터 신호 및/또는 클록 신호의 타이밍을 조정하기 위해) 조정가능한 지연을 갖는 지연 회로를 포함할 수 있다. 예를 들어, 지연 회로는 지연 버퍼들 및 지연 버퍼들 중 어느 것이 지연 회로의 입력과 출력 사이에 커플링되는지를 제어하도록 구성된 스위칭 회로를 포함할 수 있다. 이러한 예에서, 지연 회로의 지연은 스위칭 회로를 사용하여 지연 회로의 입력과 출력 사이에 커플링된 지연 버퍼들의 수를 제어함으로써 조정될 수 있다. 스위칭 회로는 스위치들, 로직 게이트들, 멀티플렉서, 또는 이들의 임의의 조합을 포함할 수 있다.
도 16은 본 개시내용의 소정 양태들에 따른 노후화 제어가 사용될 수 있는 메모리 인터페이스 회로(1600)의 예를 도시한다. 그러나, 본 개시내용은 메모리 인터페이스 회로(1600)로 제한되지 않고 다른 유형들의 회로들에서 사용될 수 있다는 것이 이해되어야 한다. 메모리 인터페이스 회로(1600)는 메모리 디바이스(도시되지 않음)에 대한 액세스를 갖는 하나 이상의 프로세서들(예컨대, 중앙 프로세싱 유닛(CPU)) 코어, 그래픽 프로세싱 유닛(GPU) 등)을 제공하도록 구성될 수 있다. 메모리 디바이스는 이중 데이터 레이트(DDR) 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM) 또는 다른 유형의 메모리 디바이스일 수 있다.
메모리 인터페이스 회로(1600)는 하기에서 추가로 논의되는 바와 같이, 메모리 인터페이스 회로(1600)에 대한 노후화 제어 동작들을 수행하도록 구성된 제어기(1690)를 포함한다. 메모리 인터페이스 회로(1600)는 또한 제1 패드(1610), 제2 패드(1612), 제3 패드(1614), 제4 패드(1616), 제1 수신기(1620), 제2 수신기(1624), 제1 드라이버(1622), 제2 드라이버(1626), 제3 드라이버(1627), 및 제4 드라이버(1628)를 포함한다. 도 16의 예에서, 제1 패드(1610)는 데이터 신호들("DQ"로 라벨링됨)에 사용되고, 제2 패드(1612)는 데이터 스트로브 신호("DQS"로 라벨링됨)에 사용되고, 제3 패드(1614)는 클록 신호("CK"로 라벨링됨)에 사용되고, 제4 패드(1616)는 커맨드/어드레스 신호("CA"로 라벨링됨)에 사용된다. 제1 패드(1610), 제2 패드(1612), 제3 패드(1614), 및 제4 패드(1616)는 각자의 금속 라인들(사용되지 않음)을 통해 메모리 디바이스(도시되지 않음)에 커플링된다. 예시의 용이함을 위해 제1 패드(1610)에 대응하는 하나의 데이터 라인이 도 16에 도시되어 있지만, 메모리 인터페이스 회로(1600)는 다수의 데이터 신호들을 병렬로 송신 및/또는 수신하기 위해 다수의 데이터 라인들을 병렬로 포함할 수 있다는 것이 이해되어야 한다.
제1 수신기(1620)의 입력 및 제1 드라이버(1622)의 출력은 제1 패드(1610)에 커플링된다. 제2 수신기(1624)의 입력 및 제2 드라이버(1626)의 출력은 제2 패드(1612)에 커플링된다. 제3 드라이버(1627)의 출력은 제3 패드(1614)에 커플링되고, 제4 드라이버(1628)의 출력은 제4 패드(1616)에 커플링된다. 제1 수신기(1620)는 제1 패드(1610)를 통해 메모리 디바이스로부터 데이터 신호를 수신하도록 구성될 수 있다. 제1 수신기(1620)는 수신된 데이터 신호를 증폭하도록 구성될 수 있다. 제1 드라이버(1622)는 데이터 신호를 수신하도록 그리고 데이터 신호로 제1 패드(1610)를 구동하여 데이터 신호를 메모리 디바이스로 송신하도록 구성될 수 있다. 제2 수신기(1624)는 제2 패드(1612)를 통해 메모리 디바이스로부터 데이터 스트로브 신호를 수신하도록 구성될 수 있다. 제2 드라이버(1626)는 데이터 스트로브 신호를 수신하도록 그리고 데이터 스트로브 신호로 제2 패드(1612)를 구동하여 데이터 스트로브 신호를 메모리 디바이스로 송신하도록 구성될 수 있다. 데이터 스트로브 신호는 데이터 신호로부터 데이터 비트들을 캡처하는 데 사용되는 클록 신호일 수 있다. 제3 드라이버(1627)는 클록 신호를 수신하도록 그리고 클록 신호로 제3 패드(1614)를 구동하여 클록 신호를 메모리 디바이스로 송신하도록 구성될 수 있다. 제4 드라이버(1628)는 커맨드/어드레스(CA) 신호를 수신하도록 그리고 CA 신호로 제4 패드(1616)를 구동하여 CA 신호를 메모리 디바이스로 송신하도록 구성될 수 있다. 이러한 예에서, 제3 패드(1614)로부터 송신된 클록 신호는 CA 신호로부터 커맨드 비트들 및/또는 어드레스 비트들을 캡처하는 데 사용될 수 있다.
메모리 인터페이스 회로(1600)는 또한 제1 멀티플렉서(1630), 제1 신호 경로(1650), 제2 멀티플렉서(1640), 제2 신호 경로(1654), 제2 멀티플렉서(1640), 제3 신호 경로(1657), 제3 멀티플렉서(1675), 제4 신호 경로(1660), 제4 멀티플렉서(1680), 제5 신호 경로(1663), 제6 신호 경로(1666), 제1 SDR-DDR 컨버터(1670), 및 제2 SDR-DDR 컨버터(1685)를 포함한다. 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 제5 신호 경로(1663), 및 제6 신호 경로(1666) 각각은 각자의 신호를 지연시키기 위한 지연 회로(예컨대, 지연 회로(115))를 포함할 수 있다.
제1 멀티플렉서(1630)는 제1 수신기(1620)의 출력에 커플링된 제1 입력(1632), 제어기(1690)에 커플링된 제2 입력(1634), 제어기(1690)에 커플링된 선택 입력(1636), 및 출력(1638)을 갖는다. 제1 신호 경로(1650)는 제1 멀티플렉서(1630)의 출력(1638)에 커플링된 입력(1651), 및 출력(1652)을 갖는다.
제1 SDR-DDR 컨버터(1670)는 데이터 소스(도시되지 않음)에 커플링된 제1 신호 입력(1671-1) 및 제2 신호 입력(1671-2)을 갖는다. 제1 SDR-DDR 컨버터(1670)는 또한, 제어기(1690)에 커플링된 설정 입력(1672), 제어기(1690)에 커플링된 재설정 입력(1673), 및 출력(1674)을 갖는다. 제2 신호 경로(1654)는 제1 SDR-DDR 컨버터(1670)의 출력(1674)에 커플링된 입력(1655), 및 제1 드라이버(1622)의 입력에 커플링된 출력(1656)을 갖는다.
제2 멀티플렉서(1640)는 제2 수신기(1624)의 출력에 커플링된 제1 입력(1642), 제어기(1690)에 커플링된 제2 입력(1644), 제어기(1690)에 커플링된 선택 입력(1646), 및 출력(1648)을 갖는다. 제3 신호 경로(1657)는 제2 멀티플렉서(1640)의 출력(1648)에 커플링된 입력(1658), 및 출력(1659)을 갖는다.
제3 멀티플렉서(1675)는 데이터 스트로브 소스(도시되지 않음)에 커플링된 제1 입력(1676), 제어기(1690)에 커플링된 제2 입력(1677), 제어기(1690)에 커플링된 선택 입력(1678), 및 출력(1679)을 갖는다. 제4 신호 경로(1660)는 제3 멀티플렉서(1675)의 출력(1679)에 커플링된 입력(1661), 및 제2 드라이버(1626)의 입력에 커플링된 출력(1662)을 갖는다.
제4 멀티플렉서(1680)는 클록 소스(도시되지 않음)에 커플링된 제1 입력(1681), 제어기(1690)에 커플링된 제2 입력(1682), 제어기(1690)에 커플링된 선택 입력(1683), 및 출력(1684)을 갖는다. 제5 신호 경로(1663)는 제4 멀티플렉서(1680)의 출력(1684)에 커플링된 입력(1664), 및 제3 드라이버(1627)의 입력에 커플링된 출력(1665)을 갖는다.
제2 SDR-DDR 컨버터(1685)는 커맨드/어드레스 소스(도시되지 않음)에 커플링된 제1 신호 입력(1686-1) 및 제2 신호 입력(1686-2)을 갖는다. 제2 SDR-DDR 컨버터(1685)는 또한, 제어기(1690)에 커플링된 설정 입력(1687), 제어기(1690)에 커플링된 재설정 입력(1688), 및 출력(1689)을 갖는다. 제6 신호 경로(1666)는 제2 SDR-DDR 컨버터(1685)의 출력(1689)에 커플링된 입력(1667), 및 제4 드라이버(1628)의 입력에 커플링된 출력(1668)을 갖는다.
이제, 메모리 인터페이스 회로(1600)의 예시적인 동작들이 소정 양태들에 따라 설명될 것이다.
기록 동작 동안, 제1 SDR-DDR 컨버터(1670)는 메모리 디바이스에 기록될 데이터를 수신할 수 있다. 예를 들어, 제1 SDR-DDR 컨버터(1670)는 단일 데이터 레이트(SDR)로 2개 이상의 데이터 신호들에서 데이터를 수신할 수 있으며, 여기서 데이터 신호들 중 제1 데이터 신호는 홀수 데이터 비트들을 포함할 수 있고, 데이터 신호들 중 제2 데이터 신호는 짝수 비트들을 포함할 수 있다. 이러한 예에서, 제1 SDR-DDR 컨버터(1670)는 제1 신호 입력(1671-1)을 통해 데이터 신호들 중 제1 데이터 신호를 수신할 수 있고, 제2 신호 입력(1671-2)을 통해 데이터 신호들 중 제2 데이터 신호를 수신할 수 있다.
제1 SDR-DDR 컨버터(1670)는 SDR에서의 데이터 신호들을 이중 데이터 레이트(DDR)에서의 데이터 신호로 컨버팅할 수 있고, 출력(1674)에서 DDR에서의 데이터 신호를 출력할 수 있다. 하나의 예에서, 제1 SDR-DDR 컨버터(1670)는 예시적인 SDR-DDR 컨버터(1310)로 구현될 수 있다. DDR에서의 데이터 신호는 제2 신호 경로(1654)를 통해 제1 드라이버(1622)로 전파되고, 제1 드라이버(1622)는 DDR에서의 데이터 신호를 제1 패드(1610)를 통해 메모리 디바이스로 송신한다. 이러한 예에서, 제2 신호 경로(1654)는 (예컨대, 데이터 신호를 병렬 데이터 라인들에서의 다른 하나 이상의 데이터 신호들(도시되지 않음)과 정렬시키기 위해) 데이터 신호를 지연시킬 수 있다. 상기에서 논의된 바와 같이, 다른 데이터 라인들은 예시의 용이함을 위해 도 16에 도시되어 있지 않다.
기록 동작 동안, 제3 멀티플렉서(1675)는 제1 입력(1676)에서 데이터 스트로브 신호를 수신할 수 있다. 제어기(1690)는 제3 멀티플렉서(1675)가 제4 신호 경로(1660)로 데이터 스트로브 신호를 출력하도록 제3 멀티플렉서(1675)에게 제1 입력(1676)을 선택할 것을 명령한다. 데이터 스트로브 신호는 DDR에서의 데이터 신호의 주파수의 절반을 가질 수 있다(즉, DDR에서의 데이터 신호는 데이터 스트로브 신호의 기간당 2개의 데이터 비트들을 포함함). 데이터 스트로브 신호는 제4 신호 경로(1660)를 통해 제2 드라이버(1626)로 전파되고, 제2 드라이버(1626)는 데이터 스트로브 신호를 제2 패드(1612)를 통해 메모리 디바이스로 송신한다. 이러한 예에서, 제4 신호 경로(1660)는 (예컨대, DDR에서의 데이터 신호에 대해 데이터 스트로브 신호의 타이밍을 조정하기 위해) 데이터 스트로브 신호를 지연시킬 수 있다.
판독 동작 동안, 제1 수신기(1620)는 제1 패드(1610)를 통해 메모리 디바이스로부터 판독 데이터를 포함하는 데이터 신호를 수신할 수 있다. 제어기(1690)는 데이터 신호가 제1 멀티플렉서(1630)를 통해 제1 신호 경로(1650)로 전파될 수 있도록 제1 멀티플렉서(1630)에게 제1 입력(1632)을 선택할 것을 명령할 수 있다. 제1 신호 경로(1650)는 판독 데이터를 메모리 제어기(도시되지 않음)로 출력할 수 있는데, 이는 데이터 신호 내의 데이터를 버퍼링할 수 있고 메모리 디바이스로부터 데이터를 요청했던 프로세서로 데이터를 전송할 수 있다.
판독 동작 동안, 제2 수신기(1624)는 제2 패드(1612)를 통해 메모리 디바이스로부터 데이터 스트로브 신호를 수신할 수 있고, 수신된 데이터 스트로브 신호를 제2 멀티플렉서(1640)의 제1 입력(1642)으로 출력할 수 있다. 제어기(1690)는 제2 멀티플렉서(1640)가 제3 신호 경로(1657)로 데이터 스트로브 신호를 출력하도록 제2 멀티플렉서(1640)에게 제1 입력(1642)을 선택할 것을 명령한다. 데이터 스트로브 신호는 제3 신호 경로(1657)를 통해 메모리 제어기(도시되지 않음)로 전파되며, 여기서 메모리 제어기는 데이터 스트로브 신호를 사용하여 메모리 디바이스로부터 수신된 데이터 신호에서 판독 데이터를 캡처할 수 있다. 이러한 예에서, 제3 신호 경로(1657)는 (예컨대, 수신된 데이터 신호에 대해 데이터 스트로브 신호의 타이밍을 조정하기 위해) 데이터 스트로브 신호를 지연시킬 수 있다.
제2 SDR-DDR 컨버터(1685)는 메모리 디바이스에 대한 커맨드들 및/또는 어드레스 정보를 수신할 수 있다. 예를 들어, 제2 SDR-DDR 컨버터(1685)는 단일 데이터 레이트(SDR)로 2개 이상의 제어/어드레스(CA) 신호들에서 커맨드들 및/또는 어드레스 정보를 수신할 수 있으며, 여기서 CA 신호들 중 제1 CA 신호는 홀수 비트들을 포함할 수 있고 CA 신호들 중 제2 CA 신호는 짝수 비트들을 포함할 수 있다. 이러한 예에서, 제2 SDR-DDR 컨버터(1685)는 제1 신호 입력(1686-1)을 통해 CA 신호들 중 제1 CA 신호를 수신할 수 있고, 제2 신호 입력(1686-2)을 통해 CA 신호들 중 제2 CA 신호를 수신할 수 있다.
제2 SDR-DDR 컨버터(1685)는 SDR에서의 CA 신호들을 이중 데이터 레이트(DDR)에서의 CA 신호로 컨버팅할 수 있고, 출력(1689)에서 DDR에서의 데이터 신호를 출력할 수 있다. 하나의 예에서, 제2 SDR-DDR 컨버터(1685)는 예시적인 SDR-DDR 컨버터(1310)로 구현될 수 있다. DDR에서의 CA 신호는 제6 신호 경로(1666)를 통해 제4 드라이버(1628)로 전파되고, 제4 드라이버(1628)는 DDR에서의 CA 신호를 제4 패드(1616)를 통해 메모리 디바이스로 송신한다.
제4 멀티플렉서(1680)는 제1 입력(1681)에서 클록 신호를 수신할 수 있다. 제어기(1690)는 제4 멀티플렉서(1680)가 제5 신호 경로(1663)로 클록 신호를 출력하도록 제4 멀티플렉서(1680)에게 제1 입력(1681)을 선택할 것을 명령한다. 클록 신호는 제5 신호 경로(1663)를 통해 제3 드라이버(1627)로 전파되고, 제3 드라이버(1627)는 클록 신호를 제3 패드(1614)를 통해 메모리 디바이스로 송신한다. 메모리 디바이스는 CA 신호로부터 커맨드/어드레스 비트들을 캡처하기 위해 클록 신호를 사용할 수 있다.
기록 동작의 경우, 메모리 제어기(도시되지 않음)는 데이터를 메모리 디바이스에 기록하라는 요청을 프로세서(도시되지 않음)로부터 수신할 수 있다. 이에 응답하여, 메모리 제어기는 기록될 데이터에 대한 기록 커맨드 및 기록 어드레스를 포함하는 CA 신호들을 생성한다. 제2 SDR-DDR 컨버터(1685)는 제1 신호 입력(1686-1) 및 제2 신호 입력(1686-2)을 통해 SDR에서의 CA 신호들을 수신하고, SDR에서의 CA 신호들을 DDR에서의 CA 신호로 컨버팅하고, 출력(1689)에서 DDR에서의 CA 신호를 출력한다. CA 신호는 제6 신호 경로(1666)를 통해 제4 드라이버(1628)로 전파되는데, 이는 CA 신호를 제4 패드(1616)를 통해 메모리 디바이스로 송신한다.
판독 동작의 경우, 메모리 제어기(도시되지 않음)는 판독 요청을 프로세서(도시되지 않음)로부터 수신할 수 있다. 이에 응답하여, 메모리 제어기는 메모리 디바이스로부터 판독될 데이터에 대한 판독 커맨드 및 판독 어드레스를 포함하는 CA 신호들을 생성한다. 제2 SDR-DDR 컨버터(1685)는 제1 신호 입력(1686-1) 및 제2 신호 입력(1686-2)을 통해 SDR에서의 CA 신호들을 수신하고, SDR에서의 CA 신호들을 DDR에서의 CA 신호로 컨버팅하고, 출력(1689)에서 DDR에서의 CA 신호를 출력한다. CA 신호는 제6 신호 경로(1666)를 통해 제4 드라이버(1628)로 전파되는데, 이는 CA 신호를 제4 패드(1616)를 통해 메모리 디바이스로 송신한다.
메모리 제어기는 또한, 하우스키핑 동작들(예컨대, 리프레시 동작)을 수행하기 위한 커맨드들을 포함하는 CA 신호들을 생성할 수 있다. 이러한 경우에, 메모리 제어기는 메모리 디바이스에 대한 하우스키핑 커맨드들(예컨대, 리프레시 커맨드)을 포함하는 CA 신호들을 생성한다. 제2 SDR-DDR 컨버터(1685)는 제1 신호 입력(1686-1) 및 제2 신호 입력(1686-2)을 통해 SDR에서의 CA 신호들을 수신하고, SDR에서의 CA 신호들을 DDR에서의 CA 신호로 컨버팅하고, 출력(1689)에서 DDR에서의 CA 신호를 출력한다. CA 신호는 제6 신호 경로(1666)를 통해 제4 드라이버(1628)로 전파되는데, 이는 CA 신호를 제4 패드(1616)를 통해 메모리 디바이스로 송신한다.
제어기(1690)는 하기에서 추가로 논의되는 바와 같이, 메모리 인터페이스 회로(1600)의 활동에 기초하여 메모리 인터페이스 회로(1600)에 대한 노후화 제어 동작들을 수행하도록 구성될 수 있다. 소정 양태들에서, 제어기(1690)는 메모리 인터페이스 회로(1600)의 동작을 표시하는 하나 이상의 신호를 입력(1692)에서 수신할 수 있다. 제어기(1690)는 상기에서 논의된 예시적인 제어기(230) 및/또는 제어기(1030)의 하나 이상의 인스턴스들로 구현될 수 있다.
기록 동작 동안, 제1 신호 경로(1650) 및 제3 신호 경로(1657)는 유휴 상태일 수 있는 반면, 제2 신호 경로(1654), 제4 신호 경로(1660), 제5 신호 경로(1663), 및 제6 신호 경로(1666)는 활성 상태이다. 다시 말하면, 판독 데이터 경로 및 판독 데이터 스트로브 경로(이들은 각각, 제1 신호 경로(1650) 및 제3 신호 경로(1657)를 포함함)는 기록 동작 동안 유휴 모드에 있을 수 있다. 이러한 경우에, 제어기(1690)는 기록 동작을 표시하는 신호를 메모리 제어기로부터 수신할 수 있다. 이에 응답하여, 제어기(1690)는 제1 신호 경로(1650) 및 제3 신호 경로(1657)에 대한 노후화 제어 동작을 수행할 수 있는 반면, 제2 신호 경로(1654), 제4 신호 경로(1660), 제5 신호 경로(1663), 및 제6 신호 경로(1666)는 활성 상태이다.
이와 관련하여, 제어기(1690)는 제1 멀티플렉서(1630)에게 선택 입력(1636)을 통해 제2 입력(1634)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제1 신호 경로(1650)의 노후화를 제어하기 위해 제1 멀티플렉서(1630)의 제2 입력(1634)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제1 신호 경로(1650)의 입력(1651)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제1 신호 경로(1650)의 노후화를 제어할 수 있고, 등등일 수 있다.
제어기(1690)는 또한, 제2 멀티플렉서(1640)에게 선택 입력(1646)을 통해 제2 입력(1644)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제3 신호 경로(1657)의 노후화를 제어하기 위해 제2 멀티플렉서(1640)의 제2 입력(1644)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제3 신호 경로(1657)의 입력(1658)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제3 신호 경로(1657)의 노후화를 제어할 수 있고, 등등일 수 있다.
판독 동작 동안, 제2 신호 경로(1654) 및 제4 신호 경로(1660)는 유휴 상태일 수 있는 반면, 제1 신호 경로(1650), 제3 신호 경로(1657), 제5 신호 경로(1663), 및 제6 신호 경로(1666)는 활성 상태이다. 다시 말하면, 기록 데이터 경로 및 기록 데이터 스트로브 경로(이들은 각각, 제2 신호 경로(1654) 및 제4 신호 경로(1660)를 포함함)는 판독 동작 동안 유휴 모드에 있을 수 있다. 이러한 경우에, 제어기(1690)는 판독 동작을 표시하는 신호를 메모리 제어기로부터 수신할 수 있다. 이에 응답하여, 제어기(1690)는 제2 신호 경로(1654) 및 제4 신호 경로(1660)에 대한 노후화 제어 동작을 수행할 수 있는 반면, 제1 신호 경로(1650), 제3 신호 경로(1657), 제5 신호 경로(1663), 및 제6 신호 경로(1666)는 활성 상태이다.
이와 관련하여, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제1 SDR-DDR 컨버터(1670)의 설정 입력(1672) 및 재설정 입력(1673)을 사용하여 제2 신호 경로(1654)의 노후화를 제어할 수 있다. 예를 들어, 제어기(1690)는 설정 입력(1672)을 어서트함으로써 제2 신호 경로(1654)의 입력(1655)을 하이로 파킹할 수 있고, 재설정 입력(1673)을 어서트함으로써 제2 신호 경로(1654)의 입력(1655)을 로우로 파킹할 수 있다. 이러한 예에서, 제어기(1690)는, 예를 들어, 제2 신호 경로(1654)의 다수의 유휴 기간들에 걸쳐 제2 신호 경로(1654)의 입력(1655)을 하이로 그리고 로우로 교대로 파킹함으로써 노후화를 제어할 수 있다. 다른 예에서, 제어기(1690)는 노후화 패턴에 기초하여 제2 신호 경로(1654)의 노후화를 제어할 수 있다.
제어기(1690)는 또한, 제3 멀티플렉서(1675)에게 선택 입력(1678)을 통해 제2 입력(1677)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제4 신호 경로(1660)의 노후화를 제어하기 위해 제3 멀티플렉서(1675)의 제2 입력(1677)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제4 신호 경로(1660)의 입력(1661)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제4 신호 경로(1660)의 노후화를 제어할 수 있고, 등등일 수 있다.
하우스키핑 동작(예컨대, 리프레시 동작) 동안, 판독 및 기록 동작들과 연관된 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 및 제4 신호 경로(1660)는 유휴 상태일 수 있는 반면, 제5 신호 경로(1663) 및 제6 신호 경로(1666)는 활성 상태여서, 하우스키핑 커맨드들(예컨대, 리프레시 커맨드들)을 메모리 디바이스에 전송할 수 있다. 다시 말하면, 기록 데이터 경로, 기록 데이터 스트로브 경로, 판독 데이터 경로, 및 판독 데이터 스트로브 경로는 하우스키핑 동작 동안 유휴 상태일 수 있다. 이러한 경우에, 제어기(1690)는 메모리 제어기로부터 하우스키핑 동작을 표시하는 신호를 수신할 수 있다. 이에 응답하여, 제어기(1690)는 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 및 제4 신호 경로(1660)에 대한 노후화 제어 동작들을 수행할 수 있다. 예를 들어, 제어기(1690)는 기록 동작에 대해 상기에서 논의된 방식으로 제1 신호 경로(1650) 및 제3 신호 경로(1657)에 대한 노후화 제어 동작들을 수행할 수 있다. 제어기(1690)는 또한, 기록 동작에 대해 상기에서 논의된 방식으로 제2 신호 경로(1654) 및 제4 신호 경로(1660)에 대한 노후화 제어 동작들을 수행할 수 있다.
트래픽 유휴 모드 또는 클록 정지 전력 다운(clock stop power down, CSPD) 모드 동안, CA, CK, DQ 및 DQS 경로들은 모두 유휴 상태이다. 이러한 경우에, 제어기(1690)는 메모리 제어기로부터 트래픽 유휴 모드 또는 CSPD 모드를 표시하는 신호를 수신할 수 있다. 이에 응답하여, 제어기(1690)는 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 제5 신호 경로(1663), 및 제6 신호 경로(1666)에 대한 노후화 제어 동작들을 수행할 수 있다. 제어기(1690)는 상기에서 논의된 방식으로 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 및 제4 신호 경로(1660)에 대한 노후화 제어 동작들을 수행할 수 있다.
제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제2 SDR-DDR 컨버터(1685)의 설정 입력(1687) 및 재설정 입력(1688)을 사용하여 제6 신호 경로(1666)의 노후화를 제어할 수 있다. 예를 들어, 제어기(1690)는 설정 입력(1687)을 어서트함으로써 제6 신호 경로(1666)의 입력(1667)을 하이로 파킹할 수 있고, 재설정 입력(1688)을 어서트함으로써 제6 신호 경로(1666)의 입력(1667)을 로우로 파킹할 수 있다. 이러한 예에서, 제어기(1690)는, 예를 들어, 다수의 유휴 기간들에 걸쳐 제6 신호 경로(1666)의 입력(1667)을 하이로 그리고 로우로 교대로 파킹함으로써 노후화를 제어할 수 있다. 다른 예에서, 제어기(1690)는 노후화 패턴에 기초하여 제6 신호 경로(1666)의 노후화를 제어할 수 있다.
제어기(1690)는 또한, 제4 멀티플렉서(1680)에게 선택 입력(1683)을 통해 제2 입력(1682)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제5 신호 경로(1663)의 노후화를 제어하기 위해 제4 멀티플렉서(1680)의 제2 입력(1682)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제5 신호 경로(1663)의 입력(1664)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제5 신호 경로(1663)의 노후화를 제어할 수 있고, 등등일 수 있다.
클록 자유 구동 모드 동안, 클록 신호는 커맨드 트래픽 없이 구동되는 중일 수 있다. 이것은, 예를 들어, 메모리 디바이스를 클록 신호와 동기화된 채로 유지하기 위해 수행될 수 있다. 이러한 모드에서, 제5 신호 경로(1663)는 클록 신호에 대해 활성 상태로 유지되는 반면, 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 및 제6 신호 경로(1666)는 유휴 상태이다. 이러한 경우에, 제어기(1690)는 메모리 제어기로부터 클록 자유 구동 모드를 표시하는 신호를 수신할 수 있다. 이에 응답하여, 제어기(1690)는 상기에서 논의된 방식으로 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 및 제6 신호 경로(1666)에 대한 노후화 제어 동작들을 수행할 수 있다.
도 17은 본 개시내용의 소정 양태들에 따른 노후화 제어가 사용될 수 있는 메모리 인터페이스 회로(1900)의 다른 예를 도시한다. 메모리 인터페이스 회로(1900)는 상기에서 논의된 제1 멀티플렉서(1630), 제2 멀티플렉서(1640), 제3 멀티플렉서(1675), 제4 멀티플렉서(1680), 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 제5 신호 경로(1663), 제6 신호 경로(1666), 제1 수신기(1620), 제2 수신기(1624), 제1 드라이버(1622), 제2 드라이버(1626), 제3 드라이버(1627), 제4 드라이버(1628), 제1 패드(1610), 제2 패드(1612), 제3 패드(1614), 제4 패드(1616), 및 제어기(1690)를 포함한다. 메모리 인터페이스 회로(1900)는 또한 제5 멀티플렉서(1710) 및 제6 멀티플렉서(1720)를 포함한다.
제5 멀티플렉서(1710)는 데이터 신호를 수신하도록 구성된 제1 입력(1712), 제어기(1690)에 커플링된 제2 입력(1714), 제어기(1690)에 커플링된 선택 입력(1716), 및 제2 신호 경로(1654)의 입력(1655)에 커플링된 출력(1718)을 갖는다. 하나의 예에서, 제1 입력(1712)은 제5 멀티플렉서(1710)의 제1 입력(1712)이 제1 SDR-DDR 컨버터(1670)의 출력(1674)에 커플링되는 제1 SDR-DDR 컨버터(1670)(도 17에 도시되지 않음)로부터 데이터 신호를 수신할 수 있다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 이해되어야 한다.
제6 멀티플렉서(1720)는 CA 신호를 수신하도록 구성된 제1 입력(1722), 제어기(1690)에 커플링된 제2 입력(1724), 제어기(1690)에 커플링된 선택 입력(1726), 및 제6 신호 경로(1666)의 입력(1667)에 커플링된 출력(1728)을 갖는다. 하나의 예에서, 제1 입력(1722)은 제6 멀티플렉서(1720)의 제1 입력(1722)이 제2 SDR-DDR 컨버터(1685)의 출력(1689)에 커플링되는 제2 SDR-DDR 컨버터(1685)(도 17에 도시되지 않음)로부터 데이터 신호를 수신할 수 있다. 그러나, 본 개시내용은 이러한 예로 제한되지 않는다는 것이 이해되어야 한다.
기록 동작 동안, 제어기(1690)는 제5 멀티플렉서(1710)에게 선택 입력(1716)을 통해 제1 입력(1712)을 선택할 것을 명령한다. 이것은, 제5 멀티플렉서(1710)가 메모리 디바이스에 기록될 데이터를 포함하는 데이터 신호를 수신하고 데이터 신호를 제2 신호 경로(1654)의 입력(1655)으로 패스할 수 있게 한다.
판독 동작, 하우스키핑 동작, 트래픽 유휴 모드, 또는 CSPD 모드 동안, 제어기(1690)는 제5 멀티플렉서(1710)에게 선택 입력(1716)을 통해 제2 입력(1714)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제2 신호 경로(1654)의 노후화를 제어하기 위해 제5 멀티플렉서(1710)의 제2 입력(1714)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제2 신호 경로(1654)의 입력(1655)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제2 신호 경로(1654)의 노후화를 제어할 수 있고, 등등일 수 있다.
판독 동작, 기록 동작, 또는 하우스키핑 동작 동안, 제어기(1690)는 제6 멀티플렉서(1720)에게 선택 입력(1726)을 통해 제1 입력(1722)을 선택할 것을 명령할 수 있다. 이것은, 제6 멀티플렉서(1720)가 커맨드들 및/또는 어드레스 정보를 포함하는 CA 신호를 수신하고 CA 신호를 제6 신호 경로(1666)의 입력(1667)으로 패스할 수 있게 한다.
트래픽 유휴 모드, CSPD 모드, 또는 클록 자유 구동 모드 동안, 제어기(1690)는 제6 멀티플렉서(1720)에게 선택 입력(1726)을 통해 제2 입력(1724)을 선택할 것을 명령할 수 있다. 이어서, 제어기(1690)는 (예컨대, 상기에서 논의된 예시적인 기법들 중 임의의 기법들을 사용하여) 제6 신호 경로(1666)의 노후화를 제어하기 위해 제6 멀티플렉서(1720)의 제2 입력(1724)에 노후화 제어 신호를 입력할 수 있다. 예를 들어, 노후화 제어 신호는 다수의 유휴 기간들에 걸쳐 제6 신호 경로(1666)의 입력(1667)을 하이로 그리고 로우로 교대로 파킹할 수 있고, 노후화 패턴(예컨대, 원형 시프트 레지스터(410)에 저장됨)에 기초하여 제6 신호 경로(1666)의 노후화를 제어할 수 있고, 등등일 수 있다.
도 18은 소정 양태들에 따른, 노후화 제어를 위한 방법(1800)을 예시한 흐름도이다.
블록(1810)에서, 활성 모드에서, 신호가 신호 경로의 입력에 입력된다. 예를 들어, 신호는 데이터 신호, 클록 신호, 제어 신호, 또는 어드레스 신호를 포함할 수 있다. 신호 경로는 신호 경로(210), 신호 경로(1040), 제1 신호 경로(1650), 제2 신호 경로(1654), 제3 신호 경로(1657), 제4 신호 경로(1660), 제5 신호 경로(1663), 또는 제6 신호 경로(1666) 중 어느 하나에 대응할 수 있다. 신호 경로는 지연 회로(예컨대, 지연 회로(115))를 포함할 수 있다. 일부 예들에서, 신호는 멀티플렉서(예컨대, 멀티플렉서(220), 멀티플렉서(920), 제1 멀티플렉서(1630), 제2 멀티플렉서(1640), 제3 멀티플렉서(1675), 제4 멀티플렉서(1680), 제5 멀티플렉서(1710), 또는 제6 멀티플렉서(1720)) 또는 래칭 회로(예컨대, 래칭 회로(1010), 제1 래칭 회로(1320), 또는 제2 래칭 회로(1340))에 의해 신호 경로에 입력될 수 있다.
블록(1820)에서, 유휴 모드에서, 신호 경로의 노후화가 제어된다. 노후화는 제어기(예컨대, 제어기(230, 1030, 또는 1690))에 의해 제어될 수 있다.
소정 양태들에서, 유휴 모드에서 신호의 노후화를 제어하는 것은 다수의 연속적인 유휴 기간들에 걸쳐 신호의 입력을 하이로 그리고 로우로 교대로 파킹하는 것을 포함한다. 소정 양태들에서, 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함한다. 이러한 양태들에서, 신호 경로의 입력을 하이로 그리고 로우로 교대로 파킹하는 것은 홀수 유휴 기간들 각각 동안 신호 경로의 입력을 로우로 파킹하는 것 및 짝수 유휴 기간들 각각 동안 신호 경로의 입력을 하이로 파킹하는 것을 포함할 수 있거나, 또는 홀수 유휴 기간들 각각 동안 신호 경로의 입력을 하이로 파킹하는 것 및 짝수 유휴 기간들 각각 동안 신호 경로의 입력을 로우로 파킹하는 것을 포함할 수 있다.
소정 양태들에서, 유휴 모드에서 신호 경로의 노후화를 제어하는 것은 N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 신호 경로의 입력을 하이로 파킹하는 것 및 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 신호 경로의 입력을 로우로 파킹하는 것을 포함하며, 여기서 k는 1 이상의 정수이고, N은 k보다 큰 정수이다.
소정 양태들에서, 방법(1800)은 또한, 레지스터(예컨대, 레지스터(235) 또는 레지스터(1035))에 비트들의 시퀀스를 저장하는 단계를 포함할 수 있고, 비트들의 시퀀스 내의 비트들 각각은 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응한다. 이러한 양태들에서, 유휴 모드에서 신호 경로의 노후화를 제어하는 것은, N개의 연속적인 유휴 기간들 각각에 대해, 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 유휴 기간 동안 신호 경로의 입력을 하이로 파킹하는 것, 및 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 유휴 기간 동안 신호 경로의 입력을 로우로 파킹하는 것을 포함할 수 있다. 제1 비트 값은 1일 수 있고 제2 비트 값은 0일 수 있거나, 또는 제1 비트 값은 0일 수 있고 제2 로직 비트는 1일 수 있다.
소정 양태들에서, 유휴 모드에서 신호 경로의 노후화를 제어하는 것은 클록 신호를 신호 경로의 입력에 입력하는 것을 포함한다. 클록 신호는 도 3b를 참조하여 상기에서 논의된 저속 클록 신호에 대응할 수 있다.
구현 예들은 아래의 번호가 매겨진 조항들에서 설명된다:
1.
시스템으로서,
제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서;
입력 및 출력을 갖는 신호 경로로서, 상기 신호 경로의 입력은 상기 멀티플렉서의 출력에 커플링되는, 상기 신호 경로; 및
상기 멀티플렉서의 제2 입력 및 상기 멀티플렉서의 선택 입력에 커플링된 제어기로서, 상기 제어기는 표시자 입력을 갖는, 상기 제어기를 포함하고, 상기 제어기는,
상기 표시자 입력에서 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 제1 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 멀티플렉서의 제1 입력을 선택할 것을 명령하고; 그리고
상기 모드 표시자 신호가 제2 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 멀티플렉서의 제2 입력을 선택할 것을 명령하고 상기 멀티플렉서의 제2 입력에 제어 신호를 출력하는 것으로서, 상기 제어 신호는 상기 신호 경로의 입력이 하이로 파킹될지 아니면 로우로 파킹될지를 제어하는, 상기 제어 신호를 출력하도록 구성되는, 시스템.
2.
조항 1에 있어서, 상기 멀티플렉서의 제1 입력은 데이터 신호, 클록 신호, 커맨드 신호, 또는 어드레스 신호를 수신하도록 구성되는, 시스템.
3.
조항 1 또는 조항 2에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 시스템.
4.
조항 3에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 시스템.
5.
조항 1 내지 조항 4 중 어느 하나의 조항에 있어서, 상기 제1 로직 값은 상기 시스템이 활성 모드에 있음을 표시하고, 상기 제2 로직 값은 상기 시스템이 유휴 모드에 있음을 표시하는, 시스템.
6.
조항 1 내지 조항 5 중 어느 하나의 조항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는 다수의 연속적인 유휴 기간들에 걸쳐 상기 제어 신호를 하이로 그리고 로우로 교대로 설정하도록 구성되는, 시스템.
7.
조항 6에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 제어 신호를 로우로 설정하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 제어 신호를 하이로 설정하도록 구성되는, 시스템.
8.
조항 6에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 노후화 제어 신호를 하이로 설정하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 노후화 제어 신호를 로우로 설정하도록 구성되는, 시스템.
9.
조항 1 내지 조항 5 중 어느 하나의 조항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 제어 신호를 하이로 설정하고; 그리고
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 제어 신호를 로우로 설정하도록 구성되고;
k는 1 이상의 정수이고, N은 k보다 큰 정수인, 시스템.
10.
조항 1 내지 조항 5 중 어느 하나의 조항에 있어서, 상기 제어기는 레지스터에 비트들의 시퀀스를 저장하도록 구성되고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응하고, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해, 상기 제어기는,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 제어 신호를 하이로 설정하고; 그리고
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 제어 신호를 로우로 설정하도록 구성되는, 시스템.
11.
조항 1 내지 조항 5 중 어느 하나의 조항에 있어서, 상기 제어 신호는 클록 신호를 포함하는, 시스템.
12.
조항 1 내지 조항 11 중 어느 하나의 조항에 있어서,
패드; 및
입력 및 출력을 갖는 수신기를 추가로 포함하고, 상기 수신기의 입력은 상기 패드에 커플링되고, 상기 수신기의 출력은 상기 멀티플렉서의 제1 입력에 커플링되는, 시스템.
13.
조항 1 내지 조항 12 중 어느 하나의 조항에 있어서,
패드; 및
입력 및 출력을 갖는 드라이버를 추가로 포함하고, 상기 드라이버의 입력은 상기 신호 경로의 출력에 커플링되고, 상기 드라이버의 출력은 상기 패드에 커플링되는, 시스템.
14.
조항 1 내지 조항 12 중 어느 하나의 조항에 있어서,
신호 입력, 클록 입력, 및 출력을 갖는 래칭 회로를 추가로 포함하고, 상기 신호 입력은 상기 신호 경로의 출력에 커플링되는, 시스템.
15.
조항 1 내지 조항 12 중 어느 하나의 조항에 있어서,
신호 입력, 클록 입력, 및 출력을 갖는 래칭 회로를 추가로 포함하고, 상기 클록 입력은 상기 신호 경로의 출력에 커플링되는, 시스템.
16.
조항 1 내지 조항 10 및 조항 12 내지 조항 15 중 어느 하나의 조항에 있어서, 상기 제어기는,
입력 및 출력을 갖는 원형 시프트 레지스터로서, 상기 원형 시프트 레지스터의 출력은 상기 멀티플렉서의 제2 입력에 커플링되는, 상기 원형 시프트 레지스터; 및
입력, 제1 출력, 및 제2 출력을 갖는 제어 회로를 포함하고, 상기 제어 회로의 입력은 상기 표시자 입력에 커플링되고, 상기 제어 회로의 제1 출력은 상기 멀티플렉서의 선택 입력에 커플링되고, 상기 제어 회로의 제2 출력은 상기 원형 시프트 레지스터의 입력에 커플링되는, 시스템.
17.
조항 16에 있어서,
상기 원형 시프트 레지스터는 비트들을 저장하도록 그리고 상기 원형 시프트 레지스터의 출력에서 한 번에 상기 비트들 중 하나의 비트를 출력하도록 구성되고;
상기 제어 회로는,
상기 제어 회로의 입력을 통해 상기 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 상기 제1 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 제1 입력을 선택할 것을 명령하고; 그리고
상기 모드 표시자 신호가 상기 제2 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 제1 출력을 통해 상기 제2 입력을 선택할 것을 명령하고, 상기 원형 시프트 레지스터에게 상기 제2 출력을 통해 상기 원형 시프트 레지스터에서 상기 비트들을 시프트할 것을 명령하도록 구성되는, 시스템.
18.
시스템으로서,
신호 입력, 클록 입력, 설정 입력, 재설정 입력, 및 출력을 갖는 래칭 회로;
입력 및 출력을 갖는 신호 경로로서, 상기 신호 경로의 입력은 상기 래칭 회로의 출력에 커플링되는, 상기 신호 경로; 및
상기 래칭 회로의 설정 입력 및 재설정 입력에 커플링된 제어기를 포함하고, 상기 제어기는 표시자 입력을 갖고, 상기 제어기는,
상기 표시자 입력에서 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 제1 로직 값을 갖는 경우, 상기 설정 입력 및 상기 재설정 입력을 디어서트하고; 그리고
상기 모드 표시자 신호가 제2 로직 값을 갖는 경우, 상기 설정 입력 및 상기 재설정 입력을 사용하여 상기 신호 경로의 입력이 하이로 파킹될지 아니면 로우로 파킹될지를 제어하도록 구성되는, 시스템.
19.
조항18에 있어서, 상기 제1 로직 값은 상기 시스템이 활성 모드에 있음을 표시하고, 상기 제2 로직 값은 상기 시스템이 유휴 모드에 있음을 표시하는, 시스템.
20.
조항 18 또는 조항 19에 있어서, 상기 래칭 회로의 신호 입력은 데이터 신호, 커맨드 신호, 또는 어드레스 신호를 수신하도록 구성되는, 시스템.
21.
조항 18 내지 조항 20 중 어느 하나의 조항에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 시스템.
22.
조항 21에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 시스템.
23.
조항 18 내지 조항 22 중 어느 하나의 조항에 있어서, 상기 모드 표시자가 상기 제2 로직 값을 가질 때, 상기 제어기는 다수의 연속적인 유휴 기간들에 걸쳐 상기 설정 입력 및 상기 재설정 입력을 교대로 어서트하도록 구성되는, 시스템.
24.
조항 23에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 설정 입력을 어서트하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 재설정 입력을 어서트하도록 구성되는, 시스템.
25.
조항 23에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 재설정 입력을 어서트하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 설정 입력을 어서트하도록 구성되는, 시스템.
26.
조항 18 내지 조항 22 중 어느 하나의 조항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 설정 입력을 어서트하고; 그리고
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 재설정 입력을 어서트하도록 구성되고;
k는 1 이상의 정수이고, N은 k보다 큰 정수인, 시스템.
27.
조항 18 내지 조항 22 중 어느 하나의 조항에 있어서, 상기 제어기는 레지스터에 비트들의 시퀀스를 저장하도록 구성되고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응하고, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해, 상기 제어기는,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 설정 입력을 어서트하고; 그리고
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 재설정 입력을 어서트하도록 구성되는, 시스템.
28.
조항 18 내지 조항 27 중 어느 하나의 조항에 있어서,
패드; 및
입력 및 출력을 갖는 수신기를 추가로 포함하고, 상기 수신기의 입력은 상기 패드에 커플링되고, 상기 수신기의 출력은 상기 래칭 회로의 신호 입력에 커플링되는, 시스템.
29.
조항 18 내지 조항 28 중 어느 하나의 조항에 있어서,
패드; 및
입력 및 출력을 갖는 드라이버를 추가로 포함하고, 상기 드라이버의 입력은 상기 신호 경로의 출력에 커플링되고, 상기 드라이버의 출력은 상기 패드에 커플링되는, 시스템.
30.
노후화 제어를 위한 방법으로서,
활성 모드에서, 신호를 상기 신호 경로의 입력에 입력하는 단계; 및
유휴 모드에서, 상기 신호 경로의 노후화를 제어하는 단계를 포함하는, 방법.
31.
조항 30에 있어서, 상기 신호는 데이터 신호, 클록 신호, 제어 신호, 또는 어드레스 신호를 포함하는, 방법.
32.
조항 30 또는 조항 31에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 방법.
33.
조항 32에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 방법.
34.
조항 30 내지 조항 33 중 어느 하나의 조항에 있어서, 상기 유휴 모드에서 상기 신호의 노후화를 제어하는 단계는 다수의 연속적인 유휴 기간들에 걸쳐 상기 신호의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계를 포함하는, 방법.
35.
조항 34에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 신호 경로의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계는,
상기 홀수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계; 및
상기 짝수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계를 포함하는, 방법.
36.
조항 34에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 신호 경로의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계는,
상기 홀수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 짝수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하는, 방법.
37.
조항 30 내지 조항 33 중 어느 하나의 조항에 있어서, 상기 유휴 모드에서 상기 신호 경로의 노후화를 제어하는 단계는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하고;
k는 1 이상의 정수이고, N은 k보다 큰 정수인, 방법.
38.
조항 30 내지 조항 33 중 어느 하나의 조항에 있어서, 레지스터에 비트들의 시퀀스를 저장하는 단계를 추가로 포함하고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 상기 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간들에 대응하고, 상기 유휴 모드에서 상기 신호 경로의 노후화를 제어하는 단계는, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하는, 방법.
39.
조항 30 내지 조항 33 중 어느 하나의 조항에 있어서, 상기 신호 경로의 노후화를 제어하는 단계는 클록 신호를 상기 신호 경로의 입력에 입력하는 단계를 포함하는, 방법.
본 개시내용은 본 개시내용의 양태를 설명하기 위해 위에서 사용된 예시적인 용어로 제한되지 않음을 이해해야 한다. 예를 들어, 지연 회로는 또한, 지연 라인, 지연 체인, 지연 엘리먼트, 또는 다른 용어로 지칭될 수 있다. 다른 예에서, 패드는 또한 핀 또는 다른 용어로 지칭될 수 있다. 표시자 신호는 모드 표시자 신호로도 지칭될 수 있다는 것이 또한 이해되어야 한다.
제어기(230), 제어기(1030), 및 제어기(1690)는 각각, 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 하드웨어 컴포넌트들(예를 들어, 로직 게이트들), 또는 본 명세서에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현될 수 있다. 프로세서는 기능들을 수행하기 위한 코드를 포함하는 소프트웨어를 실행하는 것에 의해 본 명세서에 설명된 기능들을 수행할 수 있다. 소프트웨어는 RAM, ROM, EEPROM, 광학 디스크, 및/또는 자기 디스크와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 개시내용 내에서, "예시적인"이라는 단어는, "예, 예증 또는 예시로서 기능하는" 것을 의미하도록 사용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 구현 또는 양태는 본 개시내용의 다른 양태들에 비해 반드시 바람직하거나 유리한 것으로서 해석될 필요는 없다. 유사하게, 용어 "양태들"은, 본 개시내용의 모든 양태들이 논의된 특징, 장점 또는 동작 모드를 포함한다는 것을 요구하지는 않는다. 용어 "커플링됨"은 2개의 구조들 간의 직접적 또는 간접적 전기 커플링을 지칭하도록 본 명세서에서 사용된다. 용어 "접지"는 DC 접지 또는 AC 접지를 지칭할 수 있고, 따라서, 용어 "접지"는 그 양자 모두의 가능성들을 커버한다는 것이 또한 인식되어야 한다.
본 개시내용의 이전 설명은 당업자가 본 개시내용을 사용하거나 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정들이 당업자들에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범주를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 설명된 예들로 제한되도록 의도되는 것이 아니라, 본 명세서에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.
Claims (39)
- 시스템으로서,
제1 입력, 제2 입력, 선택 입력, 및 출력을 갖는 멀티플렉서;
입력 및 출력을 갖는 신호 경로로서, 상기 신호 경로의 입력은 상기 멀티플렉서의 출력에 커플링되는, 상기 신호 경로; 및
상기 멀티플렉서의 제2 입력 및 상기 멀티플렉서의 선택 입력에 커플링된 제어기로서, 상기 제어기는 표시자 입력을 갖는, 상기 제어기를 포함하고, 상기 제어기는,
상기 표시자 입력에서 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 제1 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 멀티플렉서의 제1 입력을 선택할 것을 명령하고; 그리고
상기 모드 표시자 신호가 제2 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 멀티플렉서의 제2 입력을 선택할 것을 명령하고 상기 멀티플렉서의 제2 입력에 제어 신호를 출력하는 것으로서, 상기 제어 신호는 상기 신호 경로의 입력이 하이(high)로 파킹될지 아니면 로우(low)로 파킹될지를 제어하는, 상기 제어 신호를 출력하도록
구성되는, 시스템. - 제1항에 있어서, 상기 멀티플렉서의 제1 입력은 데이터 신호, 클록 신호, 커맨드 신호, 또는 어드레스 신호를 수신하도록 구성되는, 시스템.
- 제1항에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 시스템.
- 제3항에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 시스템.
- 제1항에 있어서, 상기 제1 로직 값은 상기 시스템이 활성 모드에 있음을 표시하고, 상기 제2 로직 값은 상기 시스템이 유휴 모드에 있음을 표시하는, 시스템.
- 제1항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는 다수의 연속적인 유휴 기간들에 걸쳐 상기 제어 신호를 하이로 그리고 로우로 교대로 설정하도록 구성되는, 시스템.
- 제6항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 제어 신호를 로우로 설정하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 제어 신호를 하이로 설정하도록
구성되는, 시스템. - 제6항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 노후화 제어 신호를 하이로 설정하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 노후화 제어 신호를 로우로 설정하도록
구성되는, 시스템. - 제1항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 제어 신호를 하이로 설정하고; 그리고
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 제어 신호를 로우로 설정하도록
구성되며; k는 1 이상의 정수이고, N은 k보다 큰 정수인, 시스템. - 제1항에 있어서, 상기 제어기는 레지스터에 비트들의 시퀀스를 저장하도록 구성되고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응하고, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해, 상기 제어기는,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 제어 신호를 하이로 설정하고; 그리고
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 제어 신호를 로우로 설정하도록
구성되는, 시스템. - 제1항에 있어서, 상기 제어 신호는 클록 신호를 포함하는, 시스템.
- 제1항에 있어서,
패드; 및
입력 및 출력을 갖는 수신기를 추가로 포함하고, 상기 수신기의 입력은 상기 패드에 커플링되고, 상기 수신기의 출력은 상기 멀티플렉서의 제1 입력에 커플링되는, 시스템. - 제1항에 있어서,
패드; 및
입력 및 출력을 갖는 드라이버를 추가로 포함하고, 상기 드라이버의 입력은 상기 신호 경로의 출력에 커플링되고, 상기 드라이버의 출력은 상기 패드에 커플링되는, 시스템. - 제1항에 있어서,
신호 입력, 클록 입력, 및 출력을 갖는 래칭 회로를 추가로 포함하고, 상기 신호 입력은 상기 신호 경로의 출력에 커플링되는, 시스템. - 제1항에 있어서,
신호 입력, 클록 입력, 및 출력을 갖는 래칭 회로를 추가로 포함하고, 상기 클록 입력은 상기 신호 경로의 출력에 커플링되는, 시스템. - 제1항에 있어서, 상기 제어기는,
입력 및 출력을 갖는 원형 시프트 레지스터로서, 상기 원형 시프트 레지스터의 출력은 상기 멀티플렉서의 제2 입력에 커플링되는, 상기 원형 시프트 레지스터; 및
입력, 제1 출력, 및 제2 출력을 갖는 제어 회로를 포함하고, 상기 제어 회로의 입력은 상기 표시자 입력에 커플링되고, 상기 제어 회로의 제1 출력은 상기 멀티플렉서의 선택 입력에 커플링되고, 상기 제어 회로의 제2 출력은 상기 원형 시프트 레지스터의 입력에 커플링되는, 시스템. - 제16항에 있어서,
상기 원형 시프트 레지스터는 비트들을 저장하도록 그리고 상기 원형 시프트 레지스터의 출력에서 한 번에 상기 비트들 중 하나의 비트를 출력하도록 구성되고;
상기 제어 회로는,
상기 제어 회로의 입력을 통해 상기 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 상기 제1 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 제1 입력을 선택할 것을 명령하고; 그리고
상기 모드 표시자 신호가 상기 제2 로직 값을 갖는 경우, 상기 멀티플렉서에게 상기 제1 출력을 통해 상기 제2 입력을 선택할 것을 명령하고, 상기 원형 시프트 레지스터에게 상기 제2 출력을 통해 상기 원형 시프트 레지스터에서 상기 비트들을 시프트할 것을 명령하도록
구성되는, 시스템. - 시스템으로서,
신호 입력, 클록 입력, 설정 입력, 재설정 입력, 및 출력을 갖는 래칭 회로;
입력 및 출력을 갖는 신호 경로로서, 상기 신호 경로의 입력은 상기 래칭 회로의 출력에 커플링되는, 상기 신호 경로; 및
상기 래칭 회로의 설정 입력 및 재설정 입력에 커플링된 제어기를 포함하고, 상기 제어기는 표시자 입력을 갖고, 상기 제어기는,
상기 표시자 입력에서 모드 표시자 신호를 수신하고;
상기 모드 표시자 신호가 제1 로직 값을 갖는 경우, 상기 설정 입력 및 상기 재설정 입력을 디어서트(de-assert)하고; 그리고
상기 모드 표시자 신호가 제2 로직 값을 갖는 경우, 상기 설정 입력 및 상기 재설정 입력을 사용하여 상기 신호 경로의 입력이 하이로 파킹될지 아니면 로우로 파킹될지를 제어하도록
구성되는, 시스템. - 제18항에 있어서, 상기 제1 로직 값은 상기 시스템이 활성 모드에 있음을 표시하고, 상기 제2 로직 값은 상기 시스템이 유휴 모드에 있음을 표시하는, 시스템.
- 제18항에 있어서, 상기 래칭 회로의 신호 입력은 데이터 신호, 커맨드 신호, 또는 어드레스 신호를 수신하도록 구성되는, 시스템.
- 제18항에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 시스템.
- 제21항에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 시스템.
- 제18항에 있어서, 상기 모드 표시자가 상기 제2 로직 값을 가질 때, 상기 제어기는 다수의 연속적인 유휴 기간들에 걸쳐 상기 설정 입력 및 상기 재설정 입력을 교대로 어서트(assert)하도록 구성되는, 시스템.
- 제23항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 설정 입력을 어서트하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 재설정 입력을 어서트하도록
구성되는, 시스템. - 제23항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 제어기는,
상기 홀수 유휴 기간들 각각 동안 상기 재설정 입력을 어서트하고; 그리고
상기 짝수 유휴 기간들 각각 동안 상기 설정 입력을 어서트하도록
구성되는, 시스템. - 제18항에 있어서, 상기 모드 표시자 신호가 상기 제2 로직 값을 가질 때, 상기 제어기는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 설정 입력을 어서트하고; 그리고
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 재설정 입력을 어서트하도록
구성되며; k는 1 이상의 정수이고, N은 k보다 큰 정수인, 시스템. - 제18항에 있어서, 상기 제어기는 레지스터에 비트들의 시퀀스를 저장하도록 구성되고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간에 대응하고, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해, 상기 제어기는,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 설정 입력을 어서트하고; 그리고
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 재설정 입력을 어서트하도록
구성되는, 시스템. - 제18항에 있어서,
패드; 및
입력 및 출력을 갖는 수신기를 추가로 포함하고, 상기 수신기의 입력은 상기 패드에 커플링되고, 상기 수신기의 출력은 상기 래칭 회로의 신호 입력에 커플링되는, 시스템. - 제18항에 있어서,
패드; 및
입력 및 출력을 갖는 드라이버를 추가로 포함하고, 상기 드라이버의 입력은 상기 신호 경로의 출력에 커플링되고, 상기 드라이버의 출력은 상기 패드에 커플링되는, 시스템. - 노후화 제어를 위한 방법으로서,
활성 모드에서, 신호를 신호 경로의 입력에 입력하는 단계; 및
유휴 모드에서, 상기 신호 경로의 노후화를 제어하는 단계를 포함하는, 노후화 제어를 위한 방법. - 제30항에 있어서, 상기 신호는 데이터 신호, 클록 신호, 제어 신호, 또는 어드레스 신호를 포함하는, 노후화 제어를 위한 방법.
- 제30항에 있어서, 상기 신호 경로는 지연 회로를 포함하는, 노후화 제어를 위한 방법.
- 제32항에 있어서, 상기 지연 회로는 직렬로 커플링된 지연 버퍼들을 포함하는, 노후화 제어를 위한 방법.
- 제30항에 있어서, 상기 유휴 모드에서 상기 신호의 노후화를 제어하는 단계는 다수의 연속적인 유휴 기간들에 걸쳐 상기 신호의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계를 포함하는, 노후화 제어를 위한 방법.
- 제34항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 신호 경로의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계는,
상기 홀수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계; 및
상기 짝수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계를 포함하는, 노후화 제어를 위한 방법. - 제34항에 있어서, 상기 연속적인 유휴 기간들은 홀수 유휴 기간들 및 짝수 유휴 기간들을 포함하고, 상기 신호 경로의 입력을 하이로 그리고 로우로 교대로 파킹하는 단계는,
상기 홀수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 짝수 유휴 기간들 각각 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하는, 노후화 제어를 위한 방법. - 제30항에 있어서, 상기 유휴 모드에서 상기 신호 경로의 노후화를 제어하는 단계는,
N개의 연속적인 유휴 기간들 중 k개의 연속적인 유휴 기간들에 대해 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 N개의 연속적인 유휴 기간들 중 N-k개의 연속적인 유휴 기간들에 대해 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하고;
k는 1 이상의 정수이고, N은 k보다 큰 정수인, 노후화 제어를 위한 방법. - 제30항에 있어서, 레지스터에 비트들의 시퀀스를 저장하는 단계를 추가로 포함하고, 상기 비트들의 시퀀스 내의 상기 비트들 각각은 상기 유휴 모드에서 N개의 연속적인 유휴 기간들 중 각자의 유휴 기간들에 대응하고, 상기 유휴 모드에서 상기 신호 경로의 노후화를 제어하는 단계는, 상기 N개의 연속적인 유휴 기간들 중 각각의 유휴 기간에 대해,
상기 비트들의 시퀀스 내의 대응하는 비트가 제1 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 신호 경로의 입력을 하이로 파킹하는 단계; 및
상기 비트들의 시퀀스 내의 대응하는 비트가 제2 비트 값을 갖는 경우에 상기 유휴 기간 동안 상기 신호 경로의 입력을 로우로 파킹하는 단계를 포함하는, 노후화 제어를 위한 방법. - 제30항에 있어서, 상기 신호 경로의 노후화를 제어하는 단계는 클록 신호를 상기 신호 경로의 입력에 입력하는 단계를 포함하는, 노후화 제어를 위한 방법.
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