KR20240032414A - 세라믹 기판 제조방법 - Google Patents

세라믹 기판 제조방법 Download PDF

Info

Publication number
KR20240032414A
KR20240032414A KR1020220111358A KR20220111358A KR20240032414A KR 20240032414 A KR20240032414 A KR 20240032414A KR 1020220111358 A KR1020220111358 A KR 1020220111358A KR 20220111358 A KR20220111358 A KR 20220111358A KR 20240032414 A KR20240032414 A KR 20240032414A
Authority
KR
South Korea
Prior art keywords
metal layer
ceramic substrate
manufacturing
pattern groove
forming
Prior art date
Application number
KR1020220111358A
Other languages
English (en)
Inventor
이지형
Original Assignee
주식회사 아모그린텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모그린텍 filed Critical 주식회사 아모그린텍
Priority to KR1020220111358A priority Critical patent/KR20240032414A/ko
Priority to PCT/KR2023/012841 priority patent/WO2024049183A1/ko
Publication of KR20240032414A publication Critical patent/KR20240032414A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명은 세라믹 기판 제조방법에 관한 것으로, 세라믹 기재의 상하면에 접합되는 상하부 금속층 각각은 0.8mm 이상의 두께로 이루어져 고출력의 파워모듈에 적용 가능하고, 상부 금속층에 복수의 금속패턴을 형성하기 위하여 사전에 기계적 가공 방식인 프레스 가공 또는 절삭 가공을 실시하기 때문에 화학적 식각 공정 시간을 단축시킬 수 있다.

Description

세라믹 기판 제조방법{CERAMIC BOARD MANUFACTURING METHOD}
본 발명은 세라믹 기판 제조방법에 관한 것으로, 더욱 상세하게는 상부 금속층에 금속패턴을 형성하기 위한 시간 및 비용 절약이 가능한 세라믹 기판 제조방법에 관한 것이다.
일반적으로 전기차는 고전압 배터리에서 제공되는 직류 전압을, 모터를 구동하기 위한 교류 3상 전압으로 변환시키는 인버터가 필요하다.
이러한 인버터는 구동용 배터리의 높은 전압을 모터에 적합한 상태로 조절하여 공급하기 위한 파워모듈이 조립된다. 파워모듈은 전력의 변환을 위한 반도체 칩과, 반도체 칩이 실장되어 와이어 본딩으로 연결되는 세라믹 기판을 포함하여 구성될 수 있다. 여기서, 반도체 칩은 고전압 고전류 동작으로 인해 고온의 열이 발생한다. 이러한 열이 지속되면 반도체 칩이 열화되고, 파워모듈의 성능이 저하되는 문제가 있다.
이를 해결하기 위해, 열전도도가 높은 두꺼운 금속 전극이 적용된 세라믹 기판이 사용되는데, 이러한 세라믹 기판은 금속 전극의 두께가 두껍기 때문에 라인/스페이스(Line/Space)의 치수가 상대적으로 더 크다. 여기서, 라인은 평면 위로 돌출되어 라인 형태로 연장된 패턴을 가리키고, 스페이스는 라인들 사이의 공간을 의미하며, 라인/스페이스의 치수는 상기 평면에 평행한 방향으로 라인과 스페이스가 갖는 폭을 의미한다. 일 예로, 두께가 0.3mm이면 라인/스페이스(Line/Space)는 0.5mm인 회로를 형성하며, 이때 에칭 가공에 소요되는 시간은 대략 1시간이다. 반면, 두께가 0.8mm이면 라인/스페이스(Line/Space)는 1.6mm인 회로를 형성해야 하기 때문에 에칭 가공에 소용되는 시간이 대략 24시간 이상 소요되어 매우 비효율적이다.
등록특허공보 제10-1758585호(2017.07.10 등록)
본 발명의 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 세라믹 기판의 금속층에 금속패턴을 형성하는 패터닝 공정에서 에칭 공정 이전에 상부 패턴홈을 형성하는 기계적 가공을 수행하여 원가 절감과 양산 효율화가 가능한 세라믹 기판 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재의 상하부에 배치되는 상부 금속층과 하부 금속층을 준비하는 단계와, 상부 금속층의 상측 일부분에 열과 압력을 가하여 상부 금속층의 두께보다 얇은 두께의 상부 패턴홈을 형성하는 단계와, 상부 금속층의 상면에 상부 패턴홈을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 이용하여 상부 패턴홈에 대응되는 상부 금속층의 부분을 식각하는 단계를 포함할 수 있다.
상부 패턴홈을 형성하는 단계에서, 상부 패턴홈의 두께는 상부 금속층 두께의 50% 이상 90% 이하가 되도록 형성할 수 있다.
상부 패턴홈을 형성하는 단계 이전 또는 이후에, 세라믹 기재의 상부에 상부 금속층을 접합하고, 세라믹 기재의 하부에 하부 금속층을 접합하는 단계를 더 포함할 수 있다.
접합하는 단계는, 세라믹 기재의 상면과 상부 금속층의 하면 사이, 세라믹 기재의 하면과 하부 금속층의 상면 사이에 접합층을 배치하는 단계와, 접합층을 용융시켜 세라믹 기재, 상부 금속층 및 하부 금속층을 접합하는 단계를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 노출된 접합층의 부분을 세라믹 기재의 상면이 노출될 때까지 식각하는 단계를 더 포함할 수 있다.
접합층을 배치하는 단계는, 도금, 페이스트 도포, 포일(foil) 부착 중 어느 하나의 방법으로 Ag, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어진 접합층을 배치할 수 있다.
식각하는 단계 이후에, 상부 금속층은 복수의 금속패턴으로 분리될 수 있다.
식각하는 단계에서, 상부 금속층의 부분이 식각되는 폭은 상부 패턴홈의 폭보다 좁을 수 있다. 여기서, 서로 마주하는 금속패턴 각각의 일측면은 계단 형태의 돌출부가 형성될 수 있다.
또한, 돌출부에서 계단을 이루는 각각의 단은 돌출되는 길이가 다를 수 있다.
또한, 돌출부에서 계단을 이루는 각각의 단은 세라믹 기재에 가까울수록 돌출 길이가 증가할 수 있다.
또한, 돌출부에서 계단을 이루는 각각의 단 중 어느 하나는 오목하게 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 하부 금속층을 복수의 금속패턴으로 분리하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 세라믹 기판 제조 방법은, 세라믹 기재의 상하부에 배치되는 상부 금속층과 하부 금속층을 준비하는 단계와, 상부 금속층의 상측 일부분을 절삭 가공하여 상부 금속층의 두께보다 얇은 두께의 상부 패턴홈을 형성하는 단계와, 상부 금속층의 상면에 상부 패턴홈을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 이용하여, 상부 패턴홈에 대응되는 상부 금속층의 부분을 식각하는 단계를 포함할 수 있다.
상부 패턴홈을 형성하는 단계에서, 상부 패턴홈의 두께는 상부 금속층 두께의 50% 이상 90% 이하가 되도록 형성할 수 있다.
상부 패턴홈을 형성하는 단계 이전 또는 이후에, 세라믹 기재의 상부에 상부 금속층을 접합하고, 세라믹 기재의 하부에 하부 금속층을 접합하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 세라믹 기판 제조방법에 따르면, 금속층에 금속패턴을 형성하기 위하여 사전에 기계적 가공을 실시하여 상부 패턴홈을 형성하기 때문에, 상부 패턴홈에 대응되는 잔여 부분을 제거하기 위한 화학적 식각 공정의 시간을 단축할 수 있다.
또한, 본 발명의 실시예에 따른 세라믹 기판 제조방법에 따르면, 상부 금속층에 금속패턴을 형성하기 위한 시간 및 비용 절약이 가능하여 양산 효율화가 가능할 뿐만 아니라 패턴의 정밀도와 품질을 높일 수 있다.
또한, 본 발명의 실시예에 따른 세라믹 기판 제조방법에 따르면, 서로 마주하는 금속패턴 각각의 일측면에 계단 형태의 돌출부가 형성되게 하여 에지 영역에서의 두께를 감소시키고, 이를 통해 급격한 온도 변화에서도 열충격에 강하고, 열응력을 완화시킬 수 있다.
또한, 본 발명의 실시예에 따른 세라믹 기판 제조방법에 따르면, 상부 금속층이 Cu, Al, Cu 합금 중 어느 하나의 재료로 형성되고, 0.8mm 이상의 두께로 형성되기 때문에 고전압 고전류가 통전될 수 있고, 열전도성이 우수하여 고신뢰성이 요구되는 고출력의 전력 변환용 파워모듈에 적용 가능하다.
또한, 본 발명의 실시예에 따른 세라믹 기판 제조방법에 따르면, 하부 금속층이 Cu, Al, Cu 합금 중 어느 하나의 재료로 형성되고, 0.8mm 이상의 두께로 형성되기 때문에 파워모듈에서 요구하는 고방열 조건을 만족할 수 있고, 열충격 및 열피로에 강하여 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 평면도이다.
도 3은 도 2의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 도시한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 세라믹 기판 제조방법에서 상부 패턴홈을 형성하는 단계를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 세라믹 기판 제조방법에서 세라믹 기재의 상부에 상부 금속층을 접합하고, 세라믹 기재의 하부에 하부 금속층을 접합하는 단계를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 세라믹 기판 제조방법에서 포토레지스트 패턴을 형성하는 단계와 상부 금속층의 부분을 식각하는 단계를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 세라믹 기판 제조방법에서 접합층의 부분을 세라믹 기재의 상면이 노출될 때까지 식각하는 단계, 포토레지스트 패턴을 제거하는 단계를 설명하기 위한 도면이다.
도 9는 도 7의 상부 금속층의 부분을 식각하는 단계에서 상부 금속층의 부분이 식각되는 폭이 상부 패턴홈의 폭보다 좁은 변형예를 설명하기 위한 도면이다.
도 10은 도 9에서 노출된 접합층의 부분 및 포토레지스트 패턴이 제거된 상태를 도시한 도면이다.
도 11은 도 10의 돌출부에서 계단을 이루는 각각의 단 중 어느 하나가 오목하게 형성된 변형예를 도시한 도면이다.
도 12는 하부 금속층이 복수의 금속패턴으로 분리된 또 다른 변형예를 도시한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법을 도시한 흐름도이다.
도 14는 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법에서 상부 패턴홈을 형성하는 단계를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드　또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는　"직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 사시도이고, 도 2는 본 발명의 일 실시예에 따른 세라믹 기판을 도시한 평면도이며, 도 3은 도 2의 A-A'선에 따른 단면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 기판(1)은 세라믹 기재(100), 세라믹 기재(100)의 상부에 접합되는 상부 금속층(200) 및 세라믹 기재(100)의 하부에 접합되는 하부 금속층(300)을 포함하여 구성될 수 있다. 본 실시예에서는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
세라믹 기재(100)는 산화물계 또는 질화물계 세라믹 재료로 이루어질 수 있다. 예컨대, 세라믹 기재(100)는 알루미나(Al2O3), AlN, SiN, Si3N4, ZTA(Zirconia Toughened Alumina) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
상부 금속층(200)은 세라믹 기재(100)의 상부에 접합층(400)을 매개로 브레이징 접합될 수 있다. 상부 금속층(200)은 Cu, Al, Cu 합금(CuMo 등) 중 어느 하나로 이루어질 수 있다. 상부 금속층(200)은 Si, LED, VCSEL, SiC, GaN 등의 반도체 칩(미도시)의 전극과 전기적 회로 연결이 가능하도록 복수의 금속패턴(210)으로 분리될 수 있다. 여기서, 금속패턴(210)의 형태는 실장되는 반도체 칩의 개수 등에 따라 다양하게 설계될 수 있다.
상부 금속층(200)을 복수의 금속패턴으로 분리하기 위한 공정에 대해서는 도 4 내지 도 8을 참조하여 자세히 후술하기로 한다.
상부 금속층(200)은 0.8mm 이상의 두께를 갖도록 형성될 수 있다. 고출력의 전력 변환이 이루어지는 파워모듈의 경우, 반도체 칩과 회로 연결이 이루어지는 상부 금속층(200)은 전기전도도가 높아야 하고, 방열을 위해 열전도도가 높아야 한다. 본 발명의 실시예에 따른 세라믹 기판(1)은 상부 금속층(200)이 Cu, Al, Cu 합금 중 어느 하나의 재료로 형성되고, 0.8mm 이상의 비교적 두꺼운 두께로 형성되기 때문에 전기전도성 및 열전도성이 우수하여 고출력의 전력 변환용 파워모듈에 적용 가능하다는 장점이 있다.
하부 금속층(300)은 세라믹 기재(100)의 하부에 접합층(400)을 매개로 브레이징 접합되는 것으로, 0.8mm 이상의 두께를 갖도록 형성될 수 있다. 하부 금속층(300)은 방열 효율을 높일 수 있도록 Cu, Al, Cu 합금(CuMo 등) 중 어느 하나로 이루어질 수 있다. 하부 금속층(300)은 히트싱크(미도시)와의 접합 면적을 높이도록 평판으로 형성될 수 있으나, 이에 한정되지는 않는다.
접합층(400)은 세라믹 기재(100)의 상면과 상부 금속층(200)의 하면 사이, 세라믹 기재(100)의 하면과 하부 금속층(300)의 상면 사이에 배치될 수 있고, 브레이징 온도에서 세라믹 기재(100)와 상하부 금속층(200,300)을 일체로 접합시킬 수 있다. 브레이징 온도는 450℃ 이상일 수 있다.
접합층(400)은 Ag, AgCu, AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. Ag, AgCu 및 AgCuTi와 같은 재료는 열전도도가 약 350W/m·K 이상이기 때문에 세라믹 기재(100)와 상하부 금속층(200,300) 간의 열 전달을 용이하게 하여 방열 효율을 높일 수 있다. 또한, 세라믹 기재(100)와 상하부 금속층(200,300)은 접합층(400)을 매개로 한 브레이징 접합에 의해 서로 기밀하게 접합되어 높은 접합 강도를 가질 수 있고, 고온 신뢰성이 우수하다.
도 4는 본 발명의 일 실시예에 따른 세라믹 기판 제조방법을 도시한 흐름도이다.
도 4에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재((100)의 상하부에 배치되는 상부 금속층(200)과 하부 금속층(300)을 준비하는 단계(S10)와, 상부 금속층(200)의 상측 일부분에 열과 압력을 가하여 상부 금속층(200)의 두께보다 얇은 두께의 상부 패턴홈(201)을 형성하는 단계(S20)와, 상부 금속층(200)의 상면에 상부 패턴홈(201)을 노출시키는 포토레지스트 패턴(20)을 형성하는 단계(S30)와, 포토레지스트 패턴(20)을 식각 마스크로 이용하여 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분을 식각하는 단계(S40)를 포함할 수 있다.
상부 금속층(200)과 하부 금속층(300)을 준비하는 단계(S10)에서, 상부 금속층(200)과 하부 금속층(300)은 Cu, Al, Cu 합금 중 어느 하나의 재료로 형성되고, 0.8mm 이상의 비교적 두꺼운 두께로 형성되기 때문에 전기전도성 및 열전도성이 우수하여 고출력의 전력 변환용 파워모듈에 적용 가능하다.
도 5를 참조하면, 상부 패턴홈(201)을 형성하는 단계(S20)는, 상부 금속층(200)의 상측 일부분에 열과 압력을 가하여 상부 금속층(200)의 두께(t1)보다 얇은 두께(t2)의 상부 패턴홈(201)을 형성할 수 있다. 여기서, 상부 금속층(200)은 하부 프레스 금형(11)에 안착되고, 상부 프레스 금형(12)에 의해 압력이 가해짐에 따라 상부 패턴홈(201)이 형성될 수 있다. 이때, 상부 금속층(200)은 고온의 가열 상태에서 압력이 가해짐으로써 상부 프레스 금형(12)의 가공 돌기(12a)에 대응되는 형상의 상부 패턴홈(201)이 형성될 수 있다. 한편, 비록 자세히 도시되지는 않았으나, 상부 패턴홈(201)은 NCT(Numerical Control Turret Press)에 의해 형성될 수도 있다.
상부 패턴홈(201)을 형성하는 단계(S20)는, 상부 금속층(200)의 일부분을 전체 두께(t1)의 50% 내지 90% 범위만큼 제거하여 상부 패턴홈(201)을 형성할 수 있다. 예를 들어, 상부 금속층(200)의 전체 두께(t1)가 10mm이면, 상부 금속층(200)의 상측 일부분을 제거하여 두께(t2)가 7mm인 상부 패턴홈(201)을 형성할 수 있다. 또한, 상부 금속층(200)의 전체 두께(t1)가 8mm이면, 상부 금속층(200)의 상측 일부분을 제거하여 두께(t2)가 4mm인 상부 패턴홈(201)을 형성할 수 있다.
도 6을 참조하면, 상부 패턴홈을 형성하는 단계(S20) 이후에, 세라믹 기재(100)의 상부에 상부 금속층(200)을 접합하고, 세라믹 기재(100)의 하부에 하부 금속층(300)을 접합하는 단계(S21)를 더 포함할 수 있다. 접합하는 단계(S21)는, 세라믹 기재(100)의 상면과 상부 금속층(200)의 하면 사이, 세라믹 기재(100)의 하면과 하부 금속층(300)의 상면 사이에 접합층(400)을 배치하는 단계(S21a)와, 접합층(400)을 용융시켜 세라믹 기재(100), 상부 금속층(200) 및 하부 금속층(300)을 접합하는 단계(S21b)를 포함할 수 있다.
접합층(400)을 배치하는 단계(S21a)는, 도금, 페이스트 도포, 포일(foil) 부착 중 어느 하나의 방법으로 Ag, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어진 접합층(400)을 배치할 수 있고, 접합층(400)의 두께는 약 0.005mm 내지 1.0mm 범위일 수 있으나, 이에 한정되지는 않는다.
접합층(400)을 배치하는 단계 이후에, 접합층(400)을 용융시켜 세라믹 기재(100), 상부 금속층(200) 및 하부 금속층(300)을 접합하는 단계를 수행할 수 있다. 접합하는 단계는 하부 금속층(300), 세라믹 기재(100) 및 상부 금속층(200)을 적층한 상태에서 각 층 사이에 개재된 접합층(400)을 450℃ 이상, 바람직하게는 780~900℃에서 용융시켜 브레이징 접합할 수 있고, 이때 접합력을 높이기 위해 상부 중량 또는 가압을 실시할 수 있다.
한편, 비록 도시되지는 않았으나, 세라믹 기재(100)의 상부에 상부 금속층(200)을 접합하고, 세라믹 기재(100)의 하부에 하부 금속층(300)을 접합하는 단계(S21)는, 상부 패턴홈(201)을 형성하는 단계(S20) 이전에 수행할 수도 있다. 즉, 제조 환경에 따라 상부 금속층(200)은 상부 패턴홈(201)이 형성되기 이전에 세라믹 기재(100)에 접합될 수 있고, 상하부 금속층(200,300)이 세라믹 기재(100)에 접합된 상태에서 상부 금속층(200)에 상부 패턴홈(201)을 형성할 수도 있다.
도 7을 참조하면, 상부 금속층(200)의 상면에 상부 패턴홈(201)을 노출시키는 포토레지스트 패턴(20)을 형성하는 단계(S30)는, 상부 금속층(200) 상에서 포토리소그래피(photolithography) 공정을 수행하여 포토레지스트 패턴(20)을 형성할 수 있다. 비록 자세히 도시되지는 않았으나, 포토리소그래피 공정은 포토레지스트 층을 형성한 후, 포토레지스트 층에 노광 및 현상 공정을 수행하여 포토레지스트 패턴(20)을 형성할 수 있다. 여기서, 포토레지스트 패턴(20)은 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분을 식각하기 위하여 상부 패턴홈(201)을 노출시키도록 형성될 수 있다.
포토레지스트 패턴(20)을 형성하는 단계(S30) 이후에, 포토레지스트 패턴(20)을 식각 마스크로 이용하여, 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분을 식각하는 단계(S40)를 수행할 수 있다. 상부 금속층(200)의 부분을 식각하는 단계(S40)에서, 상부 금속층(200)이 식각되는 폭(w2)은 상부 패턴홈(201)의 폭(w1)보다 넓을 수 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 상부 금속층(200)의 부분을 식각하는 단계(S40) 이후에, 노출된 접합층(400)의 부분을 세라믹 기재(100)의 상면이 노출될 때까지 식각하는 단계(S50)를 더 포함할 수 있다. 세라믹 기재(100)의 상면이 노출될 때까지 식각하는 단계(S50)는, 세라믹 기재(100)와 접합층(400)이 반응하여 형성된 물질을 식각하는 단계를 포함할 수 있다. 일례로, 세라믹 기재(100)가 AlN, Si3N4 등의 질화물계 재료일 경우, 접합층(400)의 Ti와 반응하여 TiN이 형성될 수 있으므로 TiN을 식각하는 단계를 포함할 수 있다.
세라믹 기재(100)의 상면이 노출될 때까지 식각하는 단계(S50) 이후에, 포토레지스트 패턴(20)을 건식 또는 습식 식각을 통하여 제거하는 단계(S60)를 수행함으로써, 복수의 금속패턴이 형성된 세라믹 기판(1)을 제조할 수 있다.
이와 같이, 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분 및 접합층(400)의 부분을 세라믹 기재(100)의 상면이 노출될 때까지 식각함으로써, 서로 분리된 복수의 금속패턴(210)을 형성할 수 있다. 복수의 금속패턴은 기설계된 회로패턴에 맞게 전기적으로 분리되어 있기 때문에 반도체 칩과 회로 연결 시 쇼트 현상이 발생하지 않는다.
상부 금속층(200)의 두께가 0.8mm 이상으로 두껍게 형성될 경우, 에칭 공정으로만 전극 패턴을 형성하는 것은 에칭 시간이 너무 오래 걸릴 뿐만 아니라 패턴의 정밀도도 좋지 않은 문제점이 있다. 반면, 본 발명의 세라믹 기판 제조방법은 복수의 금속패턴을 형성하기 위하여 사전에 기계적 가공 방식인 프레스 가공을 실시하기 때문에 화학적 식각 공정 시간을 단축시킬 수 있다는 효과가 있다. 프레스 가공은 상부 금속층(200)의 일부분을 전체 두께의 50% 내지 90% 범위만큼 제거하여 두께 방향의 상부 패턴홈(201)을 형성할 수 있다. 따라서, 상부 금속층(200)의 두께가 10mm 정도로 매우 두껍더라도 7mm 두께의 상부 패턴홈(201)을 사전에 형성해 놓으면 상부 금속층(200)의 두께가 3mm로 줄어들어 식각 공정에 소요되는 시간을 획기적으로 줄일 수 있다. 이와 같이, 본 발명의 세라믹 기판 제조방법은 효율적인 패터닝이 가능할 뿐만 아니라 패턴의 정밀도와 품질을 높일 수 있다는 장점이 있다.
도 9는 도 7의 상부 금속층의 부분을 식각하는 단계에서 상부 금속층의 부분이 식각되는 폭이 상부 패턴홈의 폭보다 좁은 변형예를 설명하기 위한 도면이고, 도 10은 도 9에서 노출된 접합층의 부분 및 포토레지스트 패턴이 제거된 상태를 도시한 도면이다.
도 9를 참조하면, 상부 금속층(200')의 부분을 식각하는 단계(S40)에서, 상부 금속층(200')의 부분이 식각되는 폭(w2)은 상부 패턴홈(201')의 폭(w1)보다 좁을 수 있다. 이와 같이 상부 금속층(200')의 부분이 식각되는 폭(w2)이 상부 패턴홈(201')의 폭(w1)보다 좁을 경우, 도 10에 도시된 바와 같이 세라믹 기판(1')에서 서로 마주하는 금속패턴(210') 각각의 일측면은 계단 형태의 돌출부(211')가 형성될 수 있다. 여기서, 계단 형태는 다단을 이루는 형태를 의미한다. 모서리, 가장자리와 같이 응력(stresss)이 집중되는 에지 영역은 열충격에 취약하기 때문에 급격한 온도 변화에서 균열이 발생할 수 있다. 반면, 서로 마주하는 금속패턴(201') 각각의 일측면에 계단 형태의 돌출부(211')가 형성되면, 에지 영역의 두께가 최소화되고, 에지 영역의 에너지가 분산되어 열응력이 완화될 수 있다.
돌출부(211')에서 계단을 이루는 각각의 단(211a',211b')은 돌출되는 길이가 다르게 형성될 수 있다. 구체적으로, 돌출부(211')에서 계단을 이루는 각각의 단(211a',211b')은 세라믹 기재(100')에 가까울수록 돌출 길이가 증가하도록 형성될 수 있다. 즉, 상측 단(211a')에 비해 하측 단(211b')이 더 돌출되게 형성될 수 있다. 이와 같이, 돌출부(211')는 에지 영역에서 두께가 감소하므로 에지 영역의 에너지가 분산되어 열응력이 완화되고, 열충격에 강하다는 장점이 있다.
도 11은 도 10의 돌출부에서 계단을 이루는 각각의 단 중 어느 하나가 오목하게 형성된 다른 변형예를 도시한 도면이다.
도 11을 참조하면, 돌출부(211')에서 계단을 이루는 각각의 단(211a',211b') 중 어느 하나는 오목하게 형성될 수 있다. 예를 들어, 하측 단(211b')은 곡선 형태의 경사를 갖고, 세라믹 기재(100') 방향으로 오목한 형상일 수 있다.
도 12는 하부 금속층이 복수의 금속패턴으로 분리된 또 다른 변형예를 도시한 도면이다.
도 12를 참조하면, 세라믹 기판(1")에서 하부 금속층(300")은 복수의 금속패턴(310")으로 분리되어 세라믹 기재(100)")의 하면에 접합될 수 있다. 즉, 본 발명의 일 실시예에 따른 세라믹 기판 제조방법은, 하부 금속층(300")을 복수의 금속패턴(310")으로 분리하는 단계를 더 포함할 수 있다. 하부 금속층(300")은 히트싱크와의 접합 면적을 높이도록 평판으로 형성될 수 있으나, 파워모듈의 다양한 설계 형태에 따라, 하부 금속층(300")은 Si, LED, VCSEL, SiC, GaN 등의 반도체 칩(미도시)의 전극과 전기적 회로 연결이 가능한 패턴으로 형성될 수도 있다. 또한, 하부 금속층(300")은 상부 금속층(200")과의 부피 차이를 줄이기 위해 복수의 금속패턴(310")으로 분리될 수도 있다. 즉, 하부 금속층(300")이 복수의 금속패턴(310")으로 분리되어 부피가 감소하면, 상부 금속층(200")과 하부 금속층(300")의 부피비가 0.9 내지 1.1 범위 내에 있도록 조절되어 고온 환경에서 휘어지는 현상이 줄어들 수 있다. 하부 금속층(300")은 상부 금속층(200")과 마찬가지로 0.8mm 이상의 두께를 갖도록 형성된 Thick Cu 층이기 때문에 복수의 금속패턴(310")으로 분리하는 공정은 상부 금속층(200")을 복수의 금속패턴(210")으로 분리하는 공정과 동일하게 진행될 수 있다. 즉, 하부 금속층(300")을 복수의 금속패턴(310")으로 분리하는 단계는, 하부 금속층(300")에 열과 압력을 가하여 하부 금속층(300")의 두께보다 얇은 두께의 하부 패턴홈을 형성하고, 하부 패턴홈을 노출시키는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하부 패턴홈에 대응되는 하부 금속층(300")의 부분을 식각하고, 이후에 노출된 접합층의 부분을 세라믹 기재의 하면이 노출될 때까지 식각하는 단계를 포함할 수 있다. 또한, 하부 금속층(300")을 복수의 금속패턴(310")으로 분리하는 단계는, 세라믹 기재(100")의 하부에 하부 금속층(300")을 접합하는 단계 이전에 수행할 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법을 도시한 흐름도이고, 도 14는 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법에서 상부 패턴홈을 형성하는 단계를 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법은, 세라믹 기재(100)의 상하부에 배치되는 상부 금속층(200)과 하부 금속층(300)을 준비하는 단계(S10')와, 상부 금속층(200)의 상측 일부분을 절삭 가공하여 상부 금속층(200)의 두께보다 얇은 두께의 상부 패턴홈(201)을 형성하는 단계(S20')와, 상부 금속층(200)의 상면에 상부 패턴홈(201)을 노출시키는 포토레지스트 패턴(20)을 형성하는 단계(S30')와, 포토레지스트 패턴(20)을 식각 마스크로 이용하여, 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분을 식각하는 단계(S40')를 포함할 수 있다.
본 발명의 다른 실시예에 따른 세라믹 기판 제조방법에서, 세라믹 기재(100')의 상하부에 배치되는 상부 금속층(200)과 하부 금속층(300)을 준비하는 단계(S10')와, 상부 금속층(200)의 상면에 상부 패턴홈(201)을 노출시키는 포토레지스트 패턴(20)을 형성하는 단계(S30')와, 포토레지스트 패턴(20)을 식각 마스크로 이용하여, 상부 패턴홈(201)에 대응되는 상부 금속층(200)의 부분을 식각하는 단계(S40')는 일 실시예와 동일하게 수행할 수 있다. 본 발명의 다른 실시예에 따른 세라믹 기판 제조방법은, 도 14에 도시된 바와 같이 상부 패턴홈(201)을 형성하는 단계(S20')에서, 상부 금속층(200)의 상측 일부분을 절삭 가공하여 상부 금속층(200)의 두께보다 얇은 두께의 상부 패턴홈(201)을 형성할 수 있다. 여기서, 절삭 가공은 물리적 가공인 밀링(Milling) 가공을 수행하여 두께 방향의 상부 패턴홈(201)을 형성할 수 있다. 여기서, 상부 금속층(200)은 회전축을 중심으로 회전하는 엔드밀과 같은 밀링 팁(10)에 의해 상측 일부분이 절삭되어 두께 방향의 상부 패턴홈(201)이 형성될 수 있다. 비록 도시되지는 않았으나, 밀링 장치(미도시)는 밀링 팁(10)을 기설계된 패턴에 맞게 이동시키면서 다양한 깊이 및 기울기를 가진 상부 패턴홈(201)을 자유롭게 형성하도록 구비될 수 있다. 이러한 밀링 팁(10)을 이용한 기계적 가공 방식은 상부 금속층(200)의 두께가 두껍게 형성되더라도 신속하고 정밀하게 상부 패턴홈(201)을 형성할 수 있다는 장점이 있다. 즉, 반도체 칩, 제품 스펙 등에 따라 자유롭게 회로패턴 설계가 가능하며, 미세 패턴을 형성할 수 있기 때문에 다양한 파워모듈의 설계 및 제작이 가능하다. 또한, 패턴이 바뀌더라도 패턴 변화를 컴퓨터로 교정하여 변화된 패턴에 맞게 유연한 대응이 가능하다.
상술한 본 발명의 실시예들에 따른 세라믹 기판 제조방법은 복수의 전극패턴을 형성하기 위하여 사전에 기계적 가공 방식인 프레스 가공 또는 절삭 가공을 실시하기 때문에 화학적 식각 공정 시간을 단축시킬 수 있다는 효과가 있다. 또한, 본 발명의 세라믹 기판 제조방법은 효율적인 패터닝이 가능할 뿐만 아니라 패턴의 정밀도와 품질도 높일 수 있다는 장점이 있다.
아울러, 본 발명의 실시예들에 따른 세라믹 기판 제조방법은 서로 마주하는 금속패턴 각각의 일측면에 계단 형태의 돌출부가 형성되게 하여 에지 영역에서의 두께를 감소시키고, 이를 통해 급격한 온도 변화에서도 열충격에 강하고, 열응력을 완화시킬 수 있다.
상술한 본 발명의 세라믹 기판은 단면 또는 양면 냉각 파워모듈 외에도 고전력 및 고방열 특성이 필요한 다양한 장치 적용 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1,1',1": 세라믹 기판 10: 밀링 팁
11: 하부 프레스 금형 12: 상부 프레스 금형
12a: 가공 돌기 20,20': 포토레지스트 패턴
100,100',100": 세라믹 기재 200,200',200": 상부 금속층
201,201': 상부 패턴홈 211': 돌출부
211a': 상측 단 211b': 하측 단
210,210',210"310": 복수의 금속패턴
300,300',300": 하부 금속층 400,400',400": 접합층

Claims (16)

  1. 세라믹 기재의 상하부에 배치되는 상부 금속층과 하부 금속층을 준비하는 단계;
    상기 상부 금속층의 상측 일부분에 열과 압력을 가하여 상기 상부 금속층의 두께보다 얇은 두께의 상부 패턴홈을 형성하는 단계;
    상기 상부 금속층의 상면에 상기 상부 패턴홈을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 상부 패턴홈에 대응되는 상기 상부 금속층의 부분을 식각하는 단계를 포함하는 세라믹 기판 제조방법.
  2. 제1항에 있어서,
    상기 상부 패턴홈을 형성하는 단계에서,
    상기 상부 패턴홈의 두께는 상기 상부 금속층 두께의 50% 이상 90% 이하가 되도록 형성하는 세라믹 기판 제조방법.
  3. 제1항에 있어서,
    상기 상부 패턴홈을 형성하는 단계 이전 또는 이후에,
    상기 세라믹 기재의 상부에 상기 상부 금속층을 접합하고, 상기 세라믹 기재의 하부에 상기 하부 금속층을 접합하는 단계를 더 포함하는 세라믹 기판 제조방법.
  4. 제2항에 있어서,
    상기 접합하는 단계는,
    상기 세라믹 기재의 상면과 상기 상부 금속층의 하면 사이, 상기 세라믹 기재의 하면과 상기 하부 금속층의 상면 사이에 접합층을 배치하는 단계; 및
    상기 접합층을 용융시켜 상기 세라믹 기재, 상기 상부 금속층 및 상기 하부 금속층을 접합하는 단계를 포함하는 세라믹 기판 제조방법.
  5. 제4항에 있어서,
    노출된 상기 접합층의 부분을 상기 세라믹 기재의 상면이 노출될 때까지 식각하는 단계를 더 포함하는 세라믹 기판 제조방법.
  6. 제4항에 있어서,
    상기 접합층을 배치하는 단계는,
    도금, 페이스트 도포, 포일(foil) 부착 중 어느 하나의 방법으로 Ag, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어진 접합층을 배치하는 세라믹 기판 제조방법.
  7. 제1항에 있어서,
    상기 식각하는 단계 이후에,
    상기 상부 금속층은 복수의 금속패턴으로 분리된 세라믹 기판 제조방법.
  8. 제1항에 있어서,
    상기 식각하는 단계에서,
    상기 상부 금속층의 부분이 식각되는 폭은 상기 상부 패턴홈의 폭보다 좁은 세라믹 기판 제조방법.
  9. 제8항에 있어서,
    서로 마주하는 상기 금속패턴 각각의 일측면은 계단 형태의 돌출부가 형성된 세라믹 기판 제조방법.
  10. 제9항에 있어서,
    상기 돌출부에서 상기 계단을 이루는 각각의 단은 돌출되는 길이가 다른 세라믹 기판 제조방법.
  11. 제9항에 있어서,
    상기 돌출부에서 상기 계단을 이루는 각각의 단은 상기 세라믹 기재에 가까울수록 돌출 길이가 증가하는 세라믹 기판 제조방법.
  12. 제9항에 있어서,
    상기 돌출부에서 상기 계단을 이루는 각각의 단 중 어느 하나는 오목하게 형성된 세라믹 기판 제조방법.
  13. 제1항에 있어서,
    상기 하부 금속층을 복수의 금속패턴으로 분리하는 단계를 더 포함하는 세라믹 기판 제조방법.
  14. 세라믹 기재의 상하부에 배치되는 상부 금속층과 하부 금속층을 준비하는 단계;
    상기 상부 금속층의 상측 일부분을 절삭 가공하여 상기 상부 금속층의 두께보다 얇은 두께의 상부 패턴홈을 형성하는 단계;
    상기 상부 금속층의 상면에 상기 상부 패턴홈을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 상부 패턴홈에 대응되는 상기 상부 금속층의 부분을 식각하는 단계를 포함하는 세라믹 기판 제조방법.
  15. 제14항에 있어서,
    상기 상부 패턴홈을 형성하는 단계에서,
    상기 상부 패턴홈의 두께는 상기 상부 금속층 두께의 50% 이상 90% 이하가 되도록 형성하는 세라믹 기판 제조방법.
  16. 제14항에 있어서,
    상기 상부 패턴홈을 형성하는 단계 이전 또는 이후에,
    상기 세라믹 기재의 상부에 상기 상부 금속층을 접합하고, 상기 세라믹 기재의 하부에 상기 하부 금속층을 접합하는 단계를 더 포함하는 세라믹 기판 제조방법.
KR1020220111358A 2022-09-02 2022-09-02 세라믹 기판 제조방법 KR20240032414A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220111358A KR20240032414A (ko) 2022-09-02 2022-09-02 세라믹 기판 제조방법
PCT/KR2023/012841 WO2024049183A1 (ko) 2022-09-02 2023-08-30 세라믹 기판 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220111358A KR20240032414A (ko) 2022-09-02 2022-09-02 세라믹 기판 제조방법

Publications (1)

Publication Number Publication Date
KR20240032414A true KR20240032414A (ko) 2024-03-12

Family

ID=90098266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220111358A KR20240032414A (ko) 2022-09-02 2022-09-02 세라믹 기판 제조방법

Country Status (2)

Country Link
KR (1) KR20240032414A (ko)
WO (1) WO2024049183A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101758585B1 (ko) 2012-03-14 2017-07-14 니혼도꾸슈도교 가부시키가이샤 세라믹기판 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031718A (ja) * 2001-07-11 2003-01-31 Mitsubishi Electric Corp 電力用半導体装置
JP4146321B2 (ja) * 2003-09-25 2008-09-10 株式会社東芝 セラミックス回路基板
KR102327870B1 (ko) * 2016-08-30 2021-11-18 주식회사 아모센스 세라믹 기판 및 그 제조방법
KR102055587B1 (ko) * 2018-06-08 2019-12-13 이종은 고전력 반도체용 방열기판, 이를 포함하는 고전력 반도체 모듈, 및 그 제조 방법
KR102580589B1 (ko) * 2020-12-28 2023-09-20 주식회사 아모센스 전력반도체 모듈의 제조방법 및 이에 의해 제조된 전력반도체 모듈

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101758585B1 (ko) 2012-03-14 2017-07-14 니혼도꾸슈도교 가부시키가이샤 세라믹기판 및 그 제조방법

Also Published As

Publication number Publication date
WO2024049183A1 (ko) 2024-03-07

Similar Documents

Publication Publication Date Title
CN108133915B (zh) 功率器件内置且双面散热的功率模组及其制备方法
JP4613077B2 (ja) 半導体装置、電極用部材および電極用部材の製造方法
EP3107120B1 (en) Power semiconductor module
KR102055587B1 (ko) 고전력 반도체용 방열기판, 이를 포함하는 고전력 반도체 모듈, 및 그 제조 방법
US11984326B2 (en) Heat dissipating substrate for semiconductor and preparation method thereof
JP3390661B2 (ja) パワーモジュール
JP3971568B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP4885046B2 (ja) 電力用半導体モジュール
CN111354710B (zh) 半导体装置及其制造方法
KR20240032414A (ko) 세라믹 기판 제조방법
JP5987634B2 (ja) パワー半導体モジュール
JP5619232B2 (ja) 半導体装置および電極用部材の製造方法
JPH11214612A (ja) パワー半導体モジュール
KR20230153818A (ko) 세라믹 기판 제조방법
JP4992302B2 (ja) パワー半導体モジュール
JP5485833B2 (ja) 半導体装置、電極用部材および電極用部材の製造方法
JP2004311691A (ja) 回路用金属板およびセラミックス回路基板
JP7513212B2 (ja) 半導体装置
KR20240041536A (ko) 히트싱크 일체형 파워모듈용 기판 및 그 제조방법
KR20230126340A (ko) 세라믹 기판 유닛 및 그 제조방법
US20240194581A1 (en) Power module and manufacturing method therefor
JP2010239033A (ja) 半導体装置及びその製造方法
KR102564818B1 (ko) 파워모듈 및 그 제조방법
KR20230105373A (ko) 세라믹 기판 유닛 및 그 제조방법
CN212209480U (zh) 一种功率器件