KR20240032263A - 표시 패널 - Google Patents

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KR20240032263A
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inorganic
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KR1020220110961A
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이홍범
이정호
김쇄현
문유한
서연주
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1영역, 상기 제1영역을 적어도 일부 둘러싸는 제2영역 및 상기 제1영역과 상기 제2영역 사이의 제3영역을 포함하는 기판, 상기 제2영역에 배치되고, 부화소전극, 대향전극, 및 상기 부화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드, 상기 발광다이오드 상에 배치되고, 제1무기봉지층, 제2무기봉지층, 및 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 배치된 유기봉지층을 포함하는 봉지층, 상기 제3영역에 위치하되, 상기 제2영역에서 상기 제1영역을 향하는 방향을 따라 배열된 제1격벽과 제2격벽, 및 상기 제2격벽과 상기 제1영역 사이에 위치하는 제1세퍼레이터, 상기 제1세퍼레이터와 상기 제1영역 사이에 위치하는 제2세퍼레이터, 및 상기 제1세퍼레이터 및 상기 제2세퍼레이터 사이에 정의된 제1그루브를 포함하고, 상기 제1세퍼레이터 및 상기 제2세퍼레이터 각각은, 상기 기판 상의 제1금속패턴층, 상기 제1금속패턴층 상에 배치된 제1무기패턴층, 상기 제1무기패턴층 상에 배치된 제2금속패턴층, 상기 제2금속패턴층 상에 배치된 제2무기패턴층, 상기 제2무기패턴층 상에 배치된 제3금속패턴층, 및 상기 제3금속패턴층 상에 배치된 제3무기패턴층을 포함하고, 상기 제1 내지 제3무기패턴층 각각의 단부는 상기 제1그루브의 중심을 향해 연장된 팁을 포함하는, 표시 패널을 개시한다.

Description

표시 패널{DISPLAY PANEL}
본 발명의 실시예들은 표시 패널에 관한 것이다.
근래의 표시 패널은 그 용도가 다양해지고 있다. 또한, 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 패널 중 표시영역이 차지하는 면적을 확대하면서, 표시 패널에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역에 다양한 구성요소를 배치할 수 있는 표시장치의 연구가 이루어지고 있다.
본 발명의 표시영역 내에 다양한 종류의 컴포넌트들을 배치할 수 있는 개구영역을 갖는 표시 패널을 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에서는, 제1영역, 상기 제1영역을 적어도 일부 둘러싸는 제2영역 및 상기 제1영역과 상기 제2영역 사이의 제3영역을 포함하는 기판; 상기 제2영역에 배치되고, 부화소전극, 대향전극, 및 상기 부화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드; 상기 발광다이오드 상에 배치되고, 제1무기봉지층, 제2무기봉지층, 및 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 배치된 유기봉지층을 포함하는 봉지층; 상기 제3영역에 위치하되, 상기 제2영역에서 상기 제1영역을 향하는 방향을 따라 배열된 제1격벽과 제2격벽; 상기 제2격벽과 상기 제1영역 사이에 위치하는 제1세퍼레이터; 상기 제1세퍼레이터와 상기 제1영역 사이에 위치하는 제2세퍼레이터; 및 상기 제1세퍼레이터 및 상기 제2세퍼레이터 사이에 정의된 제1그루브;를 포함하고, 상기 제1세퍼레이터 및 상기 제2세퍼레이터 각각은, 상기 기판 상의 제1금속패턴층; 상기 제1금속패턴층 상에 배치된 제1무기패턴층; 상기 제1무기패턴층 상에 배치된 제2금속패턴층; 상기 제2금속패턴층 상에 배치된 제2무기패턴층; 상기 제2무기패턴층 상에 배치된 제3금속패턴층; 및 상기 제3금속패턴층 상에 배치된 제3무기패턴층을 포함하고, 상기 제1 내지 제3무기패턴층 각각의 단부는 상기 제1그루브의 중심을 향해 연장된 팁을 포함하는, 표시 패널을 개시한다.
일 실시예에서, 상기 제1무기패턴층은 상기 제1금속패턴층의 측면과 상기 제1무기절연층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제1팁을 포함하고, 상기 제2무기패턴층은 상기 제2금속패턴층의 측면과 상기 제2무기패턴층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제2팁을 포함하고, 상기 제3무기패턴층은 상기 제3금속패턴층의 측면과 상기 제3무기패턴층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제3팁을 포함할 수 있다.
일 실시예에서, 상기 제1무기패턴층은 상기 제1금속패턴층보다 큰 폭을 가지고, 상기 제2무기패턴층은 상기 제2금속패턴층 및 상기 제3금속패턴층보다 큰 폭을 가지고, 상기 제3무기패턴층은 상기 제3금속패턴층보다 큰 폭을 가질 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 제3영역에 배치되며, 상기 제1그루브 아래에 위치하는 하부층;을 더 포함하고, 상기 하부층의 상면은 상기 제1그루브의 바닥면에 해당할 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 발광다이오드와 전기적으로 연결되는 부화소회로부;를 더 포함하고, 상기 부화소회로부는, 실리콘계 반도체층 및 상기 실리콘계 반도체층과 적어도 일부 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터; 산화물계 반도체층 및 상기 산화물계 반도체층과 적어도 일부 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제1박막트랜지스터의 상기 제1게이트전극과 적어도 일부가 중첩하는 커패시터전극; 및 상기 실리콘계 반도체층, 상기 산화물계 반도체층, 상기 제1게이트전극, 상기 제2게이트전극, 또는 상기 커패시터전극 상에 배치된 복수의 무기절연층들;을 포함할 수 있다.
일 실시예에서, 상기 하부층은 상기 실리콘계 반도체층과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제3금속패턴층은 각각 상기 제1게이트전극, 상기 제2게이트전극, 및 상기 커패시터전극 중 어느 하나와 동일한 물질을 포함하고, 상기 제1 내지 제3무기패턴층은 각각 상기 복수의 무기절연층들 중 어느 하나와 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1격벽과 상기 제2격벽 사이에 배치된 제3세퍼레이터; 및 상기 제1격벽과 상기 제3세퍼레이터, 또는 상기 제3세퍼레이터와 상기 제2격벽 사이에 정의된 제2그루브;를 더 포함하고, 상기 유기봉지층의 적어도 일부는 상기 제2그루브 내에 채워질 수 있다.
일 실시예에서, 상기 제1무기봉지층의 제1부분 및 상기 제2무기봉지층의 제1부분은 상기 제2격벽 상에서 직접 접촉할 수 있다.
일 실시예에서, 상기 제1무기봉지층의 제2부분 및 상기 제2무기봉지층의 제2부분은 상기 제1세퍼레이터 또는 상기 제2세퍼레이터 상에서 직접 접촉할 수 있다.
일 실시예에서, 상기 제1세퍼레이터 및 상기 제2세퍼레이터 각각은, 상기 제3무기패턴층 상에 배치된 제4금속패턴층을 포함하고, 상기 제4금속패턴층은, 순차로 적층된 제1서브층, 제2서브층, 및 제3서브층을 포함하되, 상기 제3서브층은 상기 제2서브층의 측면과 상기 제3서브층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 팁을 포함할 수 있다.
일 실시예에서, 상기 제1서브층과 상기 제3서브층은 동일한 물질을 포함하고, 상기 제2서브층은 상기 제1서브층 및 상기 제3서브층과 상이한 물질을 포함할 수 있다.
일 실시예에서, 상기 중간층은 적어도 하나의 유기물층을 포함하고, 상기 적어도 하나의 유기물층 및 상기 대향전극은 상기 제3영역에서 상기 제1세퍼레이터 및 상기 제2세퍼레이터에 의해 단절되거나 분리될 수 있다.
본 발명의 다른 일 관점에서는, 제1영역, 상기 제1영역을 적어도 일부 둘러싸는 제2영역 및 상기 제1영역과 상기 제2영역 사이의 제3영역을 포함하는 기판; 상기 제2영역에 배치되고, 부화소전극, 대향전극, 및 상기 부화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드; 상기 발광다이오드 상에 배치되고, 제1무기봉지층, 제2무기봉지층, 및 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 배치된 유기봉지층을 포함하는 봉지층; 상기 제3영역에 위치하는 격벽; 및 상기 격벽과 상기 제1영역 사이에 위치하는 제1세퍼레이터;를 포함하고, 상기 제1세퍼레이터는, 상기 기판 상의 제1금속패턴층; 상기 제1금속패턴층 상에 배치된 제1무기패턴층; 상기 제1무기패턴층 상에 배치된 제2금속패턴층; 상기 제2금속패턴층 상에 배치된 제2무기패턴층; 상기 제2무기패턴층 상에 배치된 제3금속패턴층; 및 상기 제3금속패턴층 상에 배치된 제3무기패턴층을 포함하고, 상기 제1 내지 제3무기패턴층 각각의 단부는 각 층의 하부에 배치된 층 보다 측 방향으로 돌출된 팁을 포함하는, 표시 패널을 개시한다.
일 실시예에서, 상기 제1무기패턴층은 상기 제1금속패턴층의 측면과 상기 제1무기절연층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제1팁을 포함하고, 상기 제2무기패턴층은 상기 제2금속패턴층의 측면과 상기 제2무기패턴층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제2팁을 포함하고, 상기 제3무기패턴층은 상기 제3금속패턴층의 측면과 상기 제3무기패턴층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제3팁을 포함할 수 있다.
일 실시예에서, 상기 표시 패널은 상기 발광다이오드와 전기적으로 연결되는 부화소회로부;를 더 포함하고, 상기 부화소회로부는, 실리콘계 반도체층 및 상기 실리콘계 반도체층과 적어도 일부 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터; 산화물계 반도체층 및 상기 산화물계 반도체층과 적어도 일부 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제1박막트랜지스터의 상기 제1게이트전극과 적어도 일부가 중첩하는 커패시터전극; 및 상기 실리콘계 반도체층, 상기 산화물계 반도체층, 상기 제1게이트전극, 상기 제2게이트전극, 또는 상기 커패시터전극 상에 배치된 복수의 무기절연층들;을 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제3금속패턴층은 각각 상기 제1게이트전극, 상기 제2게이트전극, 및 상기 커패시터전극 중 어느 하나와 동일한 물질을 포함하고, 상기 제1 내지 제3무기패턴층은 각각 상기 복수의 무기절연층들 중 어느 하나와 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 상기 제3영역에 위치하며, 상기 제2영역과 상기 격벽 사이에 배치된 제2세퍼레이터;를 더 포함하고, 상기 유기봉지층의 적어도 일부는 상기 제2세퍼레이터를 커버하도록 배치될 수 있다.
일 실시예에서, 상기 제1세퍼레이터는, 상기 제3무기패턴층 상에 배치된 제4금속패턴층을 포함하고, 상기 제4금속패턴층은, 순차로 적층된 제1서브층, 제2서브층, 및 제3서브층을 포함하되, 상기 제3서브층은 상기 제2서브층의 측면과 상기 제3서브층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 팁을 포함할 수 있다.
일 실시예에서, 상기 제1서브층과 상기 제3서브층은 동일한 물질을 포함하고, 상기 제2서브층은 상기 제1서브층 및 상기 제3서브층과 상이한 물질을 포함할 수 있다.
본 발명은 개구영역 주변에 배치된 세퍼레이터와 그루브를 형성하는데 사용되는 공정 마스크 수를 감소시켜 생산성을 향상시킬 수 있다.
또한, 본 발명은 개구영역으로부터 유입된 수분과 같은 외부 불순물이 표시요소를 손상시키는 것을 방지할 수 있다. 그러나 이와 같은 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 간략하게 나타낸 단면도로서, 도 1의 I-I'선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 발광다이오드 및 발광다이오드에 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 5의 VI-VI'선에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 5의 VII-VII'선에 따른 단면도이다.
도 8a, 도 8b, 도 8c, 및 도 8d는 본 발명의 일 실시예에 따른 표시 패널의 제조 공정에 따른 단면도들이다.
도 9a, 도 9b, 도 9c, 및 도 9d는 본 발명의 일 실시예에 따른 표시 패널의 세퍼레이터 및 그루브를 형성하는 공정에 따른 단면도들이다.
도 10a는 본 발명의 다른 실시예에 따른 표시 패널의 단면도이다.
도 10b는 도 10a의 하나의 세퍼레이터를 확대하여 도시한 단면도이다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 패널의 세퍼레이터 및 그루브를 형성하는 공정에 따른 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 전자 기기(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1에서는 설명의 편의를 위해 일 실시예에 따른 전자 기기(1)가 스마트 폰으로 사용되는 것을 도시한다.
전자 기기(1)는 평면상 직사각형 형태로 이루어질 수 있다. 예를 들어, 전자 기기(1)는 도 1과 같이 x방향의 단변과 y방향의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. x방향의 단변과 y방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전자 기기(1)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 타원형, 또는 비정형 형상으로 형성될 수 있다.
전자 기기(1)는 개구영역(OA, 또는 제1영역) 및 개구영역(OA)을 적어도 둘러싸는 표시영역(DA, 또는 제2영역)을 포함할 수 있다. 전자 기기(1)는 개구영역(OA)과 표시영역(DA) 사이에 위치하는 중간영역(MA, 또는 제3영역), 및 표시영역(DA)의 외측, 예컨대 표시영역(DA)을 둘러싸는 외곽영역(PA, 또는 제4영역)을 포함할 수 있다. 중간영역(MA)은 평면상에서 개구영역(OA)을 전체적으로 둘러싸는 폐루프 형상을 가질 수 있다.
개구영역(OA)은 표시영역(DA)의 내측에 위치할 수 있다. 일 실시예로, 개구영역(OA)은 도 1에 도시된 바와 같이 표시영역(DA)의 상측 가운데에 배치될 수 있다. 또는, 개구영역(OA)은 표시영역(DA)의 좌상측에 배치되거나, 표시영역(DA)의 우상측에 배치되는 것과 같이 다양하게 배치될 수 있다. 도 1에서는 개구영역(OA)이 하나 배치된 것을 도시하나, 다른 실시예로서 개구영역(OA)은 복수 개 구비될 수 있다.
도 2는 일 실시예에 따른 표시 패널을 간략하게 나타낸 단면도로서, 도 1의 I-I'선에 따른 단면도이다.
도 2를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)의 개구영역(OA)에 배치되는 컴포넌트(70)를 포함할 수 있다. 표시 패널(10) 및 컴포넌트(70)는 하우징(HS)에 수용될 수 있다.
표시 패널(10)은 이미지생성층(20), 입력감지층(40), 광학 기능층(50), 및 커버 윈도우(60)를 포함할 수 있다.
이미지생성층(20)은 이미지를 표시하기 위하여 빛을 방출하는 표시요소(또는 발광요소)들을 포함할 수 있다. 표시요소는 발광다이오드, 예컨대 유기 발광층을 포함하는 유기발광다이오드를 포함할 수 있다. 다른 실시예로, 발광다이오드는 무기물을 포함하는 무기발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터, 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 이미지생성층(20)은 양자점 발광다이오드를 포함할 수 있다. 예컨대, 이미지생성층(20)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 이미지생성층(20) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 이미지생성층(20) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 이미지생성층(20)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력감지층(40)과 이미지생성층(20) 사이에 개재되지 않을 수 있다. 도 2에는 입력감지층(40)이 이미지생성층(20)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(60)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 이미지생성층(20)의 발광다이오드들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다.
개구영역(OA)의 투과율을 향상시키기 위하여 표시 패널(10)은 표시 패널(10)을 구성하는 층들 중 일부를 관통하는 개구(10OP)를 포함할 수 있다. 개구(10OP)는 이미지생성층(20), 입력감지층(40), 및 광학 기능층(50)을 각각 관통하는 제1개구 내지 제3개구(20OP, 40OP, 50OP)를 포함할 수 있다. 이미지생성층(20)의 제1개구(20OP), 입력감지층(40)의 제2개구(40OP), 및 광학 기능층(50)의 제3개구(50OP)는 중첩하여 표시 패널(10)을 개구(10OP)를 형성할 수 있다.
커버 윈도우(60)는 광학 기능층(50) 상에 배치될 수 있다. 커버 윈도우(60)는 광학 기능층(50)과의 사이에 개재된 투명 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 커버 윈도우(60)는 이미지생성층(20)의 제1개구(20OP), 입력감지층(40)의 제2개구(40OP), 및 광학 기능층(50)의 제3개구(50OP)를 커버할 수 있다.
커버 윈도우(60)는 글래스재 또는 플라스틱재를 포함할 수 있다. 글래스재는 초박형 글래스(Ultra-thin glass)를 포함할 수 있다. 플라스틱재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
개구영역(OA)은 전자 기기(1)에 다양한 기능을 부가하기 위한 컴포넌트(70)가 위치하는 일종의 컴포넌트 영역(예, 센서 영역, 카메라 영역, 스피커 영역 등)일 수 있다.
컴포넌트(70)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(70)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 개구영역(OA)은 컴포넌트(70)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 영역에 해당한다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 표시 패널(10)은 개구영역(OA), 표시영역(DA), 중간영역(MA), 및 외곽영역(PA)을 포함할 수 있다.
표시 패널(10)은 표시영역(DA)에 배치된 복수의 부화소(P)들을 포함하며, 표시 패널(10)은 각 부화소(P)에서 방출되는 빛을 이용하여 이미지를 표시할 수 있다. 각 부화소(P)는 발광다이오드를 이용하여 적색, 녹색, 또는 청색의 빛을 방출할 수 있다. 각 부화소(P)의 발광다이오드는 스캔라인(SL) 및 데이터라인(DL)에 전기적으로 연결될 수 있다.
외곽영역(PA)에는 각 부화소(P)에 스캔신호를 제공하는 스캔 드라이버(2300), 각 부화소(P)에 데이터신호를 제공하는 데이터 드라이버(2200), 및 제1전원전압 및 제2전원전압을 제공하기 위한 제1메인 전원배선(미도시) 및 제2메인 전원배선(미도시)이 배치될 수 있다. 스캔 드라이버(2300)는 표시영역(DA)을 사이에 두고 양측에 각각 배치될 수 있다. 이 경우 개구영역(OA)을 중심으로 좌측에 배치된 부화소(P)는 좌측에 배치된 스캔 드라이버(2300)에 연결되고, 개구영역(OA)을 중심으로 우측에 배치된 부화소(P)는 우측에 배치된 스캔 드라이버(2300)에 연결될 수 있다.
중간영역(MA)은 개구영역(OA)을 둘러쌀 수 있다. 중간영역(MA)은 빛을 방출하는 발광다이오드와 같은 표시요소가 배치되지 않은 영역으로, 중간영역(MA)에는 개구영역(OA) 주변에 구비된 부화소(P)들에 신호를 제공하는 신호라인들이 지나갈 수 있다. 예컨대, 데이터라인(DL)들 및/또는 스캔라인(SL)들은 표시영역(DA)을 가로지르되, 데이터라인(DL)들 및/또는 스캔라인(SL)들의 일 부분들은 개구영역(OA)에 형성된 표시 패널(10)의 개구(10OP)의 에지를 따라 중간영역(MA)에서 우회할 수 있다. 일 실시예로, 도 3은 데이터라인(DL)들이 y방향을 따라 표시영역(DA)을 가로지르되 일부 데이터라인(DL)들이 중간영역(MA)에서 개구영역(OA)을 부분적으로 둘러싸도록 우회하는 것을 도시한다. 스캔라인(SL)들은 x방향을 따라 표시영역(DA)을 가로지르되, 개구영역(OA)을 사이에 두고 상호 이격될 수 있다.
도 3에는 데이터 드라이버(2200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(2200)는 표시 패널(10)의 일 측에 배치된 패드와 전기적으로 접속된 회로기판(printed circuit board) 상에 배치될 수 있다. 회로기판은 가요성을 가질 수 있으며, 회로기판의 일부는 기판(100)의 배면 아래에 위치하도록 구부러질 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광다이오드 및 발광다이오드에 연결된 회로를 개략적으로 나타낸 등가회로도이다.
도 4를 참조하면, 도 3을 참조하여 설명한 부화소(P)는 발광다이오드(LED)를 통해 빛을 방출할 수 있고, 발광다이오드(LED)는 부화소회로(PC)와 전기적으로 연결될 수 있다.
부화소회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 일 실시예에서, 복수의 박막트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
스위칭 트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압(또는 스위칭 신호, Sn)에 기초하여 데이터라인(DL)으로부터 입력된 데이터 전압(또는 데이터 신호, Dm)을 구동 트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(T2)와 구동전압라인(PL)에 연결되며, 스위칭 트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1전원전압(예컨대, 구동전압)(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 발광다이오드(LED)를 흐르는 구동 전류를 제어할 수 있다. 발광다이오드(LED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 발광다이오드(LED)의 대향전극은 제2전원전압(예컨대, 공통전압)(ELVSS)을 공급받을 수 있다.
보상 트랜지스터(T3)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 보상 트랜지스터(T3)의 소스전극(또는 드레인전극)은 구동 트랜지스터(T1)의 드레인전극(또는 소스전극)과 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 발광다이오드(LED)의 부화소전극과 연결될 수 있다. 보상 트랜지스터(T3)의 드레인전극(또는 소스전극)은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 트랜지스터(T4)의 소스전극(또는 드레인전극) 및 구동 트랜지스터(T1)의 게이트전극과 연결될 수 있다. 보상 트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 트랜지스터(T4)의 게이트전극은 이전 스캔라인(SL-1)과 연결될 수 있다. 제1초기화 트랜지스터(T4)의 드레인전극(또는 소스전극)은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스전극(또는 드레인전극)은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 트랜지스터(T3)의 드레인전극(또는 소스전극) 및 구동 트랜지스터(T1)의 게이트전극과 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트전극에 전달하여 구동 트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 게이트전극은 발광 제어라인(EL)과 연결될 수 있다. 동작제어 트랜지스터(T5)의 소스전극(또는 드레인전극)은 구동전압라인(PL)과 연결될 수 있다. 동작제어 트랜지스터(T5)의 드레인전극(또는 소스전극)은 구동 트랜지스터(T1)의 소스전극(또는 드레인전극) 및 스위칭 트랜지스터(T2)의 드레인전극(또는 소스전극)과 연결되어 있다.
발광제어 트랜지스터(T6)의 게이트전극은 발광 제어라인(EL)과 연결될 수 있다. 발광제어 트랜지스터(T6)의 소스전극(또는 드레인전극)은 구동 트랜지스터(T1)의 드레인전극(또는 소스전극) 및 보상 트랜지스터(T3)의 소스전극(또는 드레인전극)과 연결될 수 있다. 발광제어 트랜지스터(T6)의 드레인전극(또는 소스전극)은 발광다이오드(LED)의 부화소전극과 전기적으로 연결될 수 있다. 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광 제어라인(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 발광다이오드(LED)에 전달되며, 발광다이오드(LED)에 구동 전류가 흐르게 된다.
제2초기화 트랜지스터(T7)는 발광다이오드(LED)의 부화소전극을 초기화하는 초기화 트랜지스터일 수 있다. 제2초기화 트랜지스터(T7)의 게이트전극은 이후 스캔라인(SL+1)에 연결될 수 있다. 제2초기화 트랜지스터(T7)의 소스전극(또는 드레인전극)은 발광다이오드(LED)의 부화소전극과 연결될 수 있다. 제2초기화 트랜지스터(T7)의 드레인전극(또는 소스전극)은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔라인(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 발광다이오드(LED)의 부화소전극을 초기화시킬 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압라인(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 트랜지스터(T1)의 게이트전극, 보상 트랜지스터(T3)의 드레인전극(또는 소스전극) 및, 제1초기화 트랜지스터(T4)의 소스전극(또는 드레인전극)에 함께 연결될 수 있다.
발광다이오드(LED)의 대향전극은 제2전원전압(예컨대, 공통전압)(ELVSS)을 제공받는다. 발광다이오드(LED)는 구동 트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
부화소회로(PC)의 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다. 도 4는 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6), 및 제2초기화 트랜지스터(T7)는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다. 다른 실시예로, 보상 트랜지스터(T3)는 NMOS로 구현되며, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6), 및 제2초기화 트랜지스터(T7)는 PMOS로 구현될 수 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 패널을 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트전극에 연결되는 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 5를 참조하면, 부화소(P)들이 표시영역(DA)에 배치된다. 개구영역(OA)과 표시영역(DA) 사이에는 중간영역(MA)이 위치할 수 있다. 개구영역(OA)에 인접한 부화소(P)들은 평면상에서 개구영역(OA)을 중심으로 상호 이격되어 배치될 수 있다.
도 5의 평면 상에서, 부화소(P)들은 개구영역(OA)을 중심으로 상하로 이격되어 배치되거나, 개구영역(OA)을 중심으로 좌우로 이격되어 배치될 수 있다. 각 부화소(P)는 발광다이오드에서 방출되는 적색, 녹색, 청색의 빛을 이용하므로, 도 5에 도시된 부화소(P)들의 위치는 각각 발광다이오드들의 위치에 해당한다. 따라서, 부화소(P)들이 평면상에서 개구영역(OA)을 중심으로 상호 이격되어 배치된다고 함은 발광다이오드들이 평면 상에서 개구영역(OA)을 중심으로 상호 이격되어 배치되는 것을 나타낼 수 있다. 예컨대, 평면상에서, 발광다이오드들은 개구영역(OA)을 중심으로 상하로 이격되어 배치되거나, 개구영역(OA)을 중심으로 좌우로 이격되어 배치될 수 있다.
각 부화소(P)의 발광다이오드에 연결된 부화소회로로 신호를 공급하는 신호라인들 중 개구영역(OA)과 인접한 신호라인들은 개구영역(OA) 및/또는 개구(10OP)를 우회할 수 있다. 표시영역(DA)을 지나는 데이터라인(DL)들 중 일부 데이터라인(DL)은, 개구영역(OA)을 사이에 두고 위와 아래에 각각 배치된 부화소(P)들에 데이터신호를 제공하도록 ±y방향으로 연장되되, 중간영역(MA)에서 개구영역(OA) 및/또는 개구(10OP)의 에지를 따라 우회할 수 있다.
데이터라인(DL)들 중 적어도 하나의 데이터라인(DL)의 우회 부분(DL-C1)은 표시영역(DA)을 가로지르는 연장 부분(DL-L1)과 서로 다른 층 상에 형성될 수 있으며, 데이터라인(DL)의 우회 부분(DL-D1)과 연장 부분(DL-L1)은 콘택홀(CNT)을 통해 접속될 수 있다. 데이터라인(DL)들 중 적어도 하나의 데이터라인(DL)의 우회 부분(DL-C2)은 연장 부분(DL-L2)과 동일한 층 상에 위치하며, 일체로 형성될 수 있다.
스캔라인(SL)은 개구영역(OA)을 중심으로 분리 또는 단절될 수 있으며, 개구영역(OA)을 중심으로 좌측에 배치된 스캔라인(SL)은 앞서 도 3을 참조하여 설명한 바와 같이 표시영역(DA)을 중심으로 좌측에 배치된 스캔 드라이버(2300)로부터 신호를 전달받을 수 있고, 개구영역(OA)의 우측에 배치된 스캔라인(SL)은 앞서 도 3에 도시된 표시영역(DA)의 우측 스캔 드라이버(2300)로부터 신호를 전달받을 수 있다.
중간영역(MA) 중 데이터라인(DL)들이 우회하는 영역과 개구영역(OA) 사이에는 그루브(G)들이 위치할 수 있다. 평면 상에서, 그루브(G)들은 각각 개구영역(OA)을 둘러싸는 폐루프(closed-loop) 형상일 수 있으며, 그루브(G)들은 상호 이격되어 배열될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 5의 VI-VI'선에 따른 단면에 해당한다.
표시영역(DA)을 참조하면, 표시 패널(10)은 기판(100), 기판(100) 상에 배치되며 부화소회로(PC) 및 유기발광다이오드(OLED) 포함하는 회로-다이오드층(200) 및 봉지층(300)을 구비하는 이미지생성층(20), 및 이미지생성층(20) 상의 입력감지층(40)을 포함할 수 있다.
회로-다이오드층(200)은 부화소회로(PC) 및 부화소회로(PC)의 구성요소들 위 또는 아래에 배치되는 복수의 절연층들을 포함하는 부화소회로부를 포함할 수 있다. 복수의 절연층들은 무기절연층들 및 유기절연층들을 포함할 수 있다. 상기 무기절연층들은 예컨대, 버퍼층(201), 제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 포함할 수 있다. 상기 유기절연층들은 예컨대, 제1유기절연층(211) 및 제2유기절연층(213)을 포함할 수 있다.
기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 일 실시예로서 기판(100)은 고분자 수지를 포함하는 베이스층과 실리콘옥사이드나 실리콘나이트라이드와 같은 무기절연물을 포함하는 배리어층의 교번 적층 구조를 가질 수 있다. 고분자 수지는, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트 등과 같은 고분자 수지를 포함할 수 있다.
기판(100) 상에는 부화소회로(PC)가 형성되며, 부화소회로(PC) 상에는 발광다이오드, 예컨대 유기발광다이오드(OLED)가 배치될 수 있다.
부화소회로(PC)가 형성되기 전에 기판(100) 상에는 불순물이 부화소회로(PC)에 침투하는 것을 방지하기 위해 형성된 버퍼층(201)이 형성될 수 있다. 버퍼층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드 및 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
부화소회로(PC)는 앞서 도 4를 참조하여 설명한 바와 같이 복수의 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 이와 관련하여 도 6은 제1박막트랜지스터(TFT1), 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)를 도시한다.
제1박막트랜지스터(TFT1)는 제1반도체층(Act1), 제1게이트전극(GE1), 제1소스전극(SE1), 및 제1드레인전극(DE1)을 포함할 수 있다. 제2박막트랜지스터(TFT2)는 제2반도체층(Act2), 제2게이트전극(GE2), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함할 수 있다.
제1반도체층(Act1)은 실리콘 반도체 물질을 포함하는 실리콘계 반도체층 일 수 있다. 예컨대, 제1반도체층(Act1)은 폴리 실리콘을 포함할 수 있다. 또는, 제1반도체층(Act1)은 비정질(amorphous) 실리콘을 포함할 수 있다. 제1반도체층(Act1)은 채널영역(C1) 및 채널영역(C1)의 양측에 각각 배치된 드레인영역(D1) 및 소스영역(S1)을 포함할 수 있다. 제1게이트전극(GE1)은 채널영역(C1)과 중첩할 수 있다.
제1반도체층(Act1)과 제1게이트전극(GE1) 사이에는 제1게이트절연층(203)이 배치될 수 있다. 제1게이트절연층(203)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제1게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 실시예에서, 제1게이트전극(GE1)은 몰리브덴(Mo)을 포함할 수 있다.
제2게이트절연층(205)은 제1게이트전극(GE1)을 덮을 수 있다. 제2게이트절연층(205)은 제1게이트전극(GE1) 상에 배치될 수 있다. 제2게이트절연층(205)은 제1게이트절연층(203)과 유사하게 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물 등과 같은 무기 절연물을 포함할 수 있다.
제2커패시터전극(CE2)은 제2게이트절연층(205) 상에 배치될 수 있다. 일 실시예로, 제2커패시터전극(CE2)은 그 아래의 제1게이트전극(GE1)과 중첩할 수 있다. 이러한 경우, 제2커패시터전극(CE2) 및 제1게이트전극(GE1)은 제2게이트절연층(205)을 사이에 두고 중첩하여 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)으로 기능할 수 있다. 이와 같이, 스토리지 커패시터(Cst)와 제1박막트랜지스터(TFT1)가 중첩되도록 형성될 수 있다. 다른 실시예에서, 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩되지 않도록 형성될 수도 있다.
스토리지 커패시터(Cst)의 제2커패시터전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일층 또는 다층 구조를 포함할 수 있다. 일 실시예에서, 제2커패시터전극(CE2)은 몰리브덴(Mo)을 포함할 수 있다.
스토리지 커패시터(Cst) 상에는 제1층간절연층(207)이 배치될 수 있다. 제1층간절연층(207)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 및/또는 징크산화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제2반도체층(Act2)은 제1층간절연층(207) 상에 배치될 수 있다. 제2반도체층(Act2)은 산화물 반도체 물질을 포함하는 산화물계 반도체층 일 수 있다. 예컨대, 제2반도체층(Act2)은 Zn 산화물계 물질, 예컨대 Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제2반도체층(Act2)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
제2반도체층(Act2)은 채널영역(C2) 및 채널영역(C2) 양측에 배치된 소스영역(S2) 및 드레인영역(D2)을 포함할 수 있다. 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체에 수소 계열 가스, 불소 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제3게이트절연층(209)은 제2반도체층(Act2)을 덮을 수 있다. 제3게이트절연층(209)은 제2반도체층(Act2) 및 제2게이트전극(GE2) 사이에 배치될 수 있다. 제3게이트절연층(209)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물과 같은 무기절연물을 포함할 수 있다. 제3게이트절연층(209)은 전술한 무기 절연물을 포함하는 단층 또는 다층 구조일 수 있다.
제2게이트전극(GE2)은 제3게이트절연층(209) 상에 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)과 중첩할 수 있다. 제2게이트전극(GE2)은 제2반도체층(Act2)의 채널영역(C2)과 중첩할 수 있다. 제2게이트전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 제2게이트전극(GE2)은 몰리브덴(Mo)을 포함할 수 있다.
제2층간절연층(210)은 제2게이트전극(GE2)을 덮을 수 있다. 제2층간절연층(210)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 징크산화물 등과 같은 무기절연물을 포함할 수 있다. 제2층간절연층(210)은 전술한 무기 절연물을 포함하는 단층 또는 다층 구조일 수 있다.
제1소스전극(SE1) 및 제1드레인전극(DE1)은 제2층간절연층(210) 상에 배치될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1반도체층(Act1)과 연결될 수 있다. 제1소스전극(SE1) 및 제1드레인전극(DE1)은 그 하부의 절연층을 관통하는 제1콘택홀(CT1)들을 통해 제1반도체층(Act1)과 연결될 수 있다. 예컨대, 제1소스전극(SE1) 및 제1드레인전극(DE1)은 제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 관통하는 제1콘택홀(CT1)들을 통해 제1반도체층(Act1)과 전기적으로 연결될 수 있다.
제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2층간절연층(210) 상에 배치될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제2반도체층(Act2)과 전기적으로 연결될 수 있다. 제2소스전극(SE2) 및 제2드레인전극(DE2)은 그 하부의 절연층들을 관통하는 제2콘택홀(CT2)들을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다. 예컨대, 제2소스전극(SE2) 및 제2드레인전극(DE2)은 제3게이트절연층(209) 및 제2층간절연층(210)을 관통하는 제2콘택홀(CT2)들을 통해 제2반도체층(Act2)과 전기적으로 연결될 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 전도성이 좋은 재료를 포함할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
하부게이트전극(BGE)은 제2반도체층(Act2) 하부에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 제2게이트절연층(205) 및 제1층간절연층(207) 사이에 배치될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 게이트 신호를 전달받을 수 있다. 이러한 경우, 제2박막트랜지스터(TFT2)는 제2반도체층(Act2)의 상부 및 하부에 게이트전극들이 배치되는 이중 게이트 전극 구조를 구비할 수 있다.
하부게이트전극(BGE)은 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)과 동일한 물질을 포함할 수 있다. 하부게이트전극(BGE)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 하부게이트전극(BGE)은 몰리브덴(Mo)을 포함할 수 있다.
서브배선(SWL)은 제3게이트절연층(209) 및 제2층간절연층(210) 사이에 배치될 수 있다. 일 실시예에서, 서브배선(SWL)은 제1층간절연층(207) 및 제3게이트절연층(209)에 구비된 콘택홀을 통해 하부게이트전극(BGE)과 전기적으로 연결될 수 있다.
기판(100) 및 표시영역(DA)과 중첩하는 부화소회로(PC) 사이에는 배면금속층(BML)이 배치될 수 있다. 일 실시예에서, 배면금속층(BML)은 제1박막트랜지스터(TFT1)와 중첩될 수 있다. 배면금속층(BML)에는 정전압이 인가될 수 있다. 배면금속층(BML)이 제1박막트랜지스터(TFT1)의 하부에 배치됨에 따라 제1박막트랜지스터(TFT1)는 주변 간섭 신호들의 영향을 적게 받아 신뢰성이 향상될 수 있다.
실리콘 반도체 물질을 포함하는 제1반도체층(Act1)을 구비한 제1박막트랜지스터(TFT1)는 예컨대, 구동 트랜지스터(T1, 도 4)일 수 있다. 산화물 반도체 물질을 포함하는 제2반도체층(Act2)을 구비한 제2박막트랜지스터(TFT2)는 예컨대, 보상 트랜지스터(T3, 도 4)일 수 있다.
도 6은 도 4를 참조하여 설명한 복수의 트랜지스터들 중 구동 트랜지스터(T1, 도 4)에 대응되는 제1박막트랜지스터(TFT1)와 보상 트랜지스터(T3)에 대응되는 제2박막트랜지스터(TFT2)를 도시하며, 제1반도체층(Act1)과 제2반도체층(Act2)이 서로 다른 층 상에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
도 4를 참조하여 설명한 제2, 제5, 제6, 및 제7트랜지스터(T1, T2, T5, T6, T7, 도 4)는 도 6에서 설명한 제1박막트랜지스터(TFT1)와 같은 구조를 가질 수 있다. 예컨대, 제1, 제2, 제5, 제6, 및 제7트랜지스터(T2, T5, T6, T7, 도 4)는 제1박막트랜지스터(TFT1)의 제1반도체층(Act1)과 동일한 층 상에 배치된 반도체층 및 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1)과 동일한 층 상에 배치된 게이트전극을 포함할 수 있다. 제2, 제5, 제6, 및 제7트랜지스터(T2, T5, T6, T7, 도 4)의 반도체층은 제1박막트랜지스터(TFT1)와 일체로 연결될 수 있다.
도 4를 참조하여 설명한 제1초기화 트랜지스터(T4)는 도 6에서 설명한 제2박막트랜지스터(TFT2)와 같은 구조를 가질 수 있다. 예컨대, 제1초기화 트랜지스터(T4)는 제2박막트랜지스터(TFT2)의 제2반도체층(Act2)과 동일한 층에 배치된 반도체층, 및 제2박막트랜지스터(TFT2)의 제2게이트전극(GE2)과 동일한 층에 형성된 게이트전극을 포함할 수 있다. 제1초기화 트랜지스터(T4)의 반도체층과 제2박막트랜지스터(TFT2)의 제2반도체층(Act2)은 일체로 연결될 수 있다.
제1유기절연층(211)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2) 상에 배치될 수 있다. 제1유기절연층(211)은 유기절연물을 포함할 수 있다. 유기절연물은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
데이터라인(DL) 및 구동전압라인(PL)은 제1유기절연층(211) 상에 배치될 수 있으며, 제2유기절연층(213)으로 커버될 수 있다. 데이터라인(DL) 및 구동전압라인(PL)은 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 일 실시예로, 구동전압라인(PL)은 Ti/Al/Ti의 3중층 구조를 갖는 제1층(PL1), 제2층(PL2) 및 제3층(PL3)을 포함할 수 있다.
제2유기절연층(213)은 아크릴, BCB, 폴리이미드 및/또는 HMDSO와 같은 유기절연물을 포함할 수 있다. 도 6은 데이터라인(DL) 및 구동전압라인(PL)이 제1유기절연층(211)에 형성된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 데이터라인(DL) 및 구동전압라인(PL) 중 어느 하나는 제1소스전극(SE1) 및 제1드레인전극(DE1)과 동일한 층 상에 배치될 수 있다.
발광다이오드, 예컨대 유기발광다이오드(OLED)는 제2유기절연층(213) 상에 배치될 수 있다.
유기발광다이오드(OLED)의 부화소전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 부화소전극(221)은 전술한 반사막의 위 및/또는 아래에 도전성 산화물층을 더 포함할 수 있다. 도전성 산화물층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및/또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함할 수 있다. 일 실시예로, 부화소전극(221)은 ITO/Ag/ ITO의 3중층 구조를 가질 수 있다.
뱅크층(215)은 부화소전극(221) 상에 배치될 수 있다. 뱅크층(215)은 부화소전극(221)에 중첩하는 개구를 포함하되, 부화소전극(221)의 에지를 커버할 수 있다. 뱅크층(215)은 유기절연물을 포함할 수 있다.
중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1기능층(222a) 및/또는 발광층(222b)의 위에 배치된 제2기능층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 제2기능층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층(222a) 및 제2기능층(222c)은 유기물을 포함할 수 있다.
대향전극(223)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
발광층(222b)은 뱅크층(215)의 개구를 통해 부화소전극(221)과 중첩하도록 표시영역(DA) 상에 형성될 수 있다. 반면, 제1기능층(222a), 제2기능층(222c), 및 대향전극(223)은 표시영역(DA) 뿐만 아니라 중간영역(MA)에 위치하도록 연장될 수 있다.
뱅크층(215) 상에는 스페이서(217)가 형성될 수 있다. 스페이서(217)는 뱅크층(215)과 동일한 공정에서 함께 형성되거나, 별개의 공정에서 각각 개별적으로 형성될 수 있다. 일 실시예로, 스페이서(217)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다.
유기발광다이오드(OLED)는 봉지층(300)으로 커버될 수 있다. 봉지층(300)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 일 실시예로, 도 6은 봉지층(300)이 제1 및 제2무기봉지층(310, 330) 및 이들 사이에 개재된 유기봉지층(320)을 포함하는 것을 도시한다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중 하나 이상의 무기물을 포함할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
제1무기봉지층(310) 및 제2무기봉지층(330)의 두께는 서로 다를 수 있다. 제1무기봉지층(310)의 두께가 제2무기봉지층(330)의 두께 보다 클 수 있다. 또는, 제2무기봉지층(330)의 두께가 제1무기봉지층(310)의 두께 보다 크거나, 제1무기봉지층(310) 및 제2무기봉지층(330)의 두께는 서로 동일할 수 있다.
입력감지층(40)은 제2무기봉지층(330) 상에 배치된 제1터치절연층(401), 제1터치절연층(401) 상의 제1도전층(402), 제1도전층(402) 상의 제2터치절연층(403), 제2터치절연층(403) 상의 제2도전층(404), 및 제2도전층(404) 상의 제3터치절연층(405)을 포함할 수 있다.
제1터치절연층(401), 제2터치절연층(403), 및 제3터치절연층(405)은 각각, 무기절연물 및/또는 유기절연물을 포함할 수 있다. 일 실시예로서, 제1터치절연층(401), 제2터치절연층(403)은 실리콘옥사이드, 실리콘나이트라이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함하고, 제3터치절연층(405)은 유기절연물을 포함할 수 있다.
입력감지층(40)의 터치전극(TE)은 제1도전층(402) 및 제2도전층(404)이 접속된 구조를 포함할 수 있다. 또는, 터치전극(TE)은 제1도전층(402) 및 제2도전층(404) 중 어느 하나의 층에 형성될 수 있으며, 해당 도전층에 구비된 메탈라인을 포함할 수 있다. 제1도전층(402) 및 제2도전층(404)은 각각 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 예컨대, 제1도전층(402) 및 제2도전층(404)은 각각 Ti/Al/Ti의 다층 구조를 가질 수 있다.
도 6의 중간영역(MA)을 참조하면, 중간영역(MA)은 앞서 도 5를 참조하여 설명한 데이터라인(DL)들의 우회부분(DL-C1, DL-C2)들이 지나는 제1서브중간영역(SMA1)을 포함할 수 있다.
데이터라인(DL)들의 우회부분(DL-C1, DL-C2)은 서로 다른 층 상에 배치될 수 있다. 이웃한 데이터라인(DL)들의 우회부분(DL-C1, DL-C2)들 중 어느 하나는 제2층간절연층(210) 상에 배치될 수 있고, 다른 하나는 제1유기절연층(211) 상에 배치될 수 있다.
데이터라인(DL)들의 우회부분(DL-C1, DL-C2)들이 절연층(예, 유기절연층, 211)을 사이에 두고 교번적으로 배치된 경우, 데이터라인(DL)들의 우회부분(DL-C1, DL-C2)들 사이의 피치(d)를 줄일 수 있으며, 따라서 중간영역(MA)에서의 면적을 효율적으로 활용할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 5의 VII-VII'선에 따른 단면에 해당한다.
도 6 및 도 7을 참조하면, 중간영역(MA)은 표시영역(DA, 도 6)에 인접한 제1서브중간영역(SMA1) 및 개구영역(OA)에 인접한 제2서브중간영역(SM2)을 포함할 수 있다. 제1서브중간영역(SMA1)에는 도 6을 참조하여 설명한 데이터라인(DL)들의 우회부분(DL-C1, DL-C2)이 배치되며, 도 7의 제1서브중간영역(SMA1)에 도시된 데이터라인(DL)들의 우회부분(DL-C1, DL-C2)은, 앞서 도 6을 참조하여 설명한 데이터라인(DL)들 중 일부의 데이터라인(DL)의 우회부분에 해당한다.
제2서브중간영역(SMA2)에는 세퍼레이터(MD)들, 격벽(PW)들, 그루브(G)들이 배치될 수 있다. 봉지층(300)은 중간영역(MA)으로 연장되어 세퍼레이터(MD)들, 격벽(PW)들 및 그루브(G)들을 커버할 수 있다.
격벽(PW)들은 제1격벽(PW1) 및 제2격벽(PW2)을 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 중간영역(MA) 상에 1개, 3개, 또는 4개 이상의 격벽(PW)들이 위치할 수 있다. 제1격벽(PW1)은 표시영역(DA)과 개구영역(OA) 사이에 배치될 수 있고, 제2격벽(PW2)은 제1격벽(PW1)과 개구영역(OA) 사이에 배치될 수 있다. 제1격벽(PW1) 및 제2격벽(PW2)은 개구영역(OA)의 둘레를 따라 배치될 수 있다.
세퍼레이터(MD)들은 서로 이격되어 배치된 제1세퍼레이터(MD1), 제2세퍼레이터(MD2), 제3세퍼레이터(MD3), 및 제4세퍼레이터(MD4)를 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 중간영역(MA) 상에는 4개 이상의 세퍼레이터(MD)가 구비될 수도 있고, 예컨대, 중간영역(MA)에 10개의 세퍼레이터(MD)들이 배치될 수 있다. 제1 내지 제4세퍼레이터(MD1, MD2, MD3, MD4)는 각각 개구영역(OA)의 둘레를 따라 배치될 수 있으며, 평면 상에서 개구영역(OA)을 둘러싸는 폐루프 형상을 가질 수 있다.
세퍼레이터(MD)는 복수의 무기패턴층(IIL)들 및 복수의 금속패턴층(MPL)들이 교차 적층된 구조일 수 있다. 세퍼레이터(MD)는 적어도 3개 이상의 무기패턴층(IIL)들 및 적어도 3개 이상의 금속패턴층(MPL)들이 교차 적층된 구조일 수 있다. 무기패턴층(IIL)은 제1무기패턴층(2030), 제2무기패턴층(2050), 제3무기패턴층(2070), 제4무기패턴층(2090), 및 제5무기패턴층(2100)을 포함할 수 있다. 금속패턴층(MPL)은 제1금속패턴층(120), 제2금속패턴층(130), 및 제3금속패턴층(140)을 포함할 수 있다. 복수의 무기패턴층(IIL)들 및 복수의 금속패턴층(MPL)들은 서로 중첩하도록 배치될 수 있다.
세퍼레이터(MD)는 예컨대, 제1무기패턴층(2030), 제1금속패턴층(120), 제2무기패턴층(2050), 제2금속패턴층(130), 제3무기패턴층(2070), 제4무기패턴층(2090), 제3금속패턴층(140), 및 제5무기패턴층(2100)이 순차적으로 적층된 구조일 수 있다.
제1 내지 제5무기패턴층(2030, 2050, 2070, 2090, 2100)은 앞서 도 6을 참조하여 설명한 부화소회로부에 포함되는 무기절연층들과 동일한 층 상에 위치하며, 동일한 물질을 포함할 수 있다. 예컨대, 제1무기패턴층(2030)은 제1게이트절연층(203)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제2무기패턴층(2050)은 제2게이트절연층(205)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제3무기패턴층(2070)은 제1층간절연층(207)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제4무기패턴층(2090)은 제3게이트절연층(209)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제5무기패턴층(2100)은 제2층간절연층(210)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다.
제1 내지 제3금속패턴층(120, 130, 140)은 앞서 도 6을 참조하여 설명한 부화소회로(PC, 도 6)에 포함되는 트랜지스터들 및 스토리지 커패시터의 전극들과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 예컨대, 제1금속패턴층(120)은 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1) 및/또는 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제2금속패턴층(130)은 스토리지 커패시터(Cst)의 제2커패시터전극(CE2) 및/또는 하부게이트전극(BGE)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제3금속패턴층(140)은 제2박막트랜지스터(TFT2)의 제2게이트전극(GE2)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다.
일 실시예에서, 제1금속패턴층(120) 상에 위치하는 제2무기패턴층(2050)의 폭은 제1금속패턴층(120)의 폭 보다 클 수 있다. 제2금속패턴층(130)과 제3금속패턴층(140) 사이에 위치하는 제3무기패턴층(2070)과 제4무기패턴층(2090) 각각의 폭은 제2금속패턴층(130) 및 제3금속패턴층(140)의 폭 보다 클 수 있다. 또한, 제3금속패턴층(140) 상에 위치하는 제5무기패턴층(2100)의 폭은 제3금속패턴층(140)의 폭 보다 클 수 있다.
일 실시예에서, 격벽(PW)들과 세퍼레이터(MD)들 사이에는 그루브(G)들이 구비될 수 있다. 이와 관련하여, 도 7은 제1 내지 제5그루브(G1, G2, G3, G4, G5)가 중간영역(MA)에 배치된 것을 도시한다. 제1 내지 제5그루브(G1, G2, G3, G4, G5)는 앞서 도 5를 참조하여 설명한 바와 같이 평면 상에서 개구영역(OA)을 둘러싸는 폐루프 형상을 가질 수 있다.
구체적으로, 제1격벽(PW1)과 제1세퍼레이터(MD1) 사이에 제1그루브(G1)가 정의될 수 있다. 제1세퍼레이터(MD1)와 제2격벽(PW2) 사이에 제2그루브(G2)가 정의될 수 있다. 제2격벽(PW2)과 제2세퍼레이터(MD2) 사이에 제3그루브(G3)가 정의될 수 있다. 제2세퍼레이터(MD2)와 제3세퍼레이터(MD3) 사이에 제4그루브(G4)가 정의될 수 있다. 제3세퍼레이터(MD3)과 제4세퍼레이터(MD4) 사이에 제5그루브(G5)가 정의될 수 있다.
그루브(G)는 버퍼층(201) 상에 형성된 적어도 하나의 무기절연층들을 관통할 수 있다. 그루브(G)가 형성된 적어도 하나의 무기절연층들은 부화소회로부에 포함된 무기절연층들을 포함할 수 있다. 이와 관련하여, 도 7은 제1 내지 제5그루브(G1, G2, G3, G4, G5)가 제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 관통하여 형성된 것을 도시한다.
그루브(G)의 바로 아래에는 하부층(110)이 위치한다. 하부층(110)은 그루브(G)를 형성하기 위한 식각 공정시 에치 스토퍼로서 기능할 수 있다. 따라서, 그루브(G)의 바닥면은 하부층(110)의 상면일 수 있다. 이와 관련하여, 도 7은 제1 내지 제5그루브(G1, G2, G3, G4, G5) 각각의 아래에 하부층(110)이 위치하며, 제1 내지 제5그루브(G1, G2, G3, G4, G5) 각각의 바닥면이 하부층(110)의 상면과 동일한 평면인 것을 도시한다.
하부층(110)은 버퍼층(201) 상에 위치하며, 도 6을 참조하여 설명한 제1반도체층(Act1)와 동일한 공정에서 함께 형성될 수 있다. 하부층(110)은 제1반도체층(Act1)과 동일한 물질, 예컨대, 실리콘 반도체 물질을 포함할 수 있다. 그루브(G)와 마찬가지로 평면 상에서, 하부층(110)은 개구영역(OA)을 둘러싸는 폐루프 형상을 가질 수 있다.
그루브(G)가 적어도 하나의 무기절연층 상에 형성되는 경우, 기판(100)을 통해 유입되는 수분이 적어도 하나의 무기절연층에 의해 차단되는 효과를 가질 수 있다. 도 7은 그루브(G)가 버퍼층(201) 상에 형성되며, 버퍼층(201)이 기판(100)을 통해 유입될 수 있는 수분을 효과적으로 차단하는 구조를 도시한다.
그루브(G)의 적어도 일측에는 세퍼레이터(MD)가 배치될 수 있다. 예컨대, 제4그루브(G4)의 양측에는 제2세퍼레이터(MD2) 및 제3세퍼레이터(MD3)가 배치될 수 있다. 제2세퍼레이터(MD2) 및 제3세퍼레이터(MD3)에 포함된 무기패턴층(IIL)들 중 복수의 무기패턴층(IIL)들은 제4그루브(G4)의 중심을 향해 연장된 팁(PT)을 포함할 수 있다. 예컨대, 제2세퍼레이터(MD2) 및 제3세퍼레이터(MD3)에 포함된 적어도 3개의 무기패턴층(IIL)들은 제4그루브(G4)의 중심을 향해 연장된 팁(PT)을 포함할 수 있다. 이와 관련하여 도 7은 제2세퍼레이터(MD2) 및 제3세퍼레이터(MD3)에 포함된 제2무기패턴층(2050), 제3 및 제4무기패턴층(2070, 2090)과 제5무기패턴층(2100)의 각 단부가 제4그루브(G4)의 중심을 향해 연장된 팁(PT)들을 포함하는 것을 도시한다.
구체적으로, 제2무기패턴층(2050)은 제4그루브(G4)의 중심을 향해 연장된 제1팁(PT1)을 포함하고, 제3무기패턴층(2070)과 제4무기패턴층(2090)은 일체로 제4그루브(G4)의 중심을 향해 연장된 제2팁(PT2)을 포함하고, 제5무기패턴층(2100)은 제4그루브(G4)의 중심을 향해 연장된 제3팁(PT3)을 포함할 수 있다. 따라서, 제4그루브(G4)의 양측에는 각각 적어도 3개의 팁(PT)들이 구비될 수 있다.
마찬가지로, 제5그루브(G5)의 양측에는 제3세퍼레이터(MD3) 및 제4세퍼레이터(MD4)가 배치될 수 있으며, 제3세퍼레이터(MD3) 및 제4세퍼레이터(MD4)에 포함된 적어도 3개의 무기패턴층(IIL)들은 제5그루브(G5)의 중심을 향해 연장된 팁(PT)을 포함할 수 있다. 제5그루브(G5)의 양측에는 각각 적어도 3개의 팁(PT)들이 구비될 수 있다.
제1그루브(G1)의 일측 또는 제2그루브(G2)의 일측에는 제1세퍼레이터(MD1)가 배치되며, 제1세퍼레이터(MD1)에 포함된 적어도 3개의 무기패턴층(IIL)들은 제1그루브(G1)의 중심을 향해 연장된 팁(PT)을 포함할 수 있다. 제1그루브(G1)의 일측에는 적어도 3개의 팁(PT)들이 구비될 수 있다.
마찬가지로, 제3그루브(G3)의 일측에는 제2세퍼레이터(MD2)가 배치되며, 제2세퍼레이터(MD2)에 포함된 적어도 3개의 무기패턴층(IIL)들은 제2그루브(G2)의 중심을 향해 연장된 팁(PT)을 포함할 수 있다. 제2그루브(G2)의 일측에는 적어도 3개의 팁(PT)들이 구비될 수 있다.
유기발광다이오드(OLED)에 포함된 층들 중 일부, 예컨대 제1기능층(222a) 및 제2기능층(222c)은 세퍼레이터(MD) 및 그루브(G) 구조에 의해 단절될 수 있다.
이와 관련하여 도 7은 제1 내지 제5그루브(G1, G2, G3, G4, G5) 및 제1 내지 제4세퍼레이터(MD1, MD2, MD3, MD4)에 의해 제1 및 제2기능층(222a, 222c), 및 대향전극(223)이 단절 및 분리된 것을 도시한다. 수분은 표시 패널(10)의 개구(10OP)의 측면을 통해 표시영역(DA, 도 6)을 향해 진행할 수 있는데, 연속적으로 형성된 유기물층, 예컨대 제1 및 제2기능층(222a, 222c)은 전술한 수분의 진행 통로가 될 수 있다. 그러나, 도 7에 도시된 바와 같이 세퍼레이터(MD) 및 그루브(G) 구조에 의해 제1 및 제2 기능층(222a, 222c)이 단절되어 있으므로, 수분이 표시영역(DA)을 향해 진행하는 것을 방지할 수 있다.
봉지층(300)의 제1무기봉지층(310)은 그루브(G)들의 내측면 및 세퍼레이터(MD)의 외측면을 연속적으로 커버할 수 있으며, 유기봉지층(320)은 제1서브중간영역(SMA1)을 커버하며, 제2서브중간영역(SMA2)의 일부를 커버할 수 있다. 일 실시예에서, 유기봉지층(320)은 그루브(G)들 중 일부, 예컨대 제1격벽(PW1)과 제2격벽(PW2) 사이에 배치된 제1그루브(G1)와 제2그루브(G2)를 커버할 수 있다. 다르게 말하면, 유기봉지층(320)은 세퍼레이터(MD)들 중 일부, 예컨대, 제1격벽(PW1)과 제2격벽(PW2) 사이에 배치된 제1세퍼레이터(MD1)를 커버할 수 있다. 제2무기봉지층(330)은 유기봉지층(320) 상에서 중간영역(MA)을 전체적으로 커버할 수 있다.
격벽(PW) 및 세퍼레이터(MD)에 의해서 유기봉지층(320)의 형성시 모노머의 흐름이 제어될 수 있다. 일 실시예예서, 중간영역(MA)에서 유기봉지층(320)은 세퍼레이터(MD)와 격벽(PW) 등에 의해 불연속적일 수 있다. 예컨대, 유기봉지층(320)의 일부는 도 6 및 도 7에 도시된 바와 같이 표시영역(DA)에서 제1서브중간영역(SMA1)과 제1격벽(PW1)을 지나 제2격벽(PW2)까지의 영역을 커버할 수 있으며, 다른 일부는 제2격벽(PW2)과 개구영역(OA) 사이의 일부 영역을 커버할 수 있다. 유기봉지층(320)의 불연속지점인 제2격벽(PW2) 상에서 제2무기봉지층(330)의 일부는 제1무기봉지층(310)의 일부와 직접 접촉할 수 있다.
일 실시예에서, 유기봉지층(320)의 단부는 제2격벽(PW2)과 개구영역(OA) 사이의 세퍼레이터(MD)들 중 어느 하나의 일측 또는 상부에 위치할 수 있다. 이와 관련하여, 도 7은 유기봉지층(320)의 단부가 제3세퍼레이터(MD3) 일측 또는 상부에 위치하고, 제3세퍼레이터(MD3)을 지나 개구영역(OA)을 향해 연장되지 않는 것을 도시한다. 다만, 본 발명은 이에 한정되지 않는다.
이 경우, 제2무기봉지층(330)의 일부는 제2격벽(PW2)의 상면 상에서 제1무기봉지층(310)의 일부와 직접 접촉할 수 있다. 그리고 제2무기봉지층(330)은 예컨대, 제3세퍼레이터(MD3)과 개구영역(OA) 사이에서 제1무기봉지층(310)과 직접 접촉할 수 있다.
도 6을 참조하여 설명한 터치절연층들은 중간영역(MA)으로 연장될 수 있다. 이와 관련하여, 도 7은 제1 내지 제3터치절연층(401, 403, 405)이 중간영역(MA)으로 연장된 구조를 도시한다.
개구영역(OA)을 참조하면, 표시 패널(10)은 개구(10OP)를 포함한다. 표시 패널(10)의 개구(10OP)는 표시 패널(10)을 이루는 구성요소들의 개구들을 포함할 수 있다. 예컨대, 표시 패널(10)의 개구(10OP)는 기판(100)의 개구(100OP), 제1 및 제2무기봉지층(310,330)의 개구(310OP, 330OP), 및 제3터치절연층(405)의 개구(405OP) 등을 포함할 수 있다.
표시 패널(10)을 이루는 구성요소들의 개구는 동시에 형성될 수 있다. 따라서, 기판(100)의 개구(100OP)를 정의하는 기판(100)의 내측면(100IS), 제1 및 제2무기봉지층(310,330)의 개구(310OP, 330OP)를 정의하는 제1 및 제2무기봉지층(310,330)의 내측면(310IS, 330IS)과 제3터치절연층(405)의 개구(405OP)를 정의하는 제3터치절연층(405)의 내측면(405IS)은 동일한 수직 선상에 위치할 수 있다.
도 8a, 도 8b, 도 8c, 및 도 8d는 본 발명의 일 실시예에 따른 표시 패널의 제조 공정에 따른 단면도들이다. 도 8a 내지 도 8d는 표시 패널의 제조 공정에 따른 중간영역(MA), 예컨대 제2서브중간영역(SMA2) 및 개구영역(OA)의 단면을 나타낸다.
도 8a를 참조하면, 중간영역(MA)에 제1 내지 제4세퍼레이터(MD1, MD2, MD3, MD4), 제1 내지 제5그루브(G1, G2, G3, G4, G5), 및 제1 및 제2격벽(PW1, PW2)를 형성할 수 있다. 세퍼레이터(MD)들 및 그루브들(G)의 형성은 후술하는 도 9a 내지 도 9d를 참조하여 구체적으로 설명하기로 한다.
제1격벽(PW1)은 표시영역(DA)과 제1그루브(G1) 사이에 배치될 수 있다. 제2격벽(PW2)은 제1격벽(PW1)과 상호 이격되며, 제1격벽(PW1)과 개구영역(OA) 사이에 배치될 수 있다.
제1격벽(PW1)은 제1유기절연층(211)의 일부분(211P1), 제2유기절연층(213)의 일부분(213P1), 및 뱅크층(215)의 일부분(215P1)을 포함할 수 있다. 제2격벽(PW2)은 제1유기절연층(211)의 일부분(211P2), 제2유기절연층(213)의 일부분(213P2), 뱅크층(215)의 일부분(215P2), 및 스페이서(217, 도 6)의 일부분(217P2)을 포함할 수 있다. 다른 실시예에서, 제1격벽(PW1) 및 제2격벽(PW2)은 다른 층들의 일부를 더 포함할 수 있고, 또는 상술한 층들 중 일부가 생략될 수도 있다.
제1격벽(PW1) 및 제2격벽(PW2)의 하부에는 무기절연층들의 일부가 배치될 수 있다. 예컨대, 제2격벽(PW2)의 하부에는 제1게이트절연층(203)의 일부분(2031), 제2게이트절연층(205)의 일부분(2051), 제1층간절연층(207)의 일부분(2071), 제3게이트절연층(209)의 일부분(2091) 및 제2층간절연층(210)의 일부분(2101)이 배치될 수 있다.
일 실시예에서, 제1격벽(PW1)의 제1유기절연층(211)의 일부분(211P1)은 무기절연층들에 형성된 제1그루브(1G)의 내측면의 일부를 덮도록 배치될 수 있다. 또한, 제2격벽(PW2)의 제1유기절연층(211)의 일부분(211P2)은 무기절연층들에 형성된 제2그루브(2G) 및 제3그루브(3G)의 내측면의 일부를 덮도록 배치될 수 있다.
제2격벽(PW2)의 높이(H2)는 제1격벽(PW1)의 높이(H1)와 같거나 그보다 클 수 있다. 도 7은 제2격벽(PW2)의 높이(H2)가 제1격벽(PW1)의 높이(H1) 보다 큰 것을 도시한다. 제1격벽(PW1) 및 제2격벽(PW2)은 상대적으로 두껍게 배치되는 유기절연층들의 일부분을 포함하는 반면, 세퍼레이터(MD)들은 무기패턴층(IIL)들 및 금속패턴층(MPL)들 만으로 구비되므로, 세퍼레이터(MD)들의 높이(h)는 제1격벽(PW1) 높이(H1) 및 제2격벽(PW2)의 높이(H2) 보다 작을 수 있다.
여기서, 격벽 또는 세퍼레이터의 높이는 기판의 상면으로부터 격벽 또는 세퍼레이터의 상면까지의 수직 거리를 의미한다.
도 8b를 참조하면, 격벽(PW)들, 세퍼레이터(MD)들, 및 그루브(G)들이 형성된 기판(100) 상에 유기발광다이오드의 제1 및 제2기능층(222a, 222c) 및 대향전극(223)이 형성될 수 있다. 제1 및 제2기능층(222a, 222c) 및 대향전극(223)은 열 증착법을 통해 형성될 수 있다. 앞서 도 7을 참조하여 설명한 바와 같이, 제1 및 제2기능층(222a, 222c) 및 대향전극(223) 각각은 중간영역(MA)에도 증착될 수 있다. 그러나, 중간영역(MA)에 형성된 제1 내지 제5그루브(G1, G2, G3, G4, G5) 및 제1 내지 제4세퍼레이터(MD1, MD2, MD3, MD4)의 팁(PT)들에 의해, 제1 및 제2기능층(222a, 222c) 및 대향전극(223) 각각은 단절될 수 있다.
예컨대, 도 8b는 팁(PT) 위에 놓인 제1기능층(222a)이 단절 및 분리되면서, 제1기능층(222a)의 일부분(222ap)이 제4그루브(G4) 및 제5그루브(G5) 각각의 바닥면에 배치된 것을 도시한다. 마찬가지로, 팁(PT) 위에 놓인 제2기능층(222c)이 단절 및 분리되면서, 제2기능층(222c)의 일부분(222cp) 및 대향전극(223)의 일부분(223p)이 제4그루브(G4) 및 제5그루브(G5) 각각의 바닥면에 배치된 것을 도시한다.
도 8c를 참조하면, 봉지층(300)이 형성될 수 있다. 제1무기봉지층(310)은 화학기상증착법을 통해 형성될 수 있으며, 상대적으로 스텝 커버리지가 우수하기에 제1 내지 제5그루브(G1, G2, G3, G4, G5)의 내측면을 연속적으로 커버할 수 있으며, 제1 내지 제4세퍼레이터(MD1, MD2, MD3, MD4)의 팁(PT)들의 하면도 연속적으로 커버할 수 있다. 제1무기봉지층(310)은 제1격벽(PW1)의 측면과 상면도 연속적으로 커버할 수 있으며, 제2격벽(PW2)의 측면과 상면도 연속적으로 커버할 수 있다.
이후, 모노머를 도포한 후 경화하여 유기봉지층(320)을 형성할 수 있다. 모노머는 잉크젯 방식으로 도포될 수 있다. 모노머는 모노머의 일부가 표시영역(DA)과 제1격벽(PW1) 사이 영역 또는 제1격벽(PW1)과 제2격벽(PW2) 사이 영역에 존재하도록 도포될 수 있다. 제1격벽(PW1) 및 제2격벽(PW2) 사이에 배치된 제1세퍼레이터(MD1)는 모노머의 흐름을 제어하는 기능을 할 수 있다.
일 실시예에서, 모노머의 양이 상기 영역에 수용할 수 있는 한계를 넘어서는 경우, 제2격벽(PW2) 너머로 이동할 수 있다. 유기봉지층(320) 이후 형성되는 제2무기봉지층(330)의 일부는 제2격벽(PW2) 상에서, 제1무기봉지층(310)의 일부와 직접 접촉할 수 있다. 이와 관련하여, 도 8c는 제2무기봉지층(330)의 일부와 제1무기봉지층(310)의 일부가 직접 접촉한 무기접촉영역(이하, 제1무기접촉영역, 3100)이 제2격벽(PW2)의 상면 일부에 존재하는 것을 나타낸다.
제2무기봉지층(330)과 제1무기봉지층(310)이 직접 접촉하면서 형성된 무기접촉영역은 제2격벽(PW2)과 개구영역(OA) 사이에 배치된 세퍼레이터(MD) 상에도 존재할 수 있다. 예컨대, 유기봉지층(320)은 제3세퍼레이터(MD3)를 지나 개구영역(OA)을 향해 연장되지 않으며, 제3세퍼레이터(MD3)의 측면 또는 상면 상에서 제2무기봉지층(330)의 일부는 제1무기봉지층(310)의 일부와 직접 접촉하여 제2무기접촉영역(3200)을 형성할 수 있다.
일 실시예에서, 유기봉지층(320)의 일 부분은 제1그루브(1G), 제2그루브(2G), 제3그루브(3G), 및 제4그루브(G4) 내에 존재할 수 있다. 반면, 제2격벽(PW2) 보다 개구영역(OA)에 인접한 제5그루브(G5) 내에는 유기봉지층(320)에 해당하는 물질이 존재하지 않으며, 제2무기봉지층(330)은 제1무기봉지층(310)과 제5그루브(G5)의 내측면 상에서 접촉할 수 있다. 다만, 본 발명은 이에 한정되지 않는다.
도 8d를 참조하면, 봉지층(300) 상에 제1터치절연층(401), 제2터치절연층(403) 및 제3터치절연층(405)을 각각 형성할 수 있다. 도 8d에는 도시되지 않았으나, 제1터치절연층(401)과 제2터치절연층(403) 사이에는 제1도전층(402, 도 6)이 형성되고, 제2터치절연층(403)과 제3터치절연층(405) 사이에는 제2도전층(404, 도 6)이 형성될 수 있다.
이후, 레이저 빔 등을 이용하여 커팅라인(CL)을 따라 개구영역(OA)에 위치하는 구성요소들을 제거하면, 도 7에 도시된 바와 같이 개구영역(OA)에는 표시 패널(10)의 개구(10OP)가 형성될 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d는 본 발명의 일 실시예에 따른 표시 패널의 세퍼레이터 및 그루브를 형성하는 공정에 따른 단면도들이다. 도 9a 내지 도 9d에 도시된 공정을 통해 도 7에 도시된 세퍼레이터(MD) 및 그루브(G) 구조가 형성될 수 있다.
도 9a를 참조하면, 기판(100) 상에는 무기절연층들이 형성될 수 있다. 무기절연층들은 순차적으로 버퍼층(201), 제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 포함할 수 있다.
무기절연층들 사이에는 제1예비 금속층(120a), 제2예비 금속층(130a), 및 제3예비 금속층(140a)들이 형성될 수 있다. 제1예비 금속층(120a), 제2예비 금속층(130a), 및 제3예비 금속층(140a)은 서로 중첩하도록 배치될 수 있다.
제1예비 금속층(120a)은 제1게이트절연층(203)과 제2게이트절연층(205) 사이에 개재되도록 형성되며, 앞서 도 6을 참조하여 설명한 제1박막트랜지스터(TFT1)의 제1게이트전극(GE1) 및/또는 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)과 동일한 공정에서 함께 형성될 수 있다. 제2예비 금속층(130a)은 제2게이트절연층(205)과 제1층간절연층(207) 사이에 개재되도록 형성되며, 스토리지 커패시터(Cst)의 제2커패시터전극(CE2) 및/또는 하부게이트전극(BGE)과 동일한 공정에서 함께 형성될 수 있다. 제3예비 금속층(140a)은 제3게이트절연층(209)과 제2층간절연층(210) 사이에 개재되도록 형성되며, 제2박막트랜지스터(TFT2)의 제2게이트전극(GE2)과 동일한 공정에서 함께 형성될 수 있다.
제1예비 금속층(120a)은 인접한 제1예비 금속층(120a)과 상호 이격될 수 있다. 제2예비 금속층(130a)은 인접한 제2예비 금속층(130a)과 상호 이격될 수 있다. 제3예비 금속층(140a)은 인접한 제3예비 금속층(140a)과 상호 이격될 수 있다.
예컨대, 제1예비 금속층(120a)은 각각 하부층(110)을 사이에 두고 인접한 제1예비 금속층(120a)과 이격될 수 있다. 즉, 인접한 두 개의 제1예비 금속층(120a)들은 하부층(110)의 양측에 각각 배치될 수 있다. 이웃한 두 개의 제1예비 금속층(120a)들은 제1간격(IV1)을 두고 상호 이격될 수 있다. 제1간격(IV1)은 이웃한 두 개의 제1예비 금속층(120a) 각각의 단부 사이의 이격거리(예, 수평방향으로의 이격거리)에 해당한다.
제2예비 금속층(130a)은 각각 하부층(110)을 사이에 두고 인접한 제2예비 금속층(130a)과 이격될 수 있다. 즉, 인접한 두 개의 제2예비 금속층(130a)들은 하부층(110)의 양측에 각각 배치될 수 있다. 이웃한 두 개의 제2예비 금속층(130a)들은 제2간격(IV2)을 두고 상호 이격될 수 있다.
제3예비 금속층(140a)은 각각 하부층(110)을 사이에 두고 인접한 제3예비 금속층(140a)과 이격될 수 있다. 즉, 인접한 두 개의 제3예비 금속층(140a)들은 하부층(110)의 양측에 각각 배치될 수 있다. 이웃한 두 개의 제3예비 금속층(140a)들은 제3간격(IV3)을 두고 상호 이격될 수 있다.
하부층(110)은 버퍼층(201) 상에 형성될 수 있다. 하부층(110)은 앞서 도 6을 참조하여 설명한 제1반도체층(Act1)과 동일한 공정에서 함께 형성될 수 있다.
제2층간절연층(210) 상에는 마스크층(214)이 형성될 수 있다. 마스크층(214)은 개구(214OP)를 사이에 두고 상호 이격된 제1부분(214a) 및 제2부분(214b)을 포함할 수 있다. 마스크층(214)의 제1부분(214a) 서로 이웃하는 두 예비 금속층들 중 어느 하나와 중첩하도록 배치될 수 있고, 제2부분(214b)은 서로 이웃하는 두 예비 금속층들 중 다른 하나와 중첩하도록 배치될 수 있다.
마스크층(214)의 제1부분(214a)과 제2부분(214b)은 제4간격(IV4)을 두고 상호 이격될 수 있다. 마스크층(214)의 제4간격(IV4), 즉 마스크층(214)의 개구(214OP)의 폭은 제1예비 금속층(120a)들 간의 제1간격(IV1), 제2예비 금속층(130a)들 간의 제2간격(IV2), 및 제3예비 금속층(140a)들 간의 제3간격(IV3)과 같거나, 보다 더 클 수 있다. 일 실시예에서, 제3간격(IV3)은 제2간격(IV2)과 같거나, 제2간격(IV2)보다 더 클 수 있다. 제2간격(IV2)은 제1간격(IV1)과 같거나, 제1간격(IV1)보다 더 클 수 있다. 예컨대, 도 9a에 도시된 바와 같이, 제4간격(IV4)은 제3간격(IV3) 보다 크고, 제3간격(IV3)은 제2간격(IV2)보다 크고, 제2간격(IV2)은 제1간격(IV1) 보다 클 수 있다.
이후, 마스크층(214) 하부의 무기절연층들을 일부 제거할 수 있다. 예컨대, 마스크층(214) 하부의 제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 일부 제거할 수 있다.
상기 무기절연층들의 제거는 식각 공정, 예컨대 건식 식각 공정으로 수행될 수 있다. 일 실시예에서, 상기 식각은 도 6을 참조하여 설명한 바와 같이, 무기절연층들에 제1소스전극(SE1) 및 제1드레인전극(DE1)과 제1반도체층(Act)의 접속을 위한 제1콘택홀(CT1, 도 6)을 형성하는 공정에서 함께 수행될 수 있다.
제1게이트절연층(203), 제2게이트절연층(205), 제1층간절연층(207), 제3게이트절연층(209), 및 제2층간절연층(210)을 일부 제거하는 상기 식각 공정에서, 하부층(110)은 에치 스토퍼로 기능할 수 있다.
도 9b를 참조하면, 상기 식각 공정에서, 마스크층(214)의 개구(214OP)에 의해 노출된 무기절연층들이 두께방향으로 제거될 수 있다. 마스크층(214)의 제1부분(214a) 및 제2부분(214b)에 의해 보호된 제2층간절연층(210)의 일부는 식각되지 않고 남을 수 있다. 이에 따라, 제5무기패턴층(2100)이 형성될 수 있다.
상기 식각 공정에서, 제1예비 금속층(120a), 제2예비 금속층(130a), 및 제3예비 금속층(140a)도 각각 마스크의 역할을 할 수 있다. 따라서, 제3예비 금속층(140a)의 바로 아래에 위치하는 제3게이트절연층(209) 및 제1층간절연층(207)의 일부, 제2예비 금속층(130a)의 바로 아래에 위치하는 제2게이트절연층(205)의 일부, 제1예비 금속층(120a)의 바로 아래에 위치하는 제1게이트절연층(203)의 일부는 식각되지 않을 수 있다. 이에 따라, 제4무기패턴층(2090), 제3무기패턴층(2070), 제2무기패턴층(2050), 및 제1무기패턴층(2030)이 형성될 수 있다.
제4무기패턴층(2090)의 측면(2090S)과 제3무기패턴층(2070)의 측면(2070S)은 실질적으로 동일한 평면 상에 위치할 수 있다. 제4무기패턴층(2090)의 측면(2090S)과 제3무기패턴층(2070)의 측면(2070S)이 실질적으로 동일한 평면 상에 위치한다고 함은, 제4무기패턴층(2090)의 측면(2090S)과 제3무기패턴층(2070)의 측면(2070S)이 단차를 이루지 않는 것을 나타낼 수 있다.
상기 식각 공정에서, 제1예비 금속층(120a)의 단부(또는 측면)(120aS), 제2예비 금속층(130a)의 단부(또는 측면)(130aS), 및 제3예비 금속층(140a)의 단부(또는 측면)(140aS)는 절연층들에 의해 커버되지 않고 외부로 노출될 수 있다.
도 9c를 참조하면, 다음으로, 제1 내지 제3예비 금속층(120a, 130a, 140a)의 일부를 제거할 수 있다. 상기 제1 내지 제3예비 금속층(120a, 130a, 140a)의 일부를 제거하는 공정은 식각 공정, 예컨대 습식 식각 공정으로 수행될 수 있다. 일 실시예에서, 상기 식각은 도 6을 참조하여 설명한 바와 같이, 무기절연층들에 제1소스전극(SE1) 및 제1드레인전극(DE1)과 제1반도체층(Act)의 접속을 위한 제1콘택홀(CT1, 도 6)을 형성한 이후, 제1소스전극(SE1) 및 제1드레인전극(DE1)을 형성하기 전에 불순물을 제거하기 위한 식각 공정에서 함께 수행될 수 있다.
상기 제1 내지 제3예비 금속층(120a, 130a, 140a)의 일부를 제거하는 식각 공정에서는 제1 내지 제3예비 금속층(120a, 130a, 140a)에 대한 식각 선택비가 크고 제1반도체층(Act)에 대한 식각 선택비가 작은 에천트를 사용할 수 있다.
상기 식각 공정에서, 제1예비 금속층(120a)의 노출된 단부(또는 측면)(120aS)가 일부 제거되면서 제1예비 금속패턴층(120b)이 형성될 수 있다. 제2예비 금속층(130a)의 노출된 단부(또는 측면)(130aS)가 일부 제거되면서 제2예비 금속패턴층(130b)이 형성될 수 있다. 제3예비 금속층(140a)의 노출된 단부(또는 측면)(140aS)가 일부 제거되면서 제3예비 금속패턴층(140b)이 형성될 수 있다.
제1예비 금속패턴층(120b)의 폭(W1')은 제1예비 금속층(120a)의 폭(W1) 보다 작을 수 있다. 제2예비 금속패턴층(130b)의 폭(W2')은 제2예비 금속층(130a)의 폭(W2) 보다 작을 수 있다. 제3예비 금속패턴층(140b)의 폭(W3')은 제3예비 금속층(140a)의 폭(W3) 보다 작을 수 있다.
제1 내지 제3예비 금속패턴층(120b, 130b, 140b)은 각각 상부에 배치된 무기패턴층들에 대해서 언더컷 구조를 가질 수 있다.
제1예비 금속패턴층(120b)의 단부(또는 측면)(120bS), 제2예비 금속패턴층(130b)의 단부(또는 측면)(130bS), 제3예비 금속패턴층(140b)의 단부(또는 측면)(140bS)는 절연층들에 의해 커버되지 않고 외부로 노출될 수 있다.
도 9c 및 도 9d를 참조하면, 이후 제1 내지 제3예비 금속패턴층(120b, 130b, 140b)의 일부를 제거할 수 있다. 상기 제1 내지 제3예비 금속패턴층(120b, 130b, 140b)의 일부를 제거하는 공정은 식각 공정, 예컨대 건식 또는 습식 식각 공정으로 수행될 수 있다. 일 실시예에서, 상기 식각 공정은 도 6을 참조하여 설명한 바와 같이, 제2유기절연층(213) 상에 유기발광다이오드(OLED, 도 6)의 부화소전극(221)을 형성하는 공정에서 함께 수행될 수 있다. 부화소전극(221)은 도전층(미도시)을 형성한 후 이를 패터닝하여 형성될 수 있다.
상기 식각 공정에서, 제1예비 금속패턴층(120b)의 노출된 단부(또는 측면)(120bS)가 일부 제거되면서 제1금속패턴층(120)이 형성될 수 있다. 제2예비 금속패턴층(130b)의 노출된 단부(또는 측면)(130bS)가 일부 제거되면서 제2금속패턴층(130)이 형성될 수 있다. 제3예비 금속패턴층(140b)의 노출된 단부(또는 측면)(140bS)가 일부 제거되면서 제3금속패턴층(140)이 형성될 수 있다.
제1금속패턴층(120)의 폭(W1'')은 제1예비 금속패턴층(120b)의 폭(W1') 보다 작을 수 있다. 제2금속패턴층(130)의 폭(W2'')은 제2예비 금속패턴층(130b)의 폭(W2') 보다 작을 수 있다. 제3금속패턴층(140)의 폭(W3'')은 제3예비 금속패턴층(140b)의 폭(W3') 보다 작을 수 있다.
도 9a 내지 도 9d의 공정들을 통해서, 복수의 금속패턴층(MPL)들과 복수의 무기패턴층(IIL)을 포함하는 세퍼레이터(MD) 그리고 복수의 세퍼레이터(MD) 사이의 그루브(G)가 형성될 수 있다. 예컨대, 세퍼레이터(MD)는 제1무기패턴층(2030), 제1금속패턴층(120), 제2무기패턴층(2050), 제2금속패턴층(130), 제3무기패턴층(2070), 제4무기패턴층(2090), 및 제3금속패턴층(140)이 순차적으로 적층된 구조일 수 있다.
세퍼레이터(MD)의 제1 내지 제3금속패턴층(120, 130, 140)은 각각의 상부에 배치된 무기패턴층들에 대해서 언더컷 구조를 가질 수 있다. 제2 내지 제5무기패턴층(2050, 2070, 2090, 2100)의 각 단부는 그루브(G)를 향해 연장된 팁(PT)들을 포함할 수 있다. 다르게 표현하면, 제2 내지 제5무기패턴층(2050, 2070, 2090, 2100)의 각 단부는 각 층의 바로 아래에 배치된 층 보다 측 방향으로 돌출된 팁(PT)들을 포함할 수 있다. 여기서 측 방향은, 기판(100)의 상면과 평행한 수평방향(예컨대, z축에 수직한 방향)으로, 각 층의 중심에서 멀어지는 방향을 의미할 수 있다.
예컨대, 제2무기패턴층(2050)은 제1금속패턴층(120)의 측면과 제2무기패턴층(2050)의 하면이 만나는 제1지점(CP1)으로부터 그루브(G)의 중심을 향해 연장된 제1팁(PT1)을 포함할 수 있다. 제3무기패턴층(2070) 및 제4무기패턴층(2090)은 일체로서 제2금속패턴층(130)의 측면과 제3무기패턴층(2070)의 하면이 만나는 제2지점(CP2)으로부터 그루브(G)의 중심을 향해 연장된 제2팁(PT2)을 포함할 수 있다. 제5무기패턴층(2100)은 제3금속패턴층(140)의 측면과 제5무기패턴층(2100)의 하면이 만나는 제3지점(CP3)으로부터 그루브(G)의 중심을 향해 연장된 제3팁(PT3)을 포함할 수 있다.
바꾸어 말하면, 제2무기패턴층(2050)은 제1금속패턴층(120)의 측면과 제2무기패턴층(2050)의 하면이 만나는 제1지점(CP1)으로부터 측 방향으로 돌출된 제1팁(PT1)을 포함할 수 있다. 제3무기패턴층(2070) 및 제4무기패턴층(2090)은 일체로서 제2금속패턴층(130)의 측면과 제3무기패턴층(2070)의 하면이 만나는 제2지점(CP2)으로부터 측 방향으로 돌출된 제2팁(PT2)을 포함할 수 있다. 제5무기패턴층(2100)은 제3금속패턴층(140)의 측면과 제5무기패턴층(2100)의 하면이 만나는 제3지점(CP3)으로부터 측 방향으로 돌출된 제3팁(PT3)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 전술한 바와 같이 제1콘택홀(CT1)을 형성하는 공정, 제1콘택홀(CT1)을 형성한 후 제1소스전극(SE1) 및 제1드레인전극(DE1)을 형성하기 전에 불순물을 제거하는 식각 공정, 및 부화소전극(221)을 형성하는 공정을 이용하여, 별도의 마스크 공정을 추가하지 않고 세퍼레이터(MD)의 팁(PT) 및 그루브(G) 구조를 형성할 수 있다. 또한, 세퍼레이터(MD)는 유기절연층을 포함하지 않고 상대적으로 낮은 두께의 무기패턴층 및 금속패턴층을 포함하므로, 유기절연층을 포함하는 경우와 비교하여 세퍼레이터(MD)의 단차가 감소할 수 있어서, 그루브(G) 및 세퍼레이터(MD)의 단차를 보상하기 위한 평탄화층을 형성하는 공정이 생략될 수 있다. 따라서, 공정상 경제적인 이점이 있다.
또한, 본 발명의 실시예에 따르면, 세퍼레이터(MD)는 일측에 적어도 3개 이상의 다중 팁(PT)들을 포함하므로, 제1기능층(222a), 제2기능층(222c) 및 대향전극(223)을 효과적으로 단절 또는 분리시켜, 수분에 의해 유기발광다이오드(OLED)가 손상되는 것을 최소화할 수 있다. 따라서, 장치의 신뢰성이 개선될 수 있다.
도 10a는 본 발명의 다른 실시예에 따른 표시 패널의 단면도이고, 도 10b는 도 10a의 세퍼레이터(MD)들 중 어느 하나를 확대하여 도시한 단면도이다. 도 10a 및 도 10b를 참조하면, 세퍼레이터(MD)의 구성에서 도 7에서 전술한 실시예들과 차이가 있다. 이하에서는 세퍼레이터(MD)의 차이점을 중심으로 설명하고, 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 중간영역(MA), 예컨대, 제2서브중간영역(SM2)에는 세퍼레이터(MD)들, 격벽(PW)들, 그루브(G)들이 배치될 수 있다. 봉지층(300)은 중간영역(MA)으로 연장되어 세퍼레이터(MD)들, 격벽(PW)들, 및 그루브(G)들을 커버할 수 있다.
일 실시예에서, 세퍼레이터(MD)들은 서로 이격되어 배치된 제1세퍼레이터(MD1), 제2세퍼레이터(MD2), 제3세퍼레이터(MD3), 및 제4세퍼레이터(MD4)를 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 중간영역(MA) 상에는 4개 이상의 세퍼레이터(MD)가 구비될 수도 있고, 예컨대, 중간영역(MA)에 10개의 세퍼레이터(MD)들이 배치될 수 있다.
세퍼레이터(MD)는 복수의 무기패턴층(IIL)들 및 복수의 금속패턴층(MPL)들이 교차 적층된 구조일 수 있다. 세퍼레이터(MD)는 적어도 3개 이상의 무기패턴층(IIL)들 및 적어도 3개 이상의 금속패턴층(MPL)들이 교차 적층된 구조일 수 있다. 무기패턴층(IIL)은 제1무기패턴층(2030), 제2무기패턴층(2050), 제3무기패턴층(2070), 제4무기패턴층(2090), 및 제5무기패턴층(2100)을 포함할 수 있다. 금속패턴층(MPL)은 제1금속패턴층(120), 제2금속패턴층(130), 제3금속패턴층(140), 및 제4금속패턴층(150)을 포함할 수 있다. 복수의 무기패턴층(IIL)들 및 복수의 금속패턴층(MPL)들은 서로 중첩하도록 배치될 수 있다.
세퍼레이터(MD)는 예컨대, 제1무기패턴층(2030), 제1금속패턴층(120), 제2무기패턴층(2050), 제2금속패턴층(130), 제3무기패턴층(2070), 제4무기패턴층(2090), 제3금속패턴층(140), 제5무기패턴층(2100), 및 제4금속패턴층(150)이 순차적으로 적층된 구조일 수 있다.
일 실시예에서, 제4금속패턴층(150)은 순차적으로 적층된 제1서브층(151), 제2서브층(152), 및 제3서브층(153)을 포함할 수 있다. 제4금속패턴층(150)의 제1서브층(151)과 제2서브층(152)은 동일한 물질을 포함할 수 있다. 제2서브층(152)은 제1서브층(151) 및 제3서브층(153)과 상이한 물질을 포함할 수 있다.
제4금속패턴층(150)은 도 6을 참조하여 설명한 데이터라인(DL) 및/또는 구동전압라인(PL)과 동일한 물질을 포함할 수 있다. 예컨대, 제4금속패턴층(150)의 제1서브층(151), 제2서브층(152), 및 제3서브층(153)은 구동전압라인(PL)의 제1층(PL1), 제2층(PL2), 및 제3층(PL3)과 동일한 물질을 포함할 수 있다. 예컨대, 제1서브층(151)과 제3서브층(153)은 티타늄(Ti)을 포함하고, 제2서브층(152)은 알루미늄(Al)을 포함할 수 있다.
제4금속패턴층(150)의 제3서브층(153)의 폭은 제2서브층(152)의 폭 보다 클 수 있다. 제4금속패턴층(150)의 제3서브층(153)은 제2서브층(152)의 상면과 제3서브층(153)의 하면이 만나는 제4지점(CP4)으로부터 그루브(G)를 향해 연장된 제4팁(PT4)을 포함할 수 있다. 바꾸어 말하면, 제4금속패턴층(150)의 제3서브층(153)은 제2서브층(152)의 상면과 제3서브층(153)의 하면이 만나는 제4지점(CP4)으로부터 측 방향으로 돌출된 제4팁(PT4)들을 포함할 수 있다.
본 실시예에 따르면, 세퍼레이터(MD)는 제4금속패턴층(150)을 더 포함함으로써, 일측에 적어도 4개 이상의 다중 팁(PT)들을 포함할 수 있다. 이에 따라, 제1기능층(222a), 제2기능층(222c) 및 대향전극(223)을 효과적으로 단절 또는 분리시키고, 수분에 의해 유기발광다이오드(OLED)가 손상되는 것을 더욱 최소화할 수 있다. 장치의 신뢰성이 더욱 개선될 수 있다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 표시 패널의 세퍼레이터 및 그루브를 형성하는 공정에 따른 단면도들이다. 도 11a 및 도 11b의 도시된 공정은 도 10a 및 도 10b에 도시된 세퍼레이터(MD) 및 그루브(G) 구조를 형성하는데 적용될 수 있다. 이때, 도 10a 및 도 10b의 세퍼레이터(MD) 및 그루브(G)는 도 9a 내지 도 9c에 도시된 공정들을 동일하게 수행한 후 도 11a 및 도 11b의 공정들을 수행하여 형성할 수 있다.
도 11a를 참조하면, 제1 내지 제3예비 금속층(120a, 130a, 140a)의 일부를 제거하여 제1 내지 제3예비 금속패턴층(120b, 130b, 140b)을 형성한 후(도 9c 참고) 제4예비 금속패턴층(150b)를 형성할 수 있다.
제4예비 금속패턴층(150b)은 제5무기패턴층(2100) 상에 형성되며, 앞서 도 6을 참조하여 설명한 데이터라인(DL) 및/또는 구동전압라인(PL)과 동일한 공정에서 함께 형성할 수 있다.
제4예비 금속패턴층(150b)은 제1예비 금속패턴층(120b), 제2예비 금속패턴층(130b), 및 제3예비 금속패턴층(140b)과 중첩하도록 배치될 수 있다.
제4예비 금속패턴층(150b)의 제1예비 서브층(151b)의 단부(또는 측면)(151bS), 제2예비 서브층(152b)의 단부(또는 측면)(152bS), 및 제3예비 서브층(153b)의 단부(또는 측면)(153bS)는 절연층들에 의해 커버되지 않고 외부로 노출될 수 있다.
도 11b를 참조하면, 제4예비 금속패턴층(150b)의 일부를 제거할 수 있다. 예컨대, 제4예비 금속패턴층(150b)의 제1 내지 제3예비서브층(151b, 152b, 153b)의 일부를 제거할 수 있다. 상기 제4예비 금속패턴층(150b)의 일부를 제거하는 공정은 식각 공정, 예컨대 습식 식각 공정으로 수행될 수 있다. 일 실시예에서, 상기 식각 공정은 도 6을 참조하여 설명한 바와 같이, 제2유기절연층(213) 상에 유기발광다이오드(OLED, 도 6)의 부화소전극(221)을 형성하는 공정에서 함께 수행될 수 있다.
상기 식각 공정에서, 제4예비 금속패턴층(150b)의 일부가 제거되면서 제4금속패턴층(150)이 형성될 수 있다. 예컨대, 제1예비 서브층(151b)의 노출된 단부(또는 측면)(151bS)가 일부 제거되면서 제1서브층(151)이 형성될 수 있다. 제2예비 서브층(152b)의 노출된 단부(또는 측면)(152bS)이 일부 제거되면서 제2서브층(152)이 형성될 수 있다. 제3예비 서브층(153b)의 노출된 단부(또는 측면)(153bS)이 일부 제거되면서 제3서브층(153)이 형성될 수 있다.
제2예비 서브층(152b)의 물질은 제1예비 서브층(151b) 및 제3예비 서브층(153b)의 물질과 식각 선택비가 다른 물질을 포함할 수 있다. 상기 식각 공정에서 사용되는 에천트에 의해, 예컨대 티타늄(Ti)을 포함하는 제1예비 서브층(151b) 및 제3예비 서브층(153b) 보다 예컨대, 알루미늄(Al)을 포함하는 제2예비 서브층(152b)이 과식각될 수 있다. 이에 따라, 제4금속패턴층(150)의 제3서브층(153)이 제4팁(PT4)을 갖는 구조가 형성될 수 있다.
상기 식각 공정에서는, 앞서 도 9d에서 설명한 바와 같이, 제1 내지 제3예비 금속패턴층(120b, 130b, 140b)의 일부가 제거될 수 있고, 제1금속패턴층(120), 제2금속패턴층(130), 및 제3금속패턴층(140)이 형성될 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
DA: 표시영역
OA: 개구영역
MA: 중간영역
PA: 외곽영역
PW1, PW2: 제1격벽, 제2격벽
MD1, MD2, MD3, MD4: 제1세퍼레이터, 제2세퍼레이터, 제3세퍼레이터, 제4세퍼레이터
G1, G2, G3, G4, G5: 제1그루브, 제2그루브, 제3그루브, 제4그루브, 제5그루브
2030, 2050, 2070, 2090, 2100: 제1무기패턴층, 제2무기패턴층, 제3무기패턴층, 제4무기패턴층, 제5무기패턴층
120, 130, 140, 150: 제1금속패턴층, 제2금속패턴층, 제3금속패턴층, 제4금속패턴층
151, 152, 153: 제4금속패턴층의 제1서브층, 제2서브층, 제3서브층
PT1, PT2, PT3, PT4: 제1팁, 제2팁, 제3팁, 제4팁

Claims (20)

  1. 제1영역, 상기 제1영역을 적어도 일부 둘러싸는 제2영역 및 상기 제1영역과 상기 제2영역 사이의 제3영역을 포함하는 기판;
    상기 제2영역에 배치되고, 부화소전극, 대향전극, 및 상기 부화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드;
    상기 발광다이오드 상에 배치되고, 제1무기봉지층, 제2무기봉지층, 및 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 배치된 유기봉지층을 포함하는 봉지층;
    상기 제3영역에 위치하되, 상기 제2영역에서 상기 제1영역을 향하는 방향을 따라 배열된 제1격벽과 제2격벽;
    상기 제2격벽과 상기 제1영역 사이에 위치하는 제1세퍼레이터;
    상기 제1세퍼레이터와 상기 제1영역 사이에 위치하는 제2세퍼레이터; 및
    상기 제1세퍼레이터 및 상기 제2세퍼레이터 사이에 정의된 제1그루브;를 포함하고,
    상기 제1세퍼레이터 및 상기 제2세퍼레이터 각각은,
    상기 기판 상의 제1금속패턴층;
    상기 제1금속패턴층 상에 배치된 제1무기패턴층;
    상기 제1무기패턴층 상에 배치된 제2금속패턴층;
    상기 제2금속패턴층 상에 배치된 제2무기패턴층;
    상기 제2무기패턴층 상에 배치된 제3금속패턴층; 및
    상기 제3금속패턴층 상에 배치된 제3무기패턴층을 포함하고,
    상기 제1 내지 제3무기패턴층 각각의 단부는 상기 제1그루브의 중심을 향해 연장된 팁을 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 제1무기패턴층은 상기 제1금속패턴층의 측면과 상기 제1무기절연층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제1팁을 포함하고,
    상기 제2무기패턴층은 상기 제2금속패턴층의 측면과 상기 제2무기패턴층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제2팁을 포함하고,
    상기 제3무기패턴층은 상기 제3금속패턴층의 측면과 상기 제3무기패턴층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 제3팁을 포함하는, 표시 패널.
  3. 제1항에 있어서,
    상기 제1무기패턴층은 상기 제1금속패턴층보다 큰 폭을 가지고,
    상기 제2무기패턴층은 상기 제2금속패턴층 및 상기 제3금속패턴층보다 큰 폭을 가지고,
    상기 제3무기패턴층은 상기 제3금속패턴층보다 큰 폭을 갖는, 표시 패널.
  4. 제1항에 있어서,
    상기 제3영역에 배치되며, 상기 제1그루브 아래에 위치하는 하부층;을 더 포함하고,
    상기 하부층의 상면은 상기 제1그루브의 바닥면에 해당하는, 표시 패널.
  5. 제4항에 있어서,
    상기 발광다이오드와 전기적으로 연결되는 부화소회로부;를 더 포함하고,
    상기 부화소회로부는,
    실리콘계 반도체층 및 상기 실리콘계 반도체층과 적어도 일부 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터;
    산화물계 반도체층 및 상기 산화물계 반도체층과 적어도 일부 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제1박막트랜지스터의 상기 제1게이트전극과 적어도 일부가 중첩하는 커패시터전극; 및
    상기 실리콘계 반도체층, 상기 산화물계 반도체층, 상기 제1게이트전극, 상기 제2게이트전극, 또는 상기 커패시터전극 상에 배치된 복수의 무기절연층들;을 포함하는, 표시 패널.
  6. 제5항에 있어서,
    상기 하부층은 상기 실리콘계 반도체층과 동일한 물질을 포함하는, 표시 패널.
  7. 제5항에 있어서,
    상기 제1 내지 제3금속패턴층은 각각 상기 제1게이트전극, 상기 제2게이트전극, 및 상기 커패시터전극 중 어느 하나와 동일한 물질을 포함하고,
    상기 제1 내지 제3무기패턴층은 각각 상기 복수의 무기절연층들 중 어느 하나와 동일한 물질을 포함하는, 표시 패널.
  8. 제1항에 있어서,
    상기 제1격벽과 상기 제2격벽 사이에 배치된 제3세퍼레이터; 및
    상기 제1격벽과 상기 제3세퍼레이터, 또는 상기 제3세퍼레이터와 상기 제2격벽 사이에 정의된 제2그루브;를 더 포함하고,
    상기 유기봉지층의 적어도 일부는 상기 제2그루브 내에 채워지는, 표시 패널.
  9. 제1항에 있어서,
    상기 제1무기봉지층의 제1부분 및 상기 제2무기봉지층의 제1부분은 상기 제2격벽 상에서 직접 접촉하는, 표시 패널.
  10. 제1항에 있어서,
    상기 제1무기봉지층의 제2부분 및 상기 제2무기봉지층의 제2부분은 상기 제1세퍼레이터 또는 상기 제2세퍼레이터 상에서 직접 접촉하는, 표시 패널.
  11. 제1항에 있어서,
    상기 제1세퍼레이터 및 상기 제2세퍼레이터 각각은,
    상기 제3무기패턴층 상에 배치된 제4금속패턴층을 포함하고,
    상기 제4금속패턴층은,
    순차로 적층된 제1서브층, 제2서브층, 및 제3서브층을 포함하되,
    상기 제3서브층은 상기 제2서브층의 측면과 상기 제3서브층의 하면이 만나는 지점으로부터 상기 제1그루브의 중심을 향해 연장된 팁을 포함하는, 표시 패널.
  12. 제11항에 있어서,
    상기 제1서브층과 상기 제3서브층은 동일한 물질을 포함하고,
    상기 제2서브층은 상기 제1서브층 및 상기 제3서브층과 상이한 물질을 포함하는, 표시 패널.
  13. 제1항에 있어서,
    상기 중간층은 적어도 하나의 유기물층을 포함하고,
    상기 적어도 하나의 유기물층 및 상기 대향전극은 상기 제3영역에서 상기 제1세퍼레이터 및 상기 제2세퍼레이터에 의해 단절되거나 분리되는, 표시 패널.
  14. 제1영역, 상기 제1영역을 적어도 일부 둘러싸는 제2영역 및 상기 제1영역과 상기 제2영역 사이의 제3영역을 포함하는 기판;
    상기 제2영역에 배치되고, 부화소전극, 대향전극, 및 상기 부화소전극과 상기 대향전극 사이의 중간층을 포함하는 발광다이오드;
    상기 발광다이오드 상에 배치되고, 제1무기봉지층, 제2무기봉지층, 및 상기 제1무기봉지층과 상기 제2무기봉지층 사이에 배치된 유기봉지층을 포함하는 봉지층;
    상기 제3영역에 위치하는 격벽; 및
    상기 격벽과 상기 제1영역 사이에 위치하는 제1세퍼레이터;를 포함하고,
    상기 제1세퍼레이터는,
    상기 기판 상의 제1금속패턴층;
    상기 제1금속패턴층 상에 배치된 제1무기패턴층;
    상기 제1무기패턴층 상에 배치된 제2금속패턴층;
    상기 제2금속패턴층 상에 배치된 제2무기패턴층;
    상기 제2무기패턴층 상에 배치된 제3금속패턴층; 및
    상기 제3금속패턴층 상에 배치된 제3무기패턴층을 포함하고,
    상기 제1 내지 제3무기패턴층 각각의 단부는 각 층의 바로 아래에 배치된 층 보다 측 방향으로 돌출된 팁을 포함하는, 표시 패널.
  15. 제14항에 있어서,
    상기 제1무기패턴층은 상기 제1금속패턴층의 측면과 상기 제1무기절연층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제1팁을 포함하고,
    상기 제2무기패턴층은 상기 제2금속패턴층의 측면과 상기 제2무기패턴층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제2팁을 포함하고,
    상기 제3무기패턴층은 상기 제3금속패턴층의 측면과 상기 제3무기패턴층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 제3팁을 포함하는, 표시 패널.
  16. 제14항에 있어서,
    상기 발광다이오드와 전기적으로 연결되는 부화소회로부;를 더 포함하고,
    상기 부화소회로부는,
    실리콘계 반도체층 및 상기 실리콘계 반도체층과 적어도 일부 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터;
    산화물계 반도체층 및 상기 산화물계 반도체층과 적어도 일부 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제1박막트랜지스터의 상기 제1게이트전극과 적어도 일부가 중첩하는 커패시터전극; 및
    상기 실리콘계 반도체층, 상기 산화물계 반도체층, 상기 제1게이트전극, 상기 제2게이트전극, 또는 상기 커패시터전극 상에 배치된 복수의 무기절연층들;을 포함하는, 표시 패널.
  17. 제16항에 있어서,
    상기 제1 내지 제3금속패턴층은 각각 상기 제1게이트전극, 상기 제2게이트전극, 및 상기 커패시터전극 중 어느 하나와 동일한 물질을 포함하고,
    상기 제1 내지 제3무기패턴층은 각각 상기 복수의 무기절연층들 중 어느 하나와 동일한 물질을 포함하는, 표시 패널.
  18. 제14항에 있어서,
    상기 제3영역에 위치하며, 상기 제2영역과 상기 격벽 사이에 배치된 제2세퍼레이터;를 더 포함하고,
    상기 유기봉지층의 적어도 일부는 상기 제2세퍼레이터를 커버하도록 배치되는, 표시 패널.
  19. 제14항에 있어서,
    상기 제1세퍼레이터는,
    상기 제3무기패턴층 상에 배치된 제4금속패턴층을 포함하고,
    상기 제4금속패턴층은,
    순차로 적층된 제1서브층, 제2서브층, 및 제3서브층을 포함하되,
    상기 제3서브층은 상기 제2서브층의 측면과 상기 제3서브층의 하면이 만나는 지점으로부터 측 방향으로 돌출된 팁을 포함하는, 표시 패널.
  20. 제19항에 있어서,
    상기 제1서브층과 상기 제3서브층은 동일한 물질을 포함하고,
    상기 제2서브층은 상기 제1서브층 및 상기 제3서브층과 상이한 물질을 포함하는, 표시 패널.
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