KR20240029685A - 표시 패널, 그 제조 방법 및 이를 포함하는 전자 기기 - Google Patents

표시 패널, 그 제조 방법 및 이를 포함하는 전자 기기 Download PDF

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KR20240029685A
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이정호
복승룡
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Abstract

본 발명의 일 실시예는, 제1영역, 제1영역과 이격된 제2영역, 제1영역 및 제2영역을 둘러싸는 제1표시영역을 포함하는 기판과, 제1표시영역에 배치된 복수의 제1부화소회로들과, 제1표시영역에 배치되며 복수의 제1부화소회로들과 각각 전기적으로 연결된 복수의 제1발광다이오드들과, 제1영역에 배치된 복수의 제2발광다이오드들과, 복수의 제2발광다이오드들과 각각 전기적으로 연결된 복수의 제2부화소회로들, 및 제2영역을 둘러싸며 언더컷 형상을 갖는 그루브를 포함하되, 기판은 제1베이스층, 제1베이스층 상의 제1배리어층, 제1배리어층 상의 제2베이스층, 제2베이스층 상의 제2배리어층을 포함하고, 기판은, 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 제2배리어층 및 제2베이스층으로 함몰된 형상을 갖는, 오목부; 및 제2영역에 대응하며, 제2배리어층, 제2베이스층, 제1배리어층, 및 제1베이스층을 관통하는 홀;을 포함하는, 표시 패널을 개시한다.

Description

표시 패널, 그 제조 방법 및 이를 포함하는 전자 기기{DISPLAY PANEL, MANUFACTURING METHODE THEREOF, AND ELECTRONIC APPARATUS INCLUDING THE SAME}
본 발명의 실시예들은 복수의 투과영역들을 포함하는 표시 패널, 그 제조 방법, 및 이를 포함하는 전자 기기에 대한 것이다.
근래에 표시 패널은 그 용도가 다양해지고 있다. 또한, 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 패널 중 표시영역이 차지하는 면적을 확대하면서, 표시 패널에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 표시영역이 차지하는 면적을 확대하면서 표시 패널 및 표시 패널을 포함하는 전자 기기에 다양한 기능을 추가하기 위한 방안으로서 다양한 형태의 표시 패널의 연구가 이루어지고 있다.
본 발명의 실시예들은, 표시영역 내에 배치된 복수의 투과영역들에 다양한 종류의 컴포넌트들을 배치할 수 있는 구조의 표시 패널, 그 제조 방법, 및 이를 포함하는 전자 기기를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 실시예에 따르면, 제1영역, 상기 제1영역과 이격된 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 제1표시영역을 포함하는 기판; 상기 제1표시영역에 배치된 복수의 제1부화소회로들; 상기 제1표시영역에 배치되며 상기 복수의 제1부화소회로들과 각각 전기적으로 연결된 복수의 제1발광다이오드들; 상기 제1영역에 배치된 복수의 제2발광다이오드들; 상기 복수의 제2발광다이오드들과 각각 전기적으로 연결된 복수의 제2부화소회로들; 및 상기 제2영역을 둘러싸며 언더컷 형상을 갖는 그루브;를 포함하며, 상기 기판은 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하고, 상기 기판은, 상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는, 오목부; 및 상기 제2영역에 대응하며, 상기 제2배리어층, 상기 제2베이스층, 상기 제1배리어층, 및 상기 제1베이스층을 관통하는 홀;을 포함하는, 표시 패널을 개시한다.
상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 클 수 있다.
상기 제1영역은 상기 기판의 오목부와 대응하는 투과영역을 포함할 수 있다.
상기 복수의 제2부화소회로들 중에서 선택된 두 개의 제2부화소회로들 중 하나는 상기 제1영역의 제1측에 배치된 제1주변영역에 위치하고 다른 하나는 상기 제1측의 반대편인 상기 제1영역의 제2측에 배치된 제2주변영역에 위치할 수 있다.
상기 두 개의 제2부화소회로들 중 상기 하나는 상기 제1영역을 사이에 두고 상기 제2영역의 반대편에 배치되고, 상기 두 개의 제2부화소회로들 중 상기 다른 하나는 상기 제1영역과 상기 제2영역 사이에 위치할 수 있다.
상기 두 개의 제2부화소회로들 상기 하나 및 상기 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 제1방향을 따라 연장된 제1도전버스선; 및 상기 두 개의 제2부화소회로들 상기 다른 하나 및 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 상기 제1방향을 따라 연장된 제2도전버스선;을 더 포함할 수 있다.
상기 제1도전버스선 및 상기 제2도전버스선은 투광성도전물질을 포함할 수 있다.
상기 제1도전버스선 및 상기 제2도전버스선 중 어느 하나의 일부는 상기 오목부와 중첩할 수 있다.
상기 제1영역에서 상기 기판으로부터 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극까지의 제1높이는, 상기 제1표시영역에서 상기 기판으로부터 상기 복수의 제1발광다이오드들 중 어느 하나의 제1발광다이오드의 제1전극까지의 제2높이 보다 작을 수 있다.
상기 제1영역에서 상기 기판 및 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극 사이에 위치하는 유기절연층을 더 포함하고, 상기 유기절연층은 상기 기판의 상기 오목부와 중첩할 수 있다. .
상기 기판은 상기 제1영역에 배치되며 상기 오목부와 상호 이격된 다른 오목부를 더 포함할 수 있다.
본 발명의 다른 실시예는, 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들이 배치된 제1영역, 상기 제1영역과 이격된 제2영역을 포함하는 표시 패널의 제조 공정에 있어서, 상기 제1발광다이오드들 및 상기 제2발광다이오드들이 배치되고, 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하는 기판을 준비하는 공정; 상기 제2영역의 주변영역에 대응하며, 상기 제2영역을 둘러싸고, 언더컷 형상을 갖는 그루브를 형성하는 공정; 및 상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는 오목부를 형성하는 공정;을 포함하되, 상기 그루브를 형성하는 공정 및 상기 오목부를 형성하는 공정은 동일한 물질의 마스크를 이용하는, 표시 패널의 제조 방법을 개시한다.
상기 마스크는 IGZO를 포함할 수 있다.
상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 클 수 있다.
상기 오목부를 형성하는 공정은, 상기 제2배리어층을 관통하는 홀을 형성하는 공정; 및 상기 제2베이스층에 상기 제2배리어층의 상기 홀과 중첩하는 개구를 형성하는 공정을 포함할 수 있다.
상기 기판과 상기 마스크 사이에 유기절연층을 형성하는 공정; 및 상기 유기절연층 상에 금속패턴층을 형성하는 공정;을 더 포함하고, 상기 그루브를 형성하는 공정은 상기 마스크를 이용하여 상기 유기절연층의 일부를 제거하는 공정을 포함하되, 상기 금속패턴층은 상기 일부가 제거된 유기절연층의 내측면과 상기 금속패턴층의 바닥면이 만나는 지점으로부터 상기 그루브를 향해 돌출된 팁을 포함할 수 있다.
상기 유기절연층 아래에 배치되는 하부층을 형성하는 공정을 더 포함할 수 있다.
상기 그루브를 형성하는 공정은, 상기 마스크 아래에 배치된 상기 제2배리어층을 관통하는 홀을 형성하는 공정; 및 상기 제2베이스층에 상기 제2배리어층의 상기 홀과 중첩하는 개구를 형성하는 공정을 포함할 수 있다.
본 발명의 다른 실시예는, 제1영역, 상기 제1영역과 이격된 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 제1표시영역을 포함하는 표시 패널; 상기 표시 패널의 상기 제1영역에 대응하며, 상기 표시 패널의 배면 상에 배치되는 제1컴포넌트; 및 상기 표시 패널의 상기 제2영역에 대응하며, 상기 표시 패널의 배면 상에 배치되는 제2컴포넌트;를 포함하는 전자 기기를 개시한다.
전자 기기의 표시 패널은, 기판; 상기 기판 상에 배치되며, 상기 제1표시영역에 위치하는 복수의 제1부화소회로들; 상기 제1표시영역에 배치되며 상기 복수의 제1부화소회로들과 각각 전기적으로 연결된 복수의 제1발광다이오드들; 상기 제1영역에 배치된 복수의 제2발광다이오드들; 상기 복수의 제2발광다이오드들과 각각 전기적으로 연결된 복수의 제2부화소회로들; 및 상기 제2영역을 둘러싸며 언더컷 형상을 갖는 그루브;를 포함하며, 상기 기판은 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하고, 상기 기판은, 상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는, 오목부; 및 상기 제2영역에 대응하며, 상기 제2배리어층, 상기 제2베이스층, 상기 제1배리어층, 및 상기 제1베이스층을 관통하는 홀;을 포함할 수 있다.
상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 클 수 있다.
상기 제1영역은 상기 기판의 오목부와 대응하는 투과영역을 포함할 수 있다.
상기 복수의 제2부화소회로들 중에서 선택된 두 개의 제2부화소회로들 중 하나는 상기 제1영역의 제1측에 배치된 제1주변영역에 위치하고 다른 하나는 상기 제1측의 반대편인 상기 제1영역의 제2측에 배치된 제2주변영역에 위치할 수 있다.
상기 표시 패널은, 상기 두 개의 제2부화소회로들 상기 하나 및 상기 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 제1방향을 따라 연장된 제1도전버스선; 및 상기 두 개의 제2부화소회로들 상기 다른 하나 및 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 상기 제1방향을 따라 연장된 제2도전버스선;을 더 포함할 수 있다.
상기 제1도전버스선 및 상기 제2도전버스선은 투광성도전물질을 포함할 수 있다.
상기 제1도전버스선 및 상기 제2도전버스선 중 어느 하나의 일부는 상기 오목부와 중첩할 수 있다.
상기 제1영역에서 상기 기판으로부터 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극까지의 제1높이는 상기 제1표시영역에서 상기 기판으로부터 상기 복수의 제1발광다이오드들 중 어느 하나의 제1발광다이오드의 제1전극까지의 제2높이 보다 작을 수 있다.
상기 표시 패널은, 상기 제1영역에서 상기 기판 및 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극 사이에 위치하는 유기절연층을 더 포함하고, 상기 유기절연층은 상기 기판의 상기 오목부와 중첩할 수 있다.
상기 기판은 상기 제1영역에 배치되며 상기 오목부와 상호 이격된 다른 오목부를 더 포함할 수 있다.
상기 제1컴포넌트 및 상기 제2컴포넌트 각각은 빛을 이용하는 전자요소를 포함하고, 상기 제1컴포넌트의 전자요소와 상기 제2컴포넌트의 전자요소는 서로 다를 수 있다.
상기 전자요소는 센서 또는 카메라를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 마스크를 이용한 공정 추가 없이 표시 패널의 그루브와 오목무를 동시에 형성할 수 있어 비용을 절감할 수 있다. 본 발명의 일 실시예에 따르면, 컴포넌트가 배치되는 위치가 사용자에게 시인되는 것을 최소화할수 있으며 컴포넌트로 진행하거나 컴포넌트에서 발생하는 파동(예, 빛 또는 음향)이 지나갈 수 있는 투과영역의 면적을 확보할 수 있다. 이러한 효과는 예시적인 것으로, 전술한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도로서, 도 1의 II-II'선에 따른 단면에 대응한다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4a, 도 4b, 및 도 4c는 각각 본 발명의 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널에 배치된 발광다이오드 및 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 6a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 6b는 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널 중 제1표시영역의 구조를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 6의 VII-VII'선에 따른 단면을 나타낸다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 제1영역과 제1주변영역의 단면을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 6의 X-X' 선에 따른 단면을 나타낸다.
도 11a 및 도 11b는 각각 본 발명의 다른 실시예에 따른 표시 패널의 제1영역을 개략적으로 도시한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 패널의 제1영역을 개략적으로 도시한 평면도로서, 도 11a 및 도 11b를 기판에 수직한 방향에서 보았을 때의 평면도에 해당한다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 제2영역 및 제2주변영역을 나타낸다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 표시 패널의 오목부와 그루브를 형성하는 공정에 따른 단면도이다.
도 15a 내지 도 15e는 본 발명의 다른 실시예에 따른 표시 패널의 오목부와 그루브를 형성하는 공정에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 “A 및/또는 B”은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, “A 또는 B 중 적어도 하나”는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 제1영역(RA1) 및 제2영역(RA2)을 둘러싸는 제1표시영역(DA1)을 포함한다. 예컨대, 제1영역(RA1) 및 제2영역(RA2)은 제1표시영역(DA1)의 내측에 위치하며, 제1표시영역(DA1)은 제1영역(RA1) 및 제2영역(RA2)을 전체적으로 둘러쌀 수 있다. 제1표시영역(DA1)은 제1표시영역(DA1) 상에 배치된 복수의 부화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
전자 기기(1)는 제1표시영역(DA1)의 외측에 위치한 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 제1표시영역(DA1)의 외측에 배치되며 이미지를 표시하지 않으며, 제1표시영역(DA1)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 제1표시영역(DA1)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 설명의 편의를 위해 전자 기기(1)가 스마트 폰인 경우에 대해 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 전자 기기(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
제1영역(RA1) 및 제2영역(RA2)은 각각 제1표시영역(DA1) 보다 작은 면적을 가질 수 있다. 일 실시예로 도 1은 제1영역(RA1)이 원형이고 및 제2영역(RA2)이 양측이 라운드진 대략 타원의 형상인 것과 같이 서로 다른 형상을 갖는 것을 도시하나 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1영역(RA1) 및 제2영역(RA2)은 모두 동일한 형상(예, 원형, 다각형 등)일 수 있다.
도 1은 전자 기기(1)의 상면에 대략 수직인 방향(예, z방향)에서 보았을 시 대략 사각형 형상을 갖는 제1표시영역(DA1)의 상측(+y 방향)의 중앙에 제1영역(RA1) 및 제2영역(RA2)이 배치된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제1영역(RA1) 및 제2영역(RA2)은 예컨대 제1표시영역(DA1)의 우상측에 배치되거나, 좌상측에 배치될 수 있다.
제1영역(RA1) 및 제2영역(RA2)은 각각 빛 또는 음향이 투과할 수 있는 투과영역을 포함할 수 있다. 제1영역(RA1) 및 제2영역(RA2) 중 어느 하나의 투과율은 다른 하나의 투과율과 서로 다를 수 있다. 제1영역(RA1) 및 제2영역(RA2) 중 어느 하나는 해당하는 영역에 배치된 부화소회로를 통하여 이미지를 구현할 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도로서, 도 1의 II-II'선에 따른 단면에 대응한다.
도 2를 참조하면, 전자 기기(1)는 표시층(10), 표시층(10)의 상면 상에 배치되는 입력감지층(40), 입력감지층(40) 상의 광학 기능층(50), 및 커버 윈도우(60)를 포함하는 표시 패널(2)을 포함할 수 있다. 전자 기기(1)는 표시 패널(2)의 배면(바닥면) 상에 배치되는 제1컴포넌트(21) 및 제2컴포넌트(22)를 포함할 수 있다.
표시층(10)은 발광다이오드(ED)들을 이용하여 이미지를 표시할 수 있다. 발광다이오드(ED)들은 발광층이 유기물을 포함하는 유기발광다이오드를 포함할 수 있다. 또는, 발광다이오드(ED)들은 무기발광다이오드, 또는 퀀텀닷 발광다이오드 등을 포함할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호선(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시층(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시층(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(OCA, optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 표시층(10)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력감지층(40)과 표시층(10) 사이에 개재되지 않을 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(60)를 통해 외부에서 표시층(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시층(10)의 부화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시층(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
커버 윈도우(60)는 표시 패널(2) 및/또는 전자 기기(1)의 전면(상면)을 보호할 수 있다. 커버 윈도우(60)는 폴리이미드와 같은 레진을 포함할 수 있다. 또는 커버 윈도우(60)는 UTG(Ultra-Thin Glass)와 같은 글래스 기판을 포함할 수 있다.
제1영역(RA1) 및 제2영역(RA2)은 각각 투과영역을 포함할 수 있다. 일 실시예로, 제1영역(RA1)은 이웃하는 부화소들 사이, 예컨대 이웃하는 발광다이오드(ED) 사이의 제1투과영역(TA1)을 포함하고, 제2영역(RA2)은 실질적으로 제2영역(RA2)과 동일한 면적과 형상(예, 평면상 형상)을 갖는 제2투과영역(TA2)을 포함할 수 있다.
제1컴포넌트(21)는 제1영역(RA1)에 배치되고 제2컴포넌트(22)는 제2영역(RA2)에 배치될 수 있다. 제1컴포넌트(21) 및 제2컴포넌트(22)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 제1컴포넌트(21) 및 제2컴포넌트(22)에서 방출되거나 및/또는 제1컴포넌트(21) 및 제2컴포넌트(22)로 진행하는 빛 또는 음향은 각각 제1투과영역(TA1)과 제2투과영역(TA2)을 통과할 수 있다.
빛이 제1투과영역(TA1)과 제2투과영역(TA2)을 통과할 때, 제1투과영역(TA1)과 제2투과영역(TA2) 각각의 광 투과율은 30% 이상이거나, 40% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
제1컴포넌트(21) 및 제2컴포넌트(22)는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 촬상하는 이미지 센서(예, 카메라)를 포함할 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다.
도 2는 제1영역(RA1)에 하나의 제1컴포넌트(21)가 배치되고, 제2영역(RA2)에 하나의 제2컴포넌트(22)가 배치된 것을 도시하나 본 발명은 이에 한정되지 않는다. 제1영역(RA1)에 복수의 컴포넌트들이 배치될 수 있으며, 및/또는 제2영역(RA2)에 복수의 컴포넌트들이 배치될 수 있다.
표시층(10), 입력감지층(40), 및/또는 광학 기능층(50)은 제1및 제2영역(RA1, RA2) 중 어느 하나의 영역과 대응하는 홀을 포함할 수 있다. 일 실시예로, 도 2는 제1영역(RA1)에 위치하는 표시층(10), 입력감지층(40), 및 광학 기능층(50)이 각각 홀(10H, 40H, 50H)을 포함하는 것을 도시한다. 따라서, 제2영역(RA2)의 투과율은 제1영역(RA1)의 투과율 보다 클 수 있다. 일부 실시예에서, 제2영역(RA2)에 배치되는 제2컴포넌트(22)는 상대적으로 제1영역(RA1)에 배치되는 제1컴포넌트(21)에 비하여 수광하거나 출광하는 빛의 양이 큰 전자 요소를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이고, 도 4a, 도 4b, 및 도 4c는 각각 본 발명의 다른 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 표시 패널(2)은 제1영역(RA1), 제2영역(RA2), 제1표시영역(DA1), 및 비표시영역(NDA)을 포함할 수 있다. 도 3은 표시 패널(2) 중 기판(100)의 모습일 수 있다. 예컨대, 표시 패널(2)이 제1영역(RA1), 제2영역(RA2), 제1표시영역(DA1), 및 비표시영역(NDA)을 포함한다고 함은, 기판(100)이 제1영역(RA1), 제2영역(RA2), 제1표시영역(DA1), 및 비표시영역(NDA)을 포함하는 것을 나타낼 수 있다.
표시 패널(2)은 제1표시영역(DA1) 및 제1영역(RA1)에 배치된 복수의 부화소(P)들을 포함할 수 있다. 부화소(P)들은 각각 발광다이오드를 포함할 수 있다. 각 부화소(P)의 발광다이오드는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
비표시영역(NDA)에는 제1외곽 구동회로(1100), 제2외곽 구동회로(1200), 단자(140), 데이터 구동회로(150), 제1전원공급배선(160), 및 제2전원공급배선(170)이 배치될 수 있다.
제1외곽 구동회로(1100)는 스캔 및 제어 구동회로를 포함할 수 있다. 제1외곽 구동회로(1100)는 스캔선(GW) 및 발광 제어선(EM)을 통해 각 부화소(P)에 스캔 신호 및 발광제어신호를 각각 제공할 수 있다. 제2외곽 구동회로(1200)도 스캔 및 제어 구동회로를 포함할 수 있다. 제2외곽 구동회로(1200)는 제1표시영역(DA1)을 사이에 두고 제1외곽 구동회로(1100)와 나란하게 배치될 수 있다. 제2외곽 구동회로(1200)도 제1외곽 구동회로(1100)와 마찬가지로 스캔선(GW) 및 발광 제어선(EM)을 통해 해당하는 부화소(P)에 스캔 신호 및 발광제어신호를 각각 제공할 수 있다.
단자(140)는 비표시영역(NDA)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 패널(2)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부의 신호 또는 전원을 표시 패널(2)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1및 제2외곽 구동회로(1100, 1200)에 각각 전달될 수 있다. 제어부는 제1및 제2연결배선(161, 171)을 통해 제1및 제2전원공급배선(160, 170)에 각각 구동전압(ELVDD, 도 5) 및 공통전압(ELVSS, 도 5)을 제공할 수 있다. 제1전원공급배선(160)의 제1전원(ELVDD)은 구동전압선(PL)에 제공되고, 제2전원공급배선(170)의 제2전원(ELVSS)은 각 부화소(P)의 발광다이오드의 전극(예컨대, 캐소드) 에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 해당하는 부화소(P)에 제공될 수 있다. 도 3은 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1전원공급배선(160) 사이에 배치될 수 있다.
제1전원공급배선(160, first power supply line)은 제1표시영역(DA1)을 사이에 두고 x방향을 따라 나란하게 연장된 제1서브배선(162) 및 제2서브배선(163)을 포함할 수 있다. 제2전원공급배선(170, second power supply line)은 일측이 개방된 루프 형상으로 제1표시영역(DA1)을 부분적으로 둘러쌀 수 있다.
도 3은 제1영역(RA1) 및 제2영역(RA2)이 각각 서로 다른 면적 및/또는 형상을 가지는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 도 4a에 도시된 바와 같이 제1영역(RA1) 및 제2영역(RA2)이 각각 원형일 수 있다. 일부 실시예로서, 제1표시영역(DA1)의 내측에는 복수의 제1영역(RA1)들 및/또는 복수의 제2영역(RA2)들이 배치될 수 있다. 예컨대, 도 4b에 도시된 바와 같이 두개의 제1영역(RA1)들이 배치될 수 있고, 두 개의 제1영역(RA1)들 사이에 하나의 제2영역(RA2)이 배치될 수 있다. 다른 실시예로서, 두 개의 제2영역(RA2)들 사이에 하나의 제1영역(RA1)이 배치될 수 있다. 다른 실시예로서, 도 4c에 도시된 바와 같이 두 개의 제1영역(RA1)들 및 두 개의 제2영역(RA2)들이 배치될 수 있다. 두 개의 제1영역(RA1)들이 서로 인접하게 배치되고 두 개의 제2영역(RA2)들이 서로 인접하게 배치될 수 있다. 또는, 제1영역(RA1)과 제2영역(RA2)이 교번적으로 배열되는 것과 같이 다양하게 배열될 수 있다. 제1영역(RA1)과 제2영역(RA2) 각각의 개수도 3개 이상인 것과 같이 다양하게 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널에 배치된 발광다이오드 및 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5를 참조하면, 발광다이오드(ED)는 부화소회로(PC)에 전기적으로 연결될 수 있다. 부화소회로(PC)는 제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 및 부스트 커패시터(boost capacitor, Cbt)를 포함할 수 있다. 다른 실시예로서, 부화소회로(PC)는 부스트 커패시터(Cbt)를 포함하지 않을 수 있다.
제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 일 실시예로, 도 5에 도시된 바와 같이 제3및 제4트랜지스터(T3, T4)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예컨대, 제3및 제4트랜지스터(T3, T4)는 산화물계 반도체 물질을 포함하는 NMOS(n-channel MOSFET)이고, 나머지는 실리콘계 반도체 물질을 포함하는 PMOS(p-channel MOSFET)일 수 있다. 다른 실시예로, 제3, 제4, 및 제7트랜지스터(T3, T4, T7)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
제1내지 제7트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)는 신호선에 연결될 수 있다. 신호선은 스캔선(GW), 발광 제어선(EM), 보상 게이트선(GC), 제1초기화 게이트선(GI1), 제2초기화 게이트선(GI2), 및 데이터선(DL)을 포함할 수 있다. 부화소회로(PC)는 전압선, 예컨대 구동전압선(PL), 제1초기화전압선(VL1), 및 제2초기화전압선(VL2)에 전기적으로 연결될 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)의 제1게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 제1트랜지스터(T1)의 제1전극은 제5트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되며, 제1트랜지스터(T1)의 제2전극은 제6트랜지스터(T6)를 경유하여 발광다이오드(ED)의 제1전극(예, 애노드)과 전기적으로 연결될 수 있다. 제1트랜지스터(T1)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제1트랜지스터(T1)는 제2트랜지스터(T2)의 스위칭 동작에 따라 발광다이오드(ED)에 구동전류(Id)를 공급할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)의 제2게이트전극은 스캔선(GW)에 연결되어 있고, 제2트랜지스터(T2)의 제1전극은 데이터선(DL)에 연결되어 있으며, 제2트랜지스터(T2)의 제2전극은 제1트랜지스터(T1)의 구동 제1전극에 연결되어 있으면서 제5트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되어 있다. 제2트랜지스터(T2)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제2트랜지스터(T2)는 스캔선(GW)을 통해 전달받은 스캔신호(Sgw)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1트랜지스터(T1)의 제1전극으로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)는 제1트랜지스터(T1)의 문턱 전압을 보상하는 보상 트랜지스터일 수 있다. 제3트랜지스터(T3)의 제3게이트전극은 보상 게이트선(GC)에 연결되어 있다. 제3트랜지스터(T3)의 제1전극은 노드연결선(166)을 통하여 스토리지 커패시터(Cst)의 하부전극(CE1) 및 제1트랜지스터(T1)의 제1게이트전극에 연결되어 있다. 제3트랜지스터(T3)의 제1전극은 제4트랜지스터(T4)에 연결될 수 있다. 제3트랜지스터(T3)의 제2전극은 제1트랜지스터(T1)의 제2전극에 연결되어 있으면서 제6트랜지스터(T6)를 경유하여 발광다이오드(ED)의 제1전극(예, 애노드)과 전기적으로 연결되어 있다. 제3트랜지스터(T3)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제3트랜지스터(T3)는 보상 게이트선(GC)을 통해 전달받은 보상신호(Sgc)에 따라 턴-온되어 제1트랜지스터(T1)의 제1게이트전극과 제2전극(예, 드레인 전극)을 전기적으로 연결하여 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제1트랜지스터(T1)의 제1게이트전극을 초기화하는 제1초기화 트랜지스터일 수 있다. 제4트랜지스터(T4)의 제4게이트전극은 제1초기화 게이트선(GI1)에 연결되어 있다. 제4트랜지스터(T4)의 제1전극은 제1초기화전압선(VL1)에 연결되어 있다. 제4트랜지스터(T4)의 제2전극은 스토리지 커패시터(Cst)의 하부전극(CE1), 제3트랜지스터(T3)의 제1전극 및 제1트랜지스터(T1)의 제1게이트전극에 연결될 수 있다. 제4트랜지스터(T4)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제4트랜지스터(T4)는 제1초기화 게이트선(GI1)을 통해 전달받은 제1초기화신호(Sgi1)에 따라 턴-온되어 제1초기화전압(Vint)을 제1트랜지스터(T1)의 제1게이트전극에 전달하여 제1트랜지스터(T1)의 제1게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
제5트랜지스터(T5)는 동작제어 트랜지스터일 수 있다. 제5트랜지스터(T5)의 제5게이트전극은 발광 제어선(EM)에 연결되어 있으며, 제5트랜지스터(T5)의 제1전극은 구동전압선(PL)과 연결되어 있고, 제5트랜지스터(T5)의 제2전극은 제1트랜지스터(T1)의 구동 제1전극 및 제2트랜지스터(T2)의 제2전극과 연결되어 있다. 제5트랜지스터(T5)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제6트랜지스터(T6)는 발광제어 트랜지스터일 수 있다. 제6트랜지스터(T6)의 제6게이트전극은 발광 제어선(EM)에 연결되어 있고, 제6트랜지스터(T6)의 제1전극은 제1트랜지스터(T1)의 제2전극 및 제3트랜지스터(T3)의 제2전극에 연결되어 있으며, 제6트랜지스터(T6)의 제2전극은 제7트랜지스터(T7)의 제2전극 및 발광다이오드(ED)의 제1전극(예, 애노드)에 전기적으로 연결되어 있다. 제6트랜지스터(T6)의 제1전극 및 제2전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광 제어선(EM)을 통해 전달받은 발광제어신호(Sem)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 발광다이오드(ED)에 전달되어 발광다이오드(ED)에 구동전류(Id)가 흐르도록 할 수 있다.
제7트랜지스터(T7)는 발광다이오드(ED)의 제1전극(예, 애노드)을 초기화하는 제2초기화 트랜지스터일 수 있다. 제7트랜지스터(T7)의 제7게이트전극은 제2초기화 게이트선(GI2)에 연결되어 있다. 제7트랜지스터(T7)의 제1전극은 제2초기화전압선(VL2)에 연결되어 있다. 제7트랜지스터(T7)의 제2전극은 제6트랜지스터(T6)의 제2전극 및 발광다이오드(ED)의 제1전극(예, 애노드)에 연결되어 있다. 제7트랜지스터(T7)는 제2초기화 게이트선(GI2)을 통해 전달받은 제2초기화신호(Sgi2)(Sgi2)에 따라 턴-온되어 제2초기화전압(Vaint)을 발광다이오드(ED)의 제1전극(예, 애노드)에 전달하여 발광다이오드(ED)의 제1전극을 초기화시킬 수 있다.
일부 실시예로, 제2초기화전압선(VL2)은 이후 스캔선일 수 있다. 예컨대, i번째(i는 자연수) 행에 배치된 부화소회로(PC)의 제7트랜지스터(T7)에 연결된 제2초기화 게이트선(GI2)은 (i+1)번째 행에 배치된 부화소회로(PC)의 스캔선에 해당할 수 있다. 또 다른 실시예로, 제2초기화전압선(VL2)은 발광 제어선(EM)일 수 있다. 예컨대, 발광 제어선(EM)은 제5내지 제7트랜지스터(T5, T6, T7)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부전극(CE1)과 상부전극(CE2)을 포함한다. 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1트랜지스터(T1)의 제1게이트전극과 연결되며, 스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 제1트랜지스터(T1)의 제1게이트전극의 전압과 구동전압(ELVDD) 차에 대응하는 전하를 저장할 수 있다.
부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제2트랜지스터(T2)의 제2게이트전극 및 스캔선(GW)에 연결되며, 제4전극(CE4)은 제3트랜지스터(T3)의 제1전극 및 노드연결선(166)에 연결될 수 있다. 부스트 커패시터(Cbt)는 스캔선(GW)으로 공급되는 스캔신호(Sgw)가 턴-오프될 때, 제1노드(N1)의 전압을 상승시킬 수 있으며, 제1노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
제1노드(N1)는 제1트랜지스터(T1)의 제1게이트전극, 제3트랜지스터(T3)의 제1전극, 제4트랜지스터(T4)의 제2전극, 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 연결되는 영역일 수 있다.
일 실시 형태로, 도 5는 제3및 제4트랜지스터(T3, T4)는 NMOS(n-channel MOSFET)이고, 제1, 제2, 제5내지 제7트랜지스터(T1, T2, T5, T6, T7)은 PMOS(p-channel MOSFET)인 것을 설명하고 있다. 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 패널을 구현할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이고, 도 6b는 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 6a를 참조하면, 제1영역(RA1) 및 제2영역(RA2)은 제1표시영역(DA1)으로 둘러싸여 있다. 제1표시영역(DA1) 및 제1영역(RA1)에는 부화소에 해당하는 발광다이오드가 배치될 수 있다. 제1영역(RA1)은 일종의 표시영역으로서, 제1영역(RA1)은 도 2를 참조하여 설명한 바와 같이 제1컴포넌트에서 시용하는 빛이 투과할 수 있는 영역이면서 동시에 이미지를 제공할 수 있는 제2표시영역에 해당한다. 예컨대, 제1영역(RA1)은 제2발광다이오드(ED2)들 사이에 배치된 제1투과영역(TA1)을 포함할 수 있다. 본 명세서에서는 제1표시영역(DA1)에 배치된 발광다이오드를 제1발광다이오드(ED1)라 하고, 제1영역(RA1)에 배치된 발광다이오드를 제2발광다이오드(ED2)라 한다. 제1영역(RA1)에 제2발광다이오드(ED2)가 배치되기에 제1영역(RA1)과 제1표시영역(DA1)이 사용자에게 구별되어 인식되는 것을 방지하거나 최소화할 수 있다. 일부 실시예로서, 동일 면적당 제2발광다이오드(ED2)의 배열 및 개수는 제1발광다이오드(ED1)의 배열 및 개수와 동일할 수 있다. 바꾸어 말하면, 제1영역(RA1)의 해상도와 제1표시영역(DA1)의 해상도가 동일할 수 있으며, 이 경우 제1영역(RA1)과 제1표시영역(DA1)이 사용자에게 구별되어 인식되는 것을 더욱 효과적으로 방지할 수 있다.
제1발광다이오드(ED1) 및 제2발광다이오드(ED2) 각각은 앞서 도 5를 참조하여 설명한 바와 같이 트랜지스터들 및 커패시터(들)을 포함하는 부화소회로에 전기적으로 연결된다. 본 명세서에서는, 제1발광다이오드(ED1)에 전기적으로 연결된 부화소회로를 제1부화소회로(PC1)라 하고 제2발광다이오드(ED2)에 전기적으로 연결된 부화소회로를 제2부화소회로(PC2)라 한다. 제1부화소회로(PC1) 및 제2부화소회로(PC2)는 각각 앞서 도 5를 참조하여 설명한 부화소회로(PC, 도 5)와 같은 트랜지스터 및 커패시터를 포함할 수 있다.
제1부화소회로(PC1)는 제1발광다이오드(ED1)가 배치된 제1표시영역(DA1)에 배치될 수 있다. 제2부화소회로(PC2)는 제1영역(RA1)이 아닌 다른 영역에 배치되어, 제1영역(RA1)에서 투과영역(TA)이 차지하는 면적의 비율을 증가시킬 수 있다. 일 실시예로, 제2부화소회로(PC2)는 제1영역(RA1) 주변의 제1주변영역(RAP1)에 배치될 수 있다.
제1주변영역(RAP1)은 제1영역(RA1)과 제1표시영역(DA1) 사이에 위치할 수 있다. 제1주변영역(RAP1)은 제1영역(RA1)의 일측 또는 양측에 배치될 수 있다. 일 실시예로서, 도 6a에 도시된 바와 같이 제1영역(RA1)을 사이에 두고 제1주변영역(RAP1)들이 제1영역(RA1)의 양측에 배치될 수 있다. 제1주변영역(RAP1)들은 제1방향(예, 좌우방향, ±x방향)을 따라 제1영역(RA1)의 양측에 배치될 수 있다. 다른 실시예로서, 도 6b에 도시된 바와 같이 제1주변영역(RAP1)들은 제2방향(예, 상하방향, ±y방향)을 따라 제1영역(RA1)의 양측에 배치될 수 있다. 도 6a 및 도 6b는 제1주변영역(RAP1)이 제1영역(RA1)의 둘레를 부분적으로 둘러싸는 형태로 배치된 것을 도시하나 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제1주변영역(RAP1)은 제1영역(RA1)을 전체적으로 둘러쌀 수 있다.
제1주변영역(RAP1)에는 제2부화소회로(PC2)가 배치될 수 있다. 제1영역(RA1)의 양측에 배치된 제1주변영역(RAP1)들 각각에 배치된 제2부화소회로(PC2)들은 도전버스선을 통해 제2발광다이오드(ED2)에 전기적으로 연결될 수 있다.
도 6a를 참조하면, 제1영역(RA1)의 좌측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제1영역(RA1)을 사이에 두고 제2영역(RA2)의 반대편에 배치된다. 제1영역(RA1)의 우측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제1영역(RA1)과 제2영역(RA2) 사이에 배치된다.
제1영역(RA1)의 좌측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제1방향(예, 좌우방향, +x방향)을 따라 연장된 제1도전버스선(CBL1)과 전기적으로 연결될 수 있다. 제1영역(RA1)의 우측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제1방향(예, 좌우방향, -x방향)을 따라 연장된 제2도전버스선(CBL2)과 전기적으로 연결될 수 있다. 제1 및 제2도전버스선(CBL1, CBL2)는 각각 투광성도전물질을 포함할 수 있다. 예컨대, 제1 및 제2도전버스선(CBL1, CBL2)는 각각 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및/또는 알루미늄징크산화물(AZO; aluminum zinc oxide)를 포함할 수 있다.
도 6b를 참조하면, 제1영역(RA1)의 상측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제2방향(예, 상하방향, -y방향)을 따라 연장된 제1도전버스선(CBL1)과 전기적으로 연결될 수 있다. 제1영역(RA1)의 하측의 제1주변영역(RAP1)에 배치된 제2부화소회로(PC2)는 제2방향(예, 상하방향, +y방향)을 따라 연장된 제2도전버스선(CBL2)과 전기적으로 연결될 수 있다.
제1주변영역(RAP1)은 일종의 표시영역(예, 제3표시영역)으로서, 제1주변영역(RAP1)에는 발광다이오드 및 이에 전기적으로 연결된 부화소회로가 배치될 수 있다. 이하, 제1주변영역(RAP1)에 배치된 발광다이오드를 제3발광다이오드(ED3)라 하고, 제3발광다이오드(ED3)에 전기적으로 연결된 부화소회로를 제3부화소회로(PC3)라 한다. 제3부화소회로(PC3)는 앞서 도 5를 참조하여 설명한 부화소회로(PC, 도 5)와 같은 트랜지스터및 스토리지를 포함할 수 있다. 제1 내지 제3부화소회로(PC1, PC2, PC3)은 서로 동일한 구조의 트랜지스터들 및 커패시터들을 포함할 수 있다.
제2영역(RA2)은 제2투과영역(TA2)을 포함할 수 있다. 제2영역(RA2)은 발광다이오드 및 부화소회로가 배치되지 않는 영역이며, 제2영역(RA2)은 제2영역(RA2)에 해당하는 표시층(10)에 포함된 층, 예컨대 표시층, 입력감지층, 및 광학 기능층 각각의 일부를 제거하여 형성될 수 있다. 따라서, 제2투과영역(TA2)은 실질적으로 제2영역(RA2)과 동일할 수 있다. 예컨대, 제2투과영역(TA2)의 면적 및/또는 형상은 실질적으로 제2영역(RA2)의 면적 및/또는 형상과 동일할 수 있다. 다르게 말하면, 제2투과영역(TA2)의 면적 및/또는 형상은 표시층, 입력감지층, 및/또는 광학 기능층의 홀의 면적 및/또는 형상과 실질적으로 동일할 수 있다. 또 다르게 말하면, 제2투과영역(TA2)의 면적 및/또는 형상은 표시층에 구비된 기판을 관통하는 홀(100H)의 면적 및/또는 형상과 실질적으로 동일할 수 있다.
제2영역(RA2)의 주변에는 좁은 폭을 가지며 제2영역(RA2)을 둘러싸는 제2주변영역(RAP2)이 배치될 수 있다. 제1주변영역(RAP1)과 달리 제2주변영역(RAP2)은 발광다이오드가 배치되지 않는 일종의 비표시영역일 수 있다.
제2주변영역(RAP2)에는 제2주변영역(RAP2)을 통해 불순물(예, 수분)이 침투하여 제1표시영역(DA1)으로 진행하는 것을 방지하기 위하여 적어도 하나의 그루브(G)가 배치될 수 있다. 적어도 하나의 그루브(G)는 평면 상에서, 제2영역(RA2)을 전체적으로 둘러쌀 수 있으며, 언더컷 형상의 단면을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널 중 제1표시영역의 구조를 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 제1표시영역(DA1)에는 기판(100) 상에 배치된 제1부화소회로(PC1) 및 제1부화소회로(PC1) 상의 제1발광다이오드(ED1)가 위치할 수 있다.
기판(100)은 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다. 제1베이스층(101)은 기판(100)의 최하층으로 기판(100)의 바닥면을 포함할 수 있고, 제2배리어층(104)은 기판(100)의 최상층으로 기판(100)의 상면을 포함할 수 있다. 예컨대, 제1베이스층(101)의 바닥면이 기판(100)의 바닥면일 수 있고, 제2배리어층(104)의 상면이 기판(100)의 상면일 수 있다.
제1 및 제2베이스층(101, 103)은 각각 고분자 수지를 포함할 수 있다. 예컨대, 제1 및 제2베이스층(101, 103)은 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트, 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등과 같은 고분자 수지를 포함할 수 있다. 고분자 수지는 투명할 수 있다.
제1 및 제2배리어층(102, 104)은 각각, 외부 이물질의 침투를 방지할 수 있다. 제1 및 제2배리어층(102, 104)은 각각 실리콘나이트라이드(SiNx) 및/또는 실리콘옥사이드(SiOx)와 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
버퍼층(201)은 기판(100)의 상면 상에 배치될 수 있다. 버퍼층(201)은 불순물이 트랜지스터의 반도체층으로 침투하는 것을 방지할 수 있다. 버퍼층(201)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제1부화소회로(PC1)는 버퍼층(201) 상에 배치될 수 있다. 제1부화소회로(PC1)는 앞서 도 5를 참조하여 설명한 바와 같이 복수의 박막 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 이와 관련하여 도 7은 제1트랜지스터(T1), 제3트랜지스터(T3), 제6트랜지스터(T6), 및 스토리지 커패시터(Cst)를 도시한다.
제1트랜지스터(T1)는 버퍼층(201) 상의 제1반도체층(A1) 및 제1반도체층(A1)의 채널영역(C1)과 중첩하는 제1게이트전극(GE1)을 포함할 수 있다. 제1반도체층(A1)은 실리콘계 반도체물질, 예컨대 폴리 실리콘을 포함할 수 있다. 제1반도체층(A1)은 채널영역(C1)과 채널영역(C1)의 양측에 배치된 제1영역(B1) 및 제2영역(D1)을 포함할 수 있다. 제1영역(B1) 및 제2영역(D1)은 채널영역(C1) 보다 고농도의 불순물을 포함하는 영역으로, 제1영역(B1) 및 제2영역(D1) 중 어느 하나는 소스영역이고 다른 하나는 드레인영역에 해당할 수 있다.
제6트랜지스터(T6)는 버퍼층(201) 상의 제6반도체층(A6) 및 제6반도체층(A6)의 채널영역(C6)과 중첩하는 제6게이트전극(GE6)을 포함할 수 있다. 제6반도체층(A6)은 실리콘계 반도체물질, 예컨대 폴리 실리콘을 포함할 수 있다. 제6반도체층(A6)은 채널영역(C6)과 채널영역(C6)의 양측에 배치된 제1영역(B6) 및 제2영역(D6)을 포함할 수 있다. 제1영역(B6) 및 제2영역(D6)은 채널영역(C1) 보다 고농도의 불순물을 포함하는 영역으로, 제1영역(B6) 및 제2영역(D6) 중 어느 하나는 소스영역이고 다른 하나는 드레인영역에 해당할 수 있다.
제1게이트전극(GE1) 및 제6게이트전극(GE6)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 제1게이트전극(GE1) 및 제6게이트전극(GE6)의 아래에는 제1반도체층(A1) 및 제6반도체층(A6)과의 전기적 절연을 위한 제1게이트절연층(203)이 배치될 수 있다. 제1게이트절연층(203)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
스토리지 커패시터(Cst)는 서로 중첩하는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다. 일 실시예로, 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1게이트전극(GE1)을 포함할 수 있다. 바꾸어 말하면, 제1게이트전극(GE1)은 스토리지 커패시터(Cst)의 하부전극(CE1)을 포함할 수 있다. 예컨대, 제1게이트전극(GE1)과 스토리지 커패시터(Cst)의 하부전극(CE1)은 일체일 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)과 상부전극(CE2) 사이에는 제1층간절연층(205)이 배치될 수 있다. 제1층간절연층(205)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst) 상에는 제2층간절연층(207)이 배치될 수 있다. 제2층간절연층(207)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제3트랜지스터(T3)의 제3반도체층(A3)은 제2층간절연층(207) 상에 배치될 수 있다. 제3반도체층(A3)은 산화물계 반도체 물질을 포함할 수 있다. 예컨대, 제3반도체층(A3)은 Zn 산화물계 물질, 예컨대 Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제3반도체층(A3)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
제3반도체층(A3)은 채널영역(C3) 및 채널영역(C3)의 양측에 배치된 제1영역(B3) 및 제2영역(D3)을 포함할 수 있다. 제1영역(B3) 및 제2영역(D3) 중 어느 하는 소스영역이고 다른 하나는 드레인 영역에 해당할 수 있다.
제3트랜지스터(T3)는 제3반도체층(A3)의 채널영역(C3)에 중첩하는 제3게이트전극(GE3)을 포함할 수 있다. 제3게이트전극(GE3)은 제3반도체층(A3)의 아래에 배치된 하부게이트전극(G3A) 및 채널영역(C3)의 위에 배치된 상부게이트전극(G3B)을 포함하는 이중 게이트 구조를 가질 수 있다.
하부게이트전극(G3A)은 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일한 층(예, 제1층간절연층, 205) 상에 배치될 수 있다. 하부게이트전극(G3A)은 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일한 물질을 포함할 수 있다.
상부게이트전극(G3B)은 제2게이트절연층(209)을 사이에 두고 제3반도체층(A3) 위에 배치될 수 있다. 제2게이트절연층(209)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제3층간절연층(210)은 상부게이트전극(G3B) 상에 배치될 수 있다. 제3층간절연층(210)은 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
도 7은 스토리지 커패시터(Cst)의 상부전극(CE2)이 제3게이트전극(GE3)의 하부게이트전극(G3A)과 동일한 층 상에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 스토리지 커패시터(Cst)의 상부전극(CE2)은 제3반도체층(A3)과 동일한 층 상에 배치될 수 있으며, 제3반도체층(A3)의 제1영역(B3) 및 제2영역(D3)과 동일한 물질을 포함할 수 있다.
제1트랜지스터(T1)와 제3트랜지스터(T3)는 노드연결선(166)을 통해 전기적으로 연결될 수 있다. 노드연결선(166)은 제3층간절연층(210) 상에 배치될 수 있다. 노드연결선(166)의 일측은 제1트랜지스터(T1)의 제1게이트전극(GE1)에 접속될 수 있고, 노드연결선(166)의 타측은 제3트랜지스터(T3)의 제3반도체층(A3)의 제1영역(B3)에 접속될 수 있다.
노드연결선(166)은 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 예컨대, 노드연결선(166)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다.
제1유기절연층(211)은 노드연결선(166) 상에 배치될 수 있다. 제1유기절연층(211)은 유기절연물을 포함할 수 있다. 유기절연물은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
제1유기절연층(211)은 노드연결선(166) 상에 배치될 수 있다. 제1유기절연층(211)은 유기절연물을 포함할 수 있다. 유기절연물은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
데이터선(DL) 및 구동전압선(PL)은 제1유기절연층(211) 상에 배치될 수 있다. 데이터선(DL) 및 구동전압선(PL)은 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다. 예컨대, 데이터선(DL) 및 구동전압선(PL)은 티타늄층/알루미늄층/티타늄층의 3층 구조를 가질 수 있다.
도 7은 데이터선(DL) 및 구동전압선(PL)이 동일한 층(예컨대, 제1유기절연층, 211) 상에 배치된 것을 도시하나, 다른 실시예로서, 데이터선(DL) 및 구동전압선(PL)은 서로 다른 층 상에 배치될 수 있다.
제2유기절연층(212)은 제1유기절연층(211) 상에 배치될 수 있고, 제3유기절연층(213)은 제2유기절연층(212)상에 배치될 수 있다. 제 제2유기절연층(212) 및 제3유기절연층(213)은 각각 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane)과 같은 유기 절연물을 포함할 수 있다.
제1발광다이오드(ED1)의 제1전극(221)은 제3유기절연층(213) 상에 배치될 수 있다. 제1전극(221)은 제1 내지 제3접속메탈(CM1, CM2, CM3)을 통해 제6트랜지스터(T6)에 전기적으로 연결될 수 있다. 제1접속메탈(CM1)은 노드연결선(166)과 동일한 층 상에 형성되고, 노드연결선(166)과 동일한 물질을 포함할 수 있다. 제2접속메탈(CM2)은 데이터선(DL) 및/또는 구동전압선(PL)과 동일한 층 상에 형성되고 데이터선(DL) 및/또는 구동전압선(PL)과 동일한 물질을 포함할 수 있다. 제3접속메탈(CM3)은 앞서 도 6a을 참조하여 설명한 제1 및 제2도전버스선(CBL1, CBL2)과 동일한 물질, 예컨대 투명도전성물질을 포함할 수 있다.
제1발광다이오드(ED1)의 제1전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 제1전극(221)은 전술한 반사막의 위 및/또는 아래에 도전성 산화물층을 더 포함할 수 있다. 도전성 산화물층은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및/또는 알루미늄징크산화물(AZO; aluminum zinc oxide)를 포함할 수 있다. 예컨대, 제1전극(221)은 ITO층, Ag층, ITO층을 포함하는 다층 구조일 수 있다.
뱅크층(215)은 제1전극(221) 상에 배치될 수 있다. 뱅크층(215)은 제1전극(221)에 중첩하며 발광영역을 정의하기 위한 뱅크홀을 포함하되, 제1전극(221)의 에지를 커버할 수 있다. 뱅크층(215)은 폴리이미드와 같은 유기절연물을 포함할 수 있다. 또는, 뱅크층(215)은 차광성 물질을 포함할 수 있다. 예컨대, 뱅크층(215)은 예컨대 검은색을 가질 수 있다. 예컨대, 뱅크층(215)은 폴리이미드(PI)계 바인더, 및 적색, 녹색과 청색이 혼합된 피그먼트를 포함할 수 있다. 또는, 뱅크층(215)은 cardo계 바인더 수지 및 락탐계 블랙 피그먼트(lactam black pigment)와 블루 피그먼트의 혼합물을 포함할 수 있다. 또는, 뱅크층(215)은 카본블랙을 포함할 수 있다. 뱅크층(123)은 광학 기능층(50)과 함께 외부광의 반사를 방지할 수 있으며, 표시 패널(2)표시층(10) 및 표시 패널(2)의 콘트라스트를 향상시킬 수 있다.
뱅크층(215) 상에는 스페이서(217)가 형성될 수 있다. 스페이서(217)는 뱅크층(215)과 동일한 공정에서 함께 형성되거나, 별개의 공정에서 각각 개별적으로 형셩될 수 있다. 일 실시예로, 스페이서(217)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다.
중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1공통층(222a) 및/또는 발광층(222b)의 위에 배치된 제2공통층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상(적색, 녹색, 또는 청색)의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 다른 실시예로서, 발광층(222b)은 무기물 또는 양자점을 포함할 수 있다.
제2공통층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1공통층(222a) 및 제2공통층(222c)은 유기물을 포함할 수 있다.
발광층(222b)은 뱅크층(215)의 뱅크홀을 통해 제1전극(221)과 중첩하도록 제1표시영역(DA1)에 형성될 수 있다. 반면, 중간층에 포함된 유기물층, 예컨대 제1공통층(222a)과 제2공통층(222c)은 제1표시영역(DA1)을 전체적으로 커버할 수 있다.
중간층(222)은 단일의 발광층을 포함하는 단일 스택 구조이거나, 복수의 발광층들을 포함하는 멀티 스택 구조인 탠덤 구조를 가질 수 있다. 탠덤 구조를 갖는 경우, 복수의 스택들 사이에는 전하생성층(CGL, Charge Generation Layer)이 배치될 수 있다.
제2전극(223)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 제2전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 제2전극(223)은 제1표시영역(DA1, 도 3)을 전체적으로 커버할 수 있다.
도시되지 않았으나, 제2전극(223) 상에 무기물 또는 유기물을 포함하는 캐핑층이 더 포함될 수 있다. 또는/및 제2전극(223) 상에 LiF이 더 배치될 수 있다.
제1발광다이오드(ED1)는 봉지층(300)으로 커버될 수 있다. 봉지층(300)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 일 실시예로, 도 7은 봉지층(300)이 제1및 제2무기봉지층(310, 330) 및 이들 사이에 개재된 유기봉지층(320)을 포함하는 것을 도시한다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(320)은 아크릴레이트(acrylate)를 포함할 수 있다.
입력감지층(40)은 표시층(10)의 봉지층(300) 상에 배치될 수 있다. 입력감지층(40)은 제1절연층(401), 제1도전층(402), 제2절연층(403), 및 제2도전층(404)을 포함할 수 있다. 입력감지층(40)은 터치전극을 포함할 수 있으며, 입력감지층(40)의 제1도전층(402) 및/또는 제2도전층(404)은 터치전극을 포함할 수 있다. 일 실시예로, 제2도전층(404)은 복수의 터치전극들 각각에 해당하는 소정의 패턴(예컨대, 메쉬 패턴)을 포함할 수 있으며, 제1도전층(402)은 이웃한 터치전극들을 연결하는 연결전극을 포함할 수 있다.
광학 기능층(50)은 블랙매트릭스(501), 컬러필터(502), 및 오버코트층(503)을 포함할 수 있다. 블랙매트릭스(501)는 터치전극의 패턴(예컨대, 메쉬패턴)과 중첩할 수 있다. 블랙매트릭스(501)는 차광성 물질을 포함할 수 있다.
컬러필터(502)는 제1발광다이오드(ED1)에서 방출되는 빛과 대응되는 색을 가질 수 있다. 예컨대, 컬러필터(502)는 적색, 녹색, 또는 청색의 안료 또는 염료를 포함할 수 있다.
오버코트층(503)은 투명한 물질(예컨대, 투광성의 물질)을 포함할 수 있다. 오버코트층(503)은 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등과 같은 유기절연물을 포함할 수 있다. 오버코트층(503)은 블랙매트릭스(501) 및 컬러필터(502)와 중첩할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 6의 VII-VII'선에 따른 단면을 나타낸다.
도 8의 제1표시영역(DA1)을 참조하면, 기판(100) 상에 제1부화소회로(PC1)가 배치되고 제1부화소회로(PC1)는 제1발광다이오드(ED1)와 전기적으로 연결된다. 제1발광다이오드(ED1) 상에는 봉지층(300), 입력감지층(40), 및 광학 기능층(50)이 배치되며, 이들에 대한 구조는 앞서 도 7을 참조하여 설명한 바와 같다.
도 8의 제1영역(RA1)을 참조하면, 제2발광다이오드(ED2)들이 배치된다. 제2발광다이오드(ED2)는 뱅크층(215)에 의해 에지가 커버된 제1전극(221), 뱅크층(215)의 뱅크홀을 통해 제1전극(221)과 중첩하는 발광층(222b), 발광층(222b) 상의 제2전극(223)을 포함할 수 있다. 제1전극(221)과 제2전극(223) 사이에는 제1 및 제2공통층(222a, 222c)이 배치될 수 있음은 앞서 설명한 바와 같다.
제2발광다이오드(ED2)의 동작(예, 온, 오프 등)을 위한 제2부화소회로(PC2)는 제1영역(RA1)과 제1표시영역(DA1) 사이의 제1주변영역(RAP1)에 배치될 수 있다. 일부 실시예에서, 도 8에 도시된 바와 같이 제2부화소회로(PC2)는 제3발광다이오드(ED3)와 중첩할 수 있다. 제2부화소회로(PC2)는 도 7을 참조하여 설명한 제1부화소회로(PC1, 도 7)과 동일한 구조를 가질 수 있다.
제2부화소회로(PC2)와 제2발광다이오드(ED2)는 제1주변영역(RAP1)에서 제1영역(RA1)을 향해 연장된 도전버스선(CBL)에 의해서 전기적으로 연결될 수 있다. 예컨대, 도전버스선(CBL)은 제1주변영역(RAP1)에서 제4접속메탈(CM4)을 통해 제2부화소회로(PC2)에 접속할 수 있다. 도 8은 도전버스선(CBL)은 제2유기절연층(212) 상에 배치되는 것을 도시하고 있으나, 다른 실시예로 도전버스선(CBL)은 제2유기절연층(212)의 아래, 예컨대 제1유기절연층(211) 상에 위치할 수 있다. 도전버스선(CBL)은 투광성도전물질을 포함할 수 있다.
기판(100)은 제1영역(RA1)에 위치하는 오목부(CP)를 포함할 수 있다. 오목부(CP)는 제1투과영역(TA1)에 대응할 수 있다. 오목부(CP)는 이웃하는 두 개의 제2발광다이오드(ED2) 사이의 영역에 대응할 수 있다. 오목부(CP)는 기판(100)에 포함된 서브층으로 함몰된 형상을 가질 수 있다. 예컨대, 오목부(CP)는 기판(100)의 제2배리어층(104) 및 제2베이스층(103)으로 함몰된 형상을 가질 수 있다. 다르게 표현하면, 서로 중첩하는 제2배리어층(104)의 홀(104H) 및 제2베이스층(103)의 개구(103OP)가 각각 오목부(CP)의 일부에 해당할 수 있다. 도 8은 제2배리어층(104)의 홀(104H)이 제2배리어층(104)의 상면으로부터 바닥면을 관통하는 것과 마찬가지로, 제2베이스층(103)의 개구(103OP)가 제2베이스층(103)의 상면으로부터 바닥면을 관통하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제2베이스층(103)의 개구(103OP)는 제2베이스층(103)의 상면으로부터 바닥면을 관통하지 않는 블라인드 홀의 형상일 수 있다. 본 명세서에서 홀은 관통홀을 나타낼 수 있으며, 개구는 블라인드 홀이거나 관통홀을 나타낼 수 있다.
기판(100)의 오목부(CP) 상에 형성된 층들, 예컨대 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)은 오목부(CP)와 중첩하는 홀(201H, 211H, 212H)을 포함할 수 있다. 기판(100)의 오목부(CP) 및 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)의 홀(201H, 211H, 212H)은, 적어도 부분적으로 유기절연물로 채워질 수 있다. 예컨대, 제3유기절연층(213)의 일부가 기판(100)의 오목부(CP) 및 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)의 홀(201H, 211H, 212H)을 적어도 부분적으로 채울 수 있다. 일부 실시예에서, 제3유기절연층(213)의 일부는 오목부(CP)와 중첩하며, 오목부(CP)를 통해 제1배리어층(102)의 상면과 접촉할 수 있다.
버퍼층(201)과 제1유기절연층(211) 사이의 무기절연층들은 제1영역(RA1)에 대응하는 부분들이 제거될 수 있다. 일 실시예로, 제1게이트절연층(203), 제1층간절연층(205), 제2층간절연층(207), 제2게이트절연층(209), 및 제3층간절연층(210)의 제1영역(RA1)에 대응하는 부분은 제거될 수 있다. 따라서 도 8에 도시된 바와 같이 제1게이트절연층(203), 제1층간절연층(205), 제2층간절연층(207), 제2게이트절연층(209), 및 제3층간절연층(210) 각각의 단부는 기판(100)의 오목부(CP)를 둘러싸도록 배치될 수 있다. 이와 관련하여, 도 9은 제1게이트절연층(203), 제1층간절연층(205), 제2층간절연층(207), 제2게이트절연층(209), 및 제3층간절연층(210) 각각의 단부가 제1영역(RA1)과 제1주변영역(RAP1) 사이에 위치하는 것을 도시한다. 제1유기절연층(211)은 오목부(CP) 주변에서 버퍼층(201)과 제1영역(RA1)에서 직접 접촉할 수 있다.
제1영역(RA1)에는 제1표시영역(DA1)과 달리 부화소회로가 구비되지 않으며, 제1게이트절연층(203), 제1층간절연층(205), 제2층간절연층(207), 제2게이트절연층(209), 및/또는 제3층간절연층(210)은 제1영역(RA1)에 위치하지 않을 수 있다. 따라서, 기판(100)으로부터 제1영역(RA1)에 위치하는 제2발광다이오드(ED2)의 제1전극(221)까지의 제1높이(h1)는 제1표시영역(DA1)에서 기판(100)으로부터 제1발광다이오드(ED1)의 제1전극(221)까지의 제2높이(h2) 보다 작을 수 있다.
뱅크층(215)은 제1 내지 제3발광다이오드(ED1, ED2, ED3) 각각의 제1전극(221)과 중첩하는 뱅크홀(215BH)을 포함할 수 있다. 뱅크층(215)은 기판(100)의 오목부(CP)와 중첩하는 홀(215H)을 포함할 수 있다. 제1 내지 제3발광다이오드(ED1, ED2, ED3)의 제2전극(223)도 기판(100)의 오목부(CP)와 중첩하는 홀(223H)을 포함할 수 있다. 따라서, 제1투과영역(TA1)의 광투과율을 향상시킬 수 있다.
제1 및 제2공통층(222a, 222c)은 제2전극(223)과 다르게 홀을 포함하지 않을 수 있다. 바꾸어 말하면, 제1 및 제2공통층(222a, 222c)는 오목부(CP)와 중첩할 수 있다. 봉지층(300)의 제1무기봉지층(310), 유기봉지층(320), 및 제2무기봉지층(330) 그리고 입력감지층(40)의 제1 및 제2절연층(401, 403)은 오목부(CP)와 중첩할 수 있다.
광학 기능층(50)의 블랙매트릭스(501)는 오목부(CP)와 중첩하는 홀(501H)을 포함할 수 있으며, 블랙매트릭스(501)의 홀(501H)은 적어도 부분적으로 오버코트층(503)의 일부로 채워질 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 제1영역과 제1주변영역의 단면을 나타낸다. 도 9에 도시된 제1영역(RA1) 및 제1주변영역(RAP1)의 구조는 도전버스선(CBL)을 제외하고는 앞서 도 8을 참조하여 설명한 제1영역(RA1) 및 제1주변영역(RAP1)의 구조와 실질적 동일하므로, 이하에서는 차이를 위주로 설명한다.
도 9를 참조하면, 제1주변영역(RAP1)의 제2부화소회로(PC2)는 제1주변영역(RAP1)에서 제1영역(RA1)으로 연장된 도전버스선(CBL)을 통해 제2발광다이오드(ED2)의 제1전극(221)에 전기적으로 연결될 수 있다. 도전버스선(CBL)의 적어도 일부는 제1유기절연층(211) 상에 위치할 수 있으며, 제1영역(RA1)에서 제5접속메탈(CM5)을 통해 제2발광다이오드(ED2)의 제1전극(221)에 전기적으로 연결될 수 있다.
기판(100)은 오목부(CP)를 포함할 수 있으며, 기판(100) 상의 절연층, 예컨대 버퍼층(201) 및 제1유기절연층(211)은 오목부(CP)와 중첩하는 홀(201H, 211H)을 포함할 수 있다.
도전버스선(CBL)의 일부는 기판(100)의 오목부(CP)와 중첩할 수 있다. 예컨대, 도 9에 도시된 바와 같이 도전버스선(CBL)은 제1유기절연층(211)의 상면으로부터 제1유기절연층(211)의 측면, 버퍼층(201)의 측면, 및 오목부(CP)의 측면을 지나 오목부(CP)의 바닥면(예컨대, 제1배리어층(102)의 상면) 상으로 연장될 수 있다.
도 8 및 도 9는 제1영역(RA1)의 좌측에 배치된 제1주변영역(RAP1)을 중심으로 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 제1영역(RA1)의 우측에 배치된 제1주변영역(RAP1)도 도 8 및 도 9를 참조하여 설명한 구조와 동일한 구조를 가질 수 있다. 바꾸어 말하면, 도 8 및 도 9를 참조하여 설명한 도전버스선(CBL)은 도 6을 참조하여 설명한 제1도전버스선(CB2) 및/또는 제2도전버스선(CBL2)에 해당할 수 있다. 그러므로, 예를 들어 도 9를 참조하여 설명한 "도전버스선(CBL)의 일부가 오목부(CP)와 중첩한다"고 함은 도 6을 참조하여 설명한 "제1도전버스선(CB2) 및/또는 제2도전버스선(CBL2)의 일부가 오목부(CP)와 중첩한다"는 것을 나타낼 수 있다
도 10은 본 발명의 일 실시예에 따른 표시 패널의 단면도로서, 도 6의 X-X' 선에 따른 단면을 나타낸다.
도 10을 참조하면, 기판(100)은 제2영역(RA2)에 위치하는 홀(100H)을 포함할 수 있다. 기판(100)의 홀(100H)은 기판(100)의 상면으로부터 하면을 관통하도록 형성될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 서로 중첩하는 제1베이스층(101)의 홀(101H'), 제1배리어층(102)의 홀(102H'), 제2베이스층(103)의 홀(103H'), 제2배리어층(104)의 홀(104H')이 기판(100)의 홀(100H)을 형성할 수 있다.
도 6 및 도 10을 참조하면, 제2영역(RA2)을 둘러싸는 제2주변영역(RAP2)에는 적어도 하나의 그루브(G)가 배치될 수 있다. 이와 관련하여, 도 10은 제1그루브(1G), 제2그루브(2G), 제3그루브(3G), 및 제4그루브(4G)를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 그루브의 개수는 다양하게 변경될 수 있다.
제1 내지 제4그루브(1G, 2G, 3G, 4G)는 일 방향, 예컨대, 제2주변영역(RAP2)에서 제2영역(RA2)을 향하는 방향으로 상호 이격되도록 배열될 수 있다. 제1 내지 제4그루브(1G, 2G, 3G, 4G)는 각각 앞서 도 6을 참조하여 설명한 바와 같이 제2영역(RA2)을 둘러싸는 폐루프 형상을 가질 수 있다.
그루브(G)는 버퍼층(201) 상에 형성된 적어도 하나의 절연층을 관통할 수 있다. 그루브(G)가 형성된 적어도 하나의 절연층은 제1유기절연층(211)을 포함하되, 제1유기절연층(211) 아래의 절연층(들)을 더 포함할 수 있다. 이와 관련하여, 도 10은 제1 내지 제4그루브(1G, 2G, 3G, 4G)가 제2게이트절연층(209), 제3층간절연층(210), 및 제1유기절연층(211)을 관통하여 형성된 것을 도시한다. 그루브(G), 예컨대 제1 내지 제4그루브(1G, 2G, 3G, 4G)는 에칭을 통해 제2게이트절연층(209), 제3층간절연층(210), 및 제1유기절연층(211)의 일 부분들을 제거함으로써 형성할 수 있다.
그루브(G)의 바로 아래에는 하부층(120)이 위치한다. 하부층(120)은 그루브(G)를 형성하기 위한 에칭 공정시 에치 스토퍼로서의 기능을 가질 수 있다. 따라서, 그루브(G)의 바닥면은 하부층(120)의 상면일 수 있다. 이와 관련하여, 도 10은 제1 내지 제4그루브(1G, 2G, 3G, 4G) 각각의 아래에 하부층(120)이 위치하며, 제1 내지 제4그루브(1G, 2G, 3G, 4G) 각각의 바닥면이 하부층(120)의 상면과 동일한 평면인 것을 도시한다.
하부층(120)은 제2층간절연층(207) 상에 위치하며, 도 7을 참조하여 설명한 제3반도체층(A3, 도 7)과 동일한 공정에서 함께 형성될 수 있다. 하부층(120)은 제3반도체층(A3)과 같은 물질, 예컨대 산화물계 반도체물질을 포함할 수 있다. 그루브(G)와 마찬가지로 평면 상에서, 하부층(120)은 개구영역(OA)을 둘러싸는 폐루프 형상을 가질 수 있다.
그루브(G)들 중 적어도 어느 하나는 팁(PT)을 포함할 수 있다. 일 실시예로, 도 10에 도시된 바와 같이 제1그루브(1G), 제2그루브(2G), 및 제4그루브(4G)는 언더컷 형상을 가질 수 있다. 예컨대, 제1그루브(1G)는 제1그루브(1G)의 중심을 지나는 가상의 수직 선(VXL)에 대하여 양측에 각각 언더컷 형상을 포함할 수 있다. 반면, 제4그루브(4G)는 일측에 언더컷 형상을 가질 수 있다.
제1그루브(1G), 제2그루브(2G), 및 제4그루브(4G)의 언더컷 형상을 구현하기 위한 팁(PT)은 제1유기절연층(211)의 바로 위에 배치된 금속패턴층(214)에 구비될 수 있다. 금속패턴층(214)은 일 실시예로, 티타늄층/알루미늄층/티타늄층의 다층 구조를 가질 수 있다.
금속패턴층(214)은 그루브(G)를 중심으로 적어도 일측에 배치될 수 있다. 예컨대, 금속패턴층(214)은 제1그루브(1G)의 중심을 지나는 가상의 수직 선(을 중심으로 양측에 배치될 수 있으며, 금속패턴층(214) 각각의 단부는 제1그루브(1G)의 중심을 향해 돌출되어 팁(PT)을 형성할 수 있다. 팁(PT)은 일종의 처마부분(eaves portion)으로, 제1그루브(1G)를 제1유기절연층(211)의 내측면(inner side surface)을 지나 제1그루브(1G)의 중심을 향해 돌출될 수 있다.
마찬가지로, 제2그루브(2G)를 중심으로 양측에 금속패턴층(214)이 배치되며, 금속패턴층(214) 각각의 단부가 제2그루브(2G)의 중심을 향해 돌출되어 팁(PT)을 형성할 수 있다.
제4그루브(4G)는 하나의 팁(PT)을 포함할 수 있다. 제4그루브(4G)의 일측, 예컨대 제2격벽(PW2)에 인접한 일 측에 팁(PT)이 위치할 수 있다. 금속패턴층(214)은 제4그루브(4G)의 일측에 위치하며, 금속패턴층(214)의 단부는 제4그루브(4G)의 내측면을 이루는 제1유기절연층(211)을 지나 제4그루브(4G)의 중심을 향해 돌출되어 팁(PT)을 형성할 수 있다. 제3그루브(3G)는 팁을 포함하지 않으며, 따라서 언더컷 형상을 가지지 않는다.
발광다이오드에 포함된 층들 중 일부, 예컨대 유기물인 제1 및 제2공통층(222a, 222c)은 팁(PT)을 포함하는 그루브(G)에 의해 단절될 수 있다. 제2전극(223)도 팁(PT)을 포함하는 그루브(G)에 의해 단절될 수 있다. 이와 관련하여, 도 10은 제1그루브(1G), 제2그루브(2G), 및 제4그루브(4G)의 팁(PT)들에 의해 제1 및 제2공통층(222a, 222c), 및 제2전극(223)이 서로 이격된 복수의 부분으로 분리된 것을 도시한다. 상호 이격된 제1 및 제2공통층(222a, 222c)의 부분들 중 어느 하나는 다른 부분과 분리 및 이격된 채 제1그루브(1G), 제2그루브(2G), 또는 제4그루브(4G)의 바닥면에 위치할 수 있다.
그루브(G) 주변에는 금속 더미 스택(110)이 배치될 수 있다. 예컨대, 그루브(G)를 중심으로 양측에 각각 금속 더미 스택(110)이 배치될 수 있다. 금속 더미 스택(110)은 일종의 둔덕(mound)로서, 그루브(G)의 깊이를 증가시킬 수 있다. 일 실시예로, 도 10은 금속 더미 스택(110)이 절연층을 사이에 두고 중첩된 3개의 금속층, 예컨대 제1 내지 제3금속층(111, 112, 113)을 포함하는 것을 도시한다.
제1 내지 제3금속층(111, 112, 113)들은 앞서 도 7을 참조하여 설명한 트랜지스터들 및 스토리지 커패시터의 전극들과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 예컨대, 제1금속층(111)은 연결노드라인(166, 도 7)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제2금속층(112)은 제3게이트전극(GE3)의 서브층인 상부게이트전극(G3B)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 제3금속층(113)은 스토리지 커패시터의 상부전극(CE2) 및/또는 제3게이트전극(GE3)의 서브층인 하부게이트전극(G3A)과 동일한 층 상에 위치하며 동일한 물질을 포함할 수 있다. 도 10은 금속 더미 스택(110)이 절연층을 사이에 두고 중첩된 3개의 금속층을 포함하는 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 금속 더미 스택(110)의 금속층의 개수는 3개보다 작거나 3개보다 많을 수 있다.
그루브(G)들 중 일부, 예컨대 제3그루브(3G)는 팁(PT)을 포함하지 않을 수 있다. 제3그루브(3G)는 봉지층(300)의 유기봉지층(320)의 모니터링에 이용할 수 있다.
제2주변영역(RAP2)에는 전술한 그루브(G)들 외에 적어도 하나의 격벽이 위치할 수 있으며, 이와 관련하여 도 10은 제1격벽(PW1) 및 제2격벽(PW2)을 도시한다. 그루브(G)들은 제2주변영역(RAP2)에서 상호 이격되어 배치될 수 있다. 제1그루브(1G)는 제1격벽(PW1)과 제1표시영역(DA1, 도 6) 사이에 배치될 수 있다.. 제2그루브(2G) 및 제3그루브(3G)는 제1격벽(PW1)과 제2격벽(PW2) 사이에 배치될 수 있고, 제4그루브(4G)는 제2격벽(PW2)과 기판(100)의 홀(100H) 사이에 배치될 수 있다.
제1격벽(PW1) 및 제2격벽(PW2) 사이의 그루브(G)는 유기봉지층(320)으로 커버될 수 있다. 이와 관련하여, 도 10은 제2그루브(2G) 및 제3그루브(3G)가 제1격벽(PW1) 및 제2격벽(PW2) 사이의 영역에서 유기봉지층(320)으로 커버된 것을 도시한다. 제1격벽(PW1) 및 제2격벽(PW2) 사이의 그루브, 예컨대 제2그루브(2G) 및 제3그루브(3G)가 유기봉지층(320)으로 커버되지 않는 본 발명의 비교예를 살펴보면, 제2그루브(2G) 및 제3그루브(3G) 상에서 제1무기봉지층(310) 및 제2무기봉지층(330)과 같은 무기절연층들의 접촉이 발생할 수 있다. 제2그루브(2G) 및 제3그루브(3G) 상에서 제1무기봉지층(310)과 제2무기봉지층(330)의 접촉영역의 면적이 상대적으로 커지는 경우, 제2그루브(2G) 및 제3그루브(3G) 자체의 요철 구조 등에 의해 제1 및 제2무기봉지층(310, 330)간의 접촉부분에서 크랙이 발생하기 용이하다. 크랙은 표시 패널(2)표시층(10)의 품질을 저하시킨다. 그러나, 본 발명의 실시예에 따르면, 유기봉지층(320)이 제1격벽(PW1) 및 제2격벽(PW2) 사이의 그루브(G), 예컨대 제2그루브(2G) 및 제3그루브(3G)를 커버하도록 함으로써, 전술한 문제를 방지하거나 최소화할 수 있다.
봉지층(300)의 제1무기봉지층(310)은 그루브(G)의 내측면을 연속적으로 커버할 수 있다. 유기봉지층(320)은 제1그루브(1G), 제1격벽(PW1)과 제2격벽(PW2) 사이의 제2 및 제3그루브(2G, 3G)와 중첩할 수 있다. 제2무기봉지층(330)은 유기봉지층(320)이 배치되지 않는 영역에서 제1무기봉지층(310)과 접촉할 수 있다. 예컨대, 제2무기봉지층(330)은 제1격벽(PW1)의 어느 하나의 돌기 상에서 제1무기봉지층(310)과 접촉할 수 있다. 제2무기봉지층(330)은 제2격벽(PW2)과 기판(100)의 홀(100H) 사이에서 제1무기봉지층(310)과 접촉할 수 있다.
제1격벽(PW1)은 유기봉지층(320)의 형성시 모노머의 흐름을 제어하기 위해 복수의 돌기를 포함할 수 있다. 일 실시예로, 도 10은 제1격벽(PW1)이 상호 이격된 제1 내지 제3돌기(1141, 1142, 1143)을 포함하는 것을 도시하나, 돌기의 개수는 2개일 수 있다. 제1 내지 제3돌기(1141, 1142, 1143)는 동일한 높이를 가지도록 형성될 수 있으나, 본 발명은 이에 한정되지 않는다. 상대적으로 제2영역(RA2)에 가까이 배치된 제3돌기(1143)의 높이(예, 기판(100)의 상면으로부터 제3돌기(1143)의 상면까지의 수직거리)는 상대적으로 제1표시영역(DA1)에 가까이 배치된 제1돌기(1141)의 높이 (예, 기판(100)의 상면으로부터 제1돌기(1141)의 상면까지의 수직거리) 보다 클 수 있다. 예컨대, 제3돌기(1143)의 높이는 제2격벽(PW2)의 높이(예, 기판(100)의 상면으로부터 제2격벽(PW2)의 상면까지의 수직거리)와 실질적으로 동일할 수 있다.
봉지층(300) 상에는 입력감지층(40)의 제1 및 제2절연층(401, 403)이 배치될 수 있다. 입력감지층(40) 상에는 광학 기능층(50)이 배치될 수 있다. 제2주변영역(RAP2)은 일종의 비표시영역이기에 블랙매트릭스(501)가 제2주변영역(RAP2)에 배치될 수 있으며, 블랙매트릭스(501) 상에는 오버코트층(503)이 배차될 수 있다. 입력감지층(40)의 제1절연층(401) 및 제2절연층(403) 사이에는 평탄화유기층(450)이 배치될 수 있다. 평탄화유기층(450)의 일부는 유기봉지층(320)의 일부와 중첩할 수 있다. 평탄화유기층(450)은 유기봉지층(320)에 중첩되지 않는 제3그루브(3G) 및/또는 제2격벽(PW2)과 중첩함으로써, 제2주변영역(RAP2)을 평탄화시킬 수 있다.
도 11a 및 도 11b는 각각 본 발명의 다른 실시예에 따른 표시 패널의 제1영역을 개략적으로 도시한 단면도이다. 도 8을 참조하여 설명한 실시예에 따르면, 제2부화소회로(PC2)가 제1영역(RA1)의 주변인 제1주변영역(RAP1)에 배치된 것을 설명하고 있으나, 도 11a 및 도 11b의 실시예에 따르면 제2부화소회로(PC2)가 제1영역(RA1)에 배치될 수 있다. 제2부화소회로(PC2)의 단면 구조는 앞서 도 7을 참조하여 설명한 제1부화소회로(PC1)와 동일한 구조를 가질 수 있다.
제1영역(RA1)에 배치된 제2발광다이오드(ED2)들은 각각 제1영역(RA1)에 배치된 제2부화소회로(PC2)에 배치될 수 있다. 제1영역(RA1)에 배치될 제1컴포넌트에서 방출되거나 제1컴포넌트로 입사하는 빛에 의해 제2부화소회로(PC2)가 손상되거나 구동시 빛에 영향을 받는 것을 방지하기 위하여, 기판(100)과 제2부화소회로(PC2) 사이에는 차광금속층(BML)이 배치될 수 있다.
차광금속층(BML)은 기판(100)의 오목부(CP)와 중첩하는 홀(BML-H)을 포함할 수 있다. 일부 실시예로서, 차광금속층(BML)의 홀(BML-H)의 면적(또는 폭)은 기판(100)의 오목부(CP)의 면적(또는 폭) 보다 클 수 있다.
기판(100)의 오목부(CP)는 제2배리어층(104) 및 제2베이스층(103)으로 함몰된 형상을 가질 수 있다. 서로 중첩하는 제2배리어층(104)의 홀(104H) 및 제2베이스층(103)의 개구(103OP)가 오목부(CP)에 해당할 수 있다.
도 11a를 참조하면, 기판(100)의 오목부(CP) 상에 형성된 층들, 예컨대 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)은 오목부(CP)와 중첩하는 홀(201H, 211H, 212H)을 포함할 수 있다. 기판(100)의 오목부(CP) 및 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)의 홀(201H, 211H, 212H)은, 적어도 부분적으로 유기절연물로 채워질 수 있다. 예컨대, 제3유기절연층(213)의 일부가 기판(100)의 오목부(CP), 및 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)의 홀(201H, 211H, 212H)을 적어도 부분적으로 채울 수 있다. 일부 실시예에서, 제3유기절연층(213)의 일부는 오목부(CP)를 통해 제1배리어층(102)의 상면과 접촉할 수 있다.
제2발광다이오드(ED2)의 제2전극(223)은 기판(100)의 오목부(CP)와 중첩하는 홀(223H)을 포함할 수 있다. 제1 및 제2공통층(222a, 222c)은 오목부(CP)와 중첩할 수 있다. 뱅크층(215)은 기판(100)의 오목부(CP)와 중첩하는 홀(215H)을 포함할 수 있다. 따라서, 제1투과영역(TA1)의 광투과율을 향상시킬 수 있다.
봉지층(300)의 제1무기봉지층(310), 유기봉지층(320), 및 제2무기봉지층(330) 그리고 입력감지층(40)의 제1 및 제2절연층(401, 403)은 오목부(CP)와 중첩할 수 있다. 광학 기능층(50)의 블랙매트릭스(501)는 오목부(CP)와 중첩하는 홀(501H)을 포함할 수 있으며, 블랙매트릭스(501)의 홀(501H)은 적어도 부분적으로 오버코트층(503)의 일부로 채워질 수 있다.
도 11b를 참조하면, 기판(100)의 오목부(CP) 상에 형성된 층들, 예컨대 버퍼층(201), 제1유기절연층(211), 제2유기절연층(212) 및 제3유기절연층(213)은 오목부(CP)와 중첩하는 홀(201H, 211H, 212H, 213H)을 포함할 수 있다. 기판(100)의 오목부(CP) 및/또는 제1유기절연층(211), 제2유기절연층(212) 및 제3유기절연층(213)은 의 홀(201H, 211H, 212H, 213H)은, 적어도 부분적으로 유기절연물로 채워질 수 있다. 예컨대, 유기봉지층(320)의 일부가 기판(100)의 오목부(CP) 및/또는 버퍼층(201), 제1유기절연층(211) 및 제2유기절연층(212)의 홀(201H, 211H, 212H)을 적어도 부분적으로 채울 수 있다.
제2발광다이오드(ED2)의 제2전극(223)은 기판(100)의 오목부(CP)와 중첩하는 홀(223H)을 포함할 수 있다. 제1 및 제2공통층(222a, 222c)은 오목부(CP)와 중첩할 수 있다. 예컨대, 도 11b에 도시된 바와 같이 제1공통층(222a)은 오목부(CP)를 통해 제1배리어층(102)의 상면과 접촉할 수 있다.
뱅크층(215)은 기판(100)의 오목부(CP)와 중첩하는 홀(215H)을 포함할 수 있다. 따라서, 제1투과영역(TA1)의 광투과율을 향상시킬 수 있다.
봉지층(300)의 제1무기봉지층(310) 및 제2무기봉지층(330), 그리고 입력감지층(40)의 제1 및 제2절연층(401, 403)은 오목부(CP)와 중첩할 수 있다. 광학 기능층(50)의 블랙매트릭스(501)는 오목부(CP)와 중첩하는 홀(501H)을 포함할 수 있으며, 블랙매트릭스(501)의 홀(501H)은 적어도 부분적으로 오버코트층(503)의 일부로 채워질 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 패널의 제1영역을 개략적으로 도시한 평면도로서, 도 11a 및 도 11b를 기판에 수직한 방향에서 보았을 때의 평면도에 해당한다.
도 12를 참조하면, 제1영역(RA1)에는 제2발광다이오드(ED2)들이 배치될 수 있다. 예컨대, 일부 제2발광다이오드(ED2)들이 하나의 그룹을 이루며, 복수의 그룹들이 상호 이격되어 배치될 수 있다. 어느 하나의 그룹의 제2발광다이오드(ED2)와 다른 하나의 그룹의 제2발광다이오드(ED2) 사이에는 도 11a 및 도 11b를 참조하여 설명한 기판(100)의 오목부(CP)가 위치할 수 있다.
제2발광다이오드(ED2)에 전기적으로 연결된 제2부화소회로가 제1영역(RA1)에 배치되기에, 제2부화소회로와 전기적으로 연결된 배선(WL)도 제1영역(RA1)에 배치될 수 있다. 배선(WL)은 스캔선, 데이터선, 구동전압선과 같은 신호선 및 전압선일 수 있다. 배선(WL)들은 12에 도시된 바와 같이 제1방향(예, x방향) 및 제2방향(예, y방향)을 따라 연장될 수 있다.
제1영역(RA1)에 위치하는 기판(100)의 오목부(CP)는 다른 이웃하는 오목부(CP)와 상호 이격되어 배치될 수 있다. 이웃하는 두 개의 오목부(CP)들 사이로 배선(WL)이 지나갈 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 제2영역 및 제2주변영역을 나타낸다. 도 10을 참조하여 설명한 실시예에 따르면 그루브(G)가 기판(100)의 상면 위에 배치되지만, 도 13에 도시된 실시예에 따르면 그루브(G)는 기판(100)에 형성될 수 있다.
도 13의 제2영역(RA2)을 참조하면, 기판(100)은 제2영역(RA2)에 위치하는 홀(100H)을 포함할 수 있다. 기판(100)의 홀(100H)은 기판(100)의 상면으로부터 하면을 관통하도록 형성될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 서로 중첩하는 제1베이스층(101)의 홀(101H'), 제1배리어층(102)의 홀(102H'), 제2베이스층(103)의 홀(103H'), 제2배리어층(104)의 홀(104H')이 기판(100)의 홀(100H)을 형성할 수 있다.
도 13의 제2주변영역(RAP2)을 참조하면, 적어도 하나의 그루브(G)가 기판(100)에 형성될 수 있다. 그루브(G)는 앞서 도 6을 참조하여 설명한 바와 같이 제2영역(RA2)을 전체적으로 둘러쌀 수 있다. 일 실시예로, 도 13은 제1그루브(1G), 제2그루브(2G), 및 제3그루브(3G)를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 그루브의 개수는 다양하게 변경될 수 있다.
제1 내지 제3그루브(1G, 2G, 3G)는 일 방향, 예컨대, 제2주변영역(RAP2)에서 제2영역(RA2)을 향하는 방향으로 상호 이격되도록 배열될 수 있다. 제1 내지 제3그루브(1G, 2G, 3G)는 각각 앞서 도 6을 참조하여 설명한 바와 같이 제2영역(RA2)을 둘러싸는 폐루프 형상을 가질 수 있다.
그루브(G)는 기판(100)에 포함된 서브층들 중 적어도 하나의 층을 관통할 수 있다. 그루브(G)는 제2배리어층(104) 및 제2베이스층(103)으로 함몰된 형상을 가질 수 있다. 그루브(G), 예컨대 제1 내지 제3그루브(1G, 2G, 3G)는 에칭을 통해 제2배리어층(104) 및 제2베이스층(103)의 일 부분들을 제거함으로써 형성할 수 있다. 도 13은 그루브(G)의 바닥면이 제1배리어층(102)의 상면인 것을 도시하나, 본 발명은 이에 한정되지 않을 수 있다. 다른 실시예로서, 그루브(G)를 형성하기 위한 에칭 공정시 제2베이스층(103)의 두께 방향을 따라 제2베이스층(103)의 일부가 제거될 수 있으며, 이 경우 그루브(G)의 바닥면은 제1배리어층(102)의 상면 보다 위에 위치할 수 있다.
그루브(G)들 중 적어도 어느 하나는 팁(PT)을 포함할 수 있다. 일 실시예로, 도 13에 도시된 바와 같이 제1그루브(1G), 제2그루브(2G), 및 제3그루브(3G) 각각은 언더컷 형상을 가질 수 있다. 제1그루브(1G)는 제1그루브(1G)의 중심을 지나는 가상의 수직 선에 대하여 양측에 언더컷 형상의 단면을 가질 수 있다. 마찬가지로, 제2그루브(2G), 및 제3그루브(3G)도 각각 양측에 위치하는 언더컷 형상의 단면을 가질 수 있다. 언더컷 형상은 제2배리어층(104)의 팁(PT)에 의해 구현될 수 있다.
제2배리어층(104)과 제2베이스층(103)은 서로 다른 절연물을 포함할 수 있다. 제2배리어층(104)과 제2베이스층(103)은 서로 다른 식각 선택비를 가질 수 있다. 또는 제2배리어층(104)과 제2베이스층(103)은 각각 서로 다른 식각 가스로 에칭될 수 있다. 전술한 물질의 차이 및/또는 식각 가스의 차이에 의하여 제2배리어층(104)은 그루브(G)를 향하는 제2베이스층(103)의 내측면 보다 그루브(G)의 중심을 향해 더 돌출된 팁(PT)을 가질 수 있다.
발광다이오드에 포함된 층들 중 일부, 예컨대 유기물인 제1 및 제2공통층(222a, 222c)은 팁(PT)을 포함하는 그루브(G)에 의해 단절될 수 있다. 제2전극(223)도 팁(PT)을 포함하는 그루브(G)에 의해 단절될 수 있다. 이와 관련하여, 도 13은 제1그루브(1G), 제2그루브(2G), 및 제3그루브(3G)의 팁(PT)들에 의해 제1 및 제2공통층(222a, 222c), 및 제2전극(223)이 서로 이격된 복수의 부분으로 분리된 것을 도시한다. 상호 이격된 제1 및 제2공통층(222a, 222c)의 부분들 중 어느 하나는 다른 부분과 분리 및 이격된 채 제1그루브(1G), 제2그루브(2G), 또는 제3그루브(3G)의 바닥면에 위치할 수 있다. 상호 이격된 제2전극(223)의 부분들 중 어느 하나는 다른 부분과 분리 및 이격된 채 제1그루브(1G), 제2그루브(2G), 또는 제3그루브(3G)의 바닥면에 위치할 수 있다.
제2주변영역(RAP2)에는 전술한 그루브(G)들 외에 적어도 하나의 격벽이 위치할 수 있으며, 이와 관련하여 도 13은 제1격벽(PW1) 및 제2격벽(PW2)을 도시한다. 제1그루브(1G)는 제1격벽(PW1)과 제1표시영역(DA1, 도 6) 사이에 배치될 수 있다.. 제2그루브(2G)는 제1격벽(PW1)과 제2격벽(PW2) 사이에 배치될 수 있고, 제3그루브(3G)는 제2격벽(PW2)과 기판(100)의 홀(100H) 사이에 배치될 수 있다.
봉지층(300)의 제1무기봉지층(310)은 그루브(G)들의 내측면을 연속적으로 커버할 수 있다. 유기봉지층(320)은 제1그루브(1G)와 중첩할 수 있다. 제2무기봉지층(330)은 유기봉지층(320)이 배치되지 않는 영역에서 제1무기봉지층(310)과 접촉할 수 있다. 예컨대, 제2무기봉지층(330)은 제1격벽(PW1)과 기판(100)의 홀(100H) 사이에서 제1무기봉지층(310)과 접촉할 수 있다.
봉지층(300) 상에는 입력감지층(40)의 제1 및 제2절연층(401, 403)이 배치될 수 있다. 입력감지층(40) 상에는 광학 기능층(50)이 배치될 수 있다. 제2주변영역(RAP2)은 일종의 비표시영역이기에 블랙매트릭스(501)가 제2주변영역(RAP2)에 배치될 수 있으며, 블랙매트릭스(501) 상에는 오버코트층(503)이 배차될 수 있다. 입력감지층(40)의 제1절연층(401) 및 제2절연층(403) 사이에는 평탄화유기층(450)이 배치될 수 있다. 평탄화유기층(450)의 일부는 유기봉지층(320)의 일부와 중첩할 수 있다. 평탄화유기층(450)은 유기봉지층(320)에 중첩되지 않는 제3그루브(3G) 및/또는 제2격벽(PW2)과 중첩함으로써, 제2주변영역(RAP2)을 평탄화시킬 수 있다.
도 14a 내지 도 14e는 본 발명의 일 실시예에 따른 표시 패널의 오목부와 그루브를 형성하는 공정에 따른 단면도이다. 도 14a 내지 도 14e는 설명의 편의를 위하여 각각 오목부가 형성될 제1영역(RA1) 및 그루브가 형성될 제2주변영역(RAP2)을 도시한다.
도 14a를 참조하면, 기판(100)을 준비한다. 기판(100)은 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다. 기판(100) 상에는 절연층들이 형성될 수 있다.
도 14a의 제2주변영역(RAP2)을 참조하면, 기판(100) 상에 버퍼층(201), 제1게이트절연층(203), 제1층간절연층(205), 제2층간절연층(207), 제2게이트절연층(209), 제3층간절연층(210), 및 제1유기절연층(211)이 형성될 수 있다. 제2주변영역(RAP2)에는 하부층(120)을 사이에 두고 하부층(120)의 양측에 금속 더미 스택(110)이 배치될 수 있다. 각 금속 더미 스택(110)은 제1금속층(111), 제1금속층(111) 아래의 제2금속층(112), 및 제2금속층(112) 아래의 제3금속층(113)을 포함할 수 있다. 제3금속층(113)은 제1층간절연층(205)과 제2층간절연층(207) 사이에 개재되고, 제2금속층(112)은 제2게이트절연층(209) 및 제3층간절연층(210) 사이에 개재되며, 제1금속층(111)은 제3층간절연층(210) 및 제1유기절연층(211) 사이에 개재될 수 있다.
하부층(120)은 제2층간절연층(207) 상에 형성될 수 있다. 하부층(120)은 앞서 도 7을 참조하여 설명한 제3반도체층(A3)과 동일한 공정에서 함께 형성될 수 있다.
하부층(120) 상에는 제2게이트절연층(209)과 제3층간절연층(210)이 형성되되, 제2게이트절연층(209)과 제3층간절연층(210) 각각은 하부층(120)과 중첩하는 홀(209H, 210H)을 포함할 수 있다. 제2게이트절연층(209)과 제3층간절연층(210) 각각의 홀(209H, 210H)을 통해 하부층(120)의 상면과 제1유기절연층(211)이 접촉할 수 있다.
제1유기절연층(211) 상에는 금속패턴층(214)이 형성될 수 있다. 금속패턴층(214)은 제1유기절연층(211) 상에 전체적으로 금속물질층을 형성한 후 포토레지스트와 같은 마스크를 이용하여 패터닝하여 형성될 수 있다. 금속물질층의 패터닝에 의해, 제1유기절연층(211) 상에 상호 이격된 금속패턴층(214)들이 형성될 수 있다.
이웃하는 두 개의 금속패턴층(214)들은 하부층(120)을 사이에 두고 양측에 각각 배치될 수 있다. 예컨대, 이웃한 두 개의 금속패턴층(214)들은 제1이격영역(IV1)을 두고 상호 이격될 수 있다. 제1이격영역(IV1)은 이웃한 두 개의 금속패턴층(214)들 각각의 단부들 사이의 이격거리(예, 수평방향으로의 이격거리)에 해당한다. 제1이격영역(IV1)을 통해 제1유기절연층(211)의 일 부분(예컨대, 하부층(120)과 중첩하는 부분)이 노출될 수 있다.
각 금속패턴층(214)은 더미콘택홀(211DCH)을 통해 그 아래의 제1금속층(111)과 직접 접촉할 수 있다. 금속패턴층(214)과 제1금속층(111)의 접촉을 통해 제1유기절연층(211)을 통해 진행할 수 있는 수분의 진행이 차단될 수 있다.
도 14a의 제1영역(RA1)을 참조하면, 기판(100)상에 버퍼층(201)이 배치되되, 버퍼층(201)은 홀(201H)을 포함할 수 있다. 기판(100)의 최상층인 제2배리어층(104)은 홀(104H)을 포함할 수 있다.
제2배리어층(104)은 홀(104H) 및 버퍼층(201)의 홀(201H)은 앞서 도 7을 참조하여 설명한 제1반도체층(A1, 도 7)과 전극 또는 배선의 전기적 연결을 위한 콘택홀을 형성하기 위한 공정 및/또는 제3반도체층(A3, 도 7)과 전극 또는 배선의 전기적 연결을 위한 콘택홀을 형성하기 위한 공정에서 함께 형성될 수 있다. 버퍼층(201) 상에는 제1유기절연층(211)이 배치될 수 있다.
도 14b를 참조하면, 제2주변영역(RAP2) 및 제1영역(RA1)에 제2유기절연층(212)을 형성한다. 제2유기절연층(212)은 제1이격영역(IV1)과 중첩하는 홀(212P-H)을 포함할 수 있다. 제2유기절연층(212)의 홀(212P-H)의 폭, 예컨대, 홀(212P-H)을 사이에 두고 상호 이격된 제2유기절연층(212)의 부분들 사이의 제2이격영역(IV2)의 폭은 제1이격영역(IV1)의 폭 보다 작을 수 있다. 따라서, 서로 마주보는 금속패턴층(214)들 각각의 측면(214IS)은 제2유기절연층(212)으로 커버될 수 있다.
이후, 제2유기절연층(212) 상에 마스크(2000)를 형성한다. 마스크(2000)는 비-감광성 물질, 예컨대 반도체물질을 포함하는 하드마스크일 수 있다. 예컨대, 마스크(2000)는 IGZO (Indium Gallium Zinc Oxide)를 포함할 수 있다.
마스크(2000)는 제2주변영역(RAP2)에 위치하는 제1마스크부(2000a) 및 제2마스크부(2000b)를 포함할 수 있다. 제1마스크부(2000a) 및 제2마스크부(2000b)를 상호 이격된 금속패턴층(214)들 각각에 중첩할 수 있다. 제1마스크부(2000a) 및 제2마스크부(2000b) 사이의 제3이격영역(IV3)의 폭은 제1이격영역(IV1)의 폭 보다 클 수 있다.
마스크(2000)는, 제1영역(RA1)에서 버퍼층(201)의 홀(201H) 및 제2배리어층(104)의 홀(104H)을 사이에 두고 상호 이격된 제3마스크부(2000c) 및 제4마스크부(2000d)를 포함할 수 있다. 제3마스크부(2000c) 및 제4마스크부(2000d)는 홀(104H)을 사이에 두고 상호 이격된 제2배리어층(104)의 부분들과 각각 중첩할 수 있다. 제3마스크부(2000c) 및 제4마스크부(2000d)의 이격영역은 제2배리어층(104)의 홀(104H) 및 버퍼층(201)의 홀(201H)과 중첩할 수 있다.
도 14c를 참조하면, 마스크(2000)를 이용하여 제2주변영역(RAP2) 및 제1영역(RA1) 각각에 배치된 유기절연층의 일부가 제거될 수 있다(제1제거공정). 제1제거공정에 따라 제2주변영역(RAP2)에는 언더컷 형상을 갖는 그루브(G)가 형성되고 제1영역(RA1)에는 제1유기절연층(211)의 홀(211H) 및 제2유기절연층(212)의 홀(212H)이 형성될 수 있다.
제2주변영역(RAP2)에서, 제1마스크부(2000a) 및 제2마스크부(2000b) 사이의 제3이격영역(IV3)의 아래에 배치된 제1유기절연층(211)의 일부가 제거되면서 그루브(G)가 형성될 수 있다. 제1유기절연층(211)의 일부가 제거될 때, 제1마스크부(2000a) 및 제2마스크부(2000b) 각각에 중첩되지 않던 제2유기절연층(212)의 일부도 제거될 수 있다. 제1유기절연층(211)의 일부가 제거되면서 형성된 그루브(G)는 제2게이트절연층(209)과 제3층간절연층(210) 각각의 홀(209H, 210H)과 중첩할 수 있으며, 따라서 그루브(G)의 깊이가 깊어지는 효과를 얻을 수 있다.
금속패턴층(214) 아래에 배치된 제1유기절연층(211)의 일 부분이 제거됨에 따라, 금속패턴층(214)의 일 부분은 제1유기절연층(211)의 내측면(211IS)과 금속패턴층(214)의 하부면이 만나는 지점(mp)을 지나 그루브(G)의 중심을 향해 더 연장될 수 있다. 전술한 지점(mp)을 지나 그루브(G)의 중심을 향해 더 연장된 금속패턴층(214)의 일 부분은 팁(PT)에 해당한다.
제1영역(RA1)에서, 제3마스크부(2000c) 및 제4마스크부(2000d) 사이의 이격영역 아래에 배치된 제1유기절연층(211)의 일부 및 제2유기절연층(212)의 일부가 제거되면서, 제1유기절연층(211)의 홀(211H) 및 제2유기절연층(212)의 홀(212H)이 형성될 수 있다.
도 14d를 참조하면, 마스크(2000)를 이용하여 제1영역(RA1)에서 제2배리어층(104) 아래의 제2베이스층(103)의 일부를 제거할 수 있다(제2제거공정). 제2제거공정에서 사용되는 가스가 제2주변영역(RAP2)에도 주입될 수 있다. 그러나, 제2주변영역(RAP2)에는 에치 스토퍼로서의 하부층(120)이 존재하기에 그루브(G)의 깊이는 더 증가하지 않으며, 제1영역(RA1)에 위치하는 제2베이스층(103)의 일부가 제거되면서 제2베이스층(103)의 개구(103OP)를 포함할 수 있다. 도 14d는 제2베이스층(103)의 개구(103OP)가 제2베이스층(103)의 상면으로부터 바닥면을 관통하는 홀의 형상을 갖는 것을 도시하나, 다른 실시예로서 제2베이스층(103)의 개구(103OP)는 제2베이스층(103)의 상면에서 하면을 향해 오목하되 제2베이스층(103)의 바닥면을 지나지 않는 블라인드 홀의 형상일 수 있다.
제2베이스층(103)의 개구(103OP) 및 제2배리어층(104)의 홀(104H)은 기판(100)의 오목부(CP)를 형성할 수 있다.
도 14e를 참조하면, 마스크(2000)를 제거한다. 전술한 제1제거공정 및 제2 제거공정에서 제1영역(RA1)과 제2주변영역(RAP2)에 동일한 식각 물질(예컨대, 가스 등)이 제공되나 제2주변영역(RAP2)에 하부층(120)이 있으므로, 그루브(G)와 오목부(CP)의 바닥면의 위치는 상이할 수 있다. 예컨대, 제1베이스층(101)의 상면으로부터 그루브(G)의 바닥면까지의 제1수직거리(VD1)는, 제1베이스층(101)의 상면으로부터 오목부(CP)의 바닥면까지의 제2수직거리(VD2) 보다 클 수 있다.
도 15a 내지 도 15e는 본 발명의 다른 실시예에 따른 표시 패널의 오목부와 그루브를 형성하는 공정에 따른 단면도이다.
도 15a를 참조하면, 기판(100)을 준비한다. 기판(100)은 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다. 기판(100) 상에는 절연층들이 형성될 수 있다.
도 15a의 제2주변영역(RAP2)을 참조하면, 기판(100) 상에 버퍼층(201)이 형성될 수 있다. 도 15a의 제1영역(RA1을 참조하면, 기판(100) 상에 버퍼층(201), 제1유기절연층(211), 및 제2유기절연층(212)이 형성될 수 있다. 바꾸어 말하면, 제1유기절연층(211), 및 제2유기절연층(212)은 제1영역(RA1)에는 형성될 수 있으나, 제2주변영역(RAP2)영역의 적어도 일부(예컨대, 그루브가 형성될 영역)에는 형성되지 않을 수 있다.
이 후, 마스크(2000)를 형성한다. 마스크(2000)는 비-감광성 물질, 예컨대 반도체물질을 포함하는 하드마스크일 수 있다. 예컨대, 마스크(2000)는 IGZO (Indium Gallium Zinc Oxide)를 포함할 수 있다.
마스크(2000)는 제2주변영역(RAP2)에서 상호 이격된 제1마스크부(2000a) 및 제2마스크부(2000b)를 포함할 수 있다. 마스크(2000)는 제1영역(RA1)에서 상호 이격된 제3마스크부(2000c) 및 제4마스크부(2000d)를 포함할 수 있다.
도 15b를 참조하면, 마스크(2000)를 이용하여 유기절연층의 일부를 제거할 수 있다(제1제거공정). 제1제거공정에 의해 마스크(2000) 아래에 배치된 유기절연층의 일부를 제거될 수 있다.
예컨대, 제1제거공정에 따라 제1영역(RA1)에는 제1유기절연층(211)의 홀(211H) 및 제2유기절연층(212)의 홀(212H)이 형성될 수 있다. 반면, 제2주변영역(RAP2)에는 제1마스크부(2000a) 및 제2마스크부(2000b) 아래에 유기절연층이 존재하지 않기에 제거되는 유기절연물이 없다.
도 15c를 참조하면, 마스크(2000)를 이용하여 무기절연층(들)의 일부를 제거할 수 있다(제2제거공정). 제2제거공정에서 제2주변영역(RAP2) 및 제1영역(RA1) 각각에 배치된 무기절연층(들)의 일부가 제거될 수 있다.
제2주변영역(RAP2)을 참조하면, 제1마스크부(2000a) 및 제2마스크부(2000b) 사이의 이격영역과 중첩되는 버퍼층(201) 및 제2배리어층(104) 각각의 일부가 제거되면서 버퍼층(201) 및 제2배리어층(104) 각각에 홀(201H", 104H")이 형성될 수 있다.
제1영역(RA1)을 참조하면, 제1유기절연층(211)의 홀(211H) 및 제2유기절연층(212)의 홀(212H) 아래에 배치된 버퍼층(201) 및 제2배리어층(104) 각각의 일부가 제거되면서 버퍼층(201) 및 제2배리어층(104) 각각에 홀(201H, 104H)이 형성될 수 있다.
도 15d를 참조하면, 마스크(2000)를 이용하여 제2배리어층(104) 아래의 층, 예컨대 제2베이스층(103)의 일부가 제거될 수 있다(제3제거공정). 제3제거공정을 통해 제2주변영역(RAP2)에 언더컷 형상의 그루브(G)가 형성되고 제1영역(RA1)에 오목부(CP)가 형성될 수 있다.
제2주변영역(RAP2)을 참조하면, 제1마스크부(2000a) 및 제2마스크부(2000b) 사이의 이격영역과 중첩되는 제2베이스층(103)의 일부가 제거되면서 그루브(G)가 형성된다.
제2배리어층(104)과 식각 선택비가 다른 제2베이스층(103)의 일 부분이 제거되면서, 제2배리어층(104)의 일 부분은 제2베이스층(103)의 내측면(103IS)과 제2배리어층(104)의 하부면이 만나는 지점(mp')을 지나 그루브(G)의 중심을 향해 더 연장될 수 있다. 전술한 지점(mp')을 지나 그루브(G)의 중심을 향해 더 연장된 제2배리어층(104)의 일 부분은 팁(PT)에 해당한다.
제1영역(RA1)을 참조하면, 제1유기절연층(211)의 홀(211H), 제2유기절연층(212)의 홀(212H), 버퍼층(201)의 홀(201H) 및 제2배리어층(104)의 홀(104H) 아래의 제2베이스층(103)의 일부가 제거되면서 제2베이스층(103)에 개구(103OP)가 형성될 수 있다.
도 15d는 제2주변영역(RAP2)에서 제2베이스층(103)에 형성된 그루브(G) 및 제1영역(RA)에서 제2베이스층(103)에 형성된 개구(103OP)가 각각, 제2베이스층(103)의 상면으로부터 바닥면을 관통하는 것을 도시한다. 다른 실시예로서 제2베이스층(103)의 개구(103OP)는 제2베이스층(103)의 상면에서 하면을 향해 오목하되 제2베이스층(103)의 바닥면을 지나지 않는 블라인드 홀의 형상일 수 있다. 마찬가지로, 그루브(G)도 제2베이스층(103)을 관통하도록 형성되지 않을 수 있다.
다르게 표현하면, 도 15d는 그루브(G)의 바닥면 및 오목부(CP)의 바닥면이 각각 제1배리어층(102)의 상면과 실질적으로 동일한 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 그루브(G)의 바닥면 및 오목부(CP)의 바닥면이 각각 제1배리어층(102)의 상면보다 제1베이스층(101)으로부터 멀리 배치될 수 있다.
도 15e를 참조하면, 마스크(2000)를 제거한다. 전술한 제3제거공정에서 그루브(G)와 오목부(CP)가 함께 형성되므로, 그루브(G)와 오목부(CP)의 바닥면의 위치는 실질적으로 동일할 수 있다. 예컨대, 제1베이스층(101)의 상면으로부터 그루브(G)의 바닥면까지의 제1수직거리(VD1')는, 제1베이스층(101)의 상면으로부터 오목부(CP)의 바닥면까지의 제2수직거리(VD2')와 실질적으로 동일할 수 있다.
발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 전자 기기
2: 표시 패널
21: 제1컴포넌트
22: 제2컴포넌트
PC1, PC2, PC3: 제1, 제2, 제3부화소회로
ED1, ED2, ED3: 제1, 제2, 제3발광다이오드
G: 그루브
100: 기판
CP: 기판의 오목부

Claims (30)

  1. 제1영역, 상기 제1영역과 이격된 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 제1표시영역을 포함하는 기판;
    상기 제1표시영역에 배치된 복수의 제1부화소회로들;
    상기 제1표시영역에 배치되며 상기 복수의 제1부화소회로들과 각각 전기적으로 연결된 복수의 제1발광다이오드들;
    상기 제1영역에 배치된 복수의 제2발광다이오드들;
    상기 복수의 제2발광다이오드들과 각각 전기적으로 연결된 복수의 제2부화소회로들; 및
    상기 제2영역을 둘러싸며 언더컷 형상을 갖는 그루브;를 포함하며,
    상기 기판은 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하고,
    상기 기판은,
    상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는, 오목부; 및
    상기 제2영역에 대응하며, 상기 제2배리어층, 상기 제2베이스층, 상기 제1배리어층, 및 상기 제1베이스층을 관통하는 홀;을 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 큰, 표시 패널.
  3. 제1항에 있어서,
    상기 제1영역은 상기 기판의 오목부와 대응하는 투과영역을 포함하는, 표시 패널.
  4. 제1항에 있어서,
    상기 복수의 제2부화소회로들 중에서 선택된 두 개의 제2부화소회로들 중 하나는 상기 제1영역의 제1측에 배치된 제1주변영역에 위치하고 다른 하나는 상기 제1측의 반대편인 상기 제1영역의 제2측에 배치된 제2주변영역에 위치하는, 표시 패널.
  5. 제4항에 있어서,
    상기 두 개의 제2부화소회로들 중 상기 하나는 상기 제1영역을 사이에 두고 상기 제2영역의 반대편에 배치되고,
    상기 두 개의 제2부화소회로들 중 상기 다른 하나는 상기 제1영역과 상기 제2영역 사이에 위치하는, 표시 패널.
  6. 제4항에 있어서,
    상기 두 개의 제2부화소회로들 상기 하나 및 상기 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 제1방향을 따라 연장된 제1도전버스선; 및
    상기 두 개의 제2부화소회로들 상기 다른 하나 및 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 상기 제1방향을 따라 연장된 제2도전버스선;을 더 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 제1도전버스선 및 상기 제2도전버스선은 투광성도전물질을 포함하는, 표시 패널.
  8. 제7 항에 있어서,
    상기 제1도전버스선 및 상기 제2도전버스선 중 어느 하나의 일부는 상기 오목부와 중첩하는, 표시 패널.
  9. 제1항에 있어서,
    상기 제1영역에서 상기 기판으로부터 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극까지의 제1높이는,
    상기 제1표시영역에서 상기 기판으로부터 상기 복수의 제1발광다이오드들 중 어느 하나의 제1발광다이오드의 제1전극까지의 제2높이 보다 작은, 표시 패널.
  10. 제1항에 있어서,
    상기 제1영역에서 상기 기판 및 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극 사이에 위치하는 유기절연층을 더 포함하고,
    상기 유기절연층은 상기 기판의 상기 오목부와 중첩하는, 표시 패널.
  11. 제1항에 있어서,
    상기 기판은 상기 제1영역에 배치되며 상기 오목부와 상호 이격된 다른 오목부를 더 포함하는, 표시 패널.
  12. 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들이 배치된 제1영역, 상기 제1영역과 이격된 제2영역을 포함하는 표시 패널의 제조 공정에 있어서,
    상기 제1발광다이오드들 및 상기 제2발광다이오드들이 배치되고, 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하는 기판을 준비하는 공정;
    상기 제2영역의 주변영역에 대응하며, 상기 제2영역을 둘러싸고, 언더컷 형상을 갖는 그루브를 형성하는 공정; 및
    상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는 오목부를 형성하는 공정;을 포함하되,
    상기 그루브를 형성하는 공정 및 상기 오목부를 형성하는 공정은 동일한 물질의 마스크를 이용하는, 표시 패널의 제조 방법.
  13. 제12항에 있어서,
    상기 마스크는 IGZO를 포함하는, 표시 패널의 제조 방법.
  14. 제12항에 있어서,
    상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 큰, 표시 패널의 제조 방법.
  15. 제12항에 있어서,
    상기 오목부를 형성하는 공정은,
    상기 제2배리어층을 관통하는 홀을 형성하는 공정; 및
    상기 제2베이스층에 상기 제2배리어층의 상기 홀과 중첩하는 개구를 형성하는 공정을 포함하는, 표시 패널의 제조 방법.
  16. 제15항에 있어서,
    상기 기판과 상기 마스크 사이에 유기절연층을 형성하는 공정; 및
    상기 유기절연층 상에 금속패턴층을 형성하는 공정;을 더 포함하고,
    상기 그루브를 형성하는 공정은 상기 마스크를 이용하여 상기 유기절연층의 일부를 제거하는 공정을 포함하되,
    상기 금속패턴층은 상기 일부가 제거된 유기절연층의 내측면과 상기 금속패턴층의 바닥면이 만나는 지점으로부터 상기 그루브를 향해 돌출된 팁을 포함하는, 표시 패널의 제조 방법.
  17. 제16항에 있어서,
    상기 유기절연층 아래에 배치되는 하부층을 형성하는 공정을 더 포함하는, 표시 패널의 제조 방법.
  18. 제15항에 있어서,
    상기 그루브를 형성하는 공정은,
    상기 마스크 아래에 배치된 상기 제2배리어층을 관통하는 홀을 형성하는 공정; 및
    상기 제2베이스층에 상기 제2배리어층의 상기 홀과 중첩하는 개구를 형성하는 공정을 포함하는, 표시 패널의 제조 방법.
  19. 제1영역, 상기 제1영역과 이격된 제2영역, 상기 제1영역 및 상기 제2영역을 둘러싸는 제1표시영역을 포함하는 표시 패널;
    상기 표시 패널의 상기 제1영역에 대응하며, 상기 표시 패널의 배면 상에 배치되는 제1컴포넌트; 및
    상기 표시 패널의 상기 제2영역에 대응하며, 상기 표시 패널의 배면 상에 배치되는 제2컴포넌트;를 포함하되,
    상기 표시 패널은,
    기판;
    상기 기판 상에 배치되며, 상기 제1표시영역에 위치하는 복수의 제1부화소회로들;
    상기 제1표시영역에 배치되며 상기 복수의 제1부화소회로들과 각각 전기적으로 연결된 복수의 제1발광다이오드들;
    상기 제1영역에 배치된 복수의 제2발광다이오드들;
    상기 복수의 제2발광다이오드들과 각각 전기적으로 연결된 복수의 제2부화소회로들; 및
    상기 제2영역을 둘러싸며 언더컷 형상을 갖는 그루브;를 포함하며,
    상기 기판은 제1베이스층, 제1베이스층 상의 제1배리어층, 상기 제1배리어층 상의 제2베이스층, 상기 제2베이스층 상의 제2배리어층을 포함하고,
    상기 기판은,
    상기 제1영역에 배치된 이웃하는 두 개의 제2발광다이오드들 사이의 영역(region)과 대응하며, 상기 제2배리어층 및 상기 제2베이스층으로 함몰된 형상을 갖는, 오목부; 및
    상기 제2영역에 대응하며, 상기 제2배리어층, 상기 제2베이스층, 상기 제1배리어층, 및 상기 제1베이스층을 관통하는 홀;을 포함하는, 전자 기기.
  20. 제19항에 있어서,
    상기 제1베이스층의 상면으로부터 상기 그루브의 바닥면까지의 제1수직거리는, 상기 제1베이스층의 상기 상면으로부터 상기 오목부의 바닥면까지의 제2수직거리와 동일하거나 큰, 전자 기기.
  21. 제19항에 있어서,
    상기 제1영역은 상기 기판의 오목부와 대응하는 투과영역을 포함하는, 전자 기기.
  22. 제19항에 있어서,
    상기 복수의 제2부화소회로들 중에서 선택된 두 개의 제2부화소회로들 중 하나는 상기 제1영역의 제1측에 배치된 제1주변영역에 위치하고 다른 하나는 상기 제1측의 반대편인 상기 제1영역의 제2측에 배치된 제2주변영역에 위치하는, 전자 기기.
  23. 제22항에 있어서,
    상기 표시 패널은,
    상기 두 개의 제2부화소회로들 상기 하나 및 상기 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 제1방향을 따라 연장된 제1도전버스선; 및
    상기 두 개의 제2부화소회로들 상기 다른 하나 및 복수의 제2발광다이오드들 중 대응하는 제2발광다이오드를 전기적으로 연결하며 상기 제1방향을 따라 연장된 제2도전버스선;을 더 포함하는, 전자 기기.
  24. 제23항에 있어서,
    상기 제1도전버스선 및 상기 제2도전버스선은 투광성도전물질을 포함하는, 전자 기기.
  25. 제24 항에 있어서,
    상기 제1도전버스선 및 상기 제2도전버스선 중 어느 하나의 일부는 상기 오목부와 중첩하는, 전자 기기.
  26. 제19항에 있어서,
    상기 제1영역에서 상기 기판으로부터 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극까지의 제1높이는,
    상기 제1표시영역에서 상기 기판으로부터 상기 복수의 제1발광다이오드들 중 어느 하나의 제1발광다이오드의 제1전극까지의 제2높이 보다 작은, 전자 기기.
  27. 제19항에 있어서,
    상기 표시 패널은,
    상기 제1영역에서 상기 기판 및 상기 복수의 제2발광다이오드들 중 어느 하나의 제2발광다이오드의 제1전극 사이에 위치하는 유기절연층을 더 포함하고,
    상기 유기절연층은 상기 기판의 상기 오목부와 중첩하는, 표시 패널.
  28. 제19항에 있어서,
    상기 기판은 상기 제1영역에 배치되며 상기 오목부와 상호 이격된 다른 오목부를 더 포함하는, 전자 기기.
  29. 제19항에 있어서,
    상기 제1컴포넌트 및 상기 제2컴포넌트 각각은 빛을 이용하는 전자요소를 포함하고, 상기 제1컴포넌트의 전자요소와 상기 제2컴포넌트의 전자요소는 서로 다른, 전자 기기.
  30. 제29항에 있어서,
    상기 전자요소는 센서 또는 카메라를 포함하는, 전자 기기.
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