KR20240026986A - 전원 억제 회로, 칩 및 통신 단말기 - Google Patents

전원 억제 회로, 칩 및 통신 단말기 Download PDF

Info

Publication number
KR20240026986A
KR20240026986A KR1020247000201A KR20247000201A KR20240026986A KR 20240026986 A KR20240026986 A KR 20240026986A KR 1020247000201 A KR1020247000201 A KR 1020247000201A KR 20247000201 A KR20247000201 A KR 20247000201A KR 20240026986 A KR20240026986 A KR 20240026986A
Authority
KR
South Korea
Prior art keywords
resistor
pmos tube
linear regulator
dropout linear
nmos tube
Prior art date
Application number
KR1020247000201A
Other languages
English (en)
Inventor
춘링 리
융서우 왕
청 천
성 린
Original Assignee
반칩 (톈진) 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 반칩 (톈진) 테크놀로지 컴퍼니 리미티드 filed Critical 반칩 (톈진) 테크놀로지 컴퍼니 리미티드
Publication of KR20240026986A publication Critical patent/KR20240026986A/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G01R19/2506—Arrangements for conditioning or analysing measured signals, e.g. for indicating peak values ; Details concerning sampling, digitizing or waveform capturing
    • G01R19/2509—Details concerning sampling, digitizing or waveform capturing
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은, 전원 억제 회로, 칩 및 통신 단말기를 개시한다. 해당 회로는 샘플링 유닛, 보상 유닛 및 증폭 유닛을 포함하며, 샘플링 유닛은 보상 유닛에 연결되고, 보상 유닛은 증폭 유닛에 연결된다. 해당 회로는 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터 AC 신호를 획득하고, 해당 AC 신호를 기반으로 전원에서 AC 신호와 위상이 동일한 개선된 신호를 생성하며, 로우 드롭아웃 선형 레귤레이터의 전력 출력 스테이지의 입력단 전압이 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터 전원 전압의 변화를 밀접하게 따르도록 하여 전원 노이즈에 대한 억제를 구현한다. 본 발명에서는 별도의 DC 전력 소비를 도입하지 않으며, AC만으로 전원 억제 기능을 향상시켜, 별도의 회로 전력 소비를 발생하지 않는다.

Description

전원 억제 회로, 칩 및 통신 단말기
본 발명은, 전원 억제 회로에 관한 것이며, 또한 해당 전원 억제 회로를 포함하는 집적 회로 칩 및 대응하는 통신 단말기에 관한 것으로, 집적 회로 기술 분야에 속한다.
집적 회로 기술이 발전함에 따라 회로는 비교적 높은 수준의 시스템 정확도를 요구할 뿐만 아니라, 회로도 전원 노이즈에 대하여 비교적 강한 억제 작용이 있어야 함을 요구하고 있다. 특히 영상 감시와 통신 시스템과 같은 분야에서는 전원 전압의 노이즈 억제 기능에 대한 요구가 더욱 까다롭다. 일반적으로 사용되는 전압 변환 모듈인 로우 드롭아웃 선형 레귤레이터(LDO)는 전원 노이즈에 대한 억제 기능이 줄곧 주목을 받고 있다.
본 발명이 우선 해결하고자 하는 기술적 과제는 전원 억제 회로를 제공하는 것이다. 본 발명이 해결하고 하는 다른 기술적 과제는 전원 억제 회로를 포함하는 칩 및 통신 단말기를 제공하는 것이다.
상기 목적을 구현하기 위해 본 발명은 다음과 같은 기술방안을 채택한다.
본 발명의 실시예에 따른 제1 양태에서, 샘플링 유닛, 보상 유닛 및 증폭 유닛을 포함하는 전원 억제 회로를 제공한다. 상기 샘플링 유닛은 상기 보상 유닛에 연결되고, 상기 보상 유닛은 상기 증폭 유닛에 연결된다.
상기 샘플링 유닛을 이용하여 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치에서 목표로 하는 주파수 대역 내의 제1 AC 신호를 획득하여 상기 보상 유닛에 출력한다. 상기 보상 유닛은 상기 제1 AC 신호와, 상기 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지로부터 획득한 제2 AC 신호 사이의 차이를 만든 후, 전원 전압과 위상이 동일하거나 위상이 상반되는 제3 AC 신호를 획득하여 상기 증폭 유닛에 출력하여, 전원에 있는 AC 신호와 위상이 동일한 개선된 신호를 상기 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지 출력단으로 출력한다. 이리하여, 상기 로우 드롭아웃 선형 레귤레이터에 있는 전력 출력 스테이지의 입력단 전압이 전원 전압의 변화에 따르도록 하여, 상기 로우 드롭아웃 선형 레귤레이터에 의해 출력되는 전압이 목표로 하는 주파수 대역 내에서 전원 전압의 변화에 따라 변화하는 것을 억제한다.
바람직하게는, 상기 미리 설정된 샘플링 노드 위치는, 상기 로우 드롭아웃 선형 레귤레이터의 출력 포트, 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압 또는 접지선, 및 상기 로우 드롭아웃 선형 레귤레이터에서 이의 전력 출력 스테이지를 직접 또는 간접적으로 제어하는 입력단의 AC신호 노드 위치 중 어느 하나이다.
바람직하게는, 상기 샘플링 유닛은 제2 저항, 제3 커패시터, 제3 저항, 제4 저항 및 제5 저항을 포함하며, 상기 제3 저항의 일단은 상기 로우 드롭아웃 선형 레귤레이터의 출력 포트에 연결되고, 상기 제3 저항의 타단은 상기 제3 커패시터, 제4 저항의 일단에 연결되며, 상기 제3 커패시터의 타단은 상기 제2 저항의 일단에 연결되고, 상기 제4 저항의 타단은 상기 제5 저항을 통해 접지되며, 상기 제2 저항의 타단은 상기 보상 유닛의 입력단에 연결된다.
바람직하게는, 상기 샘플링 유닛은 제6 저항 및 제4 커패시터를 포함하며, 상기 제4 커패시터의 일단은 상기 로우 드롭아웃 선형 레귤레이터에 연결된 접지선 단부에 연결되고, 상기 제4 커패시터의 타단은 상기 제6 저항의 일단에 연결되며, 상기 제6 저항의 타단은 상기 보상 유닛의 입력단에 연결된다.
바람직하게는, 상기 보상 유닛은 제5 PMOS 튜브를 사용하여 구현되며, 상기 제5 PMOS 튜브의 게이트 단부는 상기 샘플링 유닛의 출력단에 연결되고, 상기 제5 PMOS 튜브의 소스 단부는 전원 전압에 연결되며, 상기 제5 PMOS 튜브의 드레인 단부는 상기 증폭 유닛의 입력단에 연결된다.
바람직하게는, 상기 증폭 유닛은 제4 NMOS 튜브 및 상기 제5 PMOS 튜브를 포함하며, 상기 제4 NMOS 튜브의 드레인 단부는 상기 제5 PMOS 튜브의 드레인 단부 및 제6 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 NMOS 튜브의 게이트 단부는 상기 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브의 게이트 단부 및 드레인 단부에 연결되며, 상기 제4 NMOS 튜브의 소스 단부는 접지된다.
바람직하게는, 상기 샘플링 유닛은 제7 저항 및 제5 커패시터를 포함하며, 상기 제5 커패시터의 일단은 상기 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압에 연결되고, 상기 제5 커패시터의 타단은 상기 제7 저항의 일단에 연결되며, 상기 제7 저항의 타단은 상기 보상 유닛의 입력단에 연결된다.
바람직하게는, 상기 보상 유닛은 제3 NMOS 튜브를 사용하여 구현되고, 상기 제3 NMOS 튜브의 게이트 단부는 상기 샘플링 유닛의 출력단에 연결되며, 상기 제3 NMOS 튜브의 드레인 단부는 상기 증폭 유닛의 입력단에 연결되고, 상기 제3 NMOS 튜브의 소스 단부는 접지된다.
바람직하게는, 상기 증폭 유닛은 제4 PMOS 튜브, 제5 PMOS 튜브, 제4 NMOS 튜브 및 상기 제3 NMOS 튜브를 포함하고, 상기 제4 PMOS 튜브의 드레인 단부는 이의 게이트 단부 및 상기 제3 NMOS 튜브의 드레인 단부에 연결되며, 상기 제4 PMOS 튜브의 게이트 단부는 상기 제5 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 PMOS 튜브 및 상기 제5 PMOS 튜브의 소스 단부는 전원 전압에 연결되며, 상기 제5 PMOS 튜브의 드레인 단부는 상기 제4 NMOS 튜브의 드레인 단부 및 제6 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 NMOS 튜브의 게이트 단부는 상기 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브의 게이트 단부 및 드레인 단부에 연결되며, 상기 제4 NMOS 튜브의 소스 단부는 접지된다.
본 발명의 실시형태에 따른 제2 양태에서, 상술한 전원 억제 회로를 포함하는 집적 회로 칩이 제공된다.
본 발명의 실시형태에 따른 제3 양태에서, 상술한 전원 억제 회로를 포함하는 통신 단말기가 제공된다.
본 발명에 의해 제공되는 전원 억제 회로는 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터 AC신호를 획득하고, 해당 AC 신호를 기반으로 전원에서 AC 신호와 위상이 동일한 개선된 신호를 생성하며, 로우 드롭아웃 선형 레귤레이터의 전력 출력 스테이지의 입력단 전압이 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터 전원 전압의 변화를 밀접하게 따르도록 하여 전원 노이즈에 대한 억제를 구현한다. 본 발명에서는 별도의 DC 전력 소비를 도입하지 않으며, AC만으로 전원 억제 기능을 향상시켜, 별도의 회로 전력 소비를 발생하지 않는다.
도 1은 본 발명의 실시예에 의해 제공되는 전원 억제 회로를 로우 드롭아웃 선형 레귤레이터에 적용한 회로를 나타내는 개략도이다.
도 2a는 본 발명의 실시예 1에 의해 제공되는 전원 억제 회로를 로우 드롭아웃 선형 레귤레이터에 적용한 회로를 나타내는 상세한 도이다.
도 2b는 도 2a의 회로의 소신호 등가 모델을 나타내는 도이다.
도 3은 본 발명의 실시예 2에 의해 제공되는 전원 억제 회로를 로우 드롭아웃 선형 레귤레이터에 적용한 회로를 나타내는 상세한 도이다.
도 4는 본 발명의 실시예 3에 의해 제공되는 전원 억제 회로를 로우 드롭아웃 선형 레귤레이터에 적용한 회로를 나타내는 상세한 도이다.
도 5는 본 발명의 실시예에 의해 제공되는 전원 억제 회로에서, 샘플링 유닛이 연결되지 않은 로우 드롭아웃 선형 레귤레이터의 회로를 나타내는 도이다.
도 6는 본 발명의 실시예 1에 의해 제공되는 전원 억제 회로의 시뮬레이션 결과를 나타내는 도이다.
도 7은 해당 전원 억제 회로를 사용한 통신 단말기를 나타내는 도이다.
본 발명의 기술적 내용은 첨부된 도면 및 구체적인 실시예를 결합하여 이하에서 더욱 상세히 설명한다.
특정 주파수의 AC(교류) 노이즈가 전원에 있을 경우, 로우 드롭아웃 선형 레귤레이터의 출력 포트에서 일정한 크기의 AC 노이즈 성분이 필연적으로 생성된다. 전원으로부터 로우 드롭아웃 선형 레귤레이터에 있는 출력 포트의 해당 AC 노이즈 이득은 저주파수인 경우, 주로 로우 드롭아웃 선형 레귤레이터의 저주파 이득에 의해 결정되고, 고주파수인 경우, 주로 로우 드롭아웃 선형 레귤레이터의 출력 커패시터와 기생 커패시터에 의해 결정되는 반면, 중주파수인 경우, 주파수가 증가함에 따라 로우 드롭아웃 선형 레귤레이터의 전원 억제 성능이 지속적으로 저하되는 경향이 있다. 도 1에 도시된 바와 같이, 로우 드롭아웃 선형 레귤레이터로부터 출력되는 전압이 목표로 하는 주파수 대역 내에서 전원 전압 변화에 따라 변하지 않고, 목표로 하는 주파수 대역 내에서 전원 노이즈를 효과적으로 억제하기 위해, 본 발명의 실시예에서는 샘플링 유닛(105), 보상 유닛(106) 및 증폭 유닛(107)을 포함하는 전원 억제 회로(10)를 제공한다. 샘플링 유닛(105)은 보상 유닛(106)에 연결되고, 보상 유닛(106)은 증폭 유닛(107)에 연결된다.
샘플링 유닛(105)을 이용하여 전원 억제 대상이 되는 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터, 목표로 하는 주파수 대역 내의 제1 AC 신호를 획득하여 보상 유닛(106)(즉, 도 1의 포트 B)로 출력하고, 보상 유닛(106)은 해당 제1 AC 신호와 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지(도 1의 101)에서 획득한 제2 AC 신호 사이에 차이(즉, 도 1의 포트 B의 제1 AC 신호와 포트 C의 제2 AC 신호 사이의 차이)를 만든 후, 전원 전압과 위상이 동일하거나 위상이 상반되는 제3 AC 신호를 생성하여 증폭 유닛(107)(즉 도 1의 포트 D)으로 출력하여, 전원에서 AC 신호와 위상이 동일한 개선된 신호를 생성하여 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지의 출력단으로 출력한다. 이리 하여, 로우 드롭아웃 선형 레귤레이터에 있는 전력 출력 스테이지(도 1의 102)의 입력단(즉, 도1의 전력 튜브 M1의 게이트 단부) 전압이 전원 전압의 변화를 긴밀하게 따르도록 하여, 로우 드롭아웃 선형 레귤레이터의 출력 포트(도 1의 출력 포트 Vout)에 의해 출력되는 전압이 목표로 하는 주파수 대역 내에서 전원 전압의 변화에 따라 변화하는 것을 억제하며, 즉 로우 드롭아웃 선형 레귤레이터의 전원 억제 기능을 향상시킨다.
여기서, 샘플링 유닛(105)이 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치에 연결되는 위치는 로우 드롭아웃 선형 레귤레이터의 출력 포트, 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압 또는 접지선, 및 로우 드롭아웃 선형 레귤레이터에서 이의 전력 출력 스테이지를 직접 또는 간접적으로 제어하는 입력단의 AC 신호 노드 위치 중 어느 하나일 수 있다.
이하, 본 발명에서는 샘플링 유닛(105)이 로우 드롭아웃 선형 레귤레이터의 출력 포트, 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압 및 접지선에 각각 연결되는 것을 예로, 전원 억제 회로(10)가 로우 드롭아웃 선형 레귤레이터로부터 출력되는 전압이 목표로 하는 주파수 대역 내에서 전원 전압의 변화에 따라 변화하지 않도록 하는지 상세하게 설명한다. 본 발명에서, 회로의 면적과 비용을 줄이기 위해, 전원 억제 회로(10)의 각 유닛에 사용되는 특정 부품은 로우 드롭아웃 선형 레귤레이터의 특정 부품을 공유하고, 로우 드롭아웃 선형 레귤레이터와 결합하여 전원 억제 회로의 연결 관계를 설계할 수 있다.
실시예 1
도 2a에 도시된 바와 같이, 본 실시예에서는 샘플링 유닛(105)이 로우 드롭아웃 선형 레귤레이터의 출력 포트 Vout에 연결된다. 여기서, 제1 PMOS 튜브 PM20, 제2 PMOS 튜브 PM21, 제3 PMOS 튜브 PM22, 제4 PMOS 튜브 PM23, 제5 PMOS 튜브 PM24, 제1 NMOS 튜브 NM21, 제2 NMOS 튜브 NM22, 제3 NMOS 튜브 NM23 및 제4 NMOS 튜브 NM24는 공동으로 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지를 구성한다. 제6 PMOS 튜브 PM25, 제1 커패시터 C20, 제2 커패시터 C21 및 제1 저항 R21는 공동으로 로우 드롭아웃 선형 레귤레이터의 전력 출력 스테이지를 구성한다. 제3 저항 R23, 제4 저항 R24 및 제5 저항 R25는 공동으로 로우 드롭아웃 선형 레귤레이터의 피드백 스테이지를 구성한다. 로우 드롭아웃 선형 레귤레이터의 각 부품 사이의 연결 관계는 종래의 성숙된 기술이며 더 이상 설명하지 않는다.
도 2a에 도시된 바와 같이, 샘플링 유닛(105)은 제2 저항 R22, 제3 커패시터 C22, 제3 저항 R23, 제4 저항R24 및 제5 저항 R25을 포함한다. 제3 저항 R23의 일단은 로우 드롭아웃 선형 레귤레이터의 출력 포트 Vout를 연결하기 위한 샘플링 유닛(105)의 입력단(도 1에 도시된 입력단 Vin)으로 작용하고, 제3 저항 R23의 타단은 제3 커패시터 C22, 제4 저항 R24의 일단에 연결된다. 제3 커패시터 C22의 타단은 제2 저항 R22의 일단에 연결되고, 제4 저항 R24의 타단은 제5 저항 R25를 통해 접지되며, 제2 저항 R22의 타단은 보상 유닛(106)의 입력단을 연결하기 위한 샘플링 유닛(105)의 출력 포트로 작용한다.
도 2a에 도시된 바와 같이, 보상 유닛(106)은 제5 PMOS 튜브 PM24를 사용하여 구현되며, 제5 PMOS 튜브 PM24의 게이트 단부는 샘플링 유닛(105)의 출력단을 연결하기 위한 보상 유닛(106)의 입력단으로 작용한다. 제5 PMOS 튜브 PM24의 소스 단부는 전원 전압 vdd에 연결되고, 제5 PMOS 튜브 PM24의 드레인 단부는 증폭 유닛(107)의 입력단을 연결하기 위한 보상 유닛(106)의 출력단으로 작용한다.
도 2a에 도시된 바와 같이, 증폭 유닛(107)은 제4 NMOS 튜브 NM24및 보상 유닛(106)의 제5 PMOS 튜브 PM24를 포함한다. 제4 NMOS 튜브 NM24의 드레인 단부는 제5 PMOS 튜브 PM24의 드레인 단부(로우 드롭아웃 선형 레귤레이터에 있는 오류 증폭 스테이지의 출력 포트로 작용함), 제6 PMOS 튜브 PM25의 게이트 단부(로우 드롭아웃 선형 레귤레이터에 있는 전력 출력 스테이지의 입력단으로 작용함)에 연결되고, 제4 NMOS 튜브 NM24의 게이트 단부는 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브 NM22의 게이트 단부 및 드레인 단부에 연결되며, 제4 NMOS 튜브 NM24의 소스 단부는 접지된다.
샘플링 유닛(105)의 제2 저항 R22과 제3 커패시터 C22로 구성된 주파수 선택 루프의 대역폭을 조정함으로서, 로우 드롭아웃 선형 레귤레이터의 출력 포트 Vout로부터 목표로 하는 주파수 대역 내의 제1 AC 신호를 샘플링하여, 이를 제5 PMOS 튜브 PM24의 게이트 단부에 로드하여, 해당 제5 PMOS 튜브 PM24에 있는 소스 단부의 전원 전압 vdd의 제2 AC 신호 사이에 차이를 만든 후, 제5 PMOS 튜브 PM24와 제4 NMOS 튜브 NM24가 병렬 연결되어 구성된 이득 루프에 의해 적절한 진폭 값을 증폭한다. 동시에, 이를 전원에서 AC 신호와 위상이 동일하도록 하며, 즉 전원에서 AC 신호와 위상이 동일한 개선된 신호를 얻는다. 이리 하여, 로우 드롭아웃 선형 레귤레이터에 있는 전력 출력 스테이지의 제6 PMOS 튜브 PM25의 게이트 단부 전압이 목표로 하는 주파수 대역 내에서 전원 전압의 변화에 밀접하게 따르도록 하여, 로우 드롭아웃 선형 레귤레이터에 의한 전원 노이즈 억제 성능을 구현한다.
해당 전원 억제 회로(10)에 의한 전원 노이즈 억제 작용에 대해서 다음과 같이 상세히 설명한다.
특정 주파수의 방해 전압이 증가하는 현상이 전원에 존재하는 경우, 로우 드롭아웃 선형 레귤레이터의 출력단 Vout는 증가된 방해 전압이 필연코 나타나며, 출력단 Vout의 방해 전압의 진폭 값을 줄이려면, 출력단 Vout의 방해 전압이 전원 전압의 변화에 따라 변화하지 않도록 제6 PMOS 튜브 PM25의 게이트 단부 전압이 이의 소스 단부 전압(즉 전원 전압)에 따르도록 해야 한다. 제6 PMOS 튜브 PM25의 게이트 단부 전압이 전원 전압의 변화를이상적으로 따를 수 있다면, 로우 드롭아웃 선형 레귤레이터의 출력단 Vout는 전원 전압의 변화에 따라 변하지 않는다.
특정 주파수 범위의 방해 전압이 전원에 생성할 경우, 제5 PMOS 튜브PM24의 게이트 단부 전압 vg24는 전원 전압의 변화에 따라 변화기 때문에, PMOS 튜브의 역작용으로 인해, 제5 PMOS 튜브 PM24의 드레인 단부 전압 vd24는 이의 게이트 단부 전압 vg24의 변화와 반대로 변하며, 제6 PMOS 튜브 PM25의 게이트 단부 전압은 제5 PMOS 튜브 PM24의 드레인 소스 전압 vds24와 동일하게 변한다. 본 실시예에서, 제6 PMOS 튜브 PM25의 게이트 단부 전압이 전원 전압의 변화를 긴밀하게 따르도록 하기 위해, PMOS 튜브 PM24의 게이트 단부 전압이 전원 전압의 변화에 따르지 않거나, 전원 전압의 변화를 약하게 따르도록 직접 강제하여, 제5 PMOS 튜브 PM24의 드레인 단부 전압 vd24이 전원 전압의 변화에 따르도록 하고, 나아가 제6 PMOS 튜브 PM25의 게이트 단부 전압이 전원 전압의 변화를 따르도록 하여, 로우 드롭아웃 선형 레귤레이터의 출력단 Vout이 전원 전압의 변화에 따라 변화하지 않는 목적을 달성한다. 예를 들어, 전원 방해 전압이 증가함에 따라, 샘플링 유닛(105)의 작용에 의해 제5 PMOS 튜브 PM24의 게이트 단부 전압 vg24이 감소되고, 이에 따라 제5 PMOS 튜브 PM24의 게이트 소스 전압 vgs24이 증가하여, 제5 PMOS 튜브 PM24에 의해 생성되는 보상 전류가 증가되고, 이에 따라 제6 PMOS 튜브 PM25의 게이트 단부 전압이 증가한다. 따라서, 제6 PMOS 튜브 PM25의 게이트 소스 전압이 전원의 방해 전압의 변화에 따른 영향이 감소하여, 해당 주파수 범위 내에서 회로의 전원 억제 특성이 향상된다.
해당 기술의 원리는 회로의 소신호 모델을 통해 수학적 각도로 아래에서 설명한다.
도 2b에 도시된 바와 같이, 도 2a는 회로의 소신호 등가 모델을 나타내며, 분석의 편의를 위해, 참조 단부 Vb2 및 Vref에는 노이즈가 없으며, 즉 교류 접지되는 것으로 가정한다. 따라서, PMOS 튜브 PM20, PM21 및 NMOS 튜브 NM21는 고려하지 않을 수 있다. 커패시터 CL 및 저항 RL은 각각 로우 드롭아웃 선형 레귤레이터에 있는 출력단 Vout의 부하 커패시터 및 부하 저항이다. 또한, 출력단 Vout로부터 제4 NMOS 튜브 NM24의 게이트 단부까지의 AC 신호 이득은 A로 표기되며, 따라서 A는 다음과 같이 표기할 수 있다.
(1)
상기 식에서, 는 제3 PMOS 튜브 PM22의 소신호 이득(공정 파라미터 및 회로 설계 파라미터와 관련됨)이고, 는 제3 PMOS 튜브 PM22의 소신호 임피던스이며, 는 제2 NMOS 튜브 NM22의 소신호 이득이고, 는 회로에서 병렬 연결을 나타내는 부호이다.
제2 저항 R22와 제3 커패시터 C22에 의해 구성된 주파수 선택 루프를 고려하지 않을 경우, 노드 v1의 소신호 전압은 다음과 같다.
(2)
상기 식에서, 는 제3 NMOS 튜브 NM23의 소신호 임피던스이고, 는 제4 PMOS 튜브 PM23의 소신호 이득이며, 여기서, 은 보다 훨씬 더 크다.
따라서, 도 2b에 도시된 바와 같이, 제5 PMOS 튜브 PM24 자체에 내재된 이득 양 에 의해 생성되는 AC 전류 는 거의 0이며, 즉, 다음과 같다.
(3)
따라서, 주파수 선택 루프를 고려하지 않을 경우, 노드 v2의 AC 전압 진폭 값은 식 (4)와 근사하게 표달할 수 있으며, 계산을 간단하게 하기 위해, 여기에서는 노드 v2로부터 출력단 Vout까지의 AC 전류 값과 전원 vdd의 변화에 의해 야기되는 동시에 제5 PMOS 튜브 PM24를 흐르는 인피던스 rop24와 제4 NMOS 튜브 NM24의 저항 의 AC 전류를 무시하며,
(4)
상기 식에서, 는 제4 NMOS 튜브 NM24의 소신호 이득 양이다.
제6 PMOS 튜브 PM25 자체에 내재된 이득 양 에 의해 야기되는 AC 전류는 다음과 같이 얻을 수 있다.
(5)
따라서, 제6 PMOS 튜브 PM25의 게이트 소스 전압 변화에 의해 야기되는 로우 드롭아웃 선형 레귤레이터의 출력단 Vout의 AC 전압 성분은 다음과 같이 얻을 수 있다.
(6)
제2 저항 R22와 제3 커패시터 C22로 구성된 주파수 선택 루프의 도입을 고려할 경우, 제3 NMOS 튜브 NM23의 인피던스 을 흐르는 전류가 주파수 선택 루프에 의해 분류되기 때문에, 노드 v1의 전압 변화 성분이 감소되고, 주파수 선택 루프를 고려할 경우, 노드 v3의 AC 전압 성분은 대략 다음과 같으며,
(7)
따라서, 노드 v1로부터 노드 v3까지 주파수 선택 루프를 흐르는 전류는 다음과 같다.
(8)
여기서, 는 주파수 선택 루프를 고려할 경우, 노드 v1의 소신호 전압이고, 식 (2)로부터 알 수 있듯이, 주파수 선택 루프가 없을 경우, 노드 v1의 전압은 전원 전압 vdd에 근접하고, 노드 v3의 전압은 비교적 작은 전압 값이며, 따라서, 주파수 선택 루프를 추가할 경우, 전류는 노드 v1에서 노드 v3 방향으로 흐르기 때문에 는 0보다 크다.
따라서, 노드 v1의 소신호 전압은 다음과 같이 다시 작성할 수 있다.
(9)
따라서, 식 (3)에서 알 수 있듯이,
(10)
즉, 주파수 선택 루프를 추가하면, 제5 PMOS 튜브 PM24의 AC 전류 성분이 증가하며, 즉 노드 v2의 전압 성분이 커지며, 이로 하여 다음과 같다.
(11)
따라서, 노드 v2의 AC 전압 성분은 주파수 선택 루프의 추가로 인해 vdd에 더 근접하고, 특정 주파수 지점에 있을 경우, 노드 v2는 전원 vdd의 변화를 따르며, 즉 다음과 같다.
(12)
따라서, 제6 PMOS 튜브 PM25의 소신호 이득에 의해 야기되는 AC 전류 성분 i3’가 감소되어 심지어 0으로 하강하며, 이리 하여, 출력 포트 vout’의 AC 성분이 0으로 하강한다. 즉, 전원 전압이 변화할 경우, 로우 드롭아웃 선형 레귤레이터의 출력은 변하지 않으며, 이리 하여 전원 노이즈에 대한 억제 작용을 구현한다.
도 6에는 실시예 1의 시뮬레이션 결과가 표시되어 있다. 도에서 점선은 본 전원 억제 회로를 추가하지 않은 전원 억제에 대한 시뮬레이션 결과이고, 실선은 본 전원 억제 회로를 추가한 후의 전원 억제에 대한 시뮬레이션 결과이다. 시뮬레이션 결과로부터, 본 전원 억제 회로는 아주 넓은 주파수 범위 내에서 전원 노이즈에 대하여 효과적으로 억제를 구현할 수 있음을 관찰할 수 있다. 여기서, 가장 강한 억제 지점은 회로 파라미터를 조정함으로써 주파수 지점을 선택할 수 있으며, 이 도에서 가장 강한 억제 지점은 원래 회로에 비해, 전원 억제 성능이 약 40dB 향상되었다.
실시예 2
도 3에 도시된 바와 같이, 본 실시예에서는 샘플링 유닛(105)을 로우 드롭아웃 선형 레귤레이터에 연결된 접지선 단부에 연결한다. 해당 실시예와 실시예 1의 차이점은, 샘플링 유닛(105)이 제6 저항 R32 및 제4 커패시터 C32를 포함하고, 제4 커패시터 C32의 일단이 로우 드롭아웃 선형 레귤레이터에 연결된 접지선 단부를 연결하기 위한 샘플링 유닛(105)의 입력단으로 작용하고, 제4 커패시터 C32의 타단이 제6 저항 R32의 일단에 연결되며, 제6 저항 R32의 타단이 보상 유닛(106)의 입력단을 연결하기 위한 샘플링 유닛(105)의 출력 포트로 작용한다는 점에 있다.
실시예 1의 설명에서 알 수 있듯이, 목표로 하는 주파수 대역에서 전원 노이즈에 대한 억제를 구현하기 위해서는 해당 주파수 대역에서 로우 드롭아웃 선형 레귤레이터에 있는 전력 출력 스테이지의 PMOS 튜브의 게이트 단부(도 3의 PMOS 튜브PM35 등)의 전압이 전원 전압의 변화를 밀접하게 따르도록 해야 하며, 따라서 PMOS 튜브 PM34의 AC 전류를 증가시킬 필요가 있다. 그리고 PMOS 튜브 PM33와 NMOS 튜브 NM33의 분압 작용으로 인해, PMOS 튜브 PM34의 게이트 단부 전압은 전원 전압의 변화를 밀접하게 따라 변하므로, 실시예 1에 설명된 구현 아이디어를 채택하여 NMOS 튜브 NM33를 흐르는 AC 전류를 분류함으로써, PMOS 튜브 PM34의 게이트 단부의 AC 전압 성분을 줄이고, 나아가 전원 노이즈에 대한 억제 작용을 구현한다. 본 실시예에서 채취하는 구현 방법은 PMOS 튜브 PM34의 게이트 단부와 그라운드 사이에 제6 저항R32과 제4 커패시터C32로 구성된 RC주파수 선택 루프를 도입하여, 목표로 하는 주파수 대역 내에서 PMOS 튜브 PM34를 흐르는 보상 전류를 증가시켜, PMOS 튜브 PM35의 게이트 단부 전압이 선택된 주파수 대역 내에서 전원 전압의 변화를 따르도록 하여, 전원 노이즈에 대한 억제 작용을 구현한다. 본 실시예의 구체적인 작동 원리는 실시예 1의 작동 원리와 유사하며, 본 명세서에서는 더 이상 설명하지 않는다.
실시예 3
도 4에 도시된 바와 같이, 본 실시예에서는 샘플링 유닛(105)을 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압에 연결한다. 해당 실시예와 실시예 1 및 실시예 2의 차이점은, 실시예 1 및 실시예 2에서는 모두 직접적인 방식으로 PMOS 튜브 PM44(도 2a에서는 PMOS 튜브 PM24이고, 도 3에서는 PMOS 튜브 PM34임)의 게이트 단부를 제어하고, 본 실시예에서는 간접적인 방식으로 PMOS 튜브 PM45의 게이트 단부 전압이 목표로 하는 주파수 대역 내에서 전원 전압의 변화를 따르도록 함으로써 목표로 하는 주파수 대역 내에서 전원 노이즈에 대한 억제를 구현한다는 점에 있다. 여기서, 샘플링 유닛(105)은 제7 저항 R42 및 제5 커패시터 C42를 포함하고, 제5 커패시터 C42의 일단은 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압을 연결하기 위한 샘플링 유닛(105)의 입력단으로 작용하고, 제5 커패시터 C42의 타단은 제7 저항 R42의 일단에 연결되며, 제7 저항 R42의 타단은 보상 유닛(106)의 입력단을 연결하기 위한 샘플링 유닛(105)의 출력 포트로 작용한다.
도 2a에 도시된 바와 같이, 보상 유닛(106)은 제3 NMOS 튜브 NM23(예를 들어, 도 4의 NMOS 튜브 NM43)를 사용하여 구현된다. 제3 NMOS 튜브 NM23의 게이트 단부는 샘플링 유닛(105)의 출력단을 연결하기 위한 보상 유닛(106)의 입력단으로 작용하고, 제3 NMOS 튜브 NM23의 드레인 단부는 증폭 유닛(107)의 입력단을 연결하기 위한 보상 유닛(106)의 출력단으로 작용하며, 제3 NMOS 튜브 NM23의 소스 단부는 접지된다.
도 2a에 도시된 바와 같이, 증폭 유닛(107)은 제4 PMOS 튜브 PM23, 제5 PMOS 튜브 PM24, 제4 NMOS 튜브 NM24(도 4의 PMOS 튜브 PM43, PM44 및 NMOS 튜브 NM44) 및 보상 유닛(106)의 제3 NMOS 튜브 NM23를 포함한다. 제4 PMOS 튜브 PM23의 드레인 단부는 이의 게이트 단부 및 제3 NMOS 튜브 NM23의 드레인 단부에 연결되고, 제4 PMOS 튜브 PM23의 게이트 단부는 제5 PMOS 튜브 PM24의 게이트 단부에 연결된다. 제4 PMOS 튜브 PM23 및 제5 PMOS 튜브 PM24의 소스 단부는 전원 전압 vdd에 연결되고, 제5 PMOS 튜브 PM24의 드레인 단부는 제4 NMOS 튜브 NM24의 드레인 단부, 제6 PMOS 튜브 PM25(도 4의 PMOS 튜브 PM45)의 게이트 단부에 연결된다. 제4 NMOS 튜브 NM24의 게이트 단부는 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브 NM22(도 4의 PMOS 튜브 PM42)의 게이트 단부 및 드레인 단부에 연결되고, 제4 NMOS 튜브 NM24의 소스 단부는 접지된다.
본 실시예에서는, PMOS 튜브 PM44의 게이트 단부 전압이 전원 전압의 변화를 따라 변하지 않거나 전원 전압의 변화에 따라 약하게 변하는 것을 구현하기 위해, 로우 드롭아웃 선형 레귤레이터에 있는 오류 증폭 스테이지의 NMOS 튜브NM43 튜브의 게이트 단부와 전원 사이에 제7 저항 R42과 제5 커패시터 C42로 구성된 RC 주파수 선택 루프를 구성하는 방법으로 구현한다. 따라서, 전원에 AC 신호가 나타날 경우, 해당 RC 주파수 선택 회로는 주파수 선택 작용에 의해 목표로 하는 주파수 대역 내의 AC 신호를 NMOS 튜브 NM43의 게이트 단부로 전달하여 전원 전압의 변화에 따르도록 하며, 해당 변화는 NMOS 튜브 NM43의 드레인 단부, 즉 PMOS 튜브 PM44의 게이트 단부에서 위상이 상반되는 전압 변화를 일으킨다. 이리 하여, PM44 튜브의 게이트 단부 전압이 전원 전압에 따라 변하는 현상을 억제하고, 실시예 1 및 실시예 2의 내용에 따라, 목표로 하는 주파수 대역에서 전원 노이즈에 대한 억제 작용을 구현할 수 있다.
또한, 도 5에 도시된 바와 같이, 실시예 1 및 실시예 2에서와 같이, PMOS 튜브 PM54의 게이트 단부 전압이 전원 전압의 변화를 따르지 않거나 전원 전압의 변화를 약하게 따르도록 직접적인 방식을 채택하는 외에, 간접적인 방식, 즉 샘플링 유닛을 로우 드롭아웃 선형 레귤레이터에 연결하여 이의 전력 출력 스테이지 입력단의 AC 신호가 전원 전압의 변화를 따르는 노드 위치를 간접적으로 제어하는 방식으로 구현할 수 있으며, 구체적으로 도 5의 노드 A2 및 A4 사이에 샘플링 유닛을 설정하거나, 참조 전압 Vref와 그라운드 사이에 샘플링 유닛을 설정하는 방식을 포함할 수 있다. PMOS 튜브 PM55의 게이트 단부 전압이 전원 전압의 변화를 따르도록 강제하는 간접적인 방법을 사용하는 경우, 샘플링 유닛은 또한 로우 드롭아웃 선형 레귤레이터에 연결되어 전원 전압의 변화와 위상이 상반되도록 NMOS 튜브 NM54의 게이트 단부를 직접 또는 간접적으로 제어한다. 이리 하여, PMOS 튜브 PM55의 게이트 단부 전압이 전원 전압의 변화를 따르도록 강제하며, 구체적으로 샘플링 유닛을 도 5의 노드 A5와 전원 또는 노드 A2 사이에 설치할 수 있다. 이와 유사하게, NMOS 튜브 NM54의 게이트 단부 전압이 전원 전압의 변화와 위상이 상반되도록 강제하는 직접적인 방법을 사용할 수 있으며, 구체적으로는 샘플링 유닛을 도 5의 노드 A3와 그라운드 사이에 설치할 수 있다. 이상에서 설명한 구현 방법은 모두 본 발명의 기술 보호 범위 내에 속하며, 그 원리는 동일하다.
본 발명의 실시예에 의해 제공되는 전원 억제 회로는 전원 억제에 대한 요구가 높은 연산 증폭기와 같은 아날로그 및 RF 회로에도 적용되어 비교적 우수한 전원 억제 효과를 구현할 수 있다. 또한, 회로 면적을 줄이고 비용을 절감하기 위해, 연산 증폭기의 회로 구조를 결합하고, 연산 증폭기와 일부 부품을 공유하는 방법을 채택함으로써 전원 억제 회로의 전원 억제 효과를 구현할 수 있으며, 본 명세서에서 더 이상 설명하지 않는다.
또한, 본 발명의 실시예에 의해 제공되는 전원 억제 회로는 집적 회로 칩에 사용될 수 있다. 해당 집적 회로 칩에서 전원 억제 회로의 구체적인 구조에 대해서는 본 명세서에서 상세히 설명하지 않는다.
상술한 전원 억제 회로는 RF 집적 회로의 중요한 구성 부분으로서 통신 단말기에 사용될 수 있다. 본 명세서에서 언급되는 통신 단말기는 모바일 환경에서 사용할 수 있으며, 휴대폰, 노트북 컴퓨터, 태블릿 컴퓨터, 차량용 네트워크 단말기 등을 포함하는 GSM, EDGE, TD_SCDMA, TDD_LTE, FDD_LTE 등과 같은 다양한 통신 방식을 지지하는 장치를 의미한다. 또한, 본 발명에 의해 제공되는 기술방안은 통신 기지국 및 지능형 네트워크 자동차와 같은 다른 RF 집적 회로 적용 분야에도 응용된다.
도 7에 도시된 바와 같이, 해당 통신 단말기는 적어도 프로세서 및 메모리를 포함하며, 실제 필요에 따라 통신 어셈블리, 센서 어셈블리, 전원 어셈블리, 멀티미디어 어셈블리 및 입력/출력 인터페이스를 더 포함할 수 있다. 여기서, 메모리, 통신 어셈블리, 센서 어셈블리, 전원 어셈블리, 멀티미디어 어셈블리 및 입력/출력 인터페이스는 모두 해당 프로세서에 연결된다. 메모리는 정적 랜덤 액세스 메모리 (SRAM), 전기 지우기 가능한 프로그래머블 읽기 전용 메모리(EEPROM), 지우기 가능한 프로그래머블 읽기 전용 메모리(EPROM), 프로그래머블 읽기 전용 메모리(PROM), 읽기 전용 메모리(ROM), 자기 메모리, 플래시 메모리 등이 될 수 있다. 프로세서는 중앙 처리 장치(CPU), 그래픽 프로세서(GPU), 필드 프로그래머블 논리 게이트 어레이(FPGA), 애플리케이션 특정 집적 회로(ASIC), 디지털 신호 처리(DSP) 칩 등일 수 있다. 기타 통신 어셈블리, 센서 어셈블리, 전원 어셈블리, 멀티미디어 어셈블리 등은 범용 부재를 사용하여 구현할 수 있으며 본 명세서에서는 구체적으로 설명하지 않는다.
종래 기술에 비해, 본 발명에 의해 제공되는 전원 억제 회로는 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치로부터 AC신호를 획득하고, 해당 AC 신호를 기반으로 전원에서 AC 신호와 위상이 동일한 개선된 신호를 생성하며, 로우 드롭아웃 선형 레귤레이터의 전력 출력 스테이지의 입력단 전압이 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 노드 위치로부터 전원 전압의 변화를 밀접하게 따르도록 하여 전원 노이즈에 대한 억제를 구현한다. 본 발명에서는 별도의 DC 전력 소비를 도입하지 않으며, AC만으로 전원 억제 기능을 향상시켜, 별도의 회로 전력 소비를 발생하지 않는다.
본 발명에 의해 제공되는 전원 억제 회로, 칩 및 통신 단말기는 이상에서 상세히 설명하였다. 당업자에게 있어서, 본 발명의 실질적인 내용을 벗어나지 않는 전제하에서 본 발명에 대해 이루어진 임의의 명백한 변경은 모두 본 발명의 특허권의 보호 범위에 속한다.

Claims (11)

  1. 전원 억제 회로에 있어서,
    샘플링 유닛, 보상 유닛 및 증폭 유닛을 포함하며, 상기 샘플링 유닛은 상기 보상 유닛에 연결되고, 상기 보상 유닛은 상기 증폭 유닛에 연결되며;
    상기 샘플링 유닛을 이용하여 로우 드롭아웃 선형 레귤레이터에 있는 미리 설정된 샘플링 노드 위치에서 목표로 하는 주파수 대역 내의 제1 AC 신호를 획득하여 상기 보상 유닛에 출력하며, 상기 보상 유닛은 상기 제1 AC 신호와, 상기 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지로부터 획득한 제2 AC 신호 사이의 차이를 만든 후, 전원 전압과 위상이 동일하거나 위상이 상반되는 제3 AC 신호를 획득하여 상기 증폭 유닛에 출력하여, 전원에 있는 AC 신호와 위상이 동일한 개선된 신호를 상기 로우 드롭아웃 선형 레귤레이터의 오류 증폭 스테이지 출력단으로 출력하는 것을 특징으로 하는 전원 억제 회로.
  2. 제1항에 있어서,
    상기 미리 설정된 샘플링 노드 위치는, 상기 로우 드롭아웃 선형 레귤레이터의 출력 포트, 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압 또는 접지선, 및 상기 로우 드롭아웃 선형 레귤레이터에서 이의 전력 출력 스테이지를 직접 또는 간접적으로 제어하는 입력단의 AC 신호 노드 위치 중 어느 하나인 것을 특징으로 하는 전원 억제 회로.
  3. 제1항에 있어서,
    상기 샘플링 유닛은 제2 저항, 제3 커패시터, 제3 저항, 제4 저항 및 제5 저항을 포함하며, 상기 제3 저항의 일단은 상기 로우 드롭아웃 선형 레귤레이터의 출력 포트에 연결되고, 상기 제3 저항의 타단은 상기 제3 커패시터, 제4 저항의 일단에 연결되며, 상기 제3 커패시터의 타단은 상기 제2 저항의 일단에 연결되고, 상기 제4 저항의 타단은 상기 제5 저항을 통해 접지되며, 상기 제2 저항의 타단은 상기 보상 유닛의 입력단에 연결되는 것을 특징으로 하는 전원 억제 회로.
  4. 제1항에 있어서,
    상기 샘플링 유닛은 제6 저항 및 제4 커패시터를 포함하며, 상기 제4 커패시터의 일단은 상기 로우 드롭아웃 선형 레귤레이터에 연결된 접지선 단부에 연결되고, 상기 제4 커패시터의 타단은 상기 제6 저항의 일단에 연결되며, 상기 제6 저항의 타단은 상기 보상 유닛의 입력단에 연결되는 것을 특징으로 하는 전원 억제 회로.
  5. 제3항 또는 제4항에 있어서,
    상기 보상 유닛은 제5 PMOS 튜브를 사용하여 구현되며, 상기 제5 PMOS 튜브의 게이트 단부는 상기 샘플링 유닛의 출력단에 연결되고, 상기 제5 PMOS 튜브의 소스 단부는 전원 전압에 연결되며, 상기 제5 PMOS 튜브의 드레인 단부는 상기 증폭 유닛의 입력단에 연결되는 것을 특징으로 하는 전원 억제 회로.
  6. 제5항에 있어서,
    상기 증폭 유닛은 제4 NMOS 튜브 및 상기 제5 PMOS 튜브를 포함하며, 상기 제4 NMOS 튜브의 드레인 단부는 상기 제5 PMOS 튜브의 드레인 단부 및 제6 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 NMOS 튜브의 게이트 단부는 상기 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브의 게이트 단부 및 드레인 단부에 연결되며, 상기 제4 NMOS 튜브의 소스 단부는 접지되는 것을 특징으로 하는 전원 억제 회로.
  7. 제1항에 있어서,
    상기 샘플링 유닛은 제7 저항 및 제5 커패시터를 포함하며, 상기 제5 커패시터의 일단은 상기 로우 드롭아웃 선형 레귤레이터에 연결된 전원 전압에 연결되고, 상기 제5 커패시터의 타단은 상기 제7 저항의 일단에 연결되며, 상기 제7 저항의 타단은 상기 보상 유닛의 입력단에 연결되는 것을 특징으로 하는 전원 억제 회로.
  8. 제7항에 있어서,
    상기 보상 유닛은 제3 NMOS 튜브를 사용하여 구현되고, 상기 제3 NMOS 튜브의 게이트 단부는 상기 샘플링 유닛의 출력단에 연결되며, 상기 제3 NMOS 튜브의 드레인 단부는 상기 증폭 유닛의 입력단에 연결되고, 상기 제3 NMOS 튜브의 소스 단부는 접지되는 것을 특징으로 하는 전원 억제 회로.
  9. 제8항에 있어서,
    상기 증폭 유닛은 제4 PMOS 튜브, 제5 PMOS 튜브, 제4 NMOS 튜브 및 상기 제3 NMOS 튜브를 포함하고, 상기 제4 PMOS 튜브의 드레인 단부는 이의 게이트 단부 및 상기 제3 NMOS 튜브의 드레인 단부에 연결되며, 상기 제4 PMOS 튜브의 게이트 단부는 상기 제5 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 PMOS 튜브 및 상기 제5 PMOS 튜브의 소스 단부는 전원 전압에 연결되며, 상기 제5 PMOS 튜브의 드레인 단부는 상기 제4 NMOS 튜브의 드레인 단부 및 제6 PMOS 튜브의 게이트 단부에 연결되고, 상기 제4 NMOS 튜브의 게이트 단부는 상기 로우 드롭아웃 선형 레귤레이터에 있는 제2 NMOS 튜브의 게이트 단부 및 드레인 단부에 연결되며, 상기 제4 NMOS 튜브의 소스 단부는 접지되는 것을 특징으로 하는 전원 억제 회로.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 전원 억제 회로를 포함하는 것을 특징으로 하는 집적 회로 칩.
  11. 제1항 내지 제9항 중 어느 한 항에 따른 전원 억제 회로를 포함하는 것을 특징으로 하는 통신 단말기.
KR1020247000201A 2021-08-06 2022-07-22 전원 억제 회로, 칩 및 통신 단말기 KR20240026986A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110901987.4A CN113672016B (zh) 2021-08-06 2021-08-06 一种电源抑制电路、芯片及通信终端
CN202110901987.4 2021-08-06
PCT/CN2022/107510 WO2023011223A1 (zh) 2021-08-06 2022-07-22 一种电源抑制电路、芯片及通信终端

Publications (1)

Publication Number Publication Date
KR20240026986A true KR20240026986A (ko) 2024-02-29

Family

ID=78541770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247000201A KR20240026986A (ko) 2021-08-06 2022-07-22 전원 억제 회로, 칩 및 통신 단말기

Country Status (4)

Country Link
US (1) US20240143005A1 (ko)
KR (1) KR20240026986A (ko)
CN (1) CN113672016B (ko)
WO (1) WO2023011223A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113672016B (zh) * 2021-08-06 2022-01-18 唯捷创芯(天津)电子技术股份有限公司 一种电源抑制电路、芯片及通信终端
CN115047931B (zh) * 2022-05-26 2024-04-02 西安电子科技大学杭州研究院 一种高电源噪声抑制的数字ldo电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100549898C (zh) * 2008-05-06 2009-10-14 北京时代民芯科技有限公司 利用双向非对称缓冲器结构提高性能的ldo电路
IT1392263B1 (it) * 2008-12-15 2012-02-22 St Microelectronics Des & Appl Regolatore lineare di tipo low-dropout e corrispondente procedimento
US20120212199A1 (en) * 2011-02-22 2012-08-23 Ahmed Amer Low Drop Out Voltage Regulator
US20130015828A1 (en) * 2011-07-12 2013-01-17 Dsp Group Ltd. Low power low-dropout linear voltage regulator
US8854023B2 (en) * 2011-08-03 2014-10-07 Texas Instruments Incorporated Low dropout linear regulator
US9195249B2 (en) * 2011-12-20 2015-11-24 Atmel Corporation Adaptive phase-lead compensation with Miller Effect
US9099995B2 (en) * 2013-03-14 2015-08-04 Qualcomm Incorporated Ring oscillator circuit and method
CN204065892U (zh) * 2014-07-08 2014-12-31 新乡市新日电控设备有限公司 一种改进型低压线性稳压器
CN106055012A (zh) * 2016-07-15 2016-10-26 上海璜域光电科技有限公司 一种提高电源抑制比的高速ldo电路
CN110007707B (zh) * 2019-04-30 2020-12-01 南京英锐创电子科技有限公司 低压差线性稳压器及系统
WO2020257855A1 (en) * 2019-06-28 2020-12-30 Wat Export Import Pty Limited Device and method for indicating an emergency exit
CN110320963B (zh) * 2019-08-05 2020-10-13 锐芯微电子股份有限公司 低压差线性稳压电路
CN110632971A (zh) * 2019-11-06 2019-12-31 哈尔滨理工大学 一种用于ldo抗干扰并带有逻辑控制的误差比较器
US11036247B1 (en) * 2019-11-28 2021-06-15 Shenzhen GOODIX Technology Co., Ltd. Voltage regulator circuit with high power supply rejection ratio
CN112346508B (zh) * 2020-10-22 2022-08-05 无锡艾为集成电路技术有限公司 线性稳压器及电子设备
CN113672016B (zh) * 2021-08-06 2022-01-18 唯捷创芯(天津)电子技术股份有限公司 一种电源抑制电路、芯片及通信终端

Also Published As

Publication number Publication date
CN113672016B (zh) 2022-01-18
CN113672016A (zh) 2021-11-19
US20240143005A1 (en) 2024-05-02
WO2023011223A1 (zh) 2023-02-09

Similar Documents

Publication Publication Date Title
US10019023B2 (en) Low-dropout linear regulator with super transconductance structure
KR20240026986A (ko) 전원 억제 회로, 칩 및 통신 단말기
US7768351B2 (en) Variable gain current input amplifier and method
US7271663B2 (en) Operational amplifier output stage and method
US9306522B2 (en) Method and circuit for controlled gain reduction of a gain stage
KR20050077804A (ko) 전압 조정기
US8390379B2 (en) Amplifier input stage and slew boost circuit
CN109388170B (zh) 电压调节器
US10175707B1 (en) Voltage regulator having feedback path
GB2558877A (en) Voltage regulator
US11474550B2 (en) Dual loop voltage regulator utilizing gain and phase shaping
US20180069513A1 (en) Common-Mode Feedback for Differential Amplifier
JP2018517991A (ja) 電圧調整器
US20230105816A1 (en) Phase compensation circuit module, power amplification assembly, and compensation method and device
CN115826665A (zh) 一种具有限流功能的ldo电路、芯片及电子设备
US9720428B2 (en) Voltage regulator
US10146240B1 (en) High current LDO voltage regulator with dynamic pre-regulator
US9312828B2 (en) Method and circuit for controlled gain reduction of a differential pair
US10156861B2 (en) Low-dropout regulator with pole-zero tracking frequency compensation
US9231525B2 (en) Compensating a two stage amplifier
US10205423B1 (en) Rail-to-rail source follower
Liu et al. A fast transient FVF-based output capacitorless LDO with self-feedback biasing
CN216310638U (zh) 一种大功率线性稳压器
CN116069107B (zh) 一种瞬态响应的低压差线性稳压器、芯片和电子设备
US20240136987A1 (en) Adaptive temperature peaking control for wideband amplifiers