KR20240024822A - 측벽 커플링을 갖는 내장형 커패시터를 포함하는 기판을 갖는 패키지 - Google Patents

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로히스 쿠마르 베물라
바라니 차바
종해 김
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Abstract

기판과 기판에 결합된 집적 디바이스를 포함하는 패키지가 제공된다. 기판은 적어도 하나의 유전체 층, 제1 인터커넥트와 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자와 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면과 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함한다.

Description

측벽 커플링을 갖는 내장형 커패시터를 포함하는 기판을 갖는 패키지
[0001] 본 출원은 2021 년 6 월 25 일에 미국 특허청에 출원된 정규 출원 일련 번호 제17/358,838 호에 대한 우선권 및 이익을 주장하며, 이의 전체 내용은 전체적으로 아래에 완전히 제시된 것처럼 그리고 모든 적용 가능한 목적들을 위해 참조에 의해 본 명세서에 포함된다.
[0002] 다양한 특징들은 집적 디바이스를 포함하는 패키지에 관한 것이지만, 더욱 구체적으로는 기판과 집적 디바이스를 포함하는 패키지에 관한 것이다.
[0003] 패키지(package)는 기판(substrate), 집적 디바이스(integrated device), 수동 디바이스(passive device)를 포함할 수 있다. 이러한 구성 요소들은 함께 결합되어 다양한 전기적인 기능들을 수행할 수 있는 패키지를 제공한다. 집적 디바이스, 기판 및 수동 구성 요소가 함께 결합되는 방식은 패키지의 전반적인 성능에 영향을 미친다. 더 나은 성능의 패키지들을 제공하는 것에 대한 지속적인 요구가 있다.
[0004] 다양한 특징들은 집적 디바이스를 포함하는 패키지에 관한 것이지만, 더욱 구체적으로는 기판과 집적 디바이스를 포함하는 패키지에 관한 것이다.
[0005] 일 예는 기판 및 기판에 결합된 집적 디바이스를 포함하는 패키지를 제공한다. 기판은 적어도 하나의 유전체 층, 제1 인터커넥트(interconnect)와 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자와 제2 단자를 포함하는 커패시터(capacitor), 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트(solder interconnect) 및 제2 단자의 제2 측부 표면과 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함한다.
[0006] 다른 예는 적어도 하나의 유전체 층, 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면 및 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는 기판을 제공한다.
[0007] 다른 예는 적어도 하나의 유전체 층, 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 보드(board) 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면 및 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는 보드를 제공한다.
[0008] 다른 예는 패키지를 제조하기 위한 방법을 제공한다. 방법은 적어도 하나의 유전체 층, 제1 인터커넥트와 제2 인터커넥트를 포함하는 복수의 인터커넥트들 및 기판 내에 위치되는 적어도 하나의 캐비티(cavity)를 포함하는 기판을 제공한다. 방법은 커패시터를 기판의 캐비티 내에 적어도 부분적으로 배치한다. 커패시터는 제1 단자와 제2 단자를 포함한다. 방법은 제1 솔더 인터커넥트를 제1 단자의 제1 측부 표면과 제1 인터커넥트에 결합한다. 방법은 제2 솔더 인터커넥트를 제2 단자의 제2 측부 표면과 제2 인터커넥트에 결합한다. 방법은 집적 디바이스를 기판에 결합한다.
[0009] 다양한 특징들, 특성 및 장점들은 유사한 참조 문자들이 전체에 걸쳐 상응하게 식별되는 도면들과 함께 취해질 때 아래에 제시된 상세한 설명으로부터 명백해질 수 있다.
[0010] 도 1은 집적 디바이스, 기판 및 수동 디바이스를 포함하는 패키지의 단면 프로파일도(profile view)를 예시한다.
[0011] 도 2는 집적 디바이스, 기판 및 수동 디바이스를 포함하는 패키지의 단면 프로파일도를 예시한다.
[0012] 도 3은 비-측벽(non-side wall)들 상에서 기판의 인터커넥트들에 결합된 수동 디바이스를 예시한다.
[0013] 도 4는 기판에의 커패시터의 서로 다른 커플링(coupling)들에 대한 전력 분배 네트워크(PDN)의 임피던스 성능을 예시하는 차트(chart)를 예시한다.
[0014] 도 5는 기판에의 커패시터의 서로 다른 커플링들에 대한 전력 분배 네트워크(PDN)의 전압 강하(voltage droop) 성능을 예시하는 차트를 예시한다.
[0015] 도 6a 및 도 6b는 기판을 제조하기 위한 예시적인 순서(sequence)를 예시한다.
[0016] 도 7은 기판을 제조하기 위한 방법의 예시적은 흐름도를 예시한다.
[0017] 도 8a 내지 도 8d는 측벽 커플링(side wall coupling)을 갖는 내장형 수동 디바이스를 갖는 기판을 포함하는 패키지를 제조하기 위한 예시적인 순서를 예시한다.
[0018] 도 9는 측벽 커플링을 갖는 내장형 수동 디바이스를 갖는 기판을 포함하는 패키지를 제조하기 위한 방법의 예시적인 흐름도를 예시한다.
[0019] 도 10은 다이, 전자 회로, 집적 디바이스, 집적 수동 디바이스(IPD), 수동 구성요소, 패키지 및/또는 본 명세서에 기재된 디바이스 패키지를 통합할 수 있는 다양한 전자 디바이스들을 예시한다.
[0020] 후속하는 설명에서, 개시내용의 다양한 양태들에 대한 철저한 이해를 제공하기 위해 구체적인 세부 사항들이 제공된다. 그러나, 해당 기술 분야의 숙련자는 이러한 특정 세부 사항 없이도 양태들이 실시될 수 있다는 것을 이해할 것이다. 예를 들어, 불필요한 세부 사항으로 양태들을 모호하게 하는 것을 피하기 위해 회로들이 블록 다이어그램(block diagram)들로 도시될 수 있다. 다른 경우들에서, 개시내용의 양태들을 모호하게 하지 않기 위해 잘 알려진 회로들, 구조들 및 기술들은 자세히 도시되지 않을 수 있다.
[0021] 본 개시내용은 기판 및 기판에 결합된 집적 디바이스를 포함하는 패키지를 설명한다. 기판은 적어도 하나의 유전체 층, 제1 인터커넥트와 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자와 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면과 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함한다. 제1 단자의 제1 측부 표면의 중앙 부분은 기판의 금속 층과 평평할 수 있다. 제1 단자의 제1 측부 표면의 중앙 부분은 기판의 하부 금속 층 또는 상부 금속 층과 평평할 수 있다. 제1 단자의 제1 측부 표면은 제1 인터커넥트의 측벽에 대면할 수 있다. 제2 단자의 제2 측부 표면은 제2 인터커넥트의 측벽에 대면할 수 있다. 집적 디바이스와 커패시터는 패키지용 전력 분배 네트워크(PDN)의 부품일 수 있다. 단자들의 측부 표면들을 인터커넥트들의 측벽에 결합하는 구성은 커패시터와 기판의 인터커넥트들 사이의 임피던스를 감소시키는 것을 도울 수 있다. 이는 또한 커패시터를 통한 전압 강하를 감소시키는 것을 도울 수 있다. 최종 결과는 향상된 PDN 성능을 갖춘 패키지일 수 있다.
측벽 커플링을 갖는 내장형 커패시터를 갖는 기판을 포함하는 예시적인 패키지
[0022] 도 1은 측벽 커플링을 갖는 내장형 커패시터를 갖는 기판을 포함하는 패키지(100)를 예시한다. 패키지(100)는 기판(102), 집적 디바이스(103), 커패시터(160) 및 커패시터(170)를 포함한다. 기판(102)은 적어도 하나의 유전체 층(120), 복수의 인터커넥트들(122), 솔더 레지스트 층(140) 및 솔더 레지스트 층(142)을 포함한다. 복수의 솔더 인터커넥트들(150)이 기판(102)에 결합된다. 기판(102)은 3 개의 금속 층(예컨대, M1, M2, M3)을 포함한다. 그러나 서로 다른 구현예(implementation)들은 서로 다른 수의 금속 층들을 가질 수 있다. 기판(102)은 적어도 하나의 캐비티를 포함할 수 있으며, 이는 아래에서 추가로 설명된다. 집적 디바이스(103)는 기판(102)에 결합된다. 예를 들어, 집적 디바이스(103)는 복수의 필러(pillar) 인터커넥트들(130) 및 복수의 솔더 인터커넥트들(132)을 통해 기판(102)의 제1 표면(예컨대, 상부 표면)에 결합된다.
[0023] 커패시터(160)는 기판(102) 내에 적어도 부분적으로 위치된다. 예를 들어, 커패시터(160)는 기판(102)의 제2 표면(예컨대, 하부 표면)을 통해 내장될 수 있다. 커패시터(160)의 제1 단자에는 솔더 인터커넥트(162)가 결합될 수 있다. 커패시터(160)의 제2 단자에는 솔더 인터커넥트(164)가 결합될 수 있다.
[0024] 커패시터(170)는 기판(102) 내에 적어도 부분적으로 위치된다. 예를 들어, 커패시터(170)는 기판(102)의 제1 표면(예컨대, 상부 표면)을 통해 내장될 수 있다. 커패시터(170)의 제1 단자에는 솔더 인터커넥트(172)가 결합될 수 있다. 커패시터(170)의 제2 단자에는 솔더 인터커넥트(174)가 결합될 수 있다.
[0025] 커패시터(160) 및/또는 커패시터(170)는 커패시턴스(capacitance)를 위한 수단일 수 있다. 커패시터(160) 및/또는 커패시터(170)는 각각 별개의 커패시터일 수 있다. 아래에 추가로 설명되는 바와 같이, 커패시터(160) 및 커패시터(170)는 커패시터(예컨대, 160, 170)의 측부 표면이 기판(102)의 인터커넥트들의 측벽에 대면하도록 기판(102)에 내장(예컨대, 기판(102)의 캐비티에 적어도 부분적으로 위치됨)된다. 아래에 추가로 설명되는 바와 같이, 이러한 방식으로 기판(102)에 커패시터(160) 및 커패시터(170)를 배치하고 위치 설정하는 것은 커패시터와 기판 사이의 임피던스, 전압 변동들 및/또는 전압 강하를 개선하는 것을 돕는다.
[0026] 도 2는 패키지(100)와 커패시터들의 보다 상세한 단면 프로파일도를 예시한다. 도 2에 도시된 바와 같이, 기판(102)은 복수의 인터커넥트들(122)을 포함한다. 복수의 인터커넥트들(122)은 인터커넥트(122a), 인터커넥트(122b), 인터커넥트(122c) 및 인터커넥트(122d)를 포함한다. 인터커넥트(122a)는 제1 인터커넥트일 수 있다. 인터커넥트(122b)는 제2 인터커넥트일 수 있다. 인터커넥트(122c)는 제3 인터커넥트일 수 있다. 인터커넥트(122d)는 제4 인터커넥트일 수 있다. 그러나, 임의의 인터커넥트가 제1 인터커넥트, 제2 인터커넥트, 제3 인터커넥트 또는 제4 인터커넥트일 수 있다는 점에 유의한다.
[0027] 커패시터(160)는 커패시터 유전체 층(260), 제1 단자(262), 제2 단자(264), 제1 복수의 플레이트들(263) 및 제2 복수의 플레이트들(265)을 포함한다. 제1 복수의 플레이트들(263)은 제1 단자(262)에 결합된다. 제2 복수의 플레이트들(265)은 제2 단자(264)에 결합된다. 제1 단자(262)는 금속 패드를 포함할 수 있다. 제1 단자(262)는 상부 표면, 하부 표면 및 측부 표면을 포함할 수 있다. 제2 단자(264)는 금속 패드를 포함할 수 있다. 제2 단자(264)는 상부 표면, 하부 표면 및 측부 표면을 포함할 수 있다.
[0028] 제1 복수의 플레이트들(263) 및 제2 복수의 플레이트들(265)은 기판(102)의 하나 이상의 금속 층들(예컨대, M1, M2, M3)에 평행한 적어도 하나의 평면을 따라 정렬된다. 제1 단자(262)의 측부 표면은 제1 복수의 플레이트들(263)에 수직일 수 있다. 제2 단자(264)의 측부 표면은 제2 복수의 플레이트들(265)에 수직일 수 있다. 일부 구현예들에서, 제1 복수의 플레이트들(263) 및/또는 제2 복수의 플레이트들(265) 중 하나 이상의 플레이트들은 기판(102)의 금속 층(예컨대, M3)에 대해 평평할 수 있다. M3 금속 층은 기판(102)의 제3 금속 층 및/또는 하부 금속 층일 수 있다.
[0029] 커패시터(160)는 기판(102) 내에 적어도 부분적으로 위치된다. 커패시터(160)는 기판(102)의 캐비티 내에 위치될 수 있다. 기판(102)의 캐비티들의 예들은 적어도 도 8a 내지 도 8d에서 추가로 예시되고 아래에서 설명된다. 기판(102)은 나중에 캐비티가 구성요소 및/또는 재료로 채워지더라도 캐비티를 가질 수 있다는 점에 유의한다. 제1 단자(262)의 측부 표면의 중앙 부분(또는 중앙 부분에 가까운 일부분)은 M3 금속 층 상에 위치되는 인터커넥트(122a)의 측벽과 평평할 수 있다. 솔더 인터커넥트(162)는 단자(262)의 측부 표면과 인터커넥트(122a)의 측벽[예컨대, 트레이스(trace)]에 결합된다. 제2 단자(264)의 측부 표면의 중앙 부분(또는 중앙 부분에 가까운 일부분)은 M3 금속 층 상에 위치되는 인터커넥트(122b)의 측벽과 평평할 수 있다. 솔더 인터커넥트(164)는 단자(264)의 측부 표면과 인터커넥트(122b)의 측벽(예컨대, 트레이스)에 결합된다. 기판(102) 내의 커패시터(160)의 이러한 구성 및 배치는 커패시터(160)와 기판(102) 사이의 임피던스를 감소시키는 것을 돕고, 이는 커패시터(160)에 결합된 전류의 전압 강하를 감소시키는 것을 도울 수 있다. 커패시터(160) 및 집적 디바이스(103)는 기판(102) 및 패키지(100)의 전력 분배 네트워크(PDN)의 부품일 수 있다.
[0030] 커패시터(170)는 커패시터 유전체 층(270), 제1 단자(272), 제2 단자(274), 제1 복수의 플레이트들(273) 및 제2 복수의 플레이트들(275)을 포함한다. 제1 복수의 플레이트들(273)은 제1 단자(272)에 결합된다. 제2 복수의 플레이트들(275)은 제2 단자(274)에 결합된다. 제1 단자(272)는 금속 패드를 포함할 수 있다. 제1 단자(272)는 상부 표면, 하부 표면 및 측부 표면을 포함할 수 있다. 제2 단자(274)는 금속 패드를 포함할 수 있다. 제2 단자(274)는 상부 표면, 하부 표면 및 측부 표면을 포함할 수 있다.
[0031] 제1 복수의 플레이트들(273) 및 제2 복수의 플레이트들(275)은 기판(102)의 하나 이상의 금속 층들(예컨대, M1, M2, M3)에 평행한 적어도 하나의 평면을 따라 정렬된다. 제1 단자(272)의 측부 표면은 제1 복수의 플레이트들(273)에 수직일 수 있다. 제2 단자(274)의 측부 표면은 제2 복수의 플레이트들(275)에 수직일 수 있다. 일부 구현예들에서, 제1 복수의 플레이트들(273) 및/또는 제2 복수의 플레이트들(275) 중 하나 이상의 플레이트들은 기판(102)의 금속 층(예컨대, M1)에 대해 평평할 수 있다. M1 금속 층은 기판(102)의 제1 금속 층 및/또는 상부 금속 층일 수 있다. M2 금속 층은 기판(102)의 상부 금속 층과 하부 금속 층 사이의 중간 금속 층일 수 있다. 일부 구현예들에서, 기판은 기판의 상부 금속 층과 하부 금속 층 사이에 여러 개의 중간 금속 층들을 포함할 수 있다. 예를 들어, 기판이 7 개의 금속 층들(예컨대, M1 내지 M7)을 갖는 경우, M1 금속 층은 상부 금속 층일 수 있고, M7 금속 층은 하부 금속 층일 수 있으며, M2 내지 M6 금속 층들은 기판의 중간 금속 층들일 수 있다. 아래에 추가로 설명되는 바와 같이, 서로 다른 구현예들은 커패시터들의 단자들을 상부 금속 층, 하부 금속 층 및/또는 중간 금속 층을 포함하는 기판의 서로 다른 금속 층들에 결합할 수 있다.
[0032] 커패시터(170)는 기판(102) 내에 적어도 부분적으로 위치된다. 커패시터(170)는 기판(102)의 캐비티 내에 위치될 수 있다. 기판(102)의 캐비티들의 예들은 적어도 도 8a 내지 도 8d에서 추가로 예시되고 아래에 설명된다. 기판(102)은 나중에 캐비티가 구성요소 및/또는 재료로 채워지더라도 캐비티를 가질 수 있다는 점에 유의해야 한다. 제1 단자(272)의 측부 표면의 중앙 부분(또는 중앙 부분에 가까운 일부분)은 M1 금속 층에 위치되는 인터커넥트(122c)의 측벽과 평평할 수 있다. 솔더 인터커넥트(172)는 단자(272)의 측부 표면과 인터커넥트(122c)의 측벽(예컨대, 트레이스)에 결합된다. 제2 단자(274)의 측부 표면의 중앙 부분(또는 중앙 부분에 가까운 일부분)은 M1 금속 층 상에 위치되는 인터커넥트(122d)의 측벽과 평평할 수 있다. 솔더 인터커넥트(174)는 단자(274)의 측부 표면과 인터커넥트(122d)의 측벽(예컨대, 트레이스)에 결합된다. 기판(102) 내의 커패시터(170)의 이러한 구성 및 배치는 커패시터(170)와 기판(102) 사이의 임피던스를 감소시키는 것을 돕고, 이는 커패시터(170)에 결합된 전류의 전압 강하를 감소시키는 것을 도울 수 있다. 일부 구현예들에서, 커패시터(170) 및 집적 디바이스(103)는 기판(102) 및 패키지(100)의 전력 분배 네트워크(PDN)의 부품일 수 있다.
[0033] 패키지(100)는 기판(102)의 표면을 통해 위치 및/또는 내장되는 서로 다른 수의 커패시터들을 포함할 수 있다는 점에 유의한다. 커패시터 대신에 및/또는 커패시터들과 결합하여, 다른 수동 디바이스들도 또한 유사한 방식으로 기판 내에 내장될 수 있다는 것에 또한 유의한다. 개시내용에 설명된 커패시터들의 구현예는 기판들에만 제한되지 않는다는 점에 유의한다. 커패시터들은 보드(board)를 포함하는 디바이스에 대한 성능 개선들을 제공하기 위해 유사한 방식으로 보드[예컨대, 인쇄 회로 기판(PCB)] 내에 구현될 수 있다는 점에 유의한다. 예를 들어, 기판과 집적 디바이스를 포함하는 패키지가 보드에 결합될 수 있다. 보드는 적어도 하나의 유전체 층, 복수의 금속 층들, 적어도 하나의 캐비티 및 보드의 금속 층의 측벽에 결합된 적어도 하나의 커패시터를 포함할 수 있다(기판 내의 커패시터에 대해 설명된 것과 유사한 방식으로).
[0034] 도 3은 커패시터를 결합하는 것이 기판에 대한 커패시터의 임피던스에 어떻게 영향을 미칠 수 있는지를 예시한다. 도 3은 커패시터 유전체 층(371), 제1 단자(372), 제2 단자(374), 제1 복수의 플레이트들(373) 및 제2 복수의 플레이트들(375)을 포함하는 커패시터(370)를 예시한다. 커패시터(370)는 솔더 인터커넥트(382) 및 솔더 인터커넥트(384)를 통해 기판(302)에 결합된다. 제1 단자(372)는 솔더 인터커넥트(382)를 통해 인터커넥트(322a)의 상부 표면에 결합된다. 제2 단자(374)는 솔더 인터커넥트(384)를 통해 인터커넥트(322b)의 상부 표면에 결합된다. 도 3은 커패시터가 기판에 결합될 때 인덕턴스가 어디에서 나올 수 있는지를 예시한다. 도 3에 도시된 바와 같이, (i) 제1 복수의 플레이트들(373) 및 제2 복수의 플레이트들(375)이 커패시터(370)의 단자들에 결합되는 방식과 연관된 인덕턴스, (ii) 최하부 금속 플레이트(373a)와 솔더 인터커넥트들(384 또는 382)[예컨대, 충전제(filler)] 사이에서 섹션 내부의 커패시터 유전체 층(371)과 연관된 인덕턴스 및 (iii) 솔더 인터커넥트(382), 솔더 인터커넥트(384), 인터커넥트(322a) 및 인터커넥트(322b)와 연관된 인덕턴스가 있을 수 있다. 도 3에 도시된 바와 같이, 제1 단자(372)의 하부 표면, 제2 단자(374)의 하부 표면, 솔더 인터커넥트(382), 솔더 인터커넥트(384), 인터커넥트(322a)의 상부 표면 및 인터커넥트(322b)의 상부 표면을 통해 커패시터(370)를 결합하는 것은 커패시터(370)와 기판(302) 사이의 전체 커플링에 인덕턴스를 추가한다. 도 1 및 도 2에 도시된 커패시터(들)의 구성 및 배치의 한 가지 이점은 커패시터와 기판 사이의 인덕턴스의 감소이고, 이는 커패시터와 기판 사이의 낮은 임피던스를 의미한다. 예를 들어, 최하부 금속 플레이트(373a)와 솔더 인터커넥트(384 또는 382) 사이의 커패시터 섹션(예컨대, 충전제)으로 인한 인덕턴스는 커패시터를 커패시터의 측부 표면 및/또는 측벽을 통해 기판에 커패시터를 결합함으로써 감소되거나 제거될 수 있다. 커패시터 유전체 층(371)(예컨대, 충전제)으로 인한 인덕턴스(임피던스)는 커패시터와 기판 사이의 전체 인덕턴스(임피던스)의 약 35 ％ 내지 50 ％를 차지할 수 있다는 점에 유의한다. 동일한 X-Y 치수들을 갖는 커패시터의 전체 높이는 전형적으로 동일하게 유지될 수 있다. 그러나, 커패시터 플레이트(373, 375) 개수에 따라 충전제 높이가 달라질 수 있다. 더 작은 커패시터 값의 커패시터는 더 높은 충전제 높이(충전제의 더 높은 인덕턴스 또는 임피던스)를 초래할 수 있는 더 적은 수의 제1 복수의 플레이트들(373) 및/또는 더 적은 수의 제2 복수의 플레이트들(375)을 가질 수 있다. 이와 같이, 커패시터 유전체 층(371)(예컨대, 충전제)과 연관된 임피던스를 감소 및/또는 제거하는 것은 커패시터와 기판 사이의 전체 임피던스를 크게 감소시킬 수 있다. 임피던스를 최대한 감소시키기 위해, 커패시터(예컨대, 160, 170)의 단자의 측부 표면(들)의 중앙은 기판의 금속 층에 최대한 정렬될 수 있고 그리고/또는 평평할 수 있음에 유의한다.
[0035] 도 4는 기판에 서로 다르게 결합되는 커패시터들의 임피던스 프로파일들을 포함하는 차트(400)를 예시한다. 도 4에 도시된 바와 같이, 차트(400)는, 도 3에 도시된 것과 유사한 방식으로 비-측벽 커플링을 통해 기판에 결합되는 커패시터(예컨대, 370)에 대한 임피던스 프로파일(401)을 포함한다. 도 4는 또한 차트(400)가 도 1 및 도 2에 도시된 것과 유사한 방식으로 측벽 커플링을 통해 기판에 결합되는 커패시터(예컨대, 160, 170)에 대한 임피던스 프로파일(403)을 포함하는 것을 도시한다. 도 4는 특정 주파수들에 대해 임피던스 프로파일(401)과 임피던스 프로파일(403) 사이에 임피던스 차이(402)가 있다는 것을 예시한다. 즉, 특정 주파수들에서, 커패시터의 측벽과 기판의 인터커넥트들의 측부 표면을 통해 결합된 커패시터는 비-측벽 커플링을 통해 기판에 결합된 유사한 커패시터보다 낮은 임피던스를 갖는다. 도 4에서, 임피던스 차이는 기판에 대한 커패시터의 비-측벽 커플링에 비해 측벽 커플링의 임피던스에서 약 34 ％ 개선일 수 있다.
[0036] 도 5는 기판에 서로 다르게 결합되는 커패시터들을 갖는 PDN의 전압 강하 프로파일들을 포함하는 차트(500)를 예시한다. 도 5에 도시된 바와 같이, 차트(500)는 도 3에 도시된 것과 유사한 방식으로 비-측벽 커플링을 통해 기판에 결합되는 커패시터(예컨대, 370)에 대한 전압 강하 프로파일(501)을 포함한다. 도 5는 또한 차트(500)가 도 1 및 도 2에 도시된 것과 유사한 방식으로 측벽 커플링을 통해 기판에 결합되는 커패시터(예컨대, 160, 170)에 대한 전압 강하 프로파일(503)을 포함하는 것을 도시한다. 도 5는 전체 기간 동안 전압 강하 프로파일(501)과 전압 강하 프로파일(503) 사이에 전압 강하[노이즈(noise)] 차이(502)가 있다는 것을 예시한다. 즉, 전체 기간 동안, 커패시터의 측벽과 기판의 인터커넥트들의 측부 표면을 통해 결합된 커패시터는 비-측벽 커플링을 통해 기판에 결합된 유사한 커패시터보다 더 낮은 전압 강하를 갖는다. 도 5에서, 전압 강하(노이즈) 차이는 기판에 대한 커패시터의 비-측벽 커플링에 비해 측벽 커플링의 전압 강하 성능에서 약 27 ％ 개선일 수 있다. 도 4와 도 5는 커패시터들과 커패시터들을 갖춘 PDN들의 가능한 성능들의 예들일 뿐인 점에 유의한다. 커패시터들과 커패시터들을 갖춘 PDN들의 다른 구성들은 다른 성능 특성들을 가질 수 있다.
기판을 제조하기 위한 예시적인 순서
[0037] 일부 구현예들에서, 기판을 제조하는 것은 몇몇의 공정들을 포함한다. 도 6a 및 도 6b는 기판을 제공하거나 제조하기 위한 예시적인 순서를 예시한다. 일부 구현예들에서, 도 6a 및 도 6b의 순서는 도 2의 기판(102)을 제공하거나 제조하는데 사용될 수 있다. 그러나, 도 6a 및 도 6b의 공정은 개시내용에 기재된 기판들 중 임의의 기판을 제조하는데 사용될 수 있다.
[0038] 기판을 제공하거나 제조하기 위한 순서를 단순화 및/또는 명확화하기 위해 도 6a - 6b의 순서가 하나 이상의 단계(stage)들을 조합할 수 있다는 것에 유의하여야 한다. 일부 구현예들에서, 공정들의 차례(order)가 변경되거나 수정될 수 있다. 일부 구현예들에서, 공정들 중 하나 이상은 개시내용의 범위를 벗어나지 않고 교체되거나 대체될 수 있다.
[0039] 단계 1은, 도 6a에 도시된 바와 같이, 캐리어(600)가 제공되고 캐리어(600) 위에 금속 층이 형성된 후의 상태를 예시한다. 금속 층은 패턴화되어 인터커넥트들(602)을 형성할 수 있다. 도금 공정 및 에칭 공정이 금속 층 및 인터커넥터들을 형성하는데 사용될 수 있다. 일부 구현예들에서, 캐리어(600)에는 인터커넥트들(602)을 형성하기 위해 패턴화된 금속 층이 제공될 수 있다.
[0040] 단계 2는 유전체 층(620)이 캐리어(600) 및 인터커넥트들(602) 위에 형성된 후의 상태를 예시한다. 유전체 층(620)은 폴리이미드를 포함할 수 있다. 그러나, 서로 다른 구현예들은 유전체 층에 대해 서로 다른 재료들을 사용할 수 있다.
[0041] 단계 3은 유전체 층(620)에 복수의 캐비티들(610)이 형성된 후의 상태를 예시한다. 복수의 캐비티들(610)은 에칭 공정(예컨대, 포토 에칭 공정) 또는 레이저 공정을 이용하여 형성될 수 있다.
[0042] 단계 4는 복수의 캐비티들(610) 내부 및 위를 포함하는, 유전체 층(620) 내부 및 위에 인터커넥터들(612)이 형성된 후의 상태를 예시한다. 예를 들어, 비아(via), 패드 및/또는 트레이스들이 형성될 수 있다. 인터커넥트들을 형성하기 위해 도금 공정이 사용될 수 있다.
[0043] 단계 5는 다른 유전체 층(622)이 유전체 층(620) 위에 형성된 후의 상태를 예시한다. 유전체 층(622)은 유전체 층(620)과 동일한 재료일 수 있다. 그러나, 서로 다른 구현예들은 유전체 층에 대해 서로 다른 재료들을 사용할 수 있다.
[0044] 단계 6은, 도 6b에 도시된 바와 같이, 유전체 층(622)에 복수의 캐비티들(630)이 형성된 후의 상태를 예시한다. 캐비티들(630)을 형성하기 위해 에칭 공정 또는 레이저 공정이 사용될 수 있다.
[0045] 단계 7은 복수의 캐비티들(630) 내부 및 위를 포함하는, 유전체 층(622) 내부 및 위에 인터커넥트들(614)이 형성된 후의 상태를 예시한다. 예를 들어, 비아, 패드 및/또는 트레이스가 형성될 수 있다. 인터커넥트들을 형성하기 위해 도금 공정이 사용될 수 있다.
[0046] 단계 5 내지 단계 7은 추가적인 금속 층들 및 유전체 층들을 형성하기 위해 반복적으로 반복될 수 있다는 점에 유의한다. 인터커넥트들(602, 612 및/또는 614) 중 일부 또는 전부는 기판(102)의 복수의 인터커넥트들(122)을 한정할 수 있다. 유전체 층들(620, 622)은 적어도 하나의 유전체 층(120)으로 표현될 수 있다.
[0047] 단계 8은 캐리어(600)가 유전체 층(120)으로부터 분리(예컨대, 제거, 연삭)되어, 적어도 하나의 유전체 층(120) 및 복수의 인터커넥트들(122)을 포함하는 기판(102)을 남긴 후의 상태를 예시한다.
[0048] 단계 9는 솔더 레지스트 층(140) 및 솔더 레지스트 층(142)이 기판(102) 위에 형성된 후의 상태를 예시한다. 솔더 레지스트 층(140) 및 솔더 레지스트 층(142)을 형성하기 위해 증착 공정이 사용될 수 있다. 일부 구현예들에서는, 적어도 하나의 유전체 층(120) 위에 하나의 솔더 레지스트 층이 형성되거나 형성되지 않을 수 있다.
[0049] 서로 다른 구현예들은 금속 층(들)을 형성하기 위해 서로 다른 공정들을 사용할 수 있다. 일부 구현예들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착(CVD) 공정 및/또는 물리 기상 증착(PVD) 공정이 사용될 수 있다. 예를 들어, 스퍼터링 공정(sputtering process), 스프레이 코팅 공정(spray coating process) 및/또는 도금 공정이 금속 층(들)을 형성하기 위해 사용될 수 있다. 도 6a 및 도 6b의 공정과 유사한 공정이 보드(예컨대, 인쇄 회로 기판)를 제조하기 위해 사용될 수 있다.
기판을 제조하기 위한 방법의 예시적인 흐름도
[0050] 일부 구현예들에서, 기판을 제조하는 것은 몇몇의 공정들을 포함한다. 도 7은 기판을 제공하거나 제조하기 위한 방법(700)의 예시적은 흐름도를 예시한다. 일부 구현예들에서, 도 7의 방법(700)은 도 2의 기판(들)을 제공하거나 제조하는데 사용될 수 있다. 예를 들어, 도 7의 방법은 기판(102)을 제조하는데 사용될 수 있다.
[0051] 도 7의 방법(700)은 기판을 제공하거나 제조하기 위한 순서를 단순화 및/또는 명확화하기 위해 하나 이상의 공정들을 조합할 수 있다는 것에 유의하여야 한다. 일부 구현예들에서, 공정들의 차례는 변경되거나 수정될 수 있다.
[0052] 방법은 (705에서) 캐리어(600)를 제공한다. 서로 다른 구현예들은 캐리어에 대해 서로 다른 재료들을 사용할 수 있다. 캐리어는 기판, 유리, 석영 및/또는 캐리어 테이프를 포함할 수 있다. 도 6a의 단계 1은 제공되는 캐리어의 예를 예시하고 설명한다.
[0053] 방법은 (710에서) 캐리어(600) 위에 금속 층을 형성한다. 금속 층은 패턴화되어 인터커넥트들을 형성할 수 있다. 금속 층과 인터커넥트들을 형성하기 위해 도금 공정이 사용될 수 있다. 일부 구현예들에서, 캐리어는 금속 층을 포함할 수 있다. 캐리어 위의 금속 층은 패턴화되어 인터커넥트들(예컨대, 602)을 형성할 수 있다. 도 6a의 단계 1은 캐리어 위에 형성된 금속 층과 인터커넥트들의 예를 예시하고 설명한다.
[0054] 방법은 (715에서) 캐리어(600) 및 인터커넥트들(602) 위에 유전체 층(620)을 형성한다. 유전체 층(620)은 폴리이미드를 포함할 수 있다. 유전체 층을 형성하는 단계는 또한 유전체 층(620) 내에 복수의 캐비티들(예컨대, 610)을 형성하는 것을 포함할 수 있다. 복수의 캐비티들은 에칭 공정(예컨대, 포토 에칭) 또는 레이저 공정을 이용하여 형성될 수 있다. 도 6a의 단계 2 내지 단계 3은 유전체 층과 유전체 층 내에 캐비티들을 형성하는 예를 예시하고 설명한다.
[0055] 방법은 (720에서) 유전체 층 내부 및 위에 인터커넥트들을 형성한다. 예를 들어, 인터커넥트들(612)은 유전체 층(620) 내부 및 위에 형성될 수 있다. 인터커넥트들을 형성하기 위해 도금 공정이 사용될 수 있다. 인터커넥트들을 형성하는 것은 유전체 층 위 및/또는 내에 패턴화된 금속 층을 제공하는 것을 포함할 수 있다. 인터커넥트들을 형성하는 것은 또한 유전체 층의 캐비티들 내에 인터커넥트들을 형성하는 것을 포함할 수도 있다. 도 6a의 단계 4는 유전체 층 내부 및 위에 인터커넥트들을 형성하는 예를 예시하고 설명한다.
[0056] 방법은 (725에서) 유전체 층(620) 및 인터커넥트들 위에 유전체 층(622)을 형성한다. 유전체 층(622)은 폴리이미드를 포함할 수 있다. 유전체 층을 형성하는 것은 또한 유전체 층(622) 내에 복수의 캐비티들(예컨대, 630)을 형성하는 것을 포함할 수 있다. 복수의 캐비티들은 에칭 공정 또는 레이저 공정을 이용하여 형성될 수 있다. 도 6a 및 도 6b의 단계 5 내지 단계 6은 유전체 층과 유전체 층 내에 캐비티들을 형성하는 예를 예시하고 설명한다.
[0057] 방법은 (730에서) 유전체 층 내부 및/또는 위에 인터커넥트들을 형성한다. 예를 들어, 인터커넥트들(614)이 형성될 수 있다. 인터커넥트들을 형성하기 위해 도금 공정이 사용될 수 있다. 인터커넥트들을 형성하는 것은 유전체 층 위 및 내에 패턴화된 금속 층을 제공하는 것을 포함할 수 있다. 인터커넥트들을 형성하는 것은 또한 유전체 층의 캐비티들 내에 인터커넥트들을 형성하는 것을 포함할 수 있다. 도 6b의 단계 7은 유전체 층 내부 및 위에 인터커넥트들을 형성하는 예를 예시하고 설명한다.
[0058] 방법은 725 및 730에서 설명된 바와 같이 추가적인 유전체 층(들) 및 추가적인 인터커넥트들을 형성할 수 있다.
[0059] 일단 모든 유전체 층(들) 및 추가적인 인터커넥트들이 형성되면, 방법은 유전체 층(620)으로부터 캐리어(예컨대, 600)를 분리(예컨대, 제거, 연삭)하여, 기판을 남긴다. 일부 구현예들에서, 방법은 기판 위에 솔더 레지스트 층들(예컨대, 140, 142)을 형성할 수 있다.
[0060] 서로 다른 구현예들은 금속 층(들)을 형성하기 위해 서로 다른 공정들을 사용할 수 있다. 일부 구현예들에서, 금속 층(들)을 형성하기 위한 화학 기상 증착(CVD) 공정 및/또는 물리 기상 증착(PVD) 공정이 사용될 수 있다. 예를 들어, 스퍼터링 공정, 스프레이 코팅 공정 및/또는 도금 공정이 금속 층(들)을 형성하기 위해 사용될 수 있다. 도 7의 방법과 유사한 공정이 보드(예컨대, 인쇄 회로 기판)를 제조하는 데 사용될 수 있다.
내장형 커패시터를 갖는 기판을 포함하는 패키지를 제작하기 위한 예시적인 순서
[0061] 도 8a 내지 도 8d는 내장된 커패시터를 갖는 기판을 포함하는 패키지를 제공하거나 제조하기 위한 예시적인 순서를 예시한다. 일부 구현예들에서, 도 8a 내지 도 8d의 순서는 도 2의 패키지(100), 또는 개시내용에 설명된 패키지들 중 임의의 패키지를 제공하거나 제조하는 데 사용될 수 있다.
[0062] 도 8a 내지 도 8d의 순서는 패키지를 제공하거나 제조하기 위한 순서를 단순화 및/또는 명확화하기 위해 하나 이상의 단계들을 조합할 수 있다는 것에 유의하여야 한다. 일부 구현예들에서, 공정들의 차례가 변경되거나 수정될 수 있다. 일부 구현예들에서, 공정들 중 하나 이상은 개시내용의 범위를 벗어나지 않고 교체되거나 대체될 수 있다. 예를 들어, 커패시터들 대신에, 다른 수동 구성 요소들이 사용될 수 있다. 도 8a 내지 도 8d의 순서는 (웨이퍼의 일부로서) 한 번에 하나의 패키지 또는 몇몇의 패키지들을 제조하는 데 사용될 수 있다.
[0063] 단계 1은, 도 8a에 도시된 바와 같이, 기판(102)이 제공된 후의 상태를 예시한다. 기판(102)은 공급자(supplier)에 의해 제공되거나 제조될 수 있다. 도 6a 및 도 6b의 공정과 유사한 공정이 기판(102)을 제조하기 위해 사용될 수 있다. 그러나, 서로 다른 구현예들은 기판(102)을 제조하기 위해 서로 다른 공정들을 사용할 수 있다. 기판(102)을 제조하는 데 사용될 수 있는 공정들의 예들은 임베디드 트레이스 기판(embedded trace substrate)(ETS) 공정, 세미-애디티브 프로세스(semi-additive process)(SAP) 및 수정된 세미-애디티브 프로세스(mSAP)를 포함한다. 기판(102)은 적어도 하나의 유전체 층(120), 복수의 인터커넥트들(122), 솔더 레지스트 층(140) 및 솔더 레지스트 층(142)을 포함한다. 기판(102)은 라미네이트 기판(laminate substrate), 코어리스 기판(coreless substrate), 유기 기판(organic substrate), 코어 층을 포함하는 기판[예컨대, 코어드 기판(cored substrate)]일 수 있다. 일부 구현예들에서, 적어도 하나의 유전체 층(120)은 코어 층 및/또는 프리프레그 층(prepreg layer)들을 포함할 수 있다. 기판(102)은 임의의 개수의 금속 층들(예컨대, M1, M2, M3, M4, M5, M6, M7)을 포함할 수 있다.
[0064] 단계 2는 기판(102)의 제1 표면을 통해 캐비티(802)가 형성되고, 기판(102)의 제2 표면을 통해 캐비티(804)가 형성된 후의 상태를 예시한다. 캐비티(802)는 기판(102)의 상부 표면을 관통하여 형성될 수 있고, 캐비티(804)는 기판(102)의 하부 표면을 관통하여 형성될 수 있다. 캐비티(802) 및 캐비티(804)는 트렌치(trench)를 포함할 수 있다. 캐비티(802)와 캐비티(804)는 서로 다른 형상들을 가질 수 있다. 캐비티(802) 및/또는 캐비티(804)의 크기 및/또는 깊이는 다양할 수 있다. 일부 구현예들에서, 하나보다 많은 캐비티(802) 및/또는 하나보다 많은 캐비티(804)가 형성될 수 있다. 서로 다른 구현예들은 캐비티(802) 및/또는 캐비티(804)를 서로 다르게 형성할 수 있다. 캐비티(802) 및/또는 캐비티(804)는 기판(102)의 부분들을 선택적으로 제거함으로써 형성될 수 있다. 일부 구현예들에서, 캐비티(802) 및/또는 캐비티(804)는 레이저 공정(예컨대, 레이저 절제) 및/또는 에칭 공정을 통해 형성될 수 있다. 캐비티(802) 및/또는 캐비티(804)는 기판(102)의 제조 동안에 형성될 수 있다는 점에 유의한다. 따라서, 일부 구현예들에서, 캐비티(802) 및/또는 캐비티(804)는 기판(102)이 공급자에 의해 제공되는 경우 기판(102)에 포함될 수 있다.
[0065] 단계 3은, 도 8b에 도시된 바와 같이, 커패시터(170)가 기판(102)의 캐비티(802) 내에 배치된 후의 상태를 예시한다. 기판(102)의 캐비티(802) 내에 커패시터(170)를 배치하기 위해 픽 앤 플레이스 공정(pick and place process)이 사용될 수 있다.
[0066] 단계 4는 솔더 인터커넥트(172)와 솔더 인터커넥트(174)가 캐비티(802) 내에 형성된 후의 상태를 예시한다. 솔더 인터커넥트(172)는 인터커넥트(122c)와 커패시터(170)의 제1 단자(272)에 결합된다. 솔더 인터커넥트(174)는 인터커넥트(122d)와 커패시터(170)의 제2 단자(274)에 결합된다. 솔더 인터커넥트(172)와 솔더 인터커넥트(174)를 형성하고 결합하기 위해 솔더 리플로우(solder reflow) 공정이 사용될 수 있다.
[0067] 단계 5는, 도 8c에 도시된 바와 같이, 집적 디바이스(103)가 기판(102)의 제1 표면(예컨대, 상부 표면)에 결합된 후의 상태를 예시한다. 집적 디바이스(103)는 복수의 필러 인터커넥트들(130) 및 복수의 솔더 인터커넥트들(132)을 통해 기판(102)에 결합될 수 있다.
[0068] 단계 6은 커패시터(160)가 기판(102)의 캐비티(804)에 배치된 후의 상태를 예시한다. 기판(102)의 캐비티(804) 내에 커패시터(160)를 배치하기 위해 픽 앤 플레이스 공정이 사용될 수 있다.
[0069] 단계 7은, 도 8d에 도시된 바와 같이, 캐비티(804) 내에 솔더 인터커넥트(162)와 솔더 인터커넥트(164)가 형성된 후의 상태를 예시한다. 솔더 인터커넥트(162)는 인터커넥트(122a) 및 커패시터(160)의 제1 단자(262)에 결합된다. 솔더 인터커넥트(164)는 인터커넥트(122b)와 커패시터(160)의 제2 단자(264)에 결합된다. 솔더 인터커넥트(162)와 솔더 인터커넥트(164)를 형성하고 결합하기 위해 솔더 리플로우 공정이 사용될 수 있다.
[0070] 단계 8은 복수의 솔더 인터커넥트들(150)이 기판(102)의 제2 표면(예컨대, 하부 표면)에 결합된 후의 상태를 예시한다. 복수의 솔더 인터커넥트들(150)은 기판(102)의 복수의 인터커넥트들(122)로부터의 인터커넥트들에 결합될 수 있다. 복수의 솔더 인터커넥트들(150)을 기판(102)에 결합하기 위해 솔더 리플로우 공정이 사용될 수 있다. 단계 8은 패키지(100)를 예시할 수 있다. 개시내용에 설명된 패키지들(예컨대, 100)은 한번에 하나씩 제조될 수 있거나, 하나 이상의 웨이퍼의 일부로서 함께 제조된 다음 개별 패키지들로 단일화될 수 있다.
내장형 커패시터를 갖는 기판을 포함하는 패키지를 제조하기 위한 방법의 예시적인 흐름도
[0071] 일부 구현예들에서, 내장형 커패시터를 포함하는 기판을 포함하는 패키지를 제조하는 것은 몇몇의 공정들을 포함한다. 도 9는 내장형 커패시터를 포함하는 기판을 포함하는 패키지를 제공하거나 제조하기 위한 방법(900)의 예시적인 흐름도를 예시한다. 일부 구현예들에서, 도 9의 방법(900)은 개시내용에 설명된 도 2의 패키지(100)를 제공하거나 제조하는데 사용될 수 있다. 그러나, 방법(900)은 개시내용에 설명된 패키지들 중 임의의 패키지를 제공하거나 제조하는 데 사용될 수 있다.
[0072] 도 9의 방법은 내장형 커패시터를 포함하는 기판을 포함하는 패키지를 제공하거나 제조하기 위한 방법을 단순화 및/또는 명확화하기 위해 하나 이상의 공정들을 조합할 수 있음을 유의해야 한다. 일부 구현예들에서, 공정들의 차례는 변경되거나 수정될 수 있다.
[0073] 방법은 (905에서) 기판(예컨대, 102)을 제공한다. 기판(102)은 공급자에 의해 제공되거나 제조될 수 있다. 도 6a 및 도 6b에 도시된 공정과 유사한 공정이 기판(102)을 제조하기 위해 사용될 수 있다. 그러나, 서로 다른 구현예들은 기판(102)을 제조하기 위해 서로 다른 공정들을 사용할 수 있다. 기판(102)을 제조하는 데 사용될 수 있는 공정들의 예들은 임베디드 트레이스 기판(ETS) 공정, 세미-애디티브 프로세스(SAP) 및 수정된 세미-애디티브 프로세스(mSAP)를 포함한다. 기판(102)은 적어도 하나의 유전체 층(120), 복수의 인터커넥트들(122), 솔더 레지스트 층(140) 및 솔더 레지스트 층(142)을 포함할 수 있다. 기판(102)은 라미네이트 기판, 코어리스 기판, 유기 기판, 코어 층을 포함하는 기판(예컨대, 코어드 기판)일 수 있다. 일부 구현예들에서, 적어도 하나의 유전체 층(120)은 코어 층 및/또는 프리프레그 층들을 포함할 수 있다. 기판(102)은 임의의 개수의 금속 층들(예컨대, M1, M2, M3, M4, M5, M6, M7)을 포함할 수 있다. 도 8a의 단계 1은 기판을 제공하는 예를 예시하고 설명한다.
[0074] 방법은 (910에서) 기판 내에 적어도 하나의 캐비티(예컨대, 802, 804)를 형성한다. 캐비티는 기판(102)의 제1 표면을 통해 형성될 수 있다. 캐비티는 기판(102)의 제2 표면을 통해 형성될 수 있다. 캐비티는 트렌치를 포함할 수 있다. 캐비티는 서로 다른 형상들, 크기들 및/또는 형상들을 가질 수 있다. 서로 다른 구현예들은 캐비티를 서로 다르게 형성할 수 있다. 캐비티는 기판의 부분들을 선택적으로 제거함으로써 형성될 수 있다. 일부 구현예들에서, 캐비티는 레이저 공정(예컨대, 레이저 절제) 및/또는 에칭 공정을 통해 형성될 수 있다. 캐비티는 기판(102)의 제조 동안 형성될 수 있다는 점에 유의한다. 따라서, 일부 구현예들에서, 기판(102)이 공급자에 의해 제공되는 경우, 캐비티는 기판(102)에 포함될 수 있다. 도 8b의 단계 2는 기판 내의 캐비티들의 예를 예시하고 설명한다.
[0075] 방법은 (915에서) 기판(102)의 캐비티(예컨대, 802) 내에 커패시터(예컨대, 170)를 배치하고, (915에서) 캐비티(예컨대, 802) 내에 솔더 인터커넥트들(예컨대, 172, 174)을 형성하여, 커패시터(예컨대, 170)의 단자들(예컨대, 272, 274)을 기판(102)의 인터커넥트들(예컨대, 122c, 122d)에 결합한다. 픽 앤 플레이스 공정이 커패시터를 기판의 캐비티 내에 배치하는데 사용될 수 있다. 솔더 인터커넥트들을 형성하기 위해 리플로우 솔더 공정이 사용될 수 있다. 도 8b의 단계 3은 기판의 캐비티 내에 커패시터를 배치하는 예를 예시하고 설명한다. 도 8b의 단계 4는 기판의 인터커넥트들에 커패시터를 결합하기 위해 솔더 인터커넥트를 형성하는 예를 예시하고 설명한다.
[0076] 방법은 (920에서) 적어도 하나의 집적 디바이스(예컨대, 103)를 기판(예컨대, 102)에 결합한다. 집적 디바이스는 기판의 제1 표면 또는 기판의 제2 표면에 결합될 수 있다. 집적 디바이스(예컨대, 103)는 복수의 필러 인터커넥트들(예컨대, 130) 및/또는 복수의 솔더 인터커넥트들(예컨대, 132)을 통해 기판(예컨대, 102)에 결합될 수 있다. 도 8c의 단계 5는 집적 디바이스를 기판에 결합하는 예를 예시하고 설명한다.
[0077] 방법은 (925에서) 기판(102)의 캐비티(예컨대, 804) 내에 커패시터(예컨대, 160)를 배치하고, (925에서) 캐비티(예컨대, 804) 내에 솔더 인터커넥트들(예컨대, 162, 164)을 형성하여, 커패시터(예컨대, 160)의 단자들(예컨대, 262, 264)을 기판(102)의 인터커넥트들(예컨대, 122a, 122b)에 결합한다. 픽 앤 플레이스 공정이 커패시터를 기판의 캐비티 내에 배치하는데 사용될 수 있다. 솔더 인터커넥트들을 형성하기 위해 리플로우 솔더 공정이 사용될 수 있다. 도 8c의 단계 6은 기판의 캐비티 내에 커패시터를 배치하는 예를 예시하고 설명한다. 도 8d의 단계 7은 기판의 인터커넥트들에 커패시터를 결합하기 위해 솔더 인터커넥트를 형성하는 예를 예시하고 설명한다.
[0078] 방법은 (930에서) 복수의 솔더 인터커넥트들(예컨대, 150)을 기판(102)에 결합한다. 복수의 솔더 인터커넥트들을 기판(102)의 인터커넥트들에 결합하기 위해 솔더 리플로우 공정이 사용될 수 있다. 도 8d의 단계 8은 복수의 솔더 인터커넥트들을 기판에 결합하는 예를 예시하고 설명한다.
예시적인 전자 디바이스들
[0079] 도 10은 전술된 디바이스, 집적 디바이스, 집적 회로(IC) 패키지, 집적 회로(IC) 디바이스, 반도체 디바이스, 집적 회로, 다이(die), 인터포저(interposer), 패키지, 패키지-온-패키지(package-on-package)(PoP), 시스템 인 패키지(System in Package)(SiP) 또는 시스템 온 칩(System on Chip)(SoC) 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 휴대 전화 디바이스(1002), 랩톱 컴퓨터(laptop computer) 디바이스(1004), 고정 위치 단말 디바이스(1006), 웨어러블 디바이스(wearable device)(1008), 또는 자동차(1010)는 본 명세서에 설명된 디바이스(1000)를 포함할 수 있다. 디바이스(1000)는, 예를 들어, 본 명세서에 설명된 디바이스들 및/또는 집적 회로(IC) 패키지들 중 임의의 것일 수 있다. 도 10에 예시된 디바이스들(1002, 1004, 1006, 1008) 및 차량(1010)은 단지 예시일 뿐이다. 다른 전자 디바이스들은 또한 모바일 디바이스(mobile device)들, 휴대용 개인 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말기들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(Global positioning system)(GPS) 가능 디바이스들, 내비게이션 디바이스(navigation device)들, 셋톱 박스(set top box)들, 음악 플레이어들, 비디오 플레이어(video player)들, 엔터테인먼트 유닛(entertainment unit)들, 검침 장비와 같은 고정 위치 데이터 유닛들, 통신 디바이스들, 스마트폰(smartphone)들, 태블릿 컴퓨터(tablet computer)들, 컴퓨터들, 웨어러블 디바이스들(예컨대, 시계, 안경), 사물 인터넷(Internet of things)(IoT) 디바이스들, 서버들, 라우터(router)들, 자동차들(예컨대, 자율주행차들)에 구현된 전자 디바이스들 또는 데이터나 컴퓨터 명령들을 저장하거나 검색하는 임의의 다른 디바이스들 또는 이들의 임의의 조합을 포함하는 디바이스들의 그룹(예컨대, 전자 디바이스들)을 포함하는(그러나, 이에 제한되지 않음) 디바이스(1000)를 특히 포함할 수 있다.
[0080] 도 1 내지 도 5, 도 6a 및 도 6b, 도 7, 도 8a 내지 도 8d 및/또는 도 9 및 도 10에 예시된 구성 요소들, 공정들, 특징들 및/또는 기능들 중 하나 이상은 단일 구성 요소, 공정, 특징 또는 기능으로 재배열 및/또는 조합되거나 몇몇의 구성 요소들, 공정들 또는 기능들로 실시될 수 있다. 추가적인 요소들, 구성 요소들, 공정들 및/또는 기능들이 또한 개시내용을 벗어나지 않고 추가될 수 있다. 또한 도 1 내지 도 5, 도 6a 내지 도 6b, 도 7, 도 8a 내지 도 8d 및/또는 도 9 및 도 10과 본 개시내용의 이에 대응하는 설명은 다이들 및/또는 IC들로 제한되지 않는다는 점을 유의해야 한다. 일부 구현예들에서, 도 1 내지 도 5, 도 6a 내지 도 6b, 도 7, 도 8a 내지 도 8d 및/또는 도 9 및 도 10 및 이의 대응하는 설명은 디바이스들 및/또는 집적 디바이스들을 제조, 생성, 제공 및/또는 생산하는 데 사용될 수 있다. 일부 구현예들에서, 디바이스는 다이, 집적 디바이스, 집적 수동 디바이스(IPD), 다이 패키지, 집적 회로(IC) 디바이스, 디바이스 패키지, 집적 회로(IC) 패키지, 웨이퍼, 반도체 디바이스, 패키지 온 패키지(PoP) 디바이스, 방열 디바이스 및/또는 인터포저를 포함할 수 있다.
[0081] 개시내용의 도면들은 다양한 부품들, 구성 요소들, 대상들, 디바이스들, 패키지들, 집적 디바이스들, 집적 회로들 및/또는 트랜지스터(transistor)들의 실제 표현들 및/또는 개념적 표현들을 나타낼 수 있다는 점에 유의한다. 일부 경우들에서, 도면들이 축적에 맞지 않을 수도 있다. 일부 경우들에서, 명확성을 위해, 모든 구성 요소들 및/또는 부품들이 도시되지 않을 수도 있다. 일부 경우들에서, 도면들의 다양한 부품들 및/또는 구성 요소들의 포지션, 위치, 크기들 및/또는 형상들은 예시적일 수 있다. 일부 구현예들에서, 도면들의 다양한 구성 요소들 및/또는 부품들은 선택적일 수 있다.
[0082] 단어 "예시적인"은 본 명세서에서 "예, 사례 또는 예시로서 제공되는"을 의미하는 것으로 사용된다. 본 명세서에서 "예시적인" 것으로 설명된 임의의 구현예 또는 양태는 반드시 개시내용의 다른 양태들에 비해 바람직하거나 유리한 것으로 해석되어서는 안 된다. 마찬가지로, 용어 "양태들"은 개시내용의 모든 양태들이 논의된 특징, 이점 또는 작동 모드를 포함하는 것을 요구하지 않는다. 용어 "결합된"은 두 물체들 사이의 직접적인 또는 간접적인 결합(예컨대, 기계적 결합)을 지칭하기 위해 본 명세서에서 사용된다. 예를 들어, 물체 A가 물체 B에 물리적으로 닿고 물체 B가 물체 C에 닿는 경우, 비록 물체 A와 물체 C가 서로 물리적으로 직접 접촉하지 않더라도, 물체 A와 물체 C는 여전히 서로 결합된 것으로 간주될 수 있다. 용어 "전기적으로 결합된"은 두 물체들 사이에 전류(예컨대, 신호, 전원, 접지)가 이동할 수 있도록 두 물체들이 직접적으로 또는 간접적으로 함께 결합되는 것을 의미할 수 있다. 전기적으로 결합된 두 물체들은 두 물체들 사이를 이동하는 전류를 가질 수도 있고 갖지 않을 수도 있다. 용어들 "제1", "제2", "제3" 및 "제4"(및/또는 제4 초과의 임의의 것)의 사용은 임의적이다. 설명된 구성 요소들 중 임의의 구성 요소가 제1 구성 요소, 제2 구성 요소, 제3 구성 요소 또는 제4 구성 요소일 수 있다. 예를 들어, 제2 구성 요소로 지칭되는 구성 요소는 제1 구성 요소, 제2 구성 요소, 제3 구성 요소 또는 제4 구성 요소일 수 있다. 용어 "캡슐화하는(encapsulating)"은 물체가 다른 물체를 부분적으로 캡슐화하거나 완전히 캡슐화할 수 있다는 것을 의미한다. 용어들 "상부"와 "하부"는 임의적이다. 상부에 위치된 구성 요소가 하부에 위치된 구성 요소 위에 위치될 수 있다. 상부 구성 요소는 하부 구성 요소로 간주될 수 있으며, 그 반대의 경우도 마찬가지이다. 개시내용에서 설명된 바와 같이, 제2 구성 요소 "위에" 위치되는 제1 구성 요소는 하부 또는 상부가 임의로 정의되는 방식에 따라 제1 구성 요소가 제2 구성 요소의 위에 위치되거나 아래에 위치되는 것을 의미할 수 있다. 다른 예에서, 제1 구성 요소는 제2 구성 요소의 제1 표면 위에(예컨대, 위로) 위치될 수 있고, 제3 구성 요소는 제2 구성 요소의 제2 표면 위에(예컨대, 아래로) 위치될 수 있고, 여기서 제2 표면은 제1 표면의 반대 편에 있다. 하나의 구성 요소가 다른 구성 요소 위에 위치되는 맥락에서 본 출원에서 사용된 용어 "위에"는 다른 구성 요소 상에 및/또는 다른 구성 요소 내에 있는 구성 요소(예컨대, 구성 요소의 표면 상에 또는 구성 요소 내에 내장됨)를 의미하기 위해 사용될 수 있다는 점에 추가로 유의한다. 따라서, 예를 들어, 제2 구성 요소 위에 있는 제1 구성 요소는 (1) 제1 구성 요소가 제2 구성 요소 위에 있지만, 제2 구성 요소와 직접 접촉하지 않고, (2) 제1 구성 요소가 제2 구성 요소 상에(예컨대, 이의 표면 상에) 있고, 및/또는 (3) 제1 구성 요소는 제2 구성 요소 내에(예컨대, 그 내에 내장되어) 있다는 것을 의미할 수 있다. 제2 구성 요소 "내에" 위치되는 제1 구성 요소는 제2 구성 요소 내에 부분적으로 위치될 수도 있거나 제2 구성 요소 내에 완전히 위치될 수도 있다. 개시내용에 사용된 용어 "약 '값 X'" 또는 "대략 값 X"은 '값 X'의 10 퍼센트 이내를 의미한다. 예를 들어, 약 1 또는 대략 1의 값은 0.9 내지 1.1 범위의 값을 의미할 것이다.
[0083] 일부 구현예들에서, 인터커넥트는 2 개의 지점들, 요소들 및/또는 구성 요소들 사이의 전기적인 연결을 허용하거나 용이하게 하는 디바이스 또는 패키지의 요소 또는 구성 요소이다. 일부 구현예들에서, 인터커넥트는 트레이스, 비아, 패드, 필러, 금속화 층, 재배선 층, 및/또는 언더 범프 금속화(Under bump metallization)(UBM) 층/인터커넥트를 포함할 수 있다. 일부 구현예들에서, 인터커넥트는 신호(예컨대, 데이터 신호), 접지 및/또는 전력을 위한 전기적인 경로를 제공하도록 구성될 수 있는 전기 전도성 재료를 포함할 수 있다. 인터커넥트는 하나보다 많은 요소나 구성 요소를 포함할 수 있다. 인터커넥트는 하나 이상의 인터커넥트들에 의해 한정될 수 있다. 인터커넥트는 하나 이상의 금속 층들을 포함한다. 인터커넥트는 회로의 부품일 수 있다. 서로 다른 구현예들은 인터커넥트들을 형성하기 위해 서로 다른 공정들 및/또는 순서들을 사용할 수 있다. 일부 구현예들에서, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 스퍼터링 공정, 스프레이 코팅, 및/또는 도금 공정이 인터커넥트들을 형성하는 데 사용될 수 있다.
[0084] 또한, 본 명세서에 포함된 다양한 개시내용들은 플로우차트(flowchart), 흐름도, 구조도, 또는 블록도로서 묘사되는 공정으로서 설명될 수 있다는 점에 유의한다. 플로우차트가 작업들을 순차적인 공정으로 설명할 수 있지만, 작업들 중 많은 작업들이 병렬로 또는 동시에 수행될 수 있다. 또한, 작업들의 차례는 다시 조정될 수 있다. 작업들이 완료되면 공정이 종료된다.
[0085] 이하에서는, 개시내용의 이해를 용이하게 하기 위해 추가의 예들이 설명된다.
[0086] 양태 1: 기판과 기판에 결합된 집적 디바이스를 포함하는 패키지. 기판은 적어도 하나의 유전체 층, 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면 및 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함한다.
[0087] 양태 2: 양태 1의 패키지에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분이 기판의 금속 층에 평평하다.
[0088] 양태 3: 양태 2의 패키지에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분은 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평하다.
[0089] 양태 4: 양태들 1 내지 3의 패키지에 있어서, 제1 단자의 제1 측부 표면은 제1 인터커넥트의 측벽에 대면하고, 제2 단자의 제2 측부 표면은 제2 인터커넥트의 측벽에 대면한다.
[0090] 양태 5: 양태들 1 내지 4의 패키지에 있어서, 커패시터는 커패시터 유전체 층, 제1 단자에 결합된 제1 복수의 플레이트들 및 제2 단자에 결합된 제2 복수의 플레이트들을 포함한다.
[0091] 양태 6: 양태 5의 패키지에 있어서, 제1 복수의 플레이트들 및 제2 복수의 플레이트들은 기판의 하나 이상의 금속 층들에 평행한 적어도 하나의 평면을 따라 정렬된다.
[0092] 양태 7: 양태들 1 내지 6의 패키지에 있어서, 집적 디바이스 및 커패시터는 패키지를 위한 전력 분배 네트워크(PDN)의 부품이다.
[0093] 양태 8: 양태들 1 내지 7의 패키지에 있어서, 제1 단자의 제1 측부 표면은 제1 복수의 플레이트들에 수직이고, 제2 단자의 제2 측부 표면은 제2 복수의 플레이트들에 수직이다.
[0094] 양태 9: 양태들 1 내지 8의 패키지에 있어서, 제1 단자는 제1 상부 표면 및 제1 하부 표면을 포함하고, 제2 단자는 제2 상부 표면 및 제2 하부 표면을 포함한다.
[0095] 양태 10: 양태들 1 내지 9의 패키지에 있어서, 커패시터는 기판의 제1 표면 또는 기판의 제2 표면을 통해 기판 내에 적어도 부분적으로 위치된다.
[0096] 양태 11: 양태들 1 내지 10의 패키지에 있어서, 패키지는 기판의 제1 표면을 통해 기판 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터, 제3 단자의 제1 측부 표면 및 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트 및 제4 단자의 제2 측부 표면 및 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함한다.
[0097] 양태 12: 양태 11의 패키지에 있어서, 제3 단자의 제1 측부 표면은 제3 인터커넥트의 측벽에 대면하고, 제4 단자의 제2 측부 표면은 제4 인터커넥트의 측벽에 대면한다.
[0098] 양태 13: 적어도 하나의 유전체 층, 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들, 기판 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터, 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트 및 제2 단자의 제2 측부 표면 및 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는 기판.
[0099] 양태 14: 양태 13의 기판에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분이 기판의 금속 층에 평평하다.
[0100] 양태 15: 양태 14의 기판에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분은 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평하다.
[0101] 양태 16: 양태들 13 내지 15의 기판에 있어서, 제1 단자의 제1 측부 표면은 제1 인터커넥트의 측벽에 대면하고, 제2 단자의 제2 측부 표면은 제2 인터커넥트의 측벽에 대면한다.
[0102] 양태 17: 양태들 13 내지 16의 기판에 있어서, 커패시터는 기판을 위한 전력 분배 네트워크(PDN)의 부품이다.
[0103] 양태 18: 양태들 13 내지 17의 기판에 있어서, 커패시터는 기판의 제1 표면 또는 기판의 제2 표면을 통해 기판 내에 적어도 부분적으로 위치된다.
[0104] 양태 19: 양태들 13 내지 18의 기판에 있어서, 기판은 기판의 제1 표면을 통해 기판 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터; 제3 단자의 제1 측부 표면 및 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트; 및 제4 단자의 제2 측부 표면 및 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함한다.
[0105] 양태 20: 양태들 13 내지 19의 기판에 있어서, 기판은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 휴대폰, 스마트폰, 개인 휴대 정보 단말기, 고정 위치 단말기, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 사물 인터넷(IoT) 디바이스, 자동차 내의 디바이스로 구성된 그룹으로부터 선택된 디바이스 내로 통합된다.
[0106] 양태 21: 적어도 하나의 유전체 층; 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들; 보드 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터; 제1 단자의 제1 측부 표면 및 제1 인터커넥트에 결합된 제1 솔더 인터커넥트; 및 제2 단자의 제2 측부 표면 및 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는 보드. 보드는 인쇄 회로 기판(PCB)을 포함할 수 있다.
[0107] 양태 22: 양태 21의 보드에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분이 보드의 금속 층에 평평하다.
[0108] 양태 23: 양태 22의 보드에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분은 보드의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평하다.
[0109] 양태 24: 양태들 21 내지 23의 보드에 있어서, 제1 단자의 제1 측부 표면은 제1 인터커넥트의 측벽에 대면하고, 제2 단자의 제2 측부 표면은 제2 인터커넥트의 측벽에 대면한다.
[0110] 양태 25: 양태들 21 내지 24의 보드에 있어서, 커패시터는 보드를 위한 전력 분배 네트워크(PDN)의 부품이다.
[0111] 양태 26: 양태들 21 내지 25의 보드에 있어서, 커패시터는 보드의 제1 표면 또는 보드의 제2 표면을 통해 보드 내에 적어도 부분적으로 위치된다.
[0112] 양태 27: 양태들 21 내지 26의 보드에 있어서, 보드는 보드의 제1 표면을 통해 보드 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터; 제3 단자의 제1 측부 표면 및 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트; 및 제4 단자의 제2 측부 표면 및 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함한다.
[0113] 양태 28: 패키지를 제조하기 위한 방법. 방법은 적어도 하나의 유전체 층; 제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들; 및 기판 내에 위치된 적어도 하나의 캐비티를 포함하는 기판을 제공한다. 방법은 기판의 캐비티 내에 적어도 부분적으로 커패시터를 배치한다. 커패시터는 제1 단자와 제2 단자를 포함한다. 방법은 제1 솔더 인터커넥트를 제1 단자의 제1 측부 표면과 제1 인터커넥트에 결합한다. 방법은 제2 솔더 인터커넥트를 제2 단자의 제2 측부 표면과 제2 인터커넥트에 결합한다. 방법은 집적 디바이스를 기판에 결합한다.
[0114] 양태 29: 양태 28의 방법에 있어서, 커패시터는 제1 단자의 제1 측부 표면의 중앙 부분이 기판의 금속 층과 평평하도록 기판의 캐비티 내에 적어도 부분적으로 배치된다.
[0115] 양태 30: 양태 29의 방법에 있어서, 제1 단자의 제1 측부 표면의 중앙 부분은 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층과 평평하다.
[0116] 양태 31: 양태들 28 내지 30의 방법에 있어서, 커패시터는, (i) 제1 단자의 제1 측부 표면이 제1 인터커넥트의 측벽과 대면하고, (ii) 제2 단자의 제2 측부 표면이 제2 인터커넥트의 측벽과 대면하도록 기판의 캐비티 내에 적어도 부분적으로 배치된다.
[0117] 양태 32: 양태들 28 내지 31의 방법에 있어서, 커패시터는 커패시터가 기판의 제1 표면 또는 기판의 제2 표면을 통해 기판 내에 적어도 부분적으로 위치되도록 기판의 캐비티 내에 적어도 부분적으로 배치된다.
[0118] 양태 33: 양태들 28 내지 32의 방법에 있어서, 방법은 기판의 제1 표면을 통해 기판의 제2 캐비티 내에 적어도 부분적으로 제2 커패시터를 배치하는 단계―제2 커패시터는 제3 단자 및 제4 단자를 포함함―; 제3 단자의 제1 측부 표면과 복수의 인터커넥트들 중 제3 인터커넥트에 제3 솔더 인터커넥트를 결합하는 단계; 및 제4 단자의 제2 측부 표면과 복수의 인터커넥트들 중 제4 인터커넥트에 제4 솔더 인터커넥트를 결합하는 단계를 더 포함한다.
[0119] 양태 34: 양태들 28 내지 33의 방법에 있어서, 기판 내에 위치된 적어도 하나의 캐비티는 기판의 부분들을 선택적으로 제거함으로써 기판 내에 형성된다.
[0120] 본 명세서에 설명된 개시내용의 다양한 특징들은 개시내용으로부터 벗어나지 않고 서로 다른 시스템들에서 구현될 수 있다. 개시내용의 전술한 양태들은 단지 예들일 뿐이며 개시내용을 제한하는 것으로 해석되어서는 안 된다는 점에 유의해야 한다. 본 개시내용의 양태들의 설명은 예시적인 것으로 의도되고, 청구항들의 범위를 제한하려는 의도가 아니다. 따라서, 본 교시 내용들은 다른 유형들의 장치들에 쉽게 적용될 수 있으며, 많은 대안들, 수정들 및 변화들이 해당 기술분야의 숙련자에게 명백할 것이다.

Claims (34)

  1. 패키지(package)로서,
    기판(substrate) 및
    상기 기판에 결합된 집적 디바이스(integrated device)를 포함하고,
    상기 기판은,
    적어도 하나의 유전체 층;
    제1 인터커넥트(interconnect) 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들;
    상기 기판 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터(capacitor);
    상기 제1 단자의 제1 측부 표면 및 상기 제1 인터커넥트에 결합된 제1 솔더 인터커넥트(solder interconnect); 및
    상기 제2 단자의 제2 측부 표면 및 상기 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는, 패키지.
  2. 제1 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분이 상기 기판의 금속 층에 평평한, 패키지.
  3. 제2 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분은 상기 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평한, 패키지.
  4. 제1 항에 있어서,
    상기 제1 단자의 제1 측부 표면은 상기 제1 인터커넥트의 측벽에 대면하고,
    상기 제2 단자의 제2 측부 표면은 상기 제2 인터커넥트의 측벽에 대면하는, 패키지.
  5. 제1 항에 있어서,
    상기 커패시터는
    커패시터 유전체 층;
    상기 제1 단자에 결합된 제1 복수의 플레이트(plate)들; 및
    상기 제2 단자에 결합된 제2 복수의 플레이트들을 포함하는, 패키지.
  6. 제5 항에 있어서,
    상기 제1 복수의 플레이트들 및 상기 제2 복수의 플레이트들은 상기 기판의 하나 이상의 금속 층들에 평행한 적어도 하나의 평면을 따라 정렬되는, 패키지.
  7. 제1 항에 있어서,
    상기 집적 디바이스 및 커패시터는 상기 패키지를 위한 전력 분배 네트워크(PDN)의 부품인, 패키지.
  8. 제1 항에 있어서,
    상기 제1 단자의 제1 측부 표면은 상기 제1 복수의 플레이트들에 수직이고,
    상기 제2 단자의 제2 측부 표면은 상기 제2 복수의 플레이트들에 수직인, 패키지.
  9. 제1 항에 있어서,
    상기 제1 단자는 제1 상부 표면 및 제1 하부 표면을 포함하고,
    상기 제2 단자는 제2 상부 표면 및 제2 하부 표면을 포함하는, 패키지.
  10. 제1 항에 있어서,
    상기 커패시터는 상기 기판의 제1 표면 또는 상기 기판의 제2 표면을 통해 상기 기판 내에 적어도 부분적으로 위치되는, 패키지.
  11. 제1 항에 있어서,
    상기 기판의 제1 표면을 통해 상기 기판 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터;
    상기 제3 단자의 제1 측부 표면 및 상기 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트; 및
    상기 제4 단자의 제2 측부 표면 및 상기 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함하는, 패키지.
  12. 제11 항에 있어서,
    상기 제3 단자의 제1 측부 표면은 상기 제3 인터커넥트의 측벽에 대면하고,
    상기 제4 단자의 제2 측부 표면은 상기 제4 인터커넥트의 측벽에 대면하는, 패키지.
  13. 기판(substrate)으로서,
    적어도 하나의 유전체 층;
    제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들;
    상기 기판 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터;
    상기 제1 단자의 제1 측부 표면 및 상기 제1 인터커넥트에 결합된 제1 솔더 인터커넥트; 및
    상기 제2 단자의 제2 측부 표면 및 상기 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는, 기판.
  14. 제13 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분이 상기 기판의 금속 층에 평평한, 기판.
  15. 제14 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분은 상기 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평한, 기판.
  16. 제13 항에 있어서,
    상기 제1 단자의 제1 측부 표면은 상기 제1 인터커넥트의 측벽에 대면하고,
    상기 제2 단자의 제2 측부 표면은 상기 제2 인터커넥트의 측벽에 대면하는, 기판.
  17. 제13 항에 있어서,
    상기 커패시터는 상기 기판을 위한 전력 분배 네트워크(PDN)의 부품인, 기판.
  18. 제13 항에 있어서,
    상기 커패시터는 상기 기판의 제1 표면 또는 상기 기판의 제2 표면을 통해 상기 기판 내에 적어도 부분적으로 위치되는, 기판.
  19. 제13 항에 있어서,
    상기 기판의 제1 표면을 통해 상기 기판 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터;
    상기 제3 단자의 제1 측부 표면 및 상기 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트; 및
    상기 제4 단자의 제2 측부 표면 및 상기 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함하는, 기판.
  20. 제13 항에 있어서,
    상기 기판은 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛(entertainment unit), 내비게이션 디바이스(navigation device), 통신 디바이스, 모바일 디바이스(mobile device), 휴대폰, 스마트폰(smartphone), 개인 휴대 정보 단말기, 고정 위치 단말기, 태블릿 컴퓨터(tablet computer), 컴퓨터, 웨어러블 디바이스(wearable device), 랩톱 컴퓨터(laptop computer), 서버(server), 사물 인터넷(IoT) 디바이스, 및 자동차 내의 디바이스로 구성된 그룹으로부터 선택된 디바이스 내로 통합되는, 기판.
  21. 보드(board)로서,
    적어도 하나의 유전체 층;
    제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들;
    상기 보드 내에 적어도 부분적으로 위치되고 제1 단자 및 제2 단자를 포함하는 커패시터;
    상기 제1 단자의 제1 측부 표면 및 상기 제1 인터커넥트에 결합된 제1 솔더 인터커넥트; 및
    상기 제2 단자의 제2 측부 표면 및 상기 제2 인터커넥트에 결합된 제2 솔더 인터커넥트를 포함하는, 보드.
  22. 제21 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분이 상기 보드의 금속 층에 평평한, 보드.
  23. 제22 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분은 상기 보드의 하부 금속 층, 상부 금속 층 또는 중간 금속 층에 평평한, 보드.
  24. 제21 항에 있어서,
    상기 제1 단자의 제1 측부 표면은 상기 제1 인터커넥트의 측벽에 대면하고,
    상기 제2 단자의 제2 측부 표면은 상기 제2 인터커넥트의 측벽에 대면하는, 보드.
  25. 제21 항에 있어서,
    상기 커패시터는 보드를 위한 전력 분배 네트워크(PDN)의 부품인, 보드.
  26. 제21 항에 있어서,
    상기 커패시터는 상기 보드의 제1 표면 또는 상기 보드의 제2 표면을 통해 상기 보드 내에 적어도 부분적으로 위치되는, 보드.
  27. 제21 항에 있어서,
    상기 보드의 제1 표면을 통해 상기 보드 내에 적어도 부분적으로 위치되고 제3 단자 및 제4 단자를 포함하는 제2 커패시터;
    상기 제3 단자의 제1 측부 표면 및 상기 복수의 인터커넥트들 중 제3 인터커넥트에 결합된 제3 솔더 인터커넥트; 및
    상기 제4 단자의 제2 측부 표면 및 상기 복수의 인터커넥트들 중 제4 인터커넥트에 결합된 제4 솔더 인터커넥트를 더 포함하는, 보드.
  28. 패키지를 제조하기 위한 방법으로서,
    기판을 제공하는 단계 ― 상기 기판은,
    적어도 하나의 유전체 층;
    제1 인터커넥트 및 제2 인터커넥트를 포함하는 복수의 인터커넥트들; 및
    상기 기판 내에 위치된 적어도 하나의 캐비티(cavity)를 포함함 ―;
    상기 기판의 캐비티 내에 적어도 부분적으로 커패시터를 배치하는 단계 ― 상기 커패시터는 제1 단자 및 제2 단자를 포함함 ―;
    상기 제1 단자의 제1 측부 표면 및 상기 제1 인터커넥트에 제1 솔더 인터커넥트를 결합하는 단계;
    상기 제2 단자의 제2 측부 표면과 상기 제2 인터커넥트에 제2 솔더 인터커넥트를 결합하는 단계; 및
    상기 기판에 집적 디바이스를 결합하는 단계를 포함하는, 방법.
  29. 제28 항에 있어서,
    상기 커패시터는 상기 제1 단자의 제1 측부 표면의 중앙 부분이 상기 기판의 금속 층과 평평하도록 상기 기판의 캐비티 내에 적어도 부분적으로 배치되는, 방법.
  30. 제29 항에 있어서,
    상기 제1 단자의 제1 측부 표면의 중앙 부분은 상기 기판의 하부 금속 층, 상부 금속 층 또는 중간 금속 층과 평평한, 방법.
  31. 제28 항에 있어서,
    상기 커패시터는, (i) 상기 제1 단자의 제1 측부 표면이 상기 제1 인터커넥트의 측벽과 대면하고, 그리고 (ii) 상기 제2 단자의 제2 측부 표면이 상기 제2 인터커넥트의 측벽과 대면하도록 상기 기판의 캐비티 내에 적어도 부분적으로 배치되는, 방법.
  32. 제28 항에 있어서,
    상기 커패시터는 상기 커패시터가 상기 기판의 제1 표면 또는 상기 기판의 제2 표면을 통해 상기 기판 내에 적어도 부분적으로 위치되도록 상기 기판의 캐비티 내에 적어도 부분적으로 배치되는, 방법.
  33. 제28 항에 있어서,
    상기 기판의 제1 표면을 통해 상기 기판의 제2 캐비티 내에 적어도 부분적으로 제2 커패시터를 배치하는 단계 ― 상기 제2 커패시터는 제3 단자 및 제4 단자를 포함함 ―;
    상기 제3 단자의 제1 측부 표면과 상기 복수의 인터커넥트들 중 제3 인터커넥트에 제3 솔더 인터커넥트를 결합하는 단계; 및
    상기 제4 단자의 제2 측부 표면과 상기 복수의 인터커넥트들 중 제4 인터커넥트에 제4 솔더 인터커넥트를 결합하는 단계를 더 포함하는, 방법.
  34. 제28 항에 있어서,
    상기 기판 내에 위치된 적어도 하나의 캐비티는 상기 기판의 부분들을 선택적으로 제거함으로써 상기 기판 내에 형성되는, 방법.
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Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4028863B2 (ja) 2004-09-10 2007-12-26 富士通株式会社 基板製造方法
US9293426B2 (en) 2012-09-28 2016-03-22 Intel Corporation Land side and die side cavities to reduce package Z-height
US8907472B2 (en) 2013-02-07 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package comprising perforated foil sheet
US20140291818A1 (en) 2013-03-26 2014-10-02 Broadcom Corporation Integrated Circuit Device Facilitating Package on Package Connections
KR20150026053A (ko) 2013-08-30 2015-03-11 삼성전자주식회사 수동 소자를 구비한 반도체 패키지 및 그 제조방법
KR101862496B1 (ko) 2014-03-12 2018-05-29 인텔 코포레이션 패키지 몸체 내에 배치된 수동 마이크로 전자 디바이스를 갖는 마이크로 전자 패키지, 그 제조 방법 및 그를 포함하는 컴퓨팅 디바이스
US20160086930A1 (en) 2014-09-24 2016-03-24 Freescale Semiconductor, Inc. Fan-out wafer level package containing back-to-back embedded microelectronic components and assembly method therefor
KR102450576B1 (ko) 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US10483211B2 (en) 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
US10109617B2 (en) 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
US10468384B2 (en) 2017-09-15 2019-11-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same
KR101933421B1 (ko) 2017-10-27 2018-12-28 삼성전기 주식회사 팬-아웃 반도체 패키지 모듈
US10643919B2 (en) 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101933425B1 (ko) 2017-11-30 2018-12-28 삼성전기 주식회사 반도체 패키지
KR101912292B1 (ko) 2017-12-15 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지 및 이를 포함하는 패키지 온 패키지
KR102061852B1 (ko) 2017-12-18 2020-01-02 삼성전자주식회사 반도체 패키지
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KR101942748B1 (ko) 2018-01-31 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US11075260B2 (en) 2018-10-31 2021-07-27 Qualcomm Incorporated Substrate comprising recessed interconnects and a surface mounted passive component
US20210057397A1 (en) 2019-08-20 2021-02-25 Qualcomm Incorporated Electrodeless passive embedded substrate

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