KR20150026053A - 수동 소자를 구비한 반도체 패키지 및 그 제조방법 - Google Patents

수동 소자를 구비한 반도체 패키지 및 그 제조방법 Download PDF

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KR20150026053A
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capacitor
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core
solder
passive element
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이인재
정진영
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삼성전자주식회사
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Abstract

본 발명은 수동 소자를 구비한 반도체 패키지 및 그 제조방법에 관한 것으로, 상면과 하면을 갖는 코어와 상기 코어의 하면 상에 제공된 절연막을 포함하는 인쇄회로기판, 상기 코어의 상면 상에 이격되어 제공된 표면실장 랜드들, 상기 표면실장 랜드들 사이의 상기 코어의 상면 상에 제공된 세라믹 본체의 양측에 배치된 전극들을 갖는 커패시터, 그리고 상기 커패시터의 전극들 각각을 상기 표면실장 랜드들 각각에 전기적으로 연결하는 솔더를 포함한다. 캐피시터는 랜드 옆에 배치되어 상기 솔더는 상기 커패시터 전극들과 상기 표면실장 랜드들 사이의 이격된 공간을 채울 수 있다.

Description

수동 소자를 구비한 반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES HAVING PASSIVE COMPONENTS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 수동 소자를 구비한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지를 제조함에 있어서, 패키지 기판 상에는 반도체 칩 이외에 저항, 인덕터, 커패시터 등과 같은 수동 소자가 실장되는 것이 일반적이다. 반도체 패키지의 두께 축소화 경향에 따라 반도체 칩 및 수동 소자의 높이가 문제될 수 있다. 따라서, 반도체 칩의 경박화 이외에 수동 소자 자체의 높이를 낮추거나 혹은 수동 소자의 실장 높이를 낮추어 반도체 패키지의 두께를 축소화하는 필요성이 대두될 수 있다.
본 발명은 상기 종래 기술에서의 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 수동 소자의 실장 높이가 낮아진 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 수동 소자를 구비한 반도체 패키지는 수동 소자를 표면실장 랜드들 사이의 패키지 기판 상에 실장된 것을 일 특징으로 한다.
본 발명은 표면실장 랜드 및 솔더의 두께를 고려하지 않아도 되는 것을 다른 특징으로 한다.
본 발명은 수동 소자와 패키지 기판 간의 신뢰성있는 전기적 연결이 구현되는 것을 또 다른 특징으로 한다.
본 발명은 수동 소자와 솔더 및/또는 솔더와 수동 소자 간의 접촉 면적이 확장된 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 패키지 기판 상에 이격되어 제공된 랜드들; 상기 랜드들 사이의 상기 패키지 기판 상에 제공된 수동 소자; 그리고 상기 수동 소자의 양측 가장자리들과 상기 랜드들 사이에 제공된 전기적 연결부를 포함할 수 있다.
일 실시예의 패키지에 있어서, 상기 패키지 기판은: 상면과 하면을 갖는 코어; 그리고 상기 하면 상에 제공된 절연막을 포함할 수 있다.
일 실시예의 패키지에 있어서, 상기 수동 소자는 상기 코어 상에 배치되어 상기 코어의 상면과 접촉하는 커패시터를 포함할 수 있다.
일 실시예의 패키지에 있어서, 상기 수동 소자는 상기 코어의 상면 상에 배치된 커패시터를 포함하고, 상기 코어의 상면과 상기 커패시터 사이에 제공된 접착막을 더 포함할 수 있다.
일 실시예의 패키지에 있어서, 상기 패키지 기판은, 상기 코어의 두께보다 작은 깊이를 가지며 상기 수동 소자가 삽입되는 리세스 영역을 포함하고; 상기 리세스 영역은 상기 수동 소자의 폭과 동일하거나 큰 폭을 가질 수 있다.
일 실시예의 패키지에 있어서, 상기 랜드들 사이의 거리는 상기 리세스 영역의 폭과 동일하거나 클 수 있다.
일 실시예의 패키지에 있어서, 상기 커패시터는 세라믹 본체의 양측면에 전극들이 배치된 적층 세라믹 커패시터(MLCC)를 포함하고, 상기 전기적 연결부는 상기 전극들 각각과 상기 랜드들 각각을 전기적으로 연결하는 솔더를 포함할 수 있다.
일 실시예의 패키지에 있어서, 상기 전극은 이에 대응하는 상기 랜드와 이격되고, 상기 솔더는 상기 전극과 상기 대응하는 랜드 사이의 이격 공간을 채울 수 있다.
일 실시예의 패키지에 있어서, 상기 랜드는 이에 대응하는 상기 전극에 인접한 평면상 사각 형태 혹은 상기 전극을 둘러싸는 평면상 브라켓 형태를 가질 수 있다.
일 실시예의 패키지에 있어서, 상기 랜드는 이에 대응하는 상기 전극에 인접한 복수개의 서브 전극들을 포함하고, 상기 서브 전극은 평면상 사각 형태 혹은 상기 전극의 모서리를 둘러싸는 평면상 벤딩된(bending) 형태를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 상면과 하면을 갖는 코어, 상기 코어의 상면 상에 이격 배치된 표면실장 랜드들을 포함하는 패키지 기판을 제공하고; 상기 표면실장 랜드들 사이의 상기 패키지 기판의 상면 상에 수동 소자를 제공하고; 그리고 상기 수동 소자와 상기 수동 소자의 양측에 인접한 상기 표면실장 랜드들 사이의 이격 공간에 채워져 상기 수동 소자를 상기 패키지 기판에 전기적으로 연결하는 솔더를 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 솔더를 형성하는 것은: 상기 수동 소자를 제공하기 이전에, 상기 패키지 기판 상에 상기 표면실장 랜드들의 적어도 일부들을 덮는 솔더 페이스트를 제공하고; 상기 솔더 페이스트 상에 상기 수동 소자를 제공하고; 그리고 상기 솔더 페이스트를 리플로우하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 솔더 페이스트는 상기 표면실장 랜드들 사이의 코어의 상면 일부를 더 덮을 수 있다.
일 실시예의 방법에 있어서, 상기 솔더를 형성하는 것은: 상기 수동 소자를 제공한 이후에, 상기 패키지 기판 상에 상기 표면실장 랜드들의 적어도 일부들과 상기 수동 소자의 양측 가장자리들의 적어도 일부들을 덮는 솔더 페이스트를 제공하고; 그리고 상기 솔더 페이스트를 리플로우하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 수동 소자를 제공하는 것은: 상기 표면실장 랜드들 사이의 상기 코어의 상면 상에 세라믹 본체의 양측에 배치된 전극들을 갖는 커패시터를 실장하는 것을 포함하고, 상기 커패시터는 상기 코어의 상면과 직접 접촉할 수 있다.
일 실시예의 방법에 있어서, 상기 수동 소자를 제공하는 것은: 상기 표면실장 랜드들 사이의 상기 코어의 상면을 일부 제거하여 리세스 영역을 형성하고; 그리고 상기 리세스 영역 내에 세라믹 본체의 양측에 배치된 전극들을 갖는 커패시터를 실장하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 상면과 하면을 갖는 코어와, 상기 코어의 하면 상에 제공된 절연막을 포함하는 인쇄회로기판; 상기 코어의 상면 상에 이격되어 제공된 표면실장 랜드들; 상기 표면실장 랜드들 사이의 상기 코어의 상면 상에 제공된, 세라믹 본체의 양측에 배치된 전극들을 갖는 커패시터; 그리고 상기 커패시터의 전극들 각각을 상기 표면실장 랜드들 각각에 전기적으로 연결하는 솔더를 포함하고, 상기 솔더는 상기 커패시터 전극들과 상기 표면실장 랜드들 사이의 이격된 공간을 채울 수 있다.
다른 실시예의 패키지에 있어서, 상기 인쇄회로기판 상에 실장된 적어도 하나의 반도체 칩; 그리고 상기 인쇄회로기판 상에 제공되어 상기 반도체 칩과 상기 커패시터를 덮는 몰드막을 더 포함하고, 상기 반도체 칩은 상기 커패시터와 동일하거나 작은 높이를 가질 수 있다.
다른 실시예의 패키지에 있어서, 상기 코어는 동박적층판(CCL)을 포함하고, 그리고 상기 절연막은 상기 코어의 하면 상에 제공된 포토 솔더 레지스트(PSR)를 포함할 수 있다.
다른 실시예의 패키지에 있어서, 상기 코어의 상면과 상기 커패시터 사이에 제공된 접착막을 더 포함할 수 있다.
다른 실시예의 패키지에 있어서, 상기 솔더는 상기 코어의 상면과 상기 코어의 상면에 대향하는 상기 전극의 하면 사이로 확장되거나 혹은 상기 전극의 상면 상으로 확장될 수 있다.
본 발명에 의하면, 표면실장 랜드들 사이의 코어에 커패시터와 같은 수동 소자를 실장하므로써, 전기적 연결 구조의 높이의 축소는 물론 반도체 패키지의 높이를 축소할 수 있는 효과가 있다. 게다가, 수동 소자의 두께 제한이 없어지거나 줄어들 수 있어, 반도체 패키지의 제조함에 있어서 두께, 용량, 개수 등과 같은 자유로운 수동 소자의 선택성을 가질 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 선 A1-A2를 절개한 단면도이다.
도 1c는 도 1b의 변형예를 도시한 단면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장된 커패시터를 도시한 단면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장된 커패시터를 도시한 평면도이다.
도 2c는 본 발명의 실시예와 다른 방법으로 표면실장된 커패시터를 도시한 평면도이다.
도 3a 내지 3c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장 랜드의 변형예들을 도시한 단면도들이다.
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 일례를 도시한 단면도들이다.
도 4c 및 4d는 도 4b의 변형예들을 도시한 단면도들이다.
도 5a 내지 5c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 다른 예를 도시한 단면도들이다.
도 6a 내지 6c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다.
도 6d 및 6e는 도 6c의 변형예들을 도시한 단면도들이다.
도 7a 내지 7c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다.
도 8a 및 8b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다.
도 8c는 도 8b의 변형예를 도시한 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드가 장착되는 컴퓨팅 시스템을 개략적으로 도시한 구성도이다.
이하, 본 발명에 따른 수동 소자를 구비한 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 패키지의 예>
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 선 A1-A2를 절개한 단면도이다. 도 1c는 도 1b의 변형예를 도시한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 패키지(1)는 패키지 기판(10) 상에 실장된 반도체 칩들(20,30)을 포함할 수 있다. 일례로, 반도체 칩들(20)은 반도체 메모리 칩(20) 및 컨트롤러 칩(30)을 포함할 수 있다. 반도체 패키지(1)는 커패시터, 저항, 인덕터 등과 같은 적어도 하나의 수동 소자(50) 그리고 적어도 하나의 패드(40)를 더 포함할 수 있다.
편의상, 수동 소자들(50) 중에서 커패시터들은 도시되고 다른 소자들은 그 도시를 생략한다. 본 명세서에서 도면부호 50은 수동 소자 혹은 커패시터를 표지한다. 본 발명의 개념은 커패시터 이외의 다른 수동 소자들에도 적용될 수 있음은 물론이다.
패키지 기판(10)은 가령 상면(11a)과 하면(11b)을 갖는 동박적층판(CCL)과 같은 코어(11), 그리고 코어(11)의 상면(11a) 및/또는 하면(11b)을 덮는 포토 솔더 레지스트(PSR)와 같은 절연막(12)을 포함하는 인쇄회로기판(PCB)일 수 있다. 일례로, 절연막(12)은 코어(11)의 하면(11b)에 제공되고 상면(11a)에 제공되지 않을 수 있다. 반도체 칩들(20,30)과 커패시터들(50)은 코어(11)의 상면(11a)에 패드들(40)은 코어(11)의 하면(11b)에 제공될 수 있다. 다른 예로, 도 1c에 도시된 바와 같이, 코어(11)의 하면(11b)에 패드(40)의 대체물로서 솔더볼(95)이 부착될 수 있다. 패키지 기판(10) 상에는 반도체 칩들(20,30)과 커패시터들(50)을 덮는 몰드막(60)이 제공될 수 있다.
일례에 따르면, 커패시터들(50)은 반도체 칩들(20,30)과 동일하거나 큰 높이를 가질 수 있다. 예컨대, 커패시터들(50)은 대략 300μm 내지 600μm의 높이를 가질 수 있고, 반도체 칩들(20,30)은 이와 동일하거나 낮은 높이를 가질 수 있다. 커패시터들(50) 중 일부는 낮은 높이(예: 300μm)를 다른 일부는 큰 높이(예: 600μm)를 가질 수 있다. 커패시터(50) 이외의 저항이나 인덕터들과 같은 수동 소자들은 커패시터(50)와 동일하거나 낮은 높이를 가질 수 있다.
커패시터들(50)은 패키지 기판(10)의 가장자리에 배치될 수 있다. 다른 예로, 커패시터들(50)은 패키지 기판(10)의 가장자리와 중심부에 골고루 나누어 배치될 수 있다.
<커패시터의 표면실장의 예>
도 2a는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장된 커패시터를 도시한 단면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장된 커패시터를 도시한 평면도이다. 도 2c는 본 발명의 실시예와 다른 방법으로 표면실장된 커패시터를 도시한 평면도이다.
도 2a 및 2b를 참조하면, 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 커패시터(50)는 세라믹 본체(51)의 양측면에 전극들(52)이 제공된 적층 세라믹 커패시터(MLCC)일 수 있다. 커패시터(50)는 그 양측 전극들(52)과 표면실장 랜드들(70)과 사이에 제공된 솔더들(80)에 의해 패키지 기판(10)과 전기적으로 연결될 수 있다. 솔더(80)는 무연 솔더(lead-free soldeer), 가령 주석이나 주석-은 등을 포함할 수 있다.
랜드(70)는 단일막 혹은 다중막 구조를 갖는 전도체일 수 있다. 일례로, 랜드(70)는 구리(Cu)로 이루어진 제1 전도막(71), 랜드(70)의 산화 방지와 솔더(80)와의 양호한 접촉 및 전기전도성을 위해 제공된 금(Au)으로 구성된 제3 전도막(73), 그리고 제1 전도막(71)과 제3 전도막(73) 사이에 삽입되어 제1, 2 전도막들(71,73)을 구성하는 성분들(예: Cu와 Au)이 섞이는 것을 방지하기 위해 제공된 니켈(Ni)로 구성된 제2 전도막(72)을 포함할 수 있다. 랜드(70)는 전극(52)과 이격된 가령 평면상 사각 형태를 가질 수 있다.
본 실시예에 따르면, 커패시터(50)는 랜드들(70) 위에 제공되지 아니하고, 랜드들(70) 사이에 제공될 수 있다. 예컨대, 커패시터(50)는 랜드들(70) 사이의 패키지 기판(10) 상에 실장되어 코어(11)의 상면(11a)과 접촉할 수 있다.
커패시터(50)가 랜드들(70) 사이의 코어(11) 상에 제공되므로 랜드(70)와 커패시터(50)의 전기적 연결 구조(100)는 커패시터(50)의 두께(T1)에 상당하는 높이(H1)를 가질 수 있다. 다시 말해, 솔더(80)가 대략 커패시터(50)의 두께(T1)와 실질적으로 동일하거나 혹은 그보다 작은 두께(T2)를 가진다 하더라도, 솔더(80)는 랜드(70)와 커패시터(50) 사이에 제공되므로 솔더(80)의 두께(T2)는 전기적 연결 구조(100)의 높이(H1)에 기여하지 아니할 수 있다. 게다가, 커패시터(50)는 랜드(70) 상에 배치되지 아니하므로 랜드(70)의 두께(T3)는 전기적 연결 구조(100)의 높이(H1)에 기여하지 않을 수 있다.
이처럼 솔더(80)의 두께(T2)와 랜드(70)의 두께(T3)는 전기적 연결 구조(100)의 높이(H1)에 기여하지 않으므로써, 커패시터(50)를 패키지 기판(10) 상에 실장할 때 솔더(80) 및 랜드(70)의 두께들(T2,T3)을 고려할 필요가 없을 수 있다.
본 명세서에서 전기적 연결 구조의 “높이”라는 것은 코어(11)의 상면(11a)에서부터 커패시터(50)의 상면까지의 길이를 의미할 수 있다.
랜드(70)는 약 10μm 내지 50μm의 두께(T3)를 가질 수 있다 코어(11)는 약 100μm 안팎의 두께(T4)를 가질 수 있다.
본 실시예처럼 커패시터(50)가 코어(11) 상에 제공되면 커패시터(50)가 랜드들(70) 상에 제공된 경우에 비해 전기적 연결 구조(100)의 높이(H1)가 축소될 수 있고, 그 결과 반도체 패키지(1)의 높이가 축소될 수 있다. 이에 대해선 도 2c를 참조하여 상설한다.
도 2c를 참조하면, 본 실시예와 다르게 커패시터(50)가 랜드들(70p) 상에 제공된 경우 솔더들(80p)이 랜드들(70p)의 상면과 전극들(52)의 하면 사이에 제공될 수 있다. 코어(11p)의 상면(11pa) 상에는, 하면(11pb) 상에 절연막(12p)이 제공된 것과 동일하게, 절연막(13p)이 더 제공될 수 있다. 랜드(70p)와 커패시터(50)의 전기적 연결 구조(100p)는 커패시터(50)의 두께(T1)와 솔더(80p)의 두께(T2)와 랜드(70)의 두께(T3)의 합(T1+T2+T3)에 상당하는 높이(Hp)를 가질 수 있다. 본 실시예는 도 2c에 도시된 비교예에 비해 적어도 랜드(70)의 두께(T3)에 상당하는 수치만큼 축소된 높이(H1)를 가질 수 있다.
본 실시예는 비교예에 비해 커패시터(50)의 두께(T1) 제한으로부터 자유로울 수 있다. 예컨대, 비교예에서는 솔더(80p)의 두께(T2)와 랜드(70p)의 두께(T3)가 전기적 연결 구조(100p)의 높이(Hp)에 기여하므로 비교적 얇은 두께를 갖는 반도체 패키지를 제조하기 위해선 커패시터(50)의 두께(T1)가 대체로 큰 것(예: 600μm 혹은 그 이상)을 채택할 수 없을 경우가 생길 수 있다. 이와 다르게, 본 실시예는 전기적 연결 구조(100)의 높이(H1)에 패드(70)의 두께(T3)와 솔더(80)의 두께(T2)가 기여하지 않으므로 커패시터(50)의 두께(T1)가 비교적 큰 것(예: 600μm 혹은 그 이상)을 채택함에 있어서 제한이 없어지거나 줄어들 수 있다.
본 실시예에 따르면, 도 2b에 도시된 것처럼 솔더(80)는 전극(52)의 측면을 둘러싸는 형태를 가질 수 있다. 이에 비해 도 2c에 도시된 비교예에서는 솔더(80p)는 전극(52)의 하면에 제한적으로 접촉할 수 있다. 따라서, 솔더(80)와 전극(52)의 접촉 면적이 상기 비교예에 비해 더 커질 수 있어 커패시터(50)와 패키지 기판(10) 간의 양호한 전기적 연결이 구현될 수 있다.
전기적 연결 구조(100)는 도 2a에 도시된 것과 상이한 다양한 변형 구조를 가질 수 있다. 이에 대해선 이하에서 상세히 후술된다.
<표면실장 랜드의 변형예들>
도 3a 내지 3c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 표면실장 랜드의 변형예들을 도시한 단면도들이다.
도 3a를 참조하면, 랜드(70)는 커패시터(50)의 전극(52)을 둘러싸는 평면상 브라켓 형태를 가질 수 있다. 이에 따르면 솔더(80)와 랜드(70) 간의 접촉 면적이 확장되어 양호한 커패시터(50)의 전기적 연결이 구현될 수 있다. 솔더(80)의 양이 불균일하거나 표면장력의 차이가 있는 경우, 커패시터(50)는 좌측(혹은 우측)으로 이동되어 우측(혹은 좌측)의 랜드(70)와의 연결이 불량해질 수 있다. 그러함에도 불구하고, 랜드(70)의 브라켓 형태는 랜드(70)와 전극(52) 간의 양호한 접촉을 확보할 수 있다.
도 3b를 참조하면, 랜드(70)는 전극(52)의 모서리들에 인접한 제1 및 제2 서브 랜드들(70a,70b)을 포함할 수 있다. 제1 및 제2 서브 랜드들(70a,70b)은 평면상 사각 형태를 가질 수 있다. 이에 따르면, 솔더(80)의 양이 불균일하거나 표면장력의 차이가 있더라도, 제1 및 제2 서브 랜드들(70a,70b)과 전극(52) 간의 양호한 접촉이 확보될 수 있다. 가령 좌측의 전극(52)이 좌측의 랜드(70) 중 제1 서브 랜드(70a)와의 접촉이 불량해지더라도 제2 서브 랜드(70b)와의 접촉이 유지되므로써 커패시터(50)와 랜드들(70) 간의 양호한 전기적 연결이 확보될 수 있다. 서브 랜드들(70a,70b)의 수는 2 이상일 수 있다.
도 3c를 참조하면, 랜드(70)는 전극(52)의 모서리들에 인접한 제1 및 제2 서브 랜드들(70a,70b)을 포함하되 제1 및 제2 서브 랜드들(70a,70b)은 평면상 “L”자와 같은 벤딩된(bending)된 형태를 가질 수 있다. 이러한 “L”자 형태의 제1 및 제2 서브 랜드들(70a,70b)은 전극(52)의 모서리를 감싸므로써 솔더(80)와 제1 및 제2 서브 랜드들(70a,70b)와의 접촉 면적 그리고 솔더(80)와 전극(52) 간의 접촉 면적이 확장되어 커패시터(50)와 랜드들(70) 간의 양호한 전기적 연결이 확보될 수 있다. 게다가, 솔더(80)의 양이 불균일하거나 표면장력의 차이가 있더라도, 제1 및 제2 서브 랜드들(70a,70b)과 전극(52) 간의 양호한 접촉이 확보될 수 있다.
<표면실장의 방법예 1>
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 일례를 도시한 단면도들이다. 도 4c 및 4d는 도 4b의 변형예들을 도시한 단면도들이다.
도 4a를 참조하면, 랜드들(70)이 제공된 패키지 기판(10) 상에 솔더 페이스트들(80a)을 제공할 수 있다. 솔더 페이스트(80a)는 랜드(70) 상에 혹은 랜드(70) 및 코어(11) 상에 제공될 수 있다. 커패시터(50)를 솔더 페이스트들(80a) 상에 올려놓을 수 있다. 랜드들(70) 사이의 길이(L)는 커패시터(50)의 폭(W1)과 동일하거나 클 수 있다. 본 명세서에서는 편의상 랜드들(70)의 길이(L)가 커패시터(50)의 폭(W1)보다 큰 경우에 대해 설명한다.
도 4b를 참조하면, 커패시터(50)가 솔더 페이스트들(80a) 상에 올려진 상태에서 리플로우 공정을 진행할 수 있다. 상기 리플로우 과정에서 솔더 페이스트들(80a)이 용융되고 커패시터(50)는 아래로 내려가 코어(11) 상에 배치될 수 있다. 일례에 따르면 커패시터(50)는 코어(11)의 상면(11a)과 직접 접촉할 수 있다. 솔더 페이스트(80a)가 리플로우되어 형성된 솔더(80)는 랜드(70)와 전극(52) 사이에 채워져 커패시터(10)를 랜드들(70) 또는 패키지 기판(10)에 전기적으로 연결할 수 있다. 솔더(80)는 랜드(70)의 상면 일부 혹은 전체를 덮으며, 랜드(70)와 전극(52) 사이의 이격 공간을 채울 수 있다. 솔더(80)는 랜드(70)를 바로보는 전극(52)의 측면의 일부 혹은 전체를 덮을 수 있다. 상기 일련의 과정을 통해 패키지 기판(10) 상에 랜드들(70) 사이의 코어(11) 상에 커패시터(50)가 배치된 전기적 연결 구조(100)가 형성될 수 있다.
다른 예로, 도 4c에 도시된 바와 같이, 솔더(80)가 전극(52)과 코어(11) 사이로 더 칩입된 전기적 연결 구조(110)가 형성될 수 있다. 커패시터(50)는 코어(11)의 상면(11a)과 직접 접촉하지 않을 수 있다.
또 다른 예로, 도 4d에서 볼 수 있듯이, 솔더(80)가 전극(52) 위로 더 확장된 전기적 연결 구조(120)가 형성될 수 있다. 솔더(80)의 확장에 의해 커패시터(50)와 랜드들(70) 간의 접촉 면적이 확장될 수 있다. 커패시터(50)는 코어(11)의 상면(11a)과 직접 접촉할 수 있다. 전기적 연결 구조(120)에 있어서 솔더(80)는, 도 4c에 도시된 것과 동일 또는 유사하게, 전극(52)과 코어(11) 사이로 칩입하여 커패시터(50)는 코어(11)의 상면(11a)과 직접 접촉하지 않을 수 있다.
도 1b를 도 4b와 같이 참조하면, 커패시터(50)는 반도체 칩들(20,30)의 실장 이전에 혹은 이후에 진행될 수 있다. 패키지 기판(10) 상에 반도체 칩들(20,30)이 실장되고 그리고 커패시터(50)를 비롯한 수동 소자들이 실장되면 몰드막(60)을 형성하여 반도체 패키지(1)를 제조할 수 있다.
<표면실장의 방법예 2>
도 5a 내지 5c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 다른 예를 도시한 단면도들이다.
도 5a를 참조하면, 커패시터(50)를 랜드들(70) 사이의 코어(11) 상에 제공할 수 있다. 커패시터(50)의 견고한 부착을 위해 절연성 접착막(90)을 커패시터(50)와 코어(11) 사이에 더 제공할 수 있다. 랜드들(70) 사이의 길이(L)는 커패시터(50)의 폭(W1)과 동일하거나 클 수 있다. 이하에선 랜드들(70) 사이의 길이(L)가 커패시터(50)의 폭(W1)보다 큰 경우에 대해 설명한다.
도 5b를 참조하면, 커패시터(50)가 부착된 패키지 기판(10) 상에 솔더 페이스트들(80a)을 제공할 수 있다. 솔더 페이스트(80a)는 랜드(70) 및 커패시터(50) 상에 제공할 수 있다. 솔더 페이스트(80a)를 제공한 이후에 리플로우 공정을 진행할 수 있다.
도 5c를 참조하면, 상기 리플로우 공정에 의해 솔더 페이스트(80a)가 용융되어 형성된 솔더(80)는 랜드(70)와 전극(52) 사이에 채워져 커패시터(50)를 랜드들(70)에 전기적으로 연결할 수 있다. 상기 일련의 과정을 통해 커패시터(50)가 랜드들(70) 사이의 코어(11) 상에 접착막(90)을 매개로 접착된 전기적 연결 구조(130)가 형성될 수 있다. 전기적 연결 구조(130)에 있어서 솔더(80)는, 도 4d에 도시된 것과 동일 또는 유사하게, 전극(52) 위로 더 확장될 수 있다.
<표면실장의 방법예 3>
도 6a 내지 6c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다. 도 6d 및 6e는 도 6c의 변형예들을 도시한 단면도들이다.
도 6a를 참조하면, 패키지 기판(10)은 코어(11)의 상면(11a)일부가 식각되어 형성된 리세스 영역(14)을 포함할 수 있다. 리세스 영역(14)은 커패시터(50)의 폭(W1)과 실질적으로 동일한 폭(W2)과, 코어(11)의 두께(T4)보다 작은 깊이(D)를 가질 수 있다. 랜드들(70) 사이의 길이(L)는 리세스 영역(14)의 폭(W2)에 비해 클 수 있다. 예컨대, 리세스 영역(14)의 양측 내측면들(14s)은 각각 랜드(70)에 이르지 않을 수 있다.
도 6b를 참조하면, 커패시터(50)를 리세스 영역(14)에 삽입한 후 솔더 페이스트들(80a)을 제공할 수 있다. 솔더 페이스트(80a)는 랜드(70) 및 커패시터(50) 상에 제공되어 랜드(70)와 전극(52) 사이를 채울 수 있다. 본 실시예에 따르면, 커패시터(50)는 아무런 도움없이, 가령 접착막과 같은 접착 물질에 의하지 아니하고 리세스 영역(14)에 삽입되어 견고하게 고정될 수 있다.
도 6c를 참조하면, 솔더 페이스트들(80a)을 리플로우시켜 랜드(70)와 전극(52)을 전기적으로 연결하는 솔더(80)를 형성할 수 있다. 상기 과정을 통해 형성된 전기적 연결 구조(140)는 커패시터(50)의 두께(T1)보다 작은, 가령 커패시터(50)의 두께(T1)에서 리세스 영역(14)의 깊이(D)를 뺀 길이(T1-D)에 상당하는 높이(H2)를 가질 수 있다. 전기적 연결 구조(140)에 있어서 솔더(80)는, 도 4d에 도시된 것과 동일 또는 유사하게, 전극(52) 위로 더 확장될 수 있다.
다른 예로, 도 6d에 도시된 것처럼, 리세스 영역(14)의 폭(W2)이 커패시터(50)의 폭(W1)과 랜드들(70) 사이의 길이(L)와 실질적으로 동일한 전기적 연결 구조(150)가 형성될 수 있다. 리세스 영역(14)의 양측 내측면들(14s)은 각각 랜드(70)의 안쪽 측면과 공면을 이룰 수 있다. 이에 따르면, 커패시터(50)는 리세스 영역(14)에 삽입되어 전극들(52)은 랜드들(70)과 직접 접촉되는 것뿐만 아니라 솔더들(80)에 의해 랜드들(70)과 연결될 수 있다. 본 실시예에 따르면, 솔더(80)는 랜드(70)와 전극(52)이 대체로 90도를 이루는 부분을 차지할 수 있다.
또 다른 예로, 도 6e에 도시된 바와 같이, 리세스 영역(14)에 삽입되는 커패시터(50)는 랜드(7) 위로 돌출되지 않을 정도의 두께(T1a)를 가질 수 있다. 일례로, 커패시터(50)의 두께(T1a)는 랜드(70)의 두께(T3)와 리세스 영역(14)의 깊이(D)의 합(T3+D)에 상당하거나 이보다 작은 길이를 가질 수 있다. 상기와 같은 구조를 갖는 전기적 연결 구조(160)는 랜드(70)의 두께(T3)에 상당하거나 혹은 이보다 작은 길이를 갖는 높이(H3)를 가질 수 있다.
<표면실장의 방법예 4>
도 7a 내지 7c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다.
도 7a를 참조하면, 패키지 기판(10)은 코어(11)의 상면(11a)이 일부 식각되어 형성된 리세스 영역(14)을 포함할 수 있다. 커패시터(50)는 랜드들(70) 사이의 코어(11) 상에 제공될 수 있다. 커패시터(50)의 견고한 부착을 위해 절연성 접착막(90)을 커패시터(50)과 코어(11) 사이에 더 제공할 수 있다.
리세스 영역(14)은 커패시터(50)의 폭(W1)과 동일하거나 큰 폭(W2)과, 코어(11)의 두께(T4)보다 작은 깊이(D)를 가질 수 있다. 랜드들(70) 사이의 길이(L)는 리세스 영역(14)의 폭(W2)과 동일하거나 클 수 있다. 일례로서, 리세스 영역(14)의 폭(W2)은 커패시터(50)의 폭(W1)보다 클 수 있다. 랜드들(70) 사이의 거리(L)는 리세스 영역(14)의 폭(W2)에 비해 커서, 리세스 영역(14)의 양측 내측면들(14s)은 각각 랜드(70)에 이르지 않을 수 있다.
도 7b를 참조하면, 커패시터(50)가 부착된 패키지 기판(10) 상에 솔더 페이스트들(80a)을 제공할 수 있다. 솔더 페이스트(80a)는 랜드(70) 및 커패시터(50) 상에 제공할 수 있다. 솔더 페이스트(80a)를 제공한 이후에 리플로우 공정을 진행할 수 있다.
도 7c를 참조하면, 상기 리플로우 공정에 의해 솔더 페이스트(80a)가 용융되어 형성된 솔더(80)는 랜드(70)와 전극(52) 사이에 채워져 커패시터(50)를 랜드들(70)에 전기적으로 연결할 수 있다. 상기 일련의 과정을 통해 커패시터(50)가 리세스 영역(14) 내에 삽입되고 접착막(90)을 매개로 코어(11)에 접착된 전기적 연결 구조(170)가 형성될 수 있다. 전기적 연결 구조(170)에 있어서 솔더(80)는, 도 4d에 도시된 것과 동일 또는 유사하게, 전극(52) 위로 더 확장될 수 있다.
<표면실장의 방법예 5>
도 8a 및 8b는 본 발명의 실시예에 따른 반도체 패키지에 있어서 커패시터의 표면실장 방법의 또 다른 예를 도시한 단면도들이다. 도 8c는 도 8b의 변형예를 도시한 단면도이다.
도 8a를 참조하면, 패키지 기판(10)은 코어(11)의 상면(11a)이 일부 식각되어 형성된 리세스 영역(14)을 포함할 수 있다. 리세스 영역(14)에는 블록킹 벽(95)이 더 포함될 수 있다. 블록킹 벽(95)은 절연막(12)과 동일하거나 유사한 절연체로 구성될 수 있고, 리세스 영역(14)의 깊이(D)와 동일하거나 낮은 두께(T5)를 가질 수 있다. 솔더 페이스트(80a)를 패키지 기판(10) 상에 제공하고, 커패시터(50)를 솔더 페이스트(80a) 상에 제공할 수 있다.
리세스 영역(14)은 커패시터(50)의 폭(W1)과 동일하거나 큰 폭(W2)과, 코어(11)의 두께(T4)보다 작은 깊이(D)를 가질 수 있다. 랜드들(70) 사이의 길이(L)는 리세스 영역(14)의 폭(W2)과 동일하거나 클 수 있다. 일례로서, 리세스 영역(14)의 폭(W2)은 커패시터(50)의 폭(W1)보다 크고, 랜드들(70) 사이의 거리(L)는 리세스 영역(14)의 폭(W2)보다 클 수 있다.
도 8b를 참조하면, 커패시터(50)가 솔더 페이스트들(80a) 상에 올려진 상태에서 리플로우 공정을 진행할 수 있다. 상기 리플로우 과정에서 솔더 페이스트들(80a)이 용융되고 커패시터(50)는 아래로 내려가 블록킹 벽(95) 상에 배치될 수 있다. 일례에 따르면 커패시터(50)는 블록킹 벽(95)과 직접 접촉할 수 있다. 솔더(80)는 랜드(70)와 전극(52) 사이에 채워지고 리세스 영역(14) 내부로 칩입할 수 있다. 리세스 영역(14)으로 칩입된 솔더(80)는 전극(52)의 하면과 접촉되어 전극(52)과의 접촉 면적이 확장될 수 있다. 블록킹 벽(95)은 양측의 솔더들(80) 간의 상호 접촉을 방지할 수 있어, 전극들(52) 간의 쇼트가 방지될 수 있다. 상기 일련의 과정을 통해 리세스 영역(14) 내의 블록킹 벽(95) 상에 그리고 랜드들(70) 사이에 커패시터(50)가 배치된 전기적 연결 구조(180)가 형성될 수 있다. 전기적 연결 구조(180)에 있어서 솔더(80)는, 도 4d에 도시된 것과 동일 또는 유사하게, 전극(52) 위로 더 확장될 수 있다.
다른 예로, 도 8c에 도시된 바와 같이, 커패시터(50)가 접착막(90)에 의해 블록킹 벽(95) 상에 부착된 전기적 연결 구조(190)가 형성될 수 있다. 이를테면, 접착막(90)을 이용하여 커패시터(50)를 블록킹 벽(95) 상에 배치하고, 그런다음 솔더 페이스트(80a)를 제공하고 리플로우시켜 전기적 연결 구조(190)를 형성할 수 있다.
<응용예>
도 9는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드가 장착되는 컴퓨팅 시스템을 개략적으로 도시한 구성도이다.
도 9를 참조하면, 컴퓨팅 시스템(1000)은 시스템 버스(1600)에 전기적으로 연결된 마이크로프로세서와 같은 중앙처리장치(1200), 램(1300), 사용자 인터페이스(1400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1500) 및 카드 인터페이스(1150)와 메모리 카드(1100)로 구성되는 저장 매체를 포함할 수 있다. 메모리 카드(1100)는 본 실시예에 따른 반도체 패키지(1)를 구비할 수 있으며, 반도체 패키지(1)는 본 명세서에 개시된 전기적 연결 구조들(100-190) 중 적어도 어느 하나를 포함할 수 있다.
컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다. 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 패키지 기판 상에 이격되어 제공된 랜드들;
    상기 랜드들 사이의 상기 패키지 기판 상에 제공된 수동 소자; 그리고
    상기 수동 소자의 양측 가장자리들과 상기 랜드들 사이에 제공된 전기적 연결부를;
    포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판은:
    상면과 하면을 갖는 코어; 그리고
    상기 하면 상에 제공된 절연막을;
    포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 수동 소자는 상기 코어 상에 배치되어 상기 코어의 상면과 접촉하는 커패시터를 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 수동 소자는 상기 코어의 상면 상에 배치된 커패시터를 포함하고,
    상기 코어의 상면과 상기 커패시터 사이에 제공된 접착막을 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 커패시터는 세라믹 본체의 양측면에 전극들이 배치된 적층 세라믹 커패시터(MLCC)를 포함하고,
    상기 전기적 연결부는 상기 전극들 각각과 상기 랜드들 각각을 전기적으로 연결하는 솔더를 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 전극은 이에 대응하는 상기 랜드와 이격되고,
    상기 솔더는 상기 전극과 상기 대응하는 랜드 사이의 이격 공간을 채우는 반도체 패키지.
  7. 상면과 하면을 갖는 코어, 상기 코어의 상면 상에 이격 배치된 표면실장 랜드들을 포함하는 패키지 기판을 제공하고;
    상기 표면실장 랜드들 사이의 상기 패키지 기판의 상면 상에 수동 소자를 제공하고; 그리고
    상기 수동 소자와 상기 수동 소자의 양측에 인접한 상기 표면실장 랜드들 사이의 이격 공간에 채워져 상기 수동 소자를 상기 패키지 기판에 전기적으로 연결하는 솔더를 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 솔더를 형성하는 것은:
    상기 수동 소자를 제공하기 이전에,
    상기 패키지 기판 상에 상기 표면실장 랜드들의 적어도 일부들을 덮는 솔더 페이스트를 제공하고;
    상기 솔더 페이스트 상에 상기 수동 소자를 제공하고; 그리고
    상기 솔더 페이스트를 리플로우하는 것을;
    포함하는 반도체 패키지의 제조방법.
  9. 제7항에 있어서,
    상기 솔더를 형성하는 것은:
    상기 수동 소자를 제공한 이후에,
    상기 패키지 기판 상에 상기 표면실장 랜드들의 적어도 일부들과 상기 수동 소자의 양측 가장자리들의 적어도 일부들을 덮는 솔더 페이스트를 제공하고; 그리고
    상기 솔더 페이스트를 리플로우하는 것을;
    포함하는 반도체 패키지의 제조방법.
  10. 제7항에 있어서,
    상기 수동 소자를 제공하는 것은:
    상기 표면실장 랜드들 사이의 상기 코어의 상면 상에 세라믹 본체의 양측에 배치된 전극들을 갖는 커패시터를 실장하는 것을 포함하고,
    상기 커패시터는 상기 코어의 상면과 직접 접촉하는 반도체 패키지의 제조방법.
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