KR20240022009A - 표시 패널 및 이의 제조 방법 - Google Patents

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Abstract

표시 패널은, 상면 및 상기 상면과 대향되는 하면을 포함하고, 상기 상면에서부터 두께방향으로 일부가 제거되고 상기 상면과 연결된 측면 및 상기 측면과 연결된 바닥면으로 정의된 트렌치를 포함하는 베이스층, 적어도 일부가 상기 트렌치에 중첩하고, 상기 베이스층 상에 배치된 차광 패턴, 적어도 일부가 상기 트렌치에 중첩하는 반도체 패턴, 제1 전극, 제2 전극, 및 게이트를 포함하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 발광 소자를 포함하는 화소를 포함하고, 상기 반도체 패턴의 적어도 일부는 상기 측면과 평행한다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 패널 및 이의 제조 방법에 관한 것으로, 트랜지스터에 포함된 반도체 패턴의 설계 변경이 용이한 표시 패널 및 이의 제조 방법에 관한 것이다.
표시 패널은 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 스캔 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시 소자 및 표시 소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
스캔 구동회로 및/또는 데이터 구동회로는 복수 개의 화소들과 동일한 공정을 통해 형성될 수 있다. 스캔 구동회로 및/또는 데이터 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
본 발명의 목적은 고해상도 표시 패널 및 이의 제조 방법을 제공하는 것이다.
** 청구항 확정 후 작성예정입니다.
본 발명에 따르면, 트랜지스터에 포함된 채널 영역의 폭을 베이스층의 측면의 폭 변화 값에 대응되도록 용이하게 설계 변경할 수 있다. 이에 따라, 고해상도 표시 패널을 제공할 수 있다.
또한, 플렉서블 표시 패널에서, 채널 영역이 손상되는 것을 방지할 수 있다. 이에 따라, 내구성이 향상된 표시 패널을 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5a는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 베이스층의 평면도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다.
도 7은 도 5a의 I-I'를 따라 절단한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 9는 도 5a의 II-II'를 따라 절단한 단면도이다.
도 10은 도 5a의 II-II'를 따라 절단한 다른 실시예의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 12a 내지 도 12h는 본 발명의 일 실시예에 따른 표시 패널 제조 방법을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 패널의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 커브드된 표시 패널의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 1a 및 도 1b에 도시된 표시 패널(DP, DP-1)은 발광형 표시 패널로써, 액정 표시 패널(liquid crystal display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel), 일렉트로웨팅 표시 패널(electrowetting display panel), 유기발광표시 패널(organic light emitting display panel), 무기 발광 표시 패널(inorganic light emitting display panel), 및 양자점 표시 패널(quantum-dot display panel) 중 어느 하나 일 수 있고, 어느 하나의 실시예로 특별히 제한되지 않는다.
도 1a를 참조하면, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시 패널(DP)의 최 상측에 배치된 부재의 상면이 표시면(DP-IS)으로 정의될 수 있다. 본 발명에 따르면, 도 2에 도시된 윈도우 패널(WD)의 상면이 표시 패널(DP)의 표시면(DP-IS)으로 정의될 수 있다.
표시면(DP-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 구성들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
표시 패널(DP)의 표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소(PX, 도 3 참조)의 발광 패턴(ELP, 도 7 참조)이 배치되고, 비표시 영역(NDA)에는 화소(PX, 도 3 참조)의 발광 패턴(ELP)이 미-배치된다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 본 발명의 일 실시예에서 비표시 영역(NDA)은 생략되거나 표시 영역(DA)의 일측에만 배치될 수도 있다.
도 1b를 참조하면, 일 실시예에 따른 표시 패널(DP-1)은 제2 방향(DR2)으로 연장된 가상의 축(AX)을 기준으로 제1 방향(DR1)을 따라 커브드될 수 있다. 다만, 이에 한정되는 것은 아니며, 가상의 축(AX)은 제1 방향(DR1)으로 연장되거나, 표시 패널(DP-1)은 서로 다른 방향으로 연장된 복수의 축들을 기준으로 커브드 될 수 있다.
또한, 표시 패널(DP, DP-1)은 롤러블 표시 패널 또는 폴더블 표시 패널 또는 슬라이더블 표시 패널일 수 있다. 표시 패널(DP, DP-1)은 플렉서블한 성질을 갖고, 표시 장치에 설치되어 접히거나, 말릴 수 있다. 이에 따라, 표시 패널(DP, DP-1)은 곡면형 표시면(DP-IS) 또는 입체형 표시면(DP-IS)을 포함할 수도 있다. 입체형 표시면(DP-IS)은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
도 1a 및 도 1b의 표시 영역(DA)에 화소부(PXU)가 배치된 것을 도시하였다. 화소부(PXU)는 서로 다른 광을 제공하는 적어도 하나의 화소들(PX11~PXnm, 도 3 참조)을 포함할 수 있다. 예를 들어, 화소부(PXU)는 그린 광을 제공하는 화소, 레드 광을 제공하는 화소, 및 블루 광을 제공하는 화소의 그룹으로 정의될 수 있다. 화소부(PXU)에 포함된 화소들 (PX~PXnm, 도 3 참조)에서 광을 제공하는 발광 영역의 형상은 평면상에서 스트라이프(stripe) 또는 펜-타일™(pen-tile) 형태를 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 서로 다른 광을 생성하는 화소들은 삼각 형태로 배열될 수 있다. 예를 들어, 레드 광을 제공하는 화소의 발광 영역과 블루 광을 제공하는 화소의 발광 영역은 제1 방향(DR1)을 따라 이격되어 배열되고, 그린 광을 제공하는 화소의 발광 영역은 레드 광을 제공하는 화소의 발광 영역 및 블루 광을 제공하는 화소의 발광 영역과 제1 방향(DR1) 및 제2 방향(DR2) 각각의 사선 방향으로 이격되어 배열될 수 있다. 또한, 그린 광을 제공하는 화소의 발광 영역은 레드 광을 제공하는 화소의 발광 영역 및 블루 광을 제공하는 화소의 발광 영역 대비 화소부(PXU)의 상단에 배치될 수 있다. 이때, 화소들 각각의 발광 영역의 면적은 그린 광을 제공하는 화소가 가장 크고, 블루 광을 제공하는 화소가 가장 작을 수 있다. 다만, 이에 한정되는 것은 아니고, 서로 다른 광을 제공하는 화소의 발광 영역들의 면적은 서로 동일할 수 있다.
도 2를 참조하면, 본 발명에 따른 표시 패널(DP)은 베이스층(BS), 베이스층(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 박막 봉지층(TFE), 광 제어층(OSL), 및 윈도우 패널(WD)을 포함한다. 표시 패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
베이스층(BS)은 유리 기판일 수 있다. 일 실시예에 따른 베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지 필름은 열경화성 수지를 포함할 수 있다. 특히, 합성수지 필름은 폴리이미드계 수지를 포함할 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지 필름은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층(BS)은 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 코팅, 증착 등의 공정을 통해 절연층, 반도체 패턴, 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체 패턴, 및 도전층을 선택적으로 패터닝을할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 본 발명에서 동일한 층상에 배치된 도전 패턴들은 동일한 공정을 통해서 형성될 수 있다. 따라서, 동일한 층 상에 배치된 도전 패턴들은 동일한 마스크를 통해 패턴이 구현될 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED) 상에 배치되어 발광 소자(OLED, 도 7 참조)를 보호할 수 있다. 박막 봉지층(TFE)은 무기층들 및 무기층들 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분 및 산소로부터 발광 소자(OLED, 도 7 참조)를 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자(OLED, 도 7 참조)를 보호할 수 있다.
광 제어층(OSL)은 발광 소자(OLED, 도 7 참조)에서 생성된 소스광의 광학성질을 변환시킬 수 있는 컬러 제어층들을 포함할 수 있다. 컬러 제어층들은 양자점을 포함할 수 있으며, 광 제어층(OSL)은 컬러 제어층들을 투과한 광을 선택적으로 투과시키는 컬러 필터들을 포함할 수 있다.
윈도우 패널(WD)은 표시 패널(DP)의 상부에 배치되고, 표시 패널(DP)로부터 제공되는 영상을 외부로 투과시킬 수 있다. 윈도우 패널(WD)의 상면은 표시 패널(DP)의 표시면(DP-IS)으로 정의될 수 있으며, 표시면(DP-IS)의 비표시 영역(NDA)은 윈도우 패널(WD)의 하부에 배치되고 광을 흡수하는 베젤 패턴에 의해 형성될 수 있다.
윈도우 패널(WD)은 베이스 기판 및 베이스 기판 상에 배치된 기능층들을 포함할 수 있다. 기능층들은, 보호층, 지문 방지층 등을 포함할 수 있다. 윈도우 패널(WD)의 베이스 기판은 유리, 사파이어, 또는 플라스틱 등으로 구성될 수 있다.
도 3에는 표시 패널(DP)에 포함된 신호라인들(SL1~SLn, DL1~DLm), 화소들(PX11~PXnm), 및 패드들(PD)의 평면상 배치관계를 도시하였다. 신호라인들(SL1~SLn, DL1~DLm)은 복수 개의 스캔 라인들(SL1~SLn), 복수 개의 데이터 라인들(DL1~DLm)을 포함할 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다. 화소들(PX11~PXnm)의 화소 구동회로의 구성에 따라 더 많은 종류의 신호라인이 표시 패널(DP)에 구비될 수 있다.
게이트 구동회로(GDC)는 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다.
패드들(PD)은 비표시 영역(NDA)에 배치될 수 있다. 패드들(PD)은 대응되는 화소들(PX11~PXnm)에 연결될 수 있다. 패드들(PD)에는 화소들(PX11~PXnm)에 신호를 제공하는 회로 기판이 부착될 수 있다. 패드들(PD)은 표시 패널(DP)에 포함된 절연층들 중 적어도 하나의 절연층으로부터 노출되어 형성될 수 있다.
도 4에는 화소들(PX11~PXnm) 중 하나의 화소(PXij)에 관한 회로도를 예시적으로 도시하였다.
도 4를 참조하면, 화소(PXij)는 화소 회로(PC) 및 발광 소자(OLED)를 포함할 수 있다. 화소 회로(PC)는 복수의 트랜지스터들(T1-T3) 및 커패시터(Cst)를 포함할 수 있다.
복수의 트랜지스터들(T1-T3)은 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 제1 내지 제3 트랜지스터들(T1-T3) 각각은 실리콘 반도체 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 이때, 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있고, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이하, 제1 내지 제3 트랜지스터들(T1-T3)은 N 타입으로 설명되나, 이에 한정되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1-T3) 각각은 인가되는 신호에 따라, P타입 트랜지스터 또는 N타입 트랜지스터일 수 있다. 이때, P타입의 트랜지스터의 소스 및 드레인은 N타입의 트랜지스터의 드레인 및 소스에 각각 대응할 수 있다.
고화질 표시 패널이 요구되는 현 추세에 따라, 화소에 포함된 트랜지스터 또한 이에 대응되도록 고성능의 트랜지스터가 포함되어야 한다. 이에 따라, 일정한 면적 내에서 반도체 패턴의 폭에 대한 설계 변경이 용이한 표시 패널이 요구된다.
도 4에는 i번째 스캔 라인(SCLi), i번째 센싱 라인(SSLi), j번째 데이터 라인(DLj), 및 j번째 레퍼런스 라인(RLj)에 연결된 화소(PXij)를 예시적으로 도시하였다.
도 4 도시된 일 화소(PXij)는 화소부(PXU)에 포함된 화소들 중 어느 하나와 대응될 수 있다. 화소 회로(PC)는 제1 트랜지스터(T1, 구동 트랜지스터), 제2 트랜지스터(T2, 스위치 트랜지스터), 제3 트랜지스터(T3, 센싱 트랜지스터), 및 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PC)는 추가적인 트랜지스터 및 추가적인 커패시터를 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 내지 제3 트랜지스터들(T1-T3) 각각은 소스(S1, S2, S3), 드레인(D1, D2, D3), 채널 영역(A1, A2, A3, 도 6b 참조), 및 게이트(G1, G2, G3)를 포함할 수 있다.
발광 소자(OLED)는 애노드 및 캐소드를 포함하는 유기 발광 소자 또는 무기 발광 소자일 수 있다. 발광 소자(OLED)의 애노드는 제1 트랜지스터(T1)를 통해 제1 전압(ELVDD)을 수신하고 발광 소자(OLED)의 캐소드는 제2 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 수신하여 발광될 수 있다.
제1 트랜지스터(T1)는 제1 전압(ELVDD)을 수신하는 드레인(D1), 발광 소자(OLED)의 애노드에 연결된 소스(S1), 및 커패시터(Cst)에 연결된 게이트(G1)를 포함할 수 있다. 제1 트랜지스터(T1)는 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압(ELVDD)으로부터 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)에 연결된 드레인(D2), 커패시터(Cst)에 연결된 소스(S2), 및 i번째 스캔 신호(SCi)를 수신하는 게이트(G2)를 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 스캔 신호(SCi)에 응답하여 데이터 전압(Vd)을 제1 트랜지스터(T1)에 제공한다.
제3 트랜지스터(T3)는 j번째 레퍼런스 라인(RLj)에 연결된 소스(S3), 발광 소자(OLED)의 애노드에 연결된 드레인(D3), 및 i번째 센싱 신호(SSi)를 수신하는 게이트(G3)를 포함할 수 있다. j번째 레퍼런스 라인(RLj)은 기준 전압(Vr)을 수신할 수 있다.
커패시터(Cst)는 입력 신호에 따른 다양한 값의 전압 차이를 저장할 수 있다. 예를 들어, 커패시터(Cst)는 제2 트랜지스터(T2)로부터 전송 받은 전압과 제1 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
본 발명에서 화소(PXij)의 등가 회로는 도 4에 도시된 등가 회로도로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PXij)는 발광 소자(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서에 따른 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 베이스층의 평면도이다. 도 6a 내지 도 6h은 본 발명의 일 실시예에 따른 화소부에 포함된 도전 패턴들의 적층 순서를 층별로 구분한 평면도들이다
도 5a는 화소부(PXU, 도 1a 참조)에 포함된 화소들(PX1, PX2, PX3) 및 구동 소자에 포함된 구성들의 배치 관계를 도시한 것이고, 도 6a 내지 도 6h는 도 5a에 도시된 구성들을 층별로 분리하여 도시하였다.
본 발명에 따른 화소부(PXU, 도 1a 참조)에는 3 개의 화소들(PX1, PX2, PX3) 및 화소들(PX1, PX2, PX3)에 연결된 구동 소자들을 포함할 수 있다. 화소들(PX1, PX2, PX3)은 제1 전원 라인(ED), 제2 전원 라인(EL), 스캔 라인(SCL), 및 센싱 라인(SSL)에 연결된다. 또한, 화소들(PX1, PX2, PX3)은 대응되는 데이터 라인들(DL1, DL2, DL3)에 연결될 수 있다. 제1 전원 라인(ED)은 제1 전압(ELVDD, 도 4 참조)을 제공하고, 제2 전원 라인(EL)은 제1 전압(ELVDD) 보다 낮은 제2 전압(ELVSS, 도 4 참조)을 제공할 수 있다.
본 발명에 따른 화소들(PX1, PX2, PX3) 각각은 제1 내지 제3 트랜지스터들(T1, T2, T3, 도 4 참조) 및 대응되는 커패시터(Cst, 도 4 참조)를 포함할 수 있다. 제1 내지 제3 화소들(PX1, PX2, PX3) 중 하나의 화소에 포함된 제1 내지 제3 트랜지스터들(T1, T2, T3, 도 4 참조) 및 커패시터(Cst, 도 4 참조)에 관한 등가 회로도는 도 4에서 설명한 것과 대응될 수 있다.
화소들(PX1, PX2, PX3) 각각에 포함된 제1 트랜지스터(T1)의 하부에는 대응되는 차광 패턴(BML1, BML2, BML3)이 배치될 수 있다. 차광 패턴(BML1, BML2, BML3)은 대응되는 제1 트랜지스터(T1)와 연결되어 싱크(Sync) 구조를 형상할 수 있다.
도 5b를 참조하면, 일 실시예에 따른 베이스층(BS)은 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 어느 하나와 중첩하는 트렌치들(TR1, TR2, TR3)을 포함할 수 있다. 트렌치들(TR1, TR2, TR3)은 베이스층(BS)의 상면에서부터 베이스층(BS)의 하면을 향하는 방향으로 즉, 베이스층(BS)의 두께방향으로 일부가 제거되어 형성될 수 있다. 트렌치들(TR1, TR2, TR3)은 베이스층(BS)에 에칭 공정을 진행하여 형성할 수 있다.
도 5b에는 화소들(PX1, PX2, PX3) 각각에 포함된 제1 트랜지스터(T1)와 중첩하는 제1 트렌치(TR1, 청구항의 "트렌치")와 제2 트랜지스터(T2)와 중첩하는 제2 트렌치(TR2, 청구항의 "서브 트렌치"), 및 제3 트랜지스터(T3)와 중첩하는 제3 트렌치(TR3)를 예시적으로 도시하였으나, 이에 한정되는 것은 아니며, 제2 트렌치(TR2) 및 제3 트렌치(TR3) 중 적어도 어느 하나는 생략될 수 트렌치있으며, 어느 하나의 실시예로 한정되지 않는다. 또한, 도 5b에는 트렌치들(TR1, TR2, TR3)이 사각 형상으로 도시되었으나, 이에 한정되는 것은 아니며, 트렌치들(TR1, TR2, TR3)은 서로 다른 형상을 가질 수 있으며, 트렌치들(TR1, TR2, TR3) 각각은 원형, 타원형, 다각 형상을 가질 수 있다.
도 5a 및 도 6a를 참조하면, 본 발명에 따른 제1 도전층(MSL1)은 레퍼런스 라인(RL)에 포함된 제1 레퍼런스 패턴(RL1), 제1 전원 라인(ED)에 연결된 공통 패턴(ED1), 복수의 차광 패턴들(BML1, BML2, BML3), 제1 내지 제3 데이터 라인들(DL1, DL2, DL3), 제2 전원 라인(EL)의 제1 전원 패턴(EL1), 스캔 패턴(SC-P), 센싱 브릿지 패턴(SS-B), 및 센싱 패턴(SS-P)을 포함할 수 있다.
레퍼런스 라인(RL)에 포함된 제1 레퍼런스 패턴(RL1)은 제1 방향(DR1)으로 연장되고, 인접한 화소부(PXU)의 제2 전원 라인(EL)과 공통 패턴(ED1) 사이에 배치될 수 있다.
공통 패턴(ED1)은 제1 방향(DR1)으로 연장되고, 제1 레퍼런스 패턴(RL1)과 차광 패턴들(BML1, BML2, BML3) 사이에 배치될 수 있다.
차광 패턴들(BML1, BML2, BML3)은 제1 방향(DR1)을 따라 이격되어 배열되고, 공통 패턴(ED1)과 제1 데이터 라인(DL1) 사이에 배치될 수 있다.
제1 내지 제3 데이터 라인들(DL1, DL2, DL3)은 대응되는 화소들(PX1, PX2, PX3)에 연결될 수 있다. 제1 내지 제3 데이터 라인들(DL1, DL2, DL3) 각각은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)을 따라 이격되어 배열될 수 있다.
제2 전원 라인(EL)의 제1 전원 패턴(EL1)은 제1 방향(DR1)으로 연장되고, 제3 데이터 라인(DL3)과 제2 방향(DR2)을 따라 이격되어 배열될 수 있다.
스캔 패턴(SC-P)은 제2 방향(DR2)으로 연장될 수 있다. 평면상에서, 스캔 패턴(SC-P)은 제1 차광 패턴(BML1)의 상부에 배치되고, 공통 패턴(ED1)과 제1 데이터 라인(DL1) 사이에 배치될 수 있다.
센싱 패턴(SS-P)은 제2 방향(DR2)으로 연장될 수 있다. 평면상에서, 센싱 패턴(SS-P)은 제3 차광 패턴(BML3)의 하부에 배치되고, 공통 패턴(ED1)과 제1 데이터 라인(DL1) 사이에 배치될 수 있다.
센싱 브릿지 패턴(SS-B)은 제1 레퍼런스 패턴(RL1)과 공통 패턴(ED1) 사이에 배치될 수 있다.
제1 도전층(MSL1)에 포함된 도전 패턴들은 베이스층(BS) 상에 직접 배치될 수 있다. 따라서, 제1 도전층(MSL1)에 포함된 도전 패턴들은 동일 마스크를 통해 패터닝되고 동일 물질을 포함할 수 있다. 이하, 동일 도전층 상에 배치된 도전 패턴들은 동일 마스크를 통해 패터닝되고, 동일 물질을 포함할 수 있다.
제1 도전층(MSL1)은 제1 절연층(10, 도 7 참조)에 의해 커버될 수 있다. 제1 절연층(10)은 버퍼층(buffer layer)일 수 있다.
도 5a 및 도 6b를 참조하면, 본 발명에 따른 제2 도전층(MSL2)은 제1 절연층(10, 도 7 참조) 상에 배치될 수 있다. 제2 도전층(MSL2)은 제1 내지 제3 트랜지스터들(T1, T2, T3)에 대응되는 제1 내지 제3 반도체 패턴들(SC1, SC2, SC3)을 포함할 수 있다. 또한, 제2 도전층(MSL2)은 커패시터 패턴들(Cst-P)을 포함할 수 있다.
제2 반도체 패턴들(SC2)은 대응되는 차광 패턴들(BML1, BML2, BML3)과 중첩하는 커패시터 패턴들(Cst-P)과 일체의 형상을 가질 수 있다. 설명의 편의를 위하여 제2 트랜지스터들(T2) 각각의 반도체 패턴을 구성하는 부분을 제2 반도체 패턴(SC2)으로 설명하도록 한다.
일 실시예에 따르면, 커패시터 패턴들(Cst-P)은 중첩하는 차광 패턴들(BML1, BML2, BML3)과 함께 커패시터(Cst, 도 4 참조)를 구성할 수 있다.
제1 트랜지스터(T1)에 포함된 제1 반도체 패턴(SC1)은 소스(S1), 드레인(D1), 및 채널 영역(A1)을 포함할 수 있다. 소스(S1)와 드레인(D1) 사이에는 채널 영역(A1)이 배치될 수 있다. 제2 트랜지스터(T2)에 포함된 제2 반도체 패턴(SC2)은 소스(S2), 드레인(D2), 및 채널 영역(A2)을 포함할 수 있다. 소스(S2)와 드레인(D2) 사이에는 채널 영역(A2)이 배치될 수 있다. 제3 트랜지스터(T3)에 포함된 제3 반도체 패턴(SC3)은 소스(S3), 드레인(D3), 및 채널 영역(A3)을 포함할 수 있다. 소스(S3)와 드레인(D3) 사이에는 채널 영역(A3)이 배치될 수 있다.
제1 내지 제3 반도체 패턴들(SC1, SC2, SC3) 각각에 포함된 영역들은, 후술하는 게이트를 마스크로 이용하여 환원 공정을 진행한 후, 소스, 드레인, 및 채널 영역으로 구분된 것일 수 있다. 다만, 이에 한정되지 않으며, 제1 내지 제3 트랜지스터(T1, T2, T3)에 포함된 소스, 드레인은 인가되는 전압에 따라 역할이 바뀔 수도 있다. 제1 내지 제3 반도체 패턴들(SC1, SC2, SC3)은 산화물 반도체 패턴으로 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 반도체 패턴들은 비정질 실리콘이나, 다결정 실리콘으로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 도전층(MSL2)은 제2 절연층(20, 도 7 참조)에 의해 커버될 수 있다.
도 6c에는 제3 도전층(MSL3)에 포함된 패턴들을 도시하였다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 적어도 어느 하나를 관통하여 형성된 복수의 컨택홀들을 함께 도시하였다. 복수의 컨택홀들은 설명의 편의를 위해 사각 형상으로 도시되었으며, 별도의 참조 부호는 생략하였다.
도 5a 및 도 6c를 참조하면, 본 발명에 따른 제3 도전층(MSL3)은 레퍼런스 라인(RL)에 포함된 제2 레퍼런스 패턴(RL2), 공통 패턴(ED1)에 연결된 복수의 개별 패턴들(ED2-1, ED2-2, ED2-3), 제2 전원 라인(EL)에 포함된 제2 전원 패턴(EL2), 스캔 라인(SCL), 센싱 라인(SSL), 제1 전원 라인(ED), 스캔 연장 패턴(SC-E), 센싱 연장 패턴(SS-E), 연장 패턴들(EP1, EP2, EP3), 사이 패턴들(SP1, SP2, SP3), 브릿지 패턴들(BR1, BR2, BR3), 및 플로팅 패턴(FP)을 포함할 수 있다.
레퍼런스 라인(RL)에 포함된 제2 레퍼런스 패턴(RL2)은 제1 방향(DR1)으로 연장되고, 제1 레퍼런스 패턴(RL1)과 중첩할 수 있다. 제2 레퍼런스 패턴(RL2)은 대응되는 컨택홀을 통해 제1 레퍼런스 패턴(RL1)에 연결될 수 있다. 본 발명에 따른 레퍼런스 라인(RL)은 서로 다른층에 배치된 제1 레퍼런스 패턴(RL1) 및 제2 레퍼런스 패턴(RL2)을 포함함에 따라 레퍼런스 라인(RL)의 저항을 감소시킬 수 있다.
제2 레퍼런스 패턴(RL2)의 일 부분은 제3 트랜지스터들(T3) 각각에 포함된 제3 반도체 패턴(SC3)과 중첩할 수 있다. 제2 레퍼런스 패턴(RL2)의 일 부분에 중첩하는 제3 반도체 패턴(SC3)은 제3 트랜지스터들(T3) 각각의 소스(S3)로 정의될 수 있다.
센싱 연장 패턴(SS-E)은 제1 방향(DR1)으로 연장되고 제2 레퍼런스 패턴(RL2)과 개별 패턴들(ED2-1, ED2-2, ED2-3) 사이에 배치될 수 있다. 센싱 연장 패턴(SS-E)의 일 부분은 제3 트랜지스터들(T3) 각각에 포함된 제3 반도체 패턴(SC3)과 중첩할 수 있다. 센싱 연장 패턴(SS-E)의 일 부분에 중첩하는 제3 반도체 패턴(SC3)은 제3 트랜지스터들(T3) 각각의 채널 영역(A3)으로 정의되고, 채널 영역(A3)과 중첩하는 센싱 연장 패턴(SS-E)의 일 부분은 제3 트랜지스터들(T3) 각각의 게이트(G3)로 정의될 수 있다.
센싱 브릿지 패턴(SS-B)의 일단은 센싱 연장 패턴(SS-E)과 중첩하고, 센싱 브릿지 패턴(SS-B)의 타단은 센싱 라인(SSL)과 중첩할 수 있다. 센싱 브릿지 패턴(SS-B)과 중첩하는 센싱 연장 패턴(SS-E)과 센싱 라인(SSL)은 대응되는 컨택홀들을 통해 센싱 브릿지 패턴(SS-B)과 연결될 수 있다.
개별 패턴들(ED2-1, ED2-2, ED2-3)은 공통 패턴(ED1)에 중첩하고, 개별 패턴들(ED2-1, ED2-2, ED2-3)은 제1 방향(DR1)을 따라 이격되어 배열될 수 있다. 개별 패턴들(ED2-1, ED2-2, ED2-3) 각각의 일 부분은 대응되는 제1 반도체 패턴(SC1)과 중첩할 수 있다. 개별 패턴들(ED2-1, ED2-2, ED2-3) 각각의 일 부분에 중첩하는 제1 반도체 패턴(SC1)은 제1 트랜지스터들(T1) 각각의 드레인(D1)으로 정의될 수 있다.
개별 패턴들(ED2-1, ED2-2, ED2-3)은 대응되는 컨택홀들을 통해 공통 패턴(ED1)에 연결될 수 있다. 공통 패턴(ED1)은 대응되는 컨택홀을 통해 제1 전원 라인(ED)에 연결 될 수 있다. 따라서, 제1 트랜지스터들(T1) 각각의 드레인(D1)은 제1 전원 라인(ED)에 연결되어 제1 전압(ELVDD)을 수신할 수 있다.
연장 패턴들(EP1, EP2, EP3) 각각은 제1 방향(DR1)을 따라 연장될 수 있다. 연장 패턴들(EP1, EP2, EP3) 각각의 일 부분은 대응되는 제1 반도체 패턴들(SC1)과 중첩하고, 연장 패턴들(EP1, EP2, EP3) 각각의 다른 부분은 대응되는 커패시터 패턴들(Cst-P)과 중첩할 수 있다. 연장 패턴들(EP1, EP2, EP3) 각각의 다른 부분은 대응되는 컨택홀을 통해 대응되는 커패시터 패턴들(Cst-P)과 연결될 수 있다.
연장 패턴들(EP1, EP2, EP3) 각각의 일 부분과 중첩하는 제1 반도체 패턴들(SC1)은 제1 트랜지스터들(T1) 각각의 채널 영역(A1)으로 정의되고, 대응되는 채널 영역들(A1)과 중첩하는 연장 패턴들(EP1, EP2, EP3)은 제1 트랜지스터들(T1) 각각의 게이트(G1)로 정의될 수 있다.
브릿지 패턴들(BR1, BR2, BR3)은 대응되는 제2 반도체 패턴들(SC2)과 대응되는 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)을 연결시킬 수 있다. 브릿지 패턴들(BR1, BR2, BR3) 각각의 일단은 대응되는 제2 반도체 패턴들(SC2)과 중첩하고, 대응되는 컨택홀을 통해 대응되는 제2 반도체 패턴들(SC2)에 연결될 수 있다.
브릿지 패턴들(BR1, BR2, BR3) 각각의 타단은 대응되는 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)과 중첩할 수 있다. 제2 브릿지 패턴(BR2)은 제1 데이터 라인(DL1)을 가로질러 제2 데이터 라인(DL2)과 중첩하고, 제3 브릿지 패턴(BR3)은 제1 및 제2 데이터 라인들(DL1, DL2)을 가로질러 제3 데이터 라인(DL3)과 중첩할 수 있다. 브릿지 패턴들(BR1, BR2, BR3) 각각의 타단은 대응되는 컨택홀을 통해 대응되는 제1 내지 제3 데이터 라인들(DL1, DL2, DL3)에 연결될 수 있다.
브릿지 패턴들(BR1, BR2, BR3) 각각의 일단에 중첩하는 제2 반도체 패턴(SC2)은 제2 트랜지스터(T2)의 드레인(D2)으로 정의될 수 있다.
스캔 연장 패턴(SC-E)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 연장 패턴(SC-E)의 일 부분은 제2 트랜지스터들(T2) 각각에 포함된 제2 반도체 패턴(SC2)과 중첩할 수 있다.
스캔 연장 패턴(SC-E)의 일 부분에 중첩하는 제2 반도체 패턴(SC2)은 제2 트랜지스터들(T2) 각각의 채널 영역(A2)으로 정의되고, 채널 영역(A2)과 중첩하는 스캔 연장 패턴(SC-E)의 일 부분은 제2 트랜지스터들(T2) 각각의 게이트(G2)로 정의될 수 있다.
스캔 연장 패턴(SC-E)의 일단은 스캔 패턴(SC-P)에 중첩하고 대응되는 컨택홀을 통해 스캔 패턴(SC-P)에 연결될 수 있다.
스캔 라인(SCL)은 스캔 패턴(SC-P)과 중첩하고 대응되는 컨택홀들을 통해 스캔 패턴(SC-P)에 연결될 수 있다. 이에 따라, 스캔 라인(SCL)과 스캔 연장 패턴(SC-E)은 전기적으로 연결되고, 제2 트랜지스터들(T2) 각각의 게이트(G2)는 스캔 신호(Sci, 도 4 참조)를 수신할 수 있다.
제2 전원 라인(EL)에 포함된 제2 전원 패턴(EL2)은 제1 방향(DR1)으로 연장되고, 제1 전원 패턴(EL1)과 중첩할 수 있다. 제2 전원 패턴(EL2)은 대응되는 컨택홀들을 통해 제1 전원 패턴(EL1)과 연결될 수 있다. 제1 전원 패턴(EL1)은 대응되는 컨택홀을 통해 제2 전원 패턴(EL2)과 연결될 수 있다. 본 발명에 따른 제2 전원 라인(EL)은 서로 다른층에 배치된 제1 전원 패턴(EL1) 및 제2 전원 패턴(EL2)을 포함함에 따라 제2 전원 라인(EL)의 저항을 감소시킬 수 있다.
센싱 라인(SSL)은 센싱 패턴(SS-P)과 중첩하고, 대응되는 컨택홀들을 통해 연결될 수 있다.
사이 패턴들(SP1, SP2, SP3) 각각의 일단은 대응되는 제1 반도체 패턴들(SC1)과 중첩하고, 대응되는 컨택홀을 통해 대응되는 제1 반도체 패턴들(SC1)과 연결될 수 있다. 사이 패턴들(SP1, SP2, SP3) 각각의 타단은 대응되는 제3 반도체 패턴들(SC3)과 중첩하고, 대응되는 컨택홀을 통해 대응되는 제3 반도체 패턴들(SC3)과 연결될 수 있다.
사이 패턴들(SP1, SP2, SP3) 각각의 일단에 중첩하는 제1 반도체 패턴들(SC1)은 제1 트랜지스터(T1)의 소스(S1)로 정의될 수 있다. 사이 패턴들(SP1, SP2, SP3) 각각의 타단에 중첩하는 제3 반도체 패턴들(SC3)은 제3 트랜지스터(T3)의 드레인(D3)으로 정의될 수 있다. 제2 사이 패턴(SP2) 및 제3 사이 패턴(SP3)에는 후술하는 애노드(AE2, AE3, 도 6d 참조)가 연결될 수 있다.
제1 트랜지스터(T1)의 소스(S1)는 대응되는 차광 패턴들(BML1, BML2, BML3)에 연결되고, 차광 패턴들(BML1, BML2, BML3)은 소스(S1)에 인가되는 신호를 제공 받아 제1 반도체 패턴(SC1) 하부에서 싱크(Sync) 구조를 형상할 수 있다.
제3 도전층(MSL3)에 포함된 도전 패턴들 중, 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각에 포함된 소스(S1, S2, S3)와 중첩하는 부분은 "제1 전극"으로 정의될 수 있으며, 드레인(D1, D2, D3)과 중첩하는 부분은 "제2 전극"으로 정의될 수 있다.
평면상에서, 플로팅 패턴(FP)은 제1 화소(PX1, 도 5a 참조)에 포함된 커패시터 패턴(Cst-P)에 적어도 일부가 둘러 싸일 수 있다. 플로팅 패턴(FP)에는 후술하는 애노드(AE1, 도 6d 참조)가 연결될 수 있다.
일 실시예에 따르면, 제3 도전층(MSL3)에 포함된 도전 패턴들은 서로 다른 금속을 포함하는 복수의 층을 포함할 수 있다. 제3 도전층(MSL3)에 포함된 도전 패턴들은 티타늄(Ti)을 포함하는 하부층, 구리(Cu)를 포함하는 중간층, 및 투명 전도성 산화물을 포함하는 상부층을 포함할 수 있다. 투명 전도성 산화물은 ITO(indium tin oxide)을 포함할 수 있다. 상부층이 ITO를 포함함에 따라, 제3 도전층(MSL3) 중 일부 도전 패턴이 외부로 노출되더라도 산화되는 것이 방지될 수 있다.
제3 도전층(MSL3)은 제3 절연층(30, 도 7 참조)에 의해 커버될 수 있다. 제3 절연층(30, 도 7 참조) 상에는 제4 절연층(40, 도 7 참조)이 배치될 수 있다.
일 실시예에 따른 표시 패널(DP)은 제3 도전층(MSL3)에 포함된 도전 패턴들 중 일부 패턴들은 제3 도전층(MSL3) 상에 배치된 추가 도전층에 포함된 도전 패턴들과 연결되어 복 층으로 제공되거나, 제3 도전층(MSL3)에는 생략되고 추가 도전층에만 패턴이 구현될 수 있다. 이 경우, 도 6c에서 설명한 제3 도전층(MSL3)에 포함된 도전 패턴들을 형성하기 위한 마스크 이외에 추가 도전층에 포함된 도전 패턴들을 형성하기 위한 적어도 하나의 마스크가 추가적으로 필요할 수 있다. 제3 도전층(MSL3)과 추가 도전층 사이에는 추가 절연층이 더 포함될 수 있다. 추가 도전층에 포함된 도전 패턴들은 추가 절연층에 정의된 컨택홀들을 통해 대응되는 제3 도전층(MSL3)의 도전 패턴들 및/또는 제1 도전층(MSL1)의 도전 패턴들과 연결될 수 있다. 따라서, 제1 내지 제3 트랜지스터들(T1, T2, T2) 각각에 포함된 반도체 패턴들(SC1, SC2, SC3, 도 6b 참조)이 베이스층(BS)에 형성된 트렌치들(TR1, TR2, TR, 도 5b 참조) 중 어느 하나의 트렌치와 중첩하는 구조이면, 도전 패턴들을 형성하는 마스크의 개수와 관계 없이 본 발명이 적용될 수 있다. 도 5a 및 도 6d를 참조하면, 도 6d에는 화소들(PX1, PX2, PX3) 각각의 발광 소자(OLED, 도 4 참조)에 포함된 애노드들(AE1, AE2, AE3) 및 전극 패턴(EL-E)을 도시하였다.
애노드들(AE1, AE2, AE3)은 제4 절연층(40, 도 7 참조) 상에 배치될 수 있다. 애노드들(AE1, AE2, AE3) 각각은 제3 절연층(30, 도 7 참조) 및 제4 절연층(40, 도 7 참조)이 관통된 컨택홀들을 통해 플로팅 패턴(FP)과 제2 및 제3 사이 패턴들(SP2, SP3)에 연결될 수 있다. 예를 들어, 제1 애노드(AE1)는 대응되는 컨택홀을 통해 플로팅 패턴(FP)에 연결되고, 제2 애노드(AE2)는 대응되는 컨택홀을 통해 제2 사이 패턴(SP2)에 연결되고, 제3 애노드(AE3)는 대응되는 컨택홀을 통해 제3 사이 패턴(SP3)에 연결될 수 있다. 서로 다른 광을 제공하는 화소들 각각에 포함된 애노드들(AE1, AE2, AE3)의 면적은 서로 다를 수 있다.
전극 패턴(EL-E)은 대응되는 컨택홀을 통해 제2 전원 라인(EL)에 연결될 수 있다.
도 6e에는 화소 정의막(PDL)을 도시하였다. 화소 정의막(PDL)은 제4 절연층(40, 도 7 참조) 상에 배치되고 대응되는 애노드들(AE1, AE2, AE3)의 적어도 일부를 노출시키는 제1 내지 제3 개구부들(OP1, OP2, OP3)를 포함할 수 있다. 또한 화소 정의막(PDL)은 전극 패턴(EL-E)의 적어도 일부를 노출시키는 추가 개구부를 포함할 수 있다.
애노드들(AE1, AE2, AE3) 중 대응되는 제1 내지 제3 개구부들(OP1, OP2, OP3)에 의해 노출된 영역은 발광 소자(OLED, 도 7 참조)에서 생성된 광이 제공되는 발광 영역으로 정의될 수 있으며, 화소 정의막(PDL)과 중첩하는 영역은 비발광 영역으로 정의될 수 있다.
도 7은 도 5a의 I-I'를 따라 절단한 단면도이다. 도 8a는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 8b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 9는 도 5a의 II-II'를 따라 절단한 단면도이다. 도 10은 도 5a의 II-II'를 따라 절단한 다른 실시예의 단면도이다. 도 5a 내지 도 6h에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 7을 참조하면, 일 실시예에 따른 베이스층(BS)은 제1 트렌치(TR1)를 포함할 수 있다. 제1 트렌치(TR1)는 베이스층(BS)의 상면(B-U)으로부터 두께방향 즉, 제3 방향(DR3)을 따라 일부가 제거되어 형성될 수 있다.
일 실시예에 따른 제1 트렌치(TR1)는 베이스층(BS)의 일부가 제거되어 형성된 베이스층(BS)의 측면(B-S) 및 측면(B-S)과 연결된 바닥면(B-B)에 의해 정의될 수 있다. 본 실시예에서 측면(B-S)과 바닥면(B-B) 사이의 각도는 직각일 수 있다.
제1 차광 패턴(BML1) 및 공통 패턴(ED1)은 베이스층(BS) 상에 배치되고, 제1 절연층(10)에 의해 커버될 수 있다.
일 실시예에 따른 제1 차광 패턴(BML1)의 적어도 일부는 제1 트렌치(TR1)에 중첩할 수 있다. 따라서, 제1 차광 패턴(BML1)은 베이스층(BS)의 상면(B-U)과 접촉하는 제1 패턴, 측면(B-S)과 접촉하는 제2 패턴, 및 바닥면(B-B)과 접촉하는 제3 패턴을 포함할 수 있다.
제1 반도체 패턴(SC1) 및 커패시터 패턴(Cst-P)은 제1 절연층(10) 상에 배치되고, 적어도 일부가 제2 절연층(20)에 의해 커버될 수 있다. 제2 절연층(20)은 제3 도전층(MSL3, 도 6c 참조)을 마스크로하여 패터닝 됨에 따라, 제2 절연층(20)의 형상은 평면상에서 제3 도전층(MSL3, 도 6c 참조)에 포함된 도전 패턴들의 형상과 대응될 수 있다.
일 실시예에 따른 제1 반도체 패턴(SC1)의 적어도 일부는 제1 트렌치(TR1)에 중첩할 수 있다. 따라서, 제1 반도체 패턴(SC1)은 베이스층(BS)의 상면(B-U)에 배치된 제1 부분, 측면(B-S)과 평행한 제2 부분(HC), 및 바닥면(B-B)에 배치된 제3 부분을 포함할 수 있다.
제1 반도체 패턴(SC1)의 제1 부분은 제1 차광 패턴(BML1)의 제1 패턴과 평면상에서 중첩하고, 제1 반도체 패턴(SC1)의 제3 부분은 제1 차광 패턴(BML1)의 제3 패턴과 평면상에서 중첩할 수 있다. 제1 반도체 패턴(SC1)의 제2 부분(HC)은 제1 차광 패턴(BML1)의 제2 패턴과 마주할 수 있다. 일 실시예에 따르면, 제1 반도체 패턴(SC1)의 제2 부분(HC)은 베이스층(BS)의 측면(B-S)과 평행할 수 있다.
제1 개별 패턴(ED2-1), 제1 연장 패턴(EP1), 및 패드(PD)는 제2 절연층(20) 상에 배치되고 제3 절연층(30)에 의해 커버될 수 있다. 일 실시예에 따르면, 제3 절연층(30)은 제1 반도체 패턴(SC1)의 일 부분과 접촉할 수 있다.
제1 개별 패턴(ED2-1)의 일단은 제1 및 제2 절연층(10, 20)에 정의된 제1 컨택홀(CNT1)을 통해 공통 패턴(ED1)과 연결될 수 있다. 제1 개별 패턴(ED2-1)의 타단은 제2 절연층(20)에 정의된 제2 컨택홀들(CNT2)을 통해 제1 반도체 패턴(SC1) 중 제1 부분과 연결될 수 있다. 제1 반도체 패턴(SC1) 중 제1 개별 패턴(ED2-1)과 중첩하는 부분은 제1 트랜지스터(T1, 도 4 참조)의 드레인(D1, 도 6b 참조)으로 정의될 수 있다.
제1 연장 패턴(EP1)은 제1 반도체 패턴(SC1)과 중첩할 수 있다. 제1 반도체 패턴(SC1) 중 제1 연장 패턴(EP1)과 중첩하는 부분은 제1 트랜지스터(T1, 도 4 참조)의 채널 영역(A1, 도 6b 참조)으로 정의될 수 있다. 또한, 제1 연장 패턴(EP1) 중 채널 영역(A1, 도 6b 참조)과 중첩하는 부분은 제1 트랜지스터(T1, 도 4 참조)의 게이트(G1, 도 4 참조)로 정의될 수 있다.
제1 반도체 패턴(SC1)의 채널 영역(A1, 도 6b 참조)은 제1 반도체 패턴(SC1) 중 제2 부분(HC) 및 제2 부분(HC)과 인접한 제1 부분, 제3 부분으로 형성될 수 있다. 일 실시예에 따르면, 채널 영역(A1, 도 6b 참조)은 베이스층(BS)의 측면(B-S)과 평행한 제2 부분(HC)을 포함할 수 있다. 따라서, 본 발명에 따른 제1 반도체 패턴(SC1)에 포함된 채널 영역(A1, 도 6b 참조)은 제1 트렌치(TR1)을 정의하는 베이스층(BS)의 측면(B-S)의 폭에 따라 설계 변경이 가능할 수 있다.
도 8a에는 베이스층(BS)의 측면(B-S)이 제1 폭(LH1)을 가질 때, 이에 대응되는 채널 영역(A1, 도 6b 참조)의 제2 부분(HC1)을 도시한 것이고, 도 8b에는 베이스층(BS)의 측면(B-S)이 제2 폭(LH2)을 가질 때, 이에 대응되는 채널 영역(A1, 도 6b 참조)의 제2 부분(HC2)을 도시한 것이다. 일 실시예에 따르면, 제1 폭(LH1)은 0.5um 이상이고, 제2 폭(LH2)은 500um 이하일 수 있다. 이에 따라, 채널 영역(A1, 도 6b 참조) 중 측면(B-S)과 평행한 제2 부분(HC1)의 폭도 0.5um 이상 내지 500um 이하의 값을 가질 수 있다. 또한, 제1 트랜지스터(T1, 도 4 참조)의 채널 영역(A1, 도 6b 참조)을 형성하는 게이트(G1, 도 4 참조)의 폭도 베이스층(BS)의 측면(B-S)의 폭과 대응되도록 설계 변경할 수 있다.
본 발명에 따르면, 채널 영역(A1, 도 6b 참조)의 폭을 베이스층(BS)의 측면(B-S)의 폭 변화 값에 대응되도록 용이하게 설계 변경할 수 있다. 즉, 채널 영역(A1, 도 6b 참조)의 폭에 대한 감소가 필요할 경우, 제1 트렌치(TR1)를 형성할 때, 측면(B-S)의 폭을 작게 설계하고, 채널 영역(A1, 도 6b 참조)의 폭에 대한 증가가 필요할 경우, 제1 트렌치(TR1)를 형성할 때, 측면(B-S)의 폭을 크게 설계함에 따라, 용이하게 채널 영역(A1, 도 6b 참조)의 폭을 증감시킬 수 있다. 이에 따라, 고해상도 표시 패널(DP, 도 1a 참조)을 제공할 수 있다.
또한, 도 1b와 같은 플렉서블 표시 패널(DP-1)에서, 채널 영역(A1, 도 6b 참조)이 베이스층(BS)의 수평 방향으로 형성될 때 대비, 채널 영역(A1, 도 6b 참조)이 베이스층(BS)의 측면(B-S)과 평행한 수직 방향으로 형성됨에 따라, 벤딩 또는 커브 시 채널 영역(A1, 도 6b 참조)이 손상되는 것을 방지할 수 있다. 이에 따라, 내구성이 향상된 표시 패널(DP-1, 도 1b 참조)을 제공할 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 제4 절연층(40)은 유기물을 포함하고, 제4 절연층(40) 상에 배치된 구성들에 대한 평탄면을 제공할 수 있다.
제4 절연층(40) 상에 애노드(AE) 및 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)에는 애노드(AE)의 적어도 일부를 노출시키는 제1 개구부(OP1)가 정의될 수 있다. 발광 패턴(ELP)은 제1 개구부(OP1)에 중첩하고, 캐소드(CE)는 발광 패턴(ELP) 및 화소 정의막(PDL) 상에 배치될 수 있다.
패드(PD)는 제2 절연층(20) 상에 배치되고, 비표시 영역(NDA)과 중첩할 수 있다. 패드(PD)는 제3 및 제4 절연층(30, 40)에 정의된 패드 컨택홀(CNT-PD)을 통해 외부로 노출될 수 있다. 패드(PD)는 도 3에서 설명한 패드(PD)와 대응될 수 있다. 패드(PD)는 도 6c에서 설명한 제3 도전층(MSL3)의 도전 패턴들 중 일부일 수 있다. 제3 도전층(MSL3, 도 6c 참조)에 포함된 도전 패턴들은 티타늄(Ti)을 포함하는 하부층, 구리(Cu)를 포함하는 중간층, 및 투명 전도성 산화물을 포함하는 상부층을 포함할 수 있다. 투명 전도성 산화물은 ITO(indium tin oxide)을 포함할 수 있다. 상부층이 ITO를 포함함에 따라, 패드(PD)가 외부로 노출되더라도, 패드(PD)가 산화되는 것이 방지될 수 있다.
도 9 및 도 10은 제2 트랜지스터(T2, 도 4 참조)의 제2 반도체 패턴(SC2)과 중첩하는 제2 트렌치(TR2)에 관한 실시예들이다.
일 실시예에 따른 베이스층(BS)은 제2 트렌치(TR2)를 포함할 수 있다. 제2 트렌치(TR2)는 베이스층(BS)의 상면(B-U)으로부터 두께방향 즉, 제3 방향(DR3)을 따라 일부가 제거되어 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1, 도 7 참조)와 이격될 수 있다.
일 실시예에 따른 제2 트렌치(TR2)는 베이스층(BS)의 일부가 제거되어 형성된 베이스층(BS)의 측면(B-S) 및 측면(B-S)과 연결된 바닥면(B-B)에 의해 정의될 수 있다. 본 실시예에서 측면(B-S)과 바닥면(B-B) 사이의 각도는 직각일 수 있다.
제1 차광 패턴(BML1) 및 제1 데이터 라인(DL1)은 베이스층(BS) 상에 배치되고, 제1 절연층(10)에 의해 커버될 수 있다.
제2 반도체 패턴(SC2) 및 커패시터 패턴(Cst-P)은 제1 절연층(10) 상에 배치되고, 적어도 일부가 제2 절연층(20)에 의해 커버될 수 있다. 제2 반도체 패턴(SC2)과 커패시터 패턴(Cst-P)은 일체로 제공될 수 있으며, 설명의 편의를 위해 두 개로 나누어 설명하도록 한다.
일 실시예에 따른 제2 반도체 패턴(SC2)의 적어도 일부는 제2 트렌치(TR2)에 중첩할 수 있다. 따라서, 제2 반도체 패턴(SC2)은 베이스층(BS)의 상면(B-U)에 배치된 제1 부분, 측면(B-S)과 평행한 제2 부분, 및 바닥면(B-B)에 배치된 제3 부분을 포함할 수 있다.
스캔 연장 패턴(SC-E)의 일 부분에 중첩하는 제2 반도체 패턴(SC2)은 제2 트랜지스터(T2, 도 4 참조)의 채널 영역(A2, 도 6b 참조)으로 정의되고, 채널 영역(A2)과 중첩하는 스캔 연장 패턴(SC-E)의 일 부분은 제2 트랜지스터(T2)의 게이트(G2, 도 4 참조)로 정의될 수 있다.
제1 브릿지 패턴(BR1)의 일단은 제3 절연층(30)에 정의된 제3 컨택홀(CNT3)을 통해 제2 반도체 패턴(SC2)에 연결되고, 제1 브릿지 패턴(BR1)의 타단은 제1 절연층(10) 및 제3 절연층(30)에 정의된 제4 컨택홀(CNT4)을 통해 제1 데이터 라인(DL1)에 연결될 수 있다.
제1 브릿지 패턴(BR1)의 일 부분에 중첩하는 제2 반도체 패턴(SC2)은 제2 트랜지스터(T2, 도 4 참조)의 드레인(D2, 도 6b 참조)으로 정의되고, 드레인(D2, 도 6b 참조)과 중첩하는 제1 브릿지 패턴(BR1)의 일 부분은 제2 트랜지스터(T2)의 제2 전극으로 정의될 수 있다.
제2 반도체 패턴(SC2) 중 채널 영역(A2, 도 6b 참조) 및 드레인(D2, 도 6b 참조)을 제외한 부분은 소스(S2, 도 6b 참조)로 정의될 수 있다. 소스(S2, 도 6b 참조)는 커패시터 패턴(Cst-P)과 연결될 수 있다.
본 발명에 따르면, 제2 트랜지스터(T2, 도 4 참조)의 채널 영역(A2, 도 6b 참조)의 폭 또한, 베이스층(BS) 중 제2 트렌치(TR2)를 정의하는 측면(B-S)의 폭 변화 값에 대응되도록 용이하게 설계 변경할 수 있다.
도 10을 참조하면, 일 실시예에 따른 표시 패널은 베이스층(BS) 상에 배치된 서브 차광 패턴(S-BML)을 더 포함할 수 있다. 서브 차광 패턴(S-BML)의 적어도 일부는 제2 트렌치(TR2)에 배치되고, 제2 반도체 패턴(SC2)과 중첩할 수 있다. 일 실시예에 따르면, 제2 반도체 패턴(SC2)은 서브 차광 패턴(S-BML)과 연결될 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 반도체 패턴(SC2)은 서브 차광 패턴(S-BML)과 제1 절연층(10)을 통해 절연될 수 있다.
도 9 및 도 10에서 설명한 구조는 제3 트랜지스터(T3, 도 4 참조)의 제3 반도체 패턴(SC3, 도 6b 참조)과 중첩하는 제3 트렌치(TR3, 도 5b 참조)에 동일하게 적용될 수 있다. 이에 따라, 제3 트랜지스터(T3, 도 4 참조)의 채널 영역(A3, 도 6b 참조)의 폭 또한, 베이스층(BS) 중 제3 트렌치(TR3)를 정의하는 측면의 폭 변화 값에 대응되도록 용이하게 설계 변경할 수 있다.도 11은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다.
도 11을 참조하면, 일 실시예에 따른 베이스층(BS)은 트렌치(TR1-A)를 포함할 수 있다. 트렌치(TR1-A)는 베이스층(BS)의 상면(B-U)으로부터 두께방향 즉, 제3 방향(DR3)을 따라 일부가 제거되어 형성될 수 있다.
일 실시예에 따른 트렌치(TR1-A)는 베이스층(BS)의 일부가 제거되어 형성된 베이스층(BS)의 측면(B-S) 및 측면(B-S)과 연결된 바닥면(B-B)에 의해 정의될 수 있다. 본 실시예에서 측면(B-S)은 바닥면(B-B)으로부터 소정의 각도로 경사질 수 있다. 예를 들어, 바닥면(B-B)과 평행한 연장선(점선으로 도시)과 측면(B-S) 사이의 각도(Θ)는 30도 이상 90도 이하일 수 있다. 즉, 바닥면(B-B)과 측면(B-S) 사이의 각도는 90도 이상 150도 이하일 수 있다.
일 실시예에 따른 제1 차광 패턴(BML1), 제1 반도체 패턴(SC1), 및 제1 연장 패턴(EP1) 각각의 적어도 일부는 트렌치(TR1-A)에 중첩할 수 있다. 따라서, 제1 반도체 패턴(SC1) 중 제1 연장 패턴(EP1)과 중첩하여 제1 트랜지스터(T1, 도 4 참조)의 채널 영역(A1, 도 6b 참조)으로 정의되는 부분은, 트렌치(TR1-A)의 측면(B-S)이 바닥면(B-B)에 대해 경사진 각도에 대응되도록 경사질 수 있다. 본 실시예에 따르면, 채널 영역(A1, 도 6b 참조)의 폭을 베이스층(BS)의 측면(B-S)의 폭 변화 값에 대응되도록 용이하게 설계 변경할 수 있다.
도 12a 내지 도 12h는 본 발명의 일 실시예에 따른 표시 패널 제조 방법을 도시한 단면도들이다. 도 5a 내지 도 7에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며 중복된 설명은 생략한다. 이하, 도 12a 내지 도 12h를 참조하여, 본 발명의 일 실시예에 따른 표시 패널 제조 방법을 설명하도록 한다.
도 12a를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 트렌치(TR)를 형성하는 단계를 포함할 수 있다. 트렌치(TR)는 상면(B-U)으로부터 두께방향으로 일부를 제거하여 형성할 수 있다. 트렌치(TR)는 베이스층(BS)의 일부가 제거되어 형성된 베이스층(BS)의 측면(B-S) 및 측면(B-S)과 연결된 바닥면(B-B)에 의해 정의될 수 있다. 트렌치(TR1)는 베이스층(BS)에 에칭 공정을 진행하여 형성될 수 있다. 측면(B-S)의 두께방향에서의 폭은 0.5um 이상 500um 이하일 수 있다.
일 실시예에 따른 측면(B-S)은 바닥면(B-B)과 90도내지 150도 사이의 각도를 갖도록 경사지게 형성될 수 있다.
이후, 도 12b를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 제1 도전층을 형성하는 단계를 포함할 수 있다. 제1 도전층은 차광 패턴(BML) 및 공통 패턴(ED1)을 포함할 수 있다. 차광 패턴(BML) 및 공통 패턴(ED1)은 베이스층(BS) 상에 직접 형성될 수 있다.
이후, 도 12c를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 제1 절연층(10)을 형성하는 단계 및 제2 도전층을 형성하는 단계를 포함할 수 있다. 제1 절연층(10)은 제1 도전층을 커버하고 베이스층(BS) 상에 형성될 수 있다. 제2 도전층은 반도체 패턴(SC1) 및 커패시터 패턴(Cst-P)을 포함할 수 있다. 반도체 패턴(SC1)의 적어도 일부는 트렌치(TR)에 중첩하도록 형성될 수 있다. 커패시터 패턴(Cst-P)과 차광 패턴(BML)은 도 4에서 설명한 커패시터(Cst)를 구성할 수 있다.
이후, 도 12d를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 제2 절연층(20)을 형성하는 단계 및 제3 도전층을 형성하는 단계를 포함할 수 있다.
제2 절연층(20)은 공통 패턴(ED1)의 일부분을 노출시키는 제1 컨택홀(CNT1) 및 반도체 패턴(SC1, 도 6b 참조)의 일 부분을 노출시키는 제2 컨택홀들(CNT2)이 형성될 수 있다.
이후, 도 12e를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 제3 도전층을 형성하는 단계를 포함할 수 있다. 제3 도전층은 제1 개별 패턴(ED2-1), 제1 연장 패턴(EP1), 및 패드(PD)를 포함할 수 있다. 제1 개별 패턴(ED2-1)의 일단은 제1 컨택홀(CNT1)을 통해 공통 패턴(ED1)에 연결되고, 제1 개별 패턴(ED2-1)의 타단은 제2 컨택홀들(CNT2)을 통해 반도체 패턴(SC1, 도 6b 참조에 연결될 수 있다. 반도체 패턴(SC1)과 중첩하는 제1 개별 패턴(ED2-1)의 타단은 제2 전극으로 정의될 수 있다.
도시되지 않았으나, 제3 도전층에 포함된 도전패턴들 중 반도체 패턴(SC1)의 소스(S1, 도 6b 참조)로 정의되는 부분과 중첩하는 도전 패턴은 제1 전극으로 정의될 수 있다.
제1 연장 패턴(EP1)은 반도체 패턴(SC1)과 중첩하게 형성될 수 있다. 반도체 패턴(SC1) 중 제1 연장 패턴(EP1)과 중첩하는 부분은 제1 트랜지스터(T1, 도 4 참조)의 채널 영역(A1, 도 6b 참조)으로 정의될 수 있다. 또한, 제1 연장 패턴(EP1) 중 채널 영역(A1)과 중첩하는 부분은 제1 트랜지스터(T1, 도 4 참조)의 게이트(G1, 도 4 참조)로 정의될 수 있다.
본 실시예에 따르면, 게이트(G1)와 제1 전극 및 제2 전극은 제2 절연층(20) 상에 형성되고, 동일 마스크를 통해 패턴이 구현될 수 있다. 따라서, 게이트(G1)와 제1 전극 및 제2 전극은 서로 동일한 물질을 포함할 수 있다.
본 실시예에 따른 표시 패널 제조 방법은 반도체 패턴(SC1)에 연결되는 제1 전극과 제2 전극을 게이트(G1)와 동일 층 상에 형성함에 따라 표시 패널 제조 방법에 사용되는 마스크 개수를 감소시킬 수 있다. 이에 따라, 공정의 간소화 효과를 가지고, 비용 및 공정 시간이 절감된 표시 패널 제조 방법을 제공할 수 있다.
이후, 도 12f를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 제3 절연층(30) 및 제4 절연층(40)을 형성하는 단계를 포함할 수 있다. 패드(PD)는 제3 및 제4 절연층들(30, 40)에 정의된 패드 컨택홀(CNT-PD)을 통해 외부로 노출될 수 있다.
이후, 도 12g 및 도 12h를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은, 애노드(AE)을 형성하는 단계, 개구부가 정의된 화소 정의막(PDL)을 형성하는 단계, 발광 패턴(ELP)을 형성하는 단계, 및 캐소드(CE)을 형성하는 단계를 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시 장치 BS: 베이스층
TR: 트렌치 T1, T2, T3: 제1 내지 제3 트랜지스터들
DP-CL: 회로 소자층 DP-OLED: 표시 소자층
TFE: 봉지층 OSL: 광 제어층
WD: 윈도우 패널 PX1, PX2, PX3: 화소들
ED: 제1 전원 라인 EL: 제2 전원 라인
SCL: 스캔 라인 SSL: 센싱 라인
DL1, DL2, DL3: 제1 내지 제3 데이터 라인들

Claims (27)

  1. 상면 및 상기 상면과 대향되는 하면을 포함하고, 상기 상면에서부터 두께방향으로 일부가 제거되고 상기 상면과 연결된 측면 및 상기 측면과 연결된 바닥면으로 정의된 트렌치를 포함하는 베이스층;
    적어도 일부가 상기 트렌치에 중첩하고, 상기 베이스층 상에 배치된 차광 패턴;
    적어도 일부가 상기 트렌치에 중첩하는 반도체 패턴, 제1 전극, 제2 전극, 및 게이트를 포함하는 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 발광 소자를 포함하는 화소를 포함하고,
    상기 반도체 패턴의 적어도 일부는 상기 측면과 평행한 표시 패널.
  2. 제1 항에 있어서,
    상기 반도체 패턴은 상기 상면과 평행한 제1 부분, 상기 측면과 평행한 제2 부분, 및 상기 바닥면과 평행한 제3 부분을 포함하는 표시 패널.
  3. 제2 항에 있어서,
    상기 측면의 상기 두께방향에서의 폭은 0.5um 이상 500um 이하인 표시 패널.
  4. 제2 항에 있어서,
    상기 차광 패턴은 상기 상면과 접촉하는 제1 패턴, 상기 측면과 접촉하는 제2 패턴, 및 상기 바닥면과 접촉하는 제3 패턴을 포함하는 표시 패널.
  5. 제1 항에 있어서,
    상기 차광 패턴을 커버하고 상기 베이스층 상에 배치된 제1 절연층, 상기 반도체 패턴을 커버하고 상기 제1 절연층 상에 배치된 제2 절연층, 상기 게이트를 커버하고 상기 제2 절연층 상에 배치된 제3 절연층, 및 상기 제3 절연층 상에 배치된 제4 절연층을 더 포함하고,
    상기 발광 소자는 상기 제3 절연층 및 상기 제4 절연층에 정의된 제1 컨택홀을 통해 상기 반도체 패턴과 연결되는 표시 패널.
  6. 제5 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 게이트와 동일 층 상에 배치된 표시 패널.
  7. 제5 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은, 상기 제2 절연층에 의해 정의된 컨택홀을 통해 상기 반도체 패턴에 연결된 표시 패널.
  8. 제7 항에 있어서,
    상기 제1 전극은, 상기 제2 절연층 및 상기 제1 절연층에 의해 정의된 컨택홀을 통해 상기 차광 패턴에 연결된 표시 패널.
  9. 제5 항에 있어서,
    상기 화소와 연결된 패드를 더 포함하고,
    상기 패드는 상기 제2 절연층 상에 배치되고, 상기 제3 절연층 및 상기 제4 절연층에 정의된 제2 컨택홀을 통해 외부로 노출되는 표시 패널.
  10. 제5 항에 있어서,
    상기 제3 절연층은 상기 반도체 패턴의 일 부분과 접촉하는 표시 패널.
  11. 제5 항에 있어서,
    상기 발광 소자는 상기 제4 절연층 상에 배치된 애노드, 상기 애노드 상에 배치된 캐소드, 및 상기 애노드와 상기 캐소드 사이에 배치된 발광 패턴을 포함하고,
    상기 제4 절연층 상에 배치되고, 상기 애노드의 적어도 일부를 노출시키는 개구부가 정의된 화소 정의막을 더 포함하는 표시 패널.
  12. 제1 항에 있어서,
    상기 베이스층은 상기 트렌치와 이격되고, 상기 상면에서부터 상기 두께방향으로 일부가 제거된 서브 트렌치를 더 포함하고,
    상기 화소는 각각이 반도체 패턴, 제1 전극, 제2 전극, 및 게이트를 포함하는 제2 및 제3 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 상기 반도체 패턴 및 상기 제3 트랜지스터의 상기 반도체 패턴 중 어느 하나는 상기 서브 트렌치와 중첩하는 표시 패널.
  13. 제12 항에 있어서,
    적어도 일부가 상기 서브 트렌치와 중첩하고, 상기 베이스층 상에 배치된 서브 차광 패턴을 더 포함하는 표시 패널.
  14. 제1 항에 있어서,
    상기 바닥면과 상기 측면 사이의 각도는 90 이상 150도 이하인 표시 패널.
  15. 제1 항에 있어서,
    상기 화소와 연결되고 상기 베이스층 상에 배치된 제1 전원 라인, 제2 전원 라인, 스캔 라인, 센싱 라인, 및 데이터 라인을 더 포함하고,
    상기 제1 전원 라인, 상기 제2 전원 라인, 상기 스캔 라인, 상기 센싱 라인, 및 상기 데이터 라인은 상기 트렌치와 이격된 표시 패널.
  16. 제1 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 게이트 각각은 티타늄을 포함하는 하부층, 구리를 포함하는 중간층, 및 투명 전도성 산화물을 포함하는 상부층을 포함하는 표시 패널.
  17. 상면에서부터 두께방향으로 일부가 제거된 제1 영역 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하는 베이스층;
    적어도 일부가 상기 제1 영역에 중첩하고, 상기 베이스층 상에 배치된 차광 패턴;
    각각이 반도체 패턴, 제1 전극, 제2 전극, 및 게이트를 포함하는 제1 내지 제3 트랜지스터, 및 상기 제1 트랜지스터와 연결된 발광 소자를 포함하는 화소를 포함하고,
    상기 반도체 패턴들 중 어느 하나는, 상기 차광 패턴과 중첩하고 상기 제1 영역 및 상기 제1 영역과 인접한 상기 제2 영역의 일 부분에 배치된 표시 패널.
  18. 제17 항에 있어서,
    상기 차광 패턴과 중첩하는 상기 반도체 패턴은,
    상기 상면에서부터 두께방향으로 일부가 제거되어 형성된 상기 베이스층의 측면과 평행한 표시 패널.
  19. 제18 항에 있어서,
    상기 측면의 상기 두께방향에서의 폭은 0.5um 이상 500um 이하인 표시 패널.
  20. 제18 항에 있어서,
    상기 상면과 상기 측면의 사이의 각도는 90 이상 150도 이하인 표시 패널.
  21. 베이스층의 상면에서부터 두께방향으로 일부를 제거하여 트렌치를 형성하는 단계;
    적어도 일부가 상기 트렌치와 중첩하는 차광 패턴을 상기 베이스층 상에 형성하는 단계;
    상기 베이스층 상에 제1 절연층을 형성하는 단계;
    적어도 일부가 상기 트렌치와 중첩하는 반도체 패턴을 상기 제1 절연층 상에 형상하는 단계;
    상기 반도체 패턴의 일 부분을 노출시키는 제1 컨택홀들이 정의된 제2 절연층을 형성하는 단계;
    상기 반도체 패턴과 중첩하고 상기 제2 절연층 상에 배치된 게이트를 형성하는 단계; 및
    상기 게이트와 절연되고, 대응되는 상기 제1 컨택홀들을 통해 상기 반도체 패턴과 연결된 제1 전극 및 제2 전극을 형성하는 단계를 포함하는 표시 패널 제조 방법.
  22. 제21 항에 있어서,
    상기 트렌치는 상기 상면과 연결된 측면 및 상기 측면과 연결되고 상기 차광 패턴이 배치된 바닥면으로 정의되고,
    상기 반도체 패턴의 일 부분은 상기 측면과 평행하게 형성된 표시 패널 제조 방법.
  23. 제22 항에 있어서,
    상기 측면의 상기 두께방향에서의 폭은 0.5um 이상 500um 이하인 표시 패널 제조 방법.
  24. 제21 항에 있어서,
    상기 제1 전극의 일 부분을 노출시키는 제2 컨택홀이 정의된 제3 절연층을 상기 제2 절연층 상에 형성하는 단계; 및
    상기 제2 컨택홀과 중첩하는 제3 컨택홀이 정의된 제4 절연층을 상기 제3 절연층 상에 형성하는 단계를 더 포함하는 표시 패널 제조 방법.
  25. 제24 항에 있어서,
    상기 제2 컨택홀 및 상기 제3 컨택홀을 통해 상기 제1 전극의 상기 일 부분에 연결된 애노드를 형성하는 단계;
    상기 애노드의 적어도 일 부분을 노출시키는 개구부가 정의된 화소 정의막을 상기 제4 절연층 상에 형성하는 단계;
    상기 개구부에 중첩하는 발광 패턴을 형성하는 단계; 및
    상기 화소 정의막 상에 캐소드를 형성하는 단계를 더 포함하는 표시 패널 제조 방법.
  26. 제22 항에 있어서,
    상기 바닥면과 상기 측면 사이의 각도는 90 이상 150도 이하로 형성되는 표시 패널 제조 방법.
  27. 제21 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 게이트는 동일 마스크로 형성되고, 상기 제2 절연층 상에 배치된 표시 패널 제조 방법.
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