KR20240021984A - 발광 디바이스, 표시 디바이스, 전자 기기, 및 발광 디바이스의 제조 방법 및 제조 장치 - Google Patents
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Abstract
주기판, 주기판보다 상방에 위치하고, 마스크부 및 개구부를 포함하는 마스크, 및 마스크보다 상방에 위치하는 베이스 반도체부를 구비하는 반도체 기판과, 반도체 기판보다 상방에 위치하고, 제 1 발광부를 갖는 화합물 반도체부를 구비하고, 반도체 기판은 주기판을 두께 방향으로 관통하고, 제 1 발광부의 하방에 있어서 제 1 발광부와 겹치는 제 1 홀을 포함한다.
Description
본 개시는 발광 디바이스 등에 관한 것이다.
예를 들면 특허문헌 1에는 기판 상에 복수의 LED(발광 다이오드)를 형성하는 방법이 개시되어 있다.
본 개시에 관한 발광 디바이스는 주기판, 상기 주기판보다 상방에 위치하고, 마스크부 및 개구부를 포함하는 마스크, 및 상기 마스크보다 상방에 위치하는 베이스 반도체부를 구비하는 반도체 기판과, 상기 반도체 기판보다 상방에 위치하고, 제 1 발광부를 갖는 화합물 반도체부를 구비하고, 상기 반도체 기판은 상기 주기판을 두께 방향으로 관통하고, 상기 제 1 발광부의 하방에 있어서 상기 제 1 발광부와 겹치는 제 1 홀을 포함한다.
도 1은 본 실시형태에 관한 발광 디바이스의 구성을 나타내는 단면도이다.
도 2는 본 실시형태에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다.
도 3은 본 실시형태에 관한 발광 디바이스의 제조 장치의 일례를 나타내는 블록도이다.
도 4는 본 실시형태에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 5는 실시예 1에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 6은 실시예 1에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 7은 실시예 1에 관한 발광 디바이스의 평면도이다.
도 8은 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 9는 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 10은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다.
도 11은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 단면도이다.
도 12는 실시예 1에 관한 발광 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 13은 도 12의 발광 디바이스의 제조 방법을 나타내는 단면도이다.
도 14는 베이스 반도체부의 횡방향 성장의 일례를 나타내는 단면도이다.
도 15는 베이스 반도체부 및 화합물 반도체부의 구성을 나타내는 모식적 단면도이다.
도 16은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 17은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 18은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 블록도이다.
도 19는 구동 기판의 일례를 나타내는 단면도이다.
도 20은 실시예 2에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 21은 실시예 2에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 22는 실시예 2에 관한 발광 디바이스의 평면도이다.
도 23은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 24는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 25는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 26은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 27은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 28은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 29는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 30은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 31은 실시예 3에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 32는 실시예 3에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 33은 실시예 3에 관한 발광 디바이스의 평면도이다.
도 34는 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 35는 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 36은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 37은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 38은 실시예 4에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 39는 실시예 4에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 40은 실시예 5에 관한 발광 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 41은 실시예 5에 관한 발광 디바이스의 구성을 나타내는 단면도이다.
도 42는 실시예 5에 관한 발광 디바이스의 다른 제조 방법을 나타내는 플로우차트이다.
도 43은 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 44는 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 45는 실시예 7의 표시 디바이스를 나타내는 모식적 평면도이다.
도 46은 실시예 8에 관한 전자 기기의 구성을 나타내는 모식도이다.
도 2는 본 실시형태에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다.
도 3은 본 실시형태에 관한 발광 디바이스의 제조 장치의 일례를 나타내는 블록도이다.
도 4는 본 실시형태에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 5는 실시예 1에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 6은 실시예 1에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 7은 실시예 1에 관한 발광 디바이스의 평면도이다.
도 8은 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 9는 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 10은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다.
도 11은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 단면도이다.
도 12는 실시예 1에 관한 발광 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다.
도 13은 도 12의 발광 디바이스의 제조 방법을 나타내는 단면도이다.
도 14는 베이스 반도체부의 횡방향 성장의 일례를 나타내는 단면도이다.
도 15는 베이스 반도체부 및 화합물 반도체부의 구성을 나타내는 모식적 단면도이다.
도 16은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 17은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 단면도이다.
도 18은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 블록도이다.
도 19는 구동 기판의 일례를 나타내는 단면도이다.
도 20은 실시예 2에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 21은 실시예 2에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 22는 실시예 2에 관한 발광 디바이스의 평면도이다.
도 23은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 24는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 25는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 26은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 27은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 28은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 29는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 30은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 31은 실시예 3에 관한 발광 디바이스의 X 방향을 따른 단면도이다.
도 32는 실시예 3에 관한 발광 디바이스의 Y 방향을 따른 단면도이다.
도 33은 실시예 3에 관한 발광 디바이스의 평면도이다.
도 34는 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 35는 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 36은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 37은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다.
도 38은 실시예 4에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 39는 실시예 4에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 40은 실시예 5에 관한 발광 디바이스의 제조 방법을 나타내는 플로우차트이다.
도 41은 실시예 5에 관한 발광 디바이스의 구성을 나타내는 단면도이다.
도 42는 실시예 5에 관한 발광 디바이스의 다른 제조 방법을 나타내는 플로우차트이다.
도 43은 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 44는 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다.
도 45는 실시예 7의 표시 디바이스를 나타내는 모식적 평면도이다.
도 46은 실시예 8에 관한 전자 기기의 구성을 나타내는 모식도이다.
〔발광 디바이스〕
도 1은 본 실시형태에 관한 발광 디바이스의 구성을 나타내는 단면도이다. 도 1에 나타낸 바와 같이, 본 실시형태에 관한 발광 디바이스(30)는 주기판(1), 주기판(1)보다 상방에 위치하고, 마스크부(5) 및 개구부(K1)를 포함하는 마스크(6), 및 마스크(6)보다 상방에 위치하는 베이스 반도체부(8)를 구비하는 반도체 기판(10)과, 반도체 기판(10)보다 상방에 위치하고, 제 1 발광부(L1)를 갖는 화합물 반도체부(9)를 구비한다. 반도체 기판(10)은 주기판(1)(예를 들면, 벌크 결정의 자립 기판) 및 반도체부(예를 들면, 반도체층)을 포함하고 있으면 되고, 주기판(1)이 반도체여도 되고, 비반도체여도 된다. 발광 디바이스(30)에서는, 주기판(1)(예를 들면, 벌크 결정의 자립 기판)으로부터 베이스 반도체부(8)로의 방향을 상방이라고 한다(따라서, 연직 방향 상향, 혹은 도면에서의 상향과는 상이한 경우가 있다). 마스크(6)는 마스크부(5) 및 개구부(K1)를 포함하는 마스크 패턴이어도 된다. 개구부(K1)는 마스크부(5)가 존재하지 않는 영역이며, 개구부(K1)가 마스크부(5)로 둘러싸여 있지 않아도 된다.
반도체 기판(10)은 주기판(1)을 두께 방향으로 관통하고, 제 1 발광부(L1)의 하방에 있어서 제 1 발광부(L1)와 겹치는 제 1 홀(H1)을 포함한다. 다시 말하면, 제 1 홀(H1)은 평면시(주기판(1)의 법선 방향의 시인)에서 제 1 발광부(L1)와 겹친다. 평면시에서 2개의 구성 요소가 겹친다는 것은, 주기판(1)의 법선 방향의 시인(투시적 시인을 포함한다)에 있어서 일방의 구성 요소의 적어도 일부가 타방의 구성 요소에 겹치는 것을 의미한다. 2개의 구성 요소가(예를 들면 상하 방향으로) 떨어져서 겹쳐 있어도 된다. 화합물 반도체부(9)의 상방에는 제 1 전극(E1)을 형성할 수 있다. 제 1 홀(H1)은 주기판(1)의 이면(1U)(하면)에 광의 출사면이 되는 개구(KR)를 갖는다.
발광 디바이스(30)에서는, 주기판(1) 및 베이스 반도체부(8)의 격자 정수가 상이한 경우라도, 마스크부(5) 상에 있어서는 베이스 반도체부(8) 및 화합물 반도체부(9)의 관통 전위(결함)가 저감하기 때문에, 화합물 반도체부(9)에 포함되는 제 1 발광부(L1)의 발광 효율(예를 들면, 제 1 전극(E1)으로부터의 전하 주입량에 대한 광량의 비)이 높아진다. 관통 전위는 베이스 반도체부(8)로부터 화합물 반도체부(9)로 연장되는 전위(결함)이며, 전하 이동을 저해하여 발열의 원인이 된다.
발광 디바이스(30)는 주기판(1)을 포함하기 때문에 강성을 갖는다. 또한, 제 1 파장 변환층(J1)을 제 1 홀(H1) 내에 형성함으로써, 제 1 발광부(L1)에서 생기는 광보다 장파장(예를 들면, 가시광역)의 광을 개구(KR)로부터 출사시킬 수 있다.
베이스 반도체부(8) 및 화합물 반도체부(9)는 예를 들면 질화물 반도체를 포함한다. 질화물 반도체는 예를 들면 AlxGayInzN(0≤x≤1; 0≤y≤1; 0≤z≤1; x+y+z=1)으로 나타낼 수 있고, 구체예로서, GaN계 반도체, AlN(질화알루미늄), InAlN(질화인듐알루미늄), InN(질화인듐)을 들 수 있다. GaN계 반도체란, 갈륨 원자(Ga) 및 질소 원자(N)를 포함하는 반도체이며, 전형적인 예로서, GaN, AlGaN, AlGaInN, InGaN을 들 수 있다. 베이스 반도체부(8)는 도프형(예를 들면, 도너를 포함하는 n형)이어도 되고 논도프형이어도 된다.
질화물 반도체를 포함하는 베이스 반도체부(8)는 ELO(Epitaxial Lateral Overgrowth)법에 의해 형성할 수 있지만, 저결함을 실현할 수 있는 방법이면 다른 방법이어도 된다. ELO법에서는, 예를 들면, 주기판(1)으로서 베이스 반도체부(8)와 격자 정수가 상이한 이종 기판을 사용하고, 하지부(4)에 질화물 반도체를 사용하고, 마스크부(5)에 무기 화합물막을 사용하고, 개구부(K1)에 하지부(4)를 노출시킴으로써, 마스크부(5) 상에 베이스 반도체부(8)를 횡방향(Y 방향)으로 성장시킬 수 있다.
이하에서는, 주기판(1) 및 하지부(4)를 포함하여 하지 기판이라고 칭하고, 주기판(1), 하지부(4) 및 마스크(6)를 포함하여 템플릿 기판(7)이라고 칭하는 경우가 있다. 또한, ELO법으로 형성된 베이스 반도체부를 ELO 반도체층이라고 칭하는 경우가 있다.
ELO법을 사용하여 베이스 반도체부(8)를 형성할 경우, 주기판(1) 및 주기판(1) 상의 마스크(6)를 포함하는 템플릿 기판(7)을 사용해도 된다. 템플릿 기판(7)이 마스크부(5)에 대응하는 성장 억제 영역(예를 들면, Z 방향의 결정 성장을 억제하는 영역)과, 개구부(K1)에 대응하는 시드 영역을 가져도 된다. 예를 들면, 주기판(1) 상에 성장 억제 영역 및 시드 영역을 형성하고, 성장 억제 영역 및 시드 영역 상에 ELO법을 사용하여 베이스 반도체부(8)를 형성할 수도 있다.
〔발광 디바이스의 제조〕
도 2는 본 실시형태에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다. 도 2의 발광 디바이스의 제조 방법에서는, 템플릿 기판(ELO 성장용 기판)(7)을 준비하는 공정 후에, ELO법을 사용하여 베이스 반도체부(8)를 형성하는 공정을 행하여 반도체 기판(10)을 얻는다. 그 다음에, 화합물 반도체부(9)를 형성하는 공정을 행하고, 그 후, 주기판(1)에 대하여 그 이면(1U)으로부터 에칭을 행하여 제 1 홀(H1)을 형성하는 공정을 행한다.
도 3은 본 실시형태에 관한 발광 디바이스의 제조 장치의 일례를 나타내는 블록도이다. 도 3의 발광 디바이스의 제조 장치(70)는 템플릿 기판(7) 상에 베이스 반도체부(8) 및 화합물 반도체부(9)를 형성하는 반도체 형성부(72)와, 주기판(1)에 대하여 그 이면(1U)으로부터 에칭을 행하는 기판 가공부(73)와, 반도체 형성부(72) 및 기판 가공부(73)를 제어하는 제어부(74)를 구비한다.
반도체 형성부(72)는 MOCVD(Metal Organic Chemical Vapor Deposition) 장치를 포함하고 있어도 되고, 제어부(74)가 프로세서 및 메모리를 포함하고 있어도 된다. 제어부(74)는 예를 들면, 내장 메모리, 통신 가능한 통신 장치, 또는 액세스 가능한 네트워크 상에 격납된 프로그램을 실행함으로써 반도체 형성부(72) 및 기판 가공부(73)를 제어하는 구성이어도 된다. 상기 프로그램 및 상기 프로그램이 격납된 기록 매체 등도 본 실시형태에 포함된다.
〔표시 디바이스〕
도 4는 본 실시형태에 관한 표시 디바이스의 구성을 나타내는 단면도이다. 도 4에 나타낸 바와 같이, 표시 디바이스(50)는 발광 디바이스(30)와, 발광 디바이스(30)에 있어서의 주기판(1)의 반대측에 배치되고, 제 1 전극(E1)과 전기적으로 접속하는 구동 기판(TK)을 구비한다. 구동 기판(TK)에 포함되는 화소 회로에 의해 제 1 발광부(L1)의 발광 강도가 제어된다(후술). 구동 기판(TK)은 유리 기판 상 혹은 수지 기판 상에 복수의 트랜지스터를 포함하는 화소 회로가 형성되어 있는 구성이어도 되고, 실리콘 기판 상에 복수의 트랜지스터를 포함하는 화소 회로가 형성되어 있는 구성이어도 된다. 또한, 화소 회로가 CMOS(Complementary Metal Oxide Semiconductor) 회로를 포함하고 있어도 된다.
〔실시예 1〕
(전체 구성)
도 5는 실시예 1에 관한 발광 디바이스의 X 방향을 따른 단면도이다. 도 6은 실시예 1에 관한 발광 디바이스의 Y 방향을 따른 단면도이다. 도 7은 실시예 1에 관한 발광 디바이스의 평면도이다. 도 5, 도 6 및 도 7에 나타낸 바와 같이, 실시예 1에 관한 발광 디바이스(30)는 반도체 기판(10)과, 반도체 기판(10) 상에 위치하는 화합물 반도체부(9)와, 제 1 및 제 2 전극(E1·E2)을 구비한다. 반도체 기판(10)은 주기판(1)과, 주기판(1) 상에 위치하는 하지부(4)와, 하지부(4) 상에 위치하고, 마스크부(5) 및 개구부(K1·K2)를 포함하는 마스크(6)와, 마스크(6) 상에 위치하는 베이스 반도체부(8)를 갖는다. 화합물 반도체부(9)는 제 1 발광부(L1)를 갖는다. 제 1 전극(E1)은 화합물 반도체부(9)의 상방에 위치하고, 제 2 전극(E2)은 베이스 반도체부(8)의 상방에 위치한다. 베이스 반도체부(8) 및 화합물 반도체부(9)는 질화물 반도체(예를 들면, GaN계 반도체)를 포함한다. X 방향은 베이스 반도체부(8)의 <11-20> 방향(a축 방향), Y 방향은 베이스 반도체부(8)의 <1-100> 방향(m축 방향), Z 방향은 베이스 반도체부(8)의 <0001> 방향(c축 방향)이다. 다시 말하면, X 방향은 질화물 반도체(예를 들면, GaN계 반도체)의 결정 구조에 있어서의 <11-20> 방향, Y 방향은 질화물 반도체(예를 들면, GaN계 반도체)의 결정 구조에 있어서의 <1-100> 방향, Z 방향은 질화물 반도체(예를 들면, GaN계 반도체)의 결정 구조에 있어서의 <0001> 방향이다. 마스크(6)보다 하방의 구성(예를 들면, 주기판(1) 및 하지부(4))을 하지 기판(UK)이라고 칭하는 경우가 있다. 또한, 하지 기판 및 마스크(6)를 총칭하여 템플릿 기판(7)이라고 칭하는 경우도 있다. 하지부(4)는 하지층이어도 된다. 마스크(6)는 마스크층이어도 된다. 베이스 반도체부(8)는 베이스 반도체층이어도 된다. 화합물 반도체부(9)는 화합물 반도체층 혹은 디바이스층이어도 된다.
주기판(1)은 베이스 반도체부(8)와 격자 정수가 상이한 이종 기판이다. 주기판(1)은 차광 기판 예를 들면, 실리콘 기판이어도 된다. 주기판(1)은 하면 및 상면 사이를 관통하고, 평면시에서 제 1 발광부(L1)에 겹치는 제 1 홀(H1)을 포함한다. 제 1 홀(H1)은 베이스 반도체부(8)측을 향하여 끝이 가늘어지는 테이퍼 형상이어도 된다.
제 1 홀(H1) 내에는 수광 파장보다 장파장의 광을 발하는 제 1 파장 변환층(J1)이 형성된다. 제 1 파장 변환층(J1)은 제 1 발광부(L1)로부터 받은 광(예를 들면, 자외광)을 예를 들면 포토 루미네선스 작용에 의해 가시광으로 변환한다. 변환된 가시광은 제 1 홀(H1)을 통과하여 외부로 출사한다. 제 1 파장 변환층(J1)이 형광체 및 인광체 중 적어도 일방을 포함하고 있어도 된다. 제 1 홀(H1)은 주기판(1)의 이면(하면)(1U)에 가시광의 발광면이 되는 개구(KR)를 갖는다. 개구(KR)의 형상은 직사각형(도 7 참조), 마름모꼴, 원형, 타원형 등이지만, 이것에 한정되지 않는다. 실시예 1에서는, 제 1 홀(H1)의 저부의 적어도 일부가 하지부(4)에 포함된다. 도 5에 나타낸 바와 같이, 제 1 홀(H1)의 저부 전체가 하지부(4) 내에 위치해도 된다.
베이스 반도체부(8)는 개구부(K1) 상에 위치하는 제 1 부분(HD)과, 마스크부(5) 상에 위치하고, 제 1 부분(HD)보다 관통 전위 밀도가 작은 제 2 부분(SD)(저결함부)을 포함하고, 제 2 부분(SD)은 평면시에서 제 1 발광부(L1)와 겹친다. 제 2 부분(SD)의 관통 전위 밀도는 예를 들면, 5×106/cm2 이하이다. 이에 의해, 제 1 발광부(L1)의 발광 효율을 높일 수 있다. 관통 전위란, 베이스 반도체부(8)의 두께 방향으로 신장되어, 그 표층에 도달하는 것이다.
실시예 1에서는, 제 1 및 제 2 전극(E1·E2)은 Y 방향으로 나열된다. 제 1 전극(E1)은 예를 들면 애노드(p 전극), 제 2 전극(E2)은 예를 들면 캐소드(n 전극)이다. 제 1 전극(E1)은 평면시에 있어서 제 1 발광부(L1)와 겹친다. 이에 의해, 제 1 전극(E1) 및 제 1 발광부(L1) 사이의 전류 경로가 단축화된다. 제 1 및 제 2 전극(E1·E2)은 광 반사성을 갖는다. 이에 의해, 제 1 발광부(L1)로부터 제 1 전극(E1)을 향하는 광이 주기판(1)측으로 반사되기 때문에, 광의 이용 효율이 높아진다.
발광 디바이스(30)는 제 1 전극(E1)에 접속하는 제 1 패드(P1)와, 제 2 전극(E2)에 접속하는 제 2 패드(P2)를 포함한다. 평면시에 있어서, 제 2 패드(P2)의 적어도 일부는 제 1 홀(H1)과 겹치지 않는다. 이 때문에, 구동 기판(TK)과 발광 디바이스(30)를 접합할 때에, 제 2 패드(P2)에의 압압이 화합물 반도체부(9) 및 베이스 반도체부(8)에 주는 영향(예를 들면, 베이스 반도체부(8) 내부에 있어서의 크랙 등의 결함의 발생)이 저감한다. 또한, 제 1 및 제 2 패드(P1·P2)의 상면의 위치가 일치하고 있기 때문에, 구동 기판(TK)(도 4 참조)에의 실장이 용이해진다. 제 1 및 제 2 전극(E1·E2)은 베이스 반도체부(8)와 접촉하지 않고, 제 1 및 제 2 전극(E1·E2)과 베이스 반도체부(8) 사이에 절연막(DF)이 위치하는 구성으로 할 수 있다. 절연막(DF)은 투명해도 된다.
도 6에서는, 제 2 전극(E2)이 베이스 반도체부(8)에 접한다. 제 2 전극(E2)이 캐소드이면, 베이스 반도체부(8)를 n형의 반도체로 구성할 수 있다. 제 2 전극(E2)이 오목부(EH)를 갖고, 오목부(EH)에 절연층(DL)이 형성되어 있어도 된다. 오목부(EH)에 절연층(DL)이 형성되어 있음으로써 제 2 패드(P2)의 상면을 평탄화할 수 있다. 제 1 전극(E1) 및 제 2 전극(E2)을 세트로 하여, Y 방향에 이웃하는 2개의 세트의 간극에 차광층(QY)을 형성해도 된다. 차광층(QY)의 일부가 베이스 반도체부(8) 내에 위치해도 된다. 차광층(QY)은 광 흡수성이어도 되고, 베이스 반도체부(8)보다 저굴절률이어도 된다.
화합물 반도체부(9)는 제 2 발광부(L2) 및 제 3 발광부(L3)를 갖고, 주기판(1)은 두께 방향(Z 방향)의 관통 구멍이고, 평면시에서 제 2 발광부(L2)와 겹치는 제 2 홀(H2)과, 두께 방향의 관통 구멍이고, 평면시에서 제 3 발광부(L3)와 겹치는 제 3 홀(H3)을 포함한다.
제 1∼제 3 발광부(L1∼L3)는 X 방향으로 나열되고, 제 1∼제 3 홀(H1∼H3)도 X 방향으로 나열된다. 제 1∼제 3 발광부(L1∼L3) 각각의 발광 피크 파장은 430∼640[nm]의 파장역(가시광역)에 있어도 된다. 발광 디바이스(30)는 제 3 전극(E3) 및 제 4 전극(E4)을 구비하고, 평면시에서 제 3 전극(E3)이 제 2 발광부(L2)에 겹치고, 제 1 및 제 3 전극(E1·E3)이 X 방향으로 나열된다. 제 3 및 제 4 전극(E3·E4)이 Y 방향으로 나열되고, 제 2 및 제 4 전극(E2·E4)이 X 방향으로 나열된다.
발광 디바이스(30)는 평면시에 있어서 제 1 및 제 2 발광부(L1·L2)의 간극에 위치하는 제 1 격벽부(QF)를 포함한다. 제 1 격벽부(QF)는 차광성(예를 들면, 제 1 및 제 2 발광부(L1·L2)의 발광 파장의 광을 흡수하는 특성)을 갖고, 평면시에서 마스크(6)의 개구부(K1)와 겹친다. 제 1 격벽부(차광층)(QF)가 베이스 반도체부(8)보다 저굴절률이어도 된다.
발광 디바이스(30)는 평면시에 있어서 제 2 및 제 3 발광부(L2·L3)의 간극에 위치하는 제 2 격벽부(QS)를 포함한다. 제 2 격벽부(QS)는 차광성(예를 들면, 제 2 및 제 3 발광부(L2·L3)의 발광 파장의 광을 흡수하는 특성)을 갖고, 평면시에서 마스크부(5)의 중앙과 겹친다. 제 1 및 제 2 격벽부(QF·QS)는 Y 방향을 길이 방향으로 하는 형상이다. 제 2 격벽부(차광층)(QS)가 베이스 반도체부(8)보다 저굴절률이어도 된다.
베이스 반도체부(8)는 서로 분리된 제 1 영역(8F) 및 제 2 영역(8S)을 포함한다. 제 1 영역(8F)은 평면시에서 개구부(K1)와 겹치고, 제 2 영역(8S)은 평면시에서 개구부(K2)와 겹친다. 제 1 및 제 2 영역(8F·8S) 각각이 긴 형상이며, 제 1 및 제 2 영역(8F·8S) 사이에 제 2 격벽부(QS)가 배치된다.
제 1 및 제 2 격벽부(QF·QS)는 예를 들면, 발광부(L1)에서 생긴 광이, 홀(H1) 이외의 홀(예를 들면, 홀(H2))에 입사하거나, 다른 발광부(예를 들면, 발광부(L2))의 활성층에 입사하거나 하는 크로스 토크 현상을 저감하는 기능을 갖는다. 이 점에서, 제 1 및 제 2 격벽부(QF·QS)는 투광성이 낮은 막이면 되고(흡광성을 갖는 막 뿐만 아니라 광반사성을 갖는 막이어도 되고), 구체적으로는 Al, Ag, Cu, Cr, Au 등의 금속막이어도 되고, 반도체막, 유전체막, 수지막(예를 들면, 흡광성의 블랙 포토레지스트) 등이어도 된다.
도 8은 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다. 도 7에서는 Y 방향에 관하여 복수의 제 1 발광부(L1)가 직선 형상으로 나열되어 있지만, 이에 한정되지 않는다. 도 8에 나타낸 바와 같이, Y 방향에 관하여 복수의 제 1 발광부(L1)가 지그재그 형상으로 배치된 구성이어도 된다. 복수의 제 1 발광부(L1)가 동일색 발광해도 된다. 도 8에서는, Y 방향에 관하여 개구부(K1·K3)가 지그재그 형상으로 배치된다. 도 9는 실시예 1에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다. 도 7에서는 제 1∼제 3 발광부(L1∼L3)가 X 방향(베이스 반도체부(8)의 <11-20> 방향)으로 나열되지만, 이에 한정되지 않는다. 도 9에 나타낸 바와 같이, 제 1∼제 3 발광부(L1∼L3)가 Y 방향(베이스 반도체부(8)의 <1-100> 방향)으로 나열되는 구성이어도 된다. Y 방향으로 나열되는 제 1 발광부(L1) 및 제 2 발광부(L2)의 간극, 및 제 2 발광부(L2) 및 제 3 발광부(L3)의 간극에, 제 3 격벽부(차광층)(QT)를 형성해도 된다. 제 3 격벽부(QT)는 광흡수성이어도 되고, 베이스 반도체부(8)보다 저굴절률이어도 된다.
(제조 방법)
도 10은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 플로우차트이다. 도 11은 실시예 1에 관한 발광 디바이스의 제조 방법의 일례를 나타내는 단면도이다. 도 10 및 도 11에 나타내는 발광 디바이스의 제조 방법에서는, 템플릿 기판(7)을 준비하는 공정 후에, ELO법을 사용하여 베이스 반도체부(8)를 형성하는 공정을 행하여 반도체 기판(10)을 얻는다. 그 다음에, 화합물 반도체부(9)를 형성하는 공정을 행하고, 그 후, 제 1 및 제 2 전극(E1·E2)을 형성하는 공정을 행하고, 그 후, 제 1 및 제 2 패드(P1·P2)를 형성하는 공정을 행한다. 그 후, 반도체 기판(10)에 대하여 주기판(1)의 이면(1U)으로부터 에칭을 행하고, 반도체 기판(10)에 주기판(1)을 관통하는 제 1 홀(H1)을 형성하는 공정을 행한다. 그 후, 제 1 홀(H1)에 제 1 파장 변환층(J1)을 형성하는 공정을 행한다. 또한, 주기판(1)에 제 1 홀(H1) 등의 관통 구멍을 형성할 경우, 예를 들면, 웨트 에칭 또는 드라이 에칭 등의 방법에 의해 형성할 수 있다. 보다 구체적으로는, 예를 들면, Bosch법에 의해 관통 구멍을 형성해도 된다. 또한, 제 2 홀(H2) 및 제 3 홀(H3) 등의 관통 구멍도 상기의 방법으로 형성할 수 있다.
도 12는 실시예 1에 관한 발광 디바이스의 제조 방법의 다른 예를 나타내는 플로우차트이다. 도 13은 도 12의 발광 디바이스의 제조 방법을 나타내는 단면도이다. 도 12 및 도 13에 나타낸 바와 같이, 제 1 및 제 2 패드(P1·P2)를 형성하는 공정 후, 구동 기판(TK)을 접합하는 공정을 행하고 나서 주기판(1)의 에칭을 행해도 된다. 예를 들면 주기판(1)에 실리콘 기판(일반적인 두께는 300㎛∼2.0mm 정도)을 사용했을 경우, 두꺼운 실리콘 기판에 관통 구멍을 형성하는 것은 용이하지 않기 때문에, 실리콘 기판의 반대측에 구동 기판(TK)을 접합한 후에, 실리콘 기판(주기판(1))을 웨트 에칭, 드라이 에칭, 연마, CMP(Chemical Mechanical Polishing) 등의 방법으로 박판화하고(예를 들면, 두께 300㎛ 이하), 그 후에 개구(KR)를 갖는 관통 구멍을 형성해도 된다.
(주기판)
주기판(1)에는 GaN계 반도체와 상이한 격자 정수를 갖는 이종 기판을 사용할 수 있다. 이종 기판으로서는, 단결정의 실리콘(Si) 기판, 사파이어(Al2O3) 기판, 실리콘카바이드(SiC) 기판 등을 들 수 있다. 주기판(1)의 면방위는 예를 들면, 실리콘 기판의 (111)면, 사파이어 기판의 (0001)면, SiC 기판의 6H-SiC(0001)면이다. 이것들은 예시이며, ELO 베이스 반도체부(8)를 ELO법으로 성장시킬 수 있는 주기판 및 면 방위이면 된다.
(하지부)
하지부(4)로서, 주기판(1)측으로부터 순서대로, 버퍼부(2) 및 시드부(3)를 형성할 수 있다. 버퍼부(2)는 버퍼층이어도 된다. 시드부(3)가 시드층이어도 된다. 버퍼부(2)는 예를 들면, 주기판(1)과 시드부(3)가 다이렉트하게 접촉하여 서로 용융되는 것을 저감시키는 기능을 갖는다. 예를 들면, 주기판(1)에 실리콘 기판을 사용하여, 시드부(3)에 GaN계 반도체를 사용했을 경우, 양자(주기판과 시드부)가 서로 용융되기 때문에, 예를 들면, AlN층 및 SiC(탄화실리콘)층 중 적어도 일방을 포함하는 버퍼부(2)를 형성함으로써, 용융이 저감된다. 버퍼부(2)의 일례인 AlN층은 예를 들면 MOCVD 장치를 사용하여, 두께 10nm 정도∼5㎛ 정도로 형성할 수 있다. 버퍼부(2)가 시드부(3)의 결정성을 높이는 효과, 베이스 반도체부(8)의 내부 응력을 완화하는(발광 디바이스(30)의 휨을 완화하는) 효과 중 적어도 일방을 갖고 있어도 된다. 시드부(3)와 서로 용융되지 않는 주기판(1)을 사용했을 경우에는, 버퍼부(2)를 형성하지 않는 구성으로 하는(즉, 하지부(4)를 시드부로 구성하는) 것도 가능하다. 또한, 도 5와 같이, 하지부(4)가 평면시에서 마스크부(5)의 전체와 겹치는 구성에 한정되지 않는다. 하지부(4)는 마스크(6)의 개구부(K1·K2)로부터 노출되면 되기 때문에, 하지부(4)를 평면시에서 개구부(K1·K2)와 겹치도록 국소적으로(예를 들면, Y 방향으로 신장되는 슬릿 형상으로) 형성해도 된다(후술).
버퍼부(2)(예를 들면, 질화알루미늄이나, 실리콘 카바이드) 및 시드부(3)(예를 들면, GaN계 반도체) 중 적어도 일방을 스퍼터 장치(PSD: pulse sputter deposition, PLD: pulase laser deposition 등)를 사용하여 성막할 수도 있다. 스퍼터 장치를 사용하면, 저온 성막 및 대면적 성막이 가능, 코스트 다운 등의 메리트가 있다.
(마스크)
마스크(6)의 개구부(K1·K2)는 시드부(3)를 노출시켜, 베이스 반도체부(8)의 성장을 개시시키는 성장 시작용 홀의 기능을 갖고, 마스크(6)의 마스크부(5)는 베이스 반도체부(8)를 횡방향 성장시키는 선택 성장용 마스크의 기능을 갖는다. 개구부(K1·K2)는 마스크부(5)가 없는 부분이며, 개구부(K1·K2)가 마스크부(5)로 둘러싸여 있지 않아도 된다.
마스크(6)로서, 예를 들면, 실리콘산화막(SiOx), 질화티탄막(TiN 등), 실리콘질화막(SiNx), 실리콘산질화막(SiON), 및 고융점(예를 들면 1000℃ 이상)을 갖는 금속막 중 어느 1개를 포함하는 단층막, 또는 이것들의 적어도 2개를 포함하는 적층막을 사용할 수 있다.
예를 들면, 하지부(4) 상에 스퍼터법을 사용하여 두께 100nm 정도∼4㎛ 정도(바람직하게는 150nm 정도∼2㎛ 정도)의 실리콘산화막을 전면 형성하고, 실리콘산화막의 전면에 레지스트를 도포한다. 그 후, 포토리소그래피법을 사용하여 레지스트를 패터닝하고, 스트라이프 형상의 복수의 개구부를 가진 레지스트를 형성한다. 그 후, 불산(HF), 버퍼드불산(BHF) 등의 웨트 에천트에 의해 실리콘산화막의 일부를 제거하여 복수의 개구부(K1·K2 포함)로 하고, 레지스트를 유기 세정으로 제거함으로써 마스크(6)가 형성된다. 다른 예로서, 실리콘질화막을 스퍼터 장치, 혹은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 장치를 사용하여 성막해도 된다. 실리콘질화막은 실리콘산화막보다 얇아도 베이스 반도체부(8)의 1000℃ 정도의 성막 온도에 견딜 수 있다. 실리콘질화막의 막두께는 20nm∼4㎛ 정도로 할 수 있다.
개구부(K1·K2)는 긴 형상(슬릿 형상)이며, ELO 베이스 반도체부(8)의 a축 방향(X 방향)으로 주기적으로 배열된다. 개구부(K1·K2)의 폭은 0.1㎛∼20㎛ 정도로 한다. 각 개구부의 폭이 작을수록, 각 개구부로부터 ELO 베이스 반도체부(8)에 전파하는 관통 전위의 수는 감소한다. 또한, 제 2 부분(LD)을 크게 할 수 있다.
실리콘산화막은 ELO 베이스 반도체부(8)의 성막 중에 미량이지만 분해, 증발하여, ELO 베이스 반도체부(8)에 도입되게 되는 경우가 있지만, 실리콘질화막, 실리콘산질화막은 고온에서 분해, 증발하기 어렵다고 하는 메리트가 있다.
이에, 마스크(6)를, 실리콘질화막 혹은 실리콘산질화막의 단층막이어도 되고, 하지부(4) 상에 실리콘산화막 및 실리콘질화막을 이 순서로 형성한 적층막으로 해도 되고, 하지부(4) 상에 실리콘질화막 및 실리콘산화막을 이 순서로 형성한 적층체막으로 해도 되고, 하지부 상에 실리콘질화막, 실리콘산화막 및 실리콘질화막을 이 순서로 형성한 적층막으로 해도 된다.
마스크부(5)의 핀홀 등의 이상 부분은 성막 후에 유기 세정 등을 행하고, 다시 성막 장치에 도입하여 동종막을 형성함으로써, 이상 부분을 소멸시킬 수 있다. 일반적인 실리콘산화막(단층)을 사용하고, 이러한 재성막 방법을 사용하여 양질의 마스크(6)를 형성할 수도 있다.
(템플릿 기판의 구체예)
주기판(1)에는 (111)면을 갖는 실리콘 기판을 사용하고, 하지부(4)의 버퍼부(2)는 AlN층(30nm∼300nm 정도, 예를 들면 150nm)으로 했다. 하지부(4)의 시드부(3)는 제 1 층인 Al0.6Ga0.4N층(예를 들면, 300nm)과, 제 2 층인 GaN층(예를 들면, 1∼2㎛)이 이 순서로 형성된 그레이디드층으로 했다.
마스크(6)에는 산화실리콘막(SiO2)과 질화실리콘막(SiN)을 이 순서로 형성한 적층체를 사용했다. 산화실리콘막의 두께는 예를 들면 0.3㎛, 질화실리콘막의 두께는 예를 들면 70nm이다. 산화실리콘막 및 질화실리콘막 각각의 성막에는 플라즈마 화학 기상 성장(CVD)법을 사용했다.
(베이스 반도체부)
실시예 1에서는, 베이스 반도체부(8)를 GaN층으로 하고, MOCVD 장치를 사용하여 전술한 템플릿 기판(7) 상에 질화갈륨(GaN)의 ELO 성막을 행했다. ELO 성막 조건의 일례로서, 기판 온도: 1120℃, 성장 압력: 50kPa, TMG(트리메틸갈륨): 22sccm, NH3: 15slm, V/III=6000(III족 원료의 공급량에 대한 V족 원료의 공급량의 비)을 채용할 수 있다.
이 경우, 개구부(K1·K2)에 노출된 시드부(3)(제 2 층인 GaN층) 상에 제 1 및 제 2 영역(8F·8S)(베이스 반도체부(8))이 선택 성장(종방향 성장)하고, 계속해서 마스크부(5) 상에 횡방향 성장한다. 그리고, 마스크부(5) 상에 있어서 그 양측으로부터 횡방향 성장하는 제 1 및 제 2 영역(8F·8S)(베이스 반도체부(8))이 회합하기 전에 이들 횡성장을 정지시켰다.
마스크부(5)의 폭(X 방향의 사이즈)은 50㎛, 개구부(K1·K2)의 폭(X 방향의 사이즈)은 5㎛, ELO 베이스 반도체부(8)의 횡폭(X 방향의 사이즈)은 53㎛, 제 2 부분(LD)의 폭(X 방향의 사이즈)은 24㎛, ELO 베이스 반도체부(8)의 층 두께는 5㎛였다. ELO 베이스 반도체부(8)의 애스펙트비는 53㎛/5㎛=10.6이 되어, 매우 높은 애스펙트비가 실현되었다. 마스크부(5)의 폭은 화합물 반도체부(9) 등의 사양에 따라 설정할 수 있다(예를 들면, 10㎛∼200㎛ 정도).
실시예 1에 있어서의 ELO 베이스 반도체부(8)의 형성에서는, 횡방향 성막 레이트를 높였다. 횡방향 성막 레이트를 높이는 방법은 이하와 같다. 우선, 개구부(K1·K2)로부터 노출된 시드부(3) 상에, Z 방향(c축 방향)으로 성장하는 종성장층을 형성하고, 그 후, X 방향(a축 방향)으로 성장하는 횡성장층을 형성한다. 이 때, 종성장층의 두께를 10㎛ 이하, 바람직하게는 5㎛ 이하, 더욱 바람직하게는 3㎛ 이하로 함으로써, 횡성장층의 두께를 낮게 억제하여, 횡방향 성막 레이트를 높일 수 있다.
도 14는 베이스 반도체부(ELO 반도체층)의 횡방향 성장의 일례를 나타내는 단면도이다. 도 14에 나타낸 바와 같이, 시드부(3) 상에, 이니셜 성장층(SL)을 형성하고, 그 후, 이니셜 성장층(SL)으로부터 베이스 반도체부(8A·8B)를 횡방향 성장시키는 것이 바람직하다. 이니셜 성장층(SL)은 베이스 반도체부(8A·8B)의 횡방향 성장의 기점이 된다. ELO 성막 조건을 적절히 제어함으로써, 베이스 반도체부(8A·8B)를 Z 방향(c축 방향)으로 성장시키거나, X 방향(a축 방향)으로 성장시키거나 하는 제어가 가능하다.
여기서는, 이니셜 성장층(SL)의 에지가, 마스크부(5)의 상면으로 올라가기 직전(마스크부(5)의 측면 상단에 접하고 있는 단계), 또는 마스크부(5)의 상면으로 올라간 직후의 타이밍에서 이니셜 성장층(SL)의 성막을 멈추는(즉, 이 타이밍에서, ELO 성막 조건을 c축 방향 성막 조건으로부터 a축 방향 성막 조건으로 스위칭하는) 것이 바람직하다. 이렇게 하면, 이니셜 성장층(SL)이 마스크부(5)로부터 약간 돌출되어 있는 상태로부터 횡방향 성막을 행하기 때문에, 베이스 반도체부(8)의 두께 방향으로의 성장에 재료가 소비되는 것을 저감하여, 베이스 반도체부(8A·8B)를 고속으로 횡방향 성장시킬 수 있다. 이니셜 성장층(SL)은 예를 들면, 0.1㎛ 이상 4.0㎛ 이하의 두께로 형성할 수 있다.
(화합물 반도체부 및 전극)
도 15는 베이스 반도체부 및 화합물 반도체부의 구성을 나타내는 모식적 단면도이다. 실시예 1에서는 베이스 반도체부(8) 상에 LED(발광 다이오드)를 구성하는 화합물 반도체부(9)를 성막한다. 베이스 반도체부(8)는 예를 들면 실리콘 등이 도프된 n형이다. 화합물 반도체부(9)는 하층측으로부터 순서대로 활성층(34), 전자 블록킹층(35), 및 p형 반도체층(36)을 포함한다. 활성층(34)은 MQW(Multi-Quantum Well)이며, InGaN층 및 GaN층을 포함한다. 제 1 발광부(L1)는 활성층(34)에 포함된다. 전자 블록킹층(35)은 예를 들면 AlGaN층이다. p형 반도체층(36)은 예를 들면 p형의 GaN층이다. 애노드인 제 1 전극(E1)은 p형 반도체층(36)과 접촉하도록 배치되고, 캐소드인 제 2 전극(E2)은 베이스 반도체부(8)와 접촉하도록 배치된다. 제 1 전극(E1), 베이스 반도체부(8), 활성층(34), 전자 블록킹층(35), p형 반도체층(36) 및 제 2 전극(E2)에 의해 발광 소자(ED)(소위 마이크로 LED)가 구성된다. 베이스 반도체부(8)와 활성층(34) 사이에 n형 반도체층을 형성해도 된다.
제 1 전극(E1) 및 제 2 전극(E2)에 대해서는, Al, Ag, Cr, Pd, Pt, Au, Ni, Ti, V, W, Cu, Ｚn, Sn 및 In 중 적어도 1개 포함하는 단층 구조 또는 복층 구조여도 되고, 합금층을 포함하고 있어도 된다. 화합물 반도체부(9)의 발광 파장이 420nm보다 짧을 경우(발광 스펙트럼에 420nm보다 단파장의 발광을 포함할 경우)에는, 제 1 및 제 2 전극(E1·E2) 중 적어도 일방에 Ag를 포함시킴으로써 광반사율을 향상시킬 수 있다. 제 1 및 제 2 전극(E1·E2) 중 적어도 일방을, 화합물 반도체부(9) 상의 투광성 도전막(ITO(Indium Tin Oxide) 등)과, 광반사성 금속막(Ag, Al, Ti 등)의 적층 구조로 할 수도 있다.
보호층(DF)은 제 1 및 제 2 전극(E1·E2)을 전기적으로 분리하는 기능을 가진다. 보호층(DF)이 화합물 반도체부(9)의 일부를 에칭 등으로 제거함으로써 생기는 측면, 또는 측면에 형성되는 데미지층을 트리트먼트하는 효과를 갖고 있어도 된다.
또한, 베이스 반도체부(8)(ELO 반도체층) 및 화합물 반도체부(9)를 같은 성막 장치(예를 들면, MOCVD 장치)로 연속적으로 성막할 수도 있고, 베이스 반도체부(8)가 성막된 상태의 기판을 일단 성막 장치로부터 취출하고, 다른 장치로 화합물 반도체부(9)를 성막할 수도 있다. 이 경우, 베이스 반도체부(8) 상에 재성장시의 버퍼가 되는 n형의 GaN층(예를 들면, 두께 0.1㎛ 정도∼3㎛ 정도)을 형성한 후에, 화합물 반도체부(9)를 형성해도 된다.
(파장 변환층)
제 1∼제 3 파장 변환층(J1∼J3)에는 형광체 및 인광체 중 적어도 일방을 포함하는 재료를 사용할 수 있다. 예를 들면, 제 1 파장 변환층(J1)으로서 자외광을 청색광으로 변환하는 재료를 사용하고, 제 2 파장 변환층(J2)으로서 자외광을 녹색광으로 변환하는 재료를 사용하고, 제 3 파장 변환층(J3)으로서 자외광을 적색광으로 변환하는 재료를 사용함으로써, 제 1 홀(H1)의 개구(발광면)(KR)로부터 적색광이 출사되고, 제 2 홀(H2)의 개구(발광면)(KG)로부터 녹색광이 출사되고, 제 3 홀(H3)의 개구(발광면)(KB)로부터 청색광이 출사된다. 제 1∼제 3 파장 변환층(J1∼J3)은 포토리소그래피법, 잉크젯법 등을 사용하여 형성할 수 있다.
반도체 기판(10)에 형성된, 예를 들면 제 1 홀(H1)은 제 1 파장 변환층(J1)(형광체 및 인광체 중 적어도 일방을 포함한다)을 제 1 홀(H1) 내에 유지하는 용기로서의 기능을 갖는다. 활성층(34)으로부터의 광은 제 1 홀(H1) 내의 제 1 파장 변환층(J1)에 의해 원하는 파장으로 변환된다. 제 1 파장 변환층(J1)에 사용되는 형광체, 인광체의 특성(예를 들면, 입형, 사이즈, 변환 효율)에 따라 제 1 파장 변환층(J1)의 최저 막 두께가 결정된다. 주기판(1)은 베이스 반도체부(8) 및 화합물 반도체부(9)의 성막 후에 연마하여 얇게 할 수 있지만, 최종적인 주기판(1)의 두께는 제 1 파장 변환층(J1)의 최저 막 두께보다 두껍게 하는 것이 바람직하다. 제 2 및 제 3 홀(H2·H3) 및 제 2 및 제 3 파장 변환층(J2·J3)에 대해서도 마찬가지이다.
(표시 디바이스)
도 16 및 도 17은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 단면도이다. 도 18은 실시예 1에 관한 표시 디바이스의 구성을 나타내는 블록도이다. 도 16∼도 18에 나타낸 바와 같이, 표시 디바이스(50)는 발광 디바이스(30)와, 발광 디바이스(30)에 있어서의 주기판(1)의 반대측에 배치되고, 제 1 및 제 2 패드(P1·P2)와 전기적으로 접속하는 구동 기판(TK)을 구비한다. 구동 기판(TK)은 고전위측 전원(PH), 저전위측 전원(PL), 복수의 화소 회로(XC), 제 1 및 제 2 드라이버 회로(D1·D2) 및 제어 회로(DC)를 구비한다. 화소 회로(XC)는 예를 들면, 도전 패드(PK), 기입 트랜지스터(WT), 구동 트랜지스터(DT), 및 용량(커패시터)(CP)을 포함하고, 구동 트랜지스터(DT)에 의해 제 1 발광부(L1)의 발광 강도(발광 소자(ED)의 전류값)가 제어된다.
발광 디바이스(30)를 구동 기판(TK)에 실장한 상태에서는, 구동 기판(TK)의 고전위측 전원(PH)이 구동 트랜지스터(DT)의 채널을 통해 도전 패드(PK)에 접속되고, 도전 패드(PK)가 제 1 패드(P1)를 통해 제 1 전극(E1)(애노드)에 접속되고, 구동 기판(TK)의 저전위측 전원(PL)이 제 2 패드(P2)를 통해 제 2 전극(E2)(캐소드)에 접속된다.
화소 회로(XC)에서는, 제 1 드라이버(D1)(스캔 드라이버)에 의해 주사선(GL)이 선택되는 기간에, 제 2 드라이버(D2)(데이터 드라이버)에 접속하는 데이터선(YL)으로부터의 표시 전압(계조 데이터(DT)에 대응하는 전압)이, 기입 트랜지스터(WT)를 통해 용량(CP)에 기입되고, 이 표시 전압에 따른 전류가, 구동 트랜지스터(DT)의 채널, 도전 패드(PK), 제 1 패드(P1), 제 1 전극(E1) 및 활성층(34)을 거쳐 제 2 전극(E2)으로 흐름으로써, 활성층(34)의 제 1 발광부(L1)가 계조 데이터(DT)(제어 회로(DC)에 입력되는 영상 데이터)에 따른 강도로 발광한다. 제 1 발광부(L1)로부터의 광(예를 들면, 자외광)은 제 1 파장 변환층(J1)에서 가시광으로 변환되기 때문에, 결과적으로 계조 데이터(DT)에 따른 강도의 가시광(예를 들면, 적색광)을 얻을 수 있다. 제 2 및 제 3 발광부(L2·L3)에 대해서도 마찬가지이다.
구동 기판(TK)이 실리콘 기판을 포함하고, 화소 회로(XC)가 실리콘 기판 상에 형성되어 있어도 된다. 이 경우, 각 트랜지스터(DT, WT 등)의 채널이 실리콘(예를 들면, 어모퍼스실리콘, 폴리실리콘)을 포함하고 있어도 된다.
도 19는 구동 기판의 일례를 나타내는 단면도이다. 도 19에 나타낸 바와 같이, 구동 기판(TK)의 화소 회로(XC)가 기판(24) 상에 형성된, n채널 MOS 트랜지스터(25) 및 p채널 MOS 트랜지스터(26)를 포함하는 CMOS 회로(27)를 구비하고 있어도 된다.
발광 디바이스(30)의 주기판(1)과 구동 기판(TK)의 기판(24)의 재료가 같아도 된다. 예를 들면, 발광 디바이스(30) 및 구동 기판(TK) 각각에 실리콘 기판을 사용한(즉, 주기판(1)과 구동 기판(TK)의 기판(24)의 열팽창 계수가 같은) 경우, 발광 디바이스(30)의 구동 기판(TK)에의 접합 정밀도(본딩 정밀도)가 높아져, 수율이 향상된다. 또한, 발광면(표시면)이 큰 발광 디바이스(30)와 구동 기판(TK)의 접합도 가능하게 된다.
실시예 1의 표시 디바이스(50)에서는, 제 1 홀(H1)의 개구(KR)를 적색 서브 화소의 발광면, 제 2 홀(H2)의 개구(KG)를 녹색 서브 화소의 발광면, 제 3 홀(H3)의 개구(KB)를 청색 서브 화소의 발광면으로 할 수 있고, 이들 3개의 서브 화소에 의해 1개의 화소가 구성된다. 일례로서, 제 1 영역(8F)(베이스 반도체부(8))의 횡폭을 53㎛ 정도, X 방향의 서브 화소 피치를 28㎛ 정도, Y 방향의 서브 화소 피치를 84㎛ 정도로 하면, 1인치당 화소수(PPI)가 900 정도인 표시 디바이스(마이크로 LED 디스플레이)를 형성할 수 있다.
실시예 1에 의하면, 주기판(1)에 이종 기판을 사용해도, 예를 들면 제 1 홀(H1) 형성 영역의 상방에 위치하는 제 1 발광부(L1)의 결정성을 향상시켜, 제 1 발광부(L1)의 발광 효율을 높일 수 있다. 또한, 성장용 기판인 주기판(1)에 예를 들면 제 1 홀(H1)의 일부를 형성함으로써, 제 1 홀(H1)을 제 1 파장 변환층(J1)을 유지하기 위한 용기로서 기능시킬 수 있음과 아울러, 투광성이 낮은 주기판(1)(예를 들면, 실리콘 기판)을, 크로스 토크 현상(인접 발광부간의 광간섭)을 완화하기 위한 광 차폐 구조로서 기능시킬 수 있다. 이에 의해, 제 1 발광부(L1)에서 생긴 광의 취출 구조가 간이해지고, 인출 효율도 높아진다.
〔실시예 2〕
도 20은 실시예 2에 관한 발광 디바이스의 X 방향을 따른 단면도이다. 도 21은 실시예 2에 관한 발광 디바이스의 Y 방향을 따른 단면도이다. 도 22는 실시예 2에 관한 발광 디바이스의 평면도이다. 실시예 2의 발광 디바이스(30)에서는, 제 1 홀(H1)의 저부의 적어도 일부가 하지부(4)에 포함되고, 제 1 홀(H1) 내에 제 1 홀(H1)의 저부에 접하는 투명 수지층(TL)과, 제 1 파장 변환층(J1)이 형성된다. 투명 수지층(TL) 및 제 1 파장 변환층(J1)이 접촉하고, 투명 수지층(TL) 및 제 1 파장 변환층(J1)의 접촉면이 주기판(1) 내에 위치한다. 투명 수지층(TL)에는 하지부(4)보다 굴절률이 작은 재료를 사용할 수 있다. 제 2 및 제 3 홀(H2·H3)에 대해서도 마찬가지이다. 이렇게 하면, 하지부(4) 내에 전파한 광(미광)의 제 1∼제 3 파장 변환층(J1∼J3)으로의 입사를 억제할 수 있다.
실시예 2에서는 도 21 및 도 22에 나타낸 바와 같이, 평면시에 있어서 제 1 패드(P1)의 적어도 일부는 제 1 홀(H1)과 겹치지 않는다. 이렇게 하면, 제 1 패드(P1)에의 압압이 화합물 반도체부(9) 및 베이스 반도체부(8)에 주는 영향을 저감할 수 있다. 또한, 제 1 패드(P1)의 적어도 일부는 제 1 발광부(L1)와 겹치지 않는다. 이렇게 하면, 제 1 패드(P1)에의 압압이 화합물 반도체부(9)의 제 1 발광부(L1)에 주는 영향을 저감할 수 있다. 제 1 패드(P1)는 베이스 반도체부(8)와 접촉하지 않고, 제 1 패드(P1)와 베이스 반도체부(8) 사이에 절연막(DF)이 위치하는 구성으로 할 수 있다. 이렇게 하면 단락 경로의 형성을 방지할 수 있다. 절연막(DF)은 투명해도 된다.
도 23 및 도 24는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 23의 발광 디바이스(30)에서는, 제 1 홀(H1)의 저부의 적어도 일부가 마스크(6)에 포함된다. 이렇게 하면, 하지부(4) 내에 전파한 광(미광)의 제 1∼제 3 파장 변환층(J1∼J3)으로의 입사를 억제할 수 있다.
도 24의 발광 디바이스(30)에서는, 제 1 홀(H1)은 마스크(6)를 관통하고, 제 1 홀(H1)의 저부의 적어도 일부가 베이스 반도체부(8)에 포함된다. 또한, 제 1 홀(H1)의 저부가 베이스 반도체부(8)의 하면이어도 된다. 투명 수지층(TL)에는, 마스크(6)보다 굴절률이 작은 재료를 사용할 수 있다. 이렇게 하면, 마스크(6) 내에 전파한 광(미광)의 제 1∼제 3 파장 변환층(J1∼J3)으로의 입사를 억제할 수 있다. 또한, 예를 들면, 제 1 발광부(L1)로부터 홀(H1)의 저부까지의 광로에 있어서 굴절률의 변동이 없다. 따라서, 제 1 발광부(L1)로부터의 출사광은 이 광로에 있어서 반사 또는 산란되기 어려워, 효율적으로 홀(H1)에 도달하기 때문에, 광의 취출 효율이 높아진다.
도 25는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 20 등에서는, 제 1 격벽부(QF)의 저면이 베이스 반도체부(8)에 위치하고, 제 2 격벽부(QS)의 저면이 마스크부(5)의 상면에 위치하지만 이것에 한정되지 않는다. 도 25에 나타낸 바와 같이, 차광성의 제 1 및 제 2 격벽부(QF·QS)가 마스크(6) 및 하지부(4)를 관통하여, 주기판(1)의 상면에 달하는 구성으로 할 수도 있다.
도 26은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 20 등에서는, 제 1 및 제 2 격벽부(QF·QS)가 차광성이지만 이것에 한정되지 않는다. 도 26에 나타낸 바와 같이, 제 1 및 제 2 격벽부(QF·QS)가, 각 발광부의 발광 파장에 관한 굴절률이 베이스 반도체부(8)보다 작은 투광성 재료로 구성되어 있어도 된다. 이렇게 하면, 제 1 및 제 2 격벽부(QF·QS)에 임계각을 초과한 각도로 입사하는 광은 전반사되기 때문에, 베이스 반도체부(8) 내의 광의 전파(미광)를 억제할 수 있다.
도 27은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 20 등에서는, 제 1∼제 3 파장 변환층(J1∼J3)을 형성하고 있지만 이것에 한정되지 않는다. 예를 들면 도 27에 나타낸 바와 같이, 제 1∼제 3 발광부(L1∼L3)에서의 발광 파장을 청색역으로 하고, 제 3 홀(H3)에는 파장 변환층을 형성하지 않고, 제 3 발광부(L3)로부터의 청색광을 제 3 홀(H3)로부터 출사시키는 구성도 가능하다. 또한, 제 3 홀(H3)에 투명 수지층(TL)을 형성해도 된다.
도 28은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 28에 나타낸 바와 같이, 평면시에서 제 2 발광부(L2)와 겹치는 제 3 전극(E3)(광반사 전극)을 형성하고, 제 1 전극(E1)(광반사 전극) 및 제 1 파장 변환층(J1)과의 거리를, 제 3 전극(E3) 및 제 2 파장 변환층(J2)과의 거리보다 크게 할 수 있다. 이 경우, 제 1 홀(H1)의 투명 수지층(TL)을 제 2 홀(H2)의 투명 수지층(TL)보다 두껍게 해도 되고, 제 1 홀(H1)의 깊이<제 2 홀(H2)의 깊이로 해도 된다.
또한, 평면시에서 제 3 발광부(L3)와 겹치는 제 5 전극(E5)(광반사 전극)을 설치하고, 제 3 전극(E3) 및 제 2 파장 변환층(J2)과의 거리를, 제 5 전극(E5) 및 제 3 파장 변환층(J3)과의 거리보다 크게 할 수 있다. 이렇게 하면, 제 1 파장 변환층(J1)의 발광 파장>제 2 파장 변환층(J2)의 발광 파장>제 3 파장 변환층(J3)의 발광 파장일 경우에, 광 공진 효과를 얻을 수 있다.
도 29는 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 29에 나타낸 바와 같이, 제 1 홀(H1) 내에, 제 1 파장 변환(J1)보다 광출사면측에 위치하는 광학층(CL)을 형성해도 된다. 광학층(CL)은 광 확산 기능 및 편광 기능 중 적어도 일방을 갖고 있어도 된다. 예를 들면, 광학층(CL)이 광 확산 기능을 가짐으로써 시야각 특성이 향상된다(시각에 따른 휘도 변화가 작아진다). 또한, 광학층(CL)이 편광 기능(예를 들면, 원평광 기능)을 가짐으로써 외광의 영향을 저감시킬 수 있다.
도 30은 실시예 2에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 30에 나타낸 바와 같이, 제 1 홀(H1)에 있어서, 제 1 파장 변환(J1)보다 광출사면측에 위치하는 구멍벽에, 예를 들면 광반사막(LF)(예를 들면, 금속막)을 형성해도 된다. 이렇게 하면 광의 이용 효율을 높일 수 있다.
〔실시예 3〕
도 31은 실시예 3에 관한 발광 디바이스의 X 방향을 따른 단면도이다. 도 32는 실시예 3에 관한 발광 디바이스의 Y 방향을 따른 단면도이다. 도 33은 실시예 3에 관한 발광 디바이스의 평면도이다. 도 31∼도 33에 나타낸 바와 같이, 제 1 및 제 2 발광부(L1·L2)가 X 방향으로 이웃하고, 제 1 전극(E1)은 평면시에 있어서 제 1 발광부(L1)에 겹치는 애노드(p 전극)이고, 제 2 전극(E2)은 제 1 전극(E1)과 X 방향으로 이웃하는 캐소드(n 전극)이며, 제 3 전극(E3)은 평면시에 있어서 제 2 발광부(L2)에 겹치는 애노드이고, 제 4 전극(E4)은 제 3 전극(E3)과 X 방향으로 이웃하는 캐소드이다. 실시예 3에서는 제 1 전극(E1), 제 2 전극(E2), 제 3 전극(E3) 및 제 4 전극(E4)이 X 방향, 즉, GaN계 반도체를 포함하는 베이스 반도체부(8)의 <11-20> 방향으로 이 순서대로 나열되고, X 방향에 대해서는 애노드끼리가 이웃하지 않는다.
평면시에 있어서는, 제 1 전극(E1)은 베이스 반도체부(8)의 제 2 부분(SD)(마스크부(5) 상에 위치하는 부분)과 겹치고, 제 1 전극(E1)에 접속하는 제 1 패드(P1)의 적어도 일부는 제 1 홀(H1)과 겹치지 않는다.
평면시에 있어서는, 제 1 및 제 2 발광부(L1·L2) 사이에 마스크(6)의 개구부(K1)가 위치하고, 개구부(K1)와 겹치도록 제 1 격벽부(QF)가 위치하고, Y 방향으로 이웃하는 제 1 발광부(L1) 사이에, X 방향으로 신장되는 제 3 격벽부(QT)가 위치한다. 제 3 격벽부(QT)는 차광성을 갖고 있어도 되고, 베이스 반도체부(8)보다 저굴절률이어도 된다.
도 34 및 도 35는 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 34에서는 제 1 전극(E1), 제 2 전극(E2), 제 4 전극(E4) 및 제 3 전극(E3)이 X 방향으로 이 순서대로 나열되고, 캐소드끼리가 X 방향으로 이웃한다. 도 35에서는, 제 2 전극(E2), 제 1 전극(E1), 제 3 전극(E3) 및 제 4 전극(E4)이 X 방향으로 이 순서대로 나열되고, 애노드끼리가 X 방향으로 이웃한다.
도 36은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 37은 실시예 3에 관한 발광 디바이스의 다른 구성을 나타내는 평면도이다. 도 36 및 도 37에 나타낸 바와 같이, 캐소드인 제 2 전극(E2)을, 평면시에서 마스크(6)의 개구부(K1)와 겹치도록 설치해도 된다. 제 1 발광부(L1)는 평면시에서 제 2 부분(LD)과 겹치고, 제 1 전극(E1)은 평면시에 있어서 제 1 발광부(L1)에 겹친다.
도 36 및 도 37에서는, 제 1 및 제 2 전극(E1·E2)은 X 방향으로 나열된다. 제 1 및 제 2 전극(E1·E2)은 광반사성을 갖는다. 또한, 평면시에 있어서, 제 1 패드(P1)의 적어도 일부는 제 1 홀(H1)과 겹치지 않고, 제 2 패드(P2)의 적어도 일부는, 제 1 홀(H1)과 겹치지 않는다.
〔실시예 4〕
도 38 및 도 39는 실시예 4에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 38에서는, 하지부(4)를 평면시에서 마스크(6)의 개구부(K1)와 겹치도록 국소적으로 형성한다. 예를 들면 Y 방향으로 신장되는 슬릿 형상과 같은 개구부(K1)와 겹치는 패터닝 형상으로 한다. 제 1 홀(H1)의 저부는 베이스 반도체부(8)에 포함된다. 하지부(4)를 국소적으로 형성함으로써, 발광 디바이스(30)의 휨을 저감할 수 있고, 구동 기판(TK)에의 접합 정밀도를 높일 수 있다. 주기판(1)이 실리콘 기판이고, 국소적인 하지부(4)가 버퍼부(예를 들면, AlN 및 SiC 중 적어도 일방을 포함한다)와, 시드부(GaN계 반도체)를 포함하고 있어도 되고, 주기판(1)이 실리콘 기판이며, 국소적인 하지부(4)가 시드부(예를 들면, AlN, 6H-SiC)를 포함하고 있어도 된다. 또한, 도 39와 같이, 베이스 반도체부(8)의 하면이 제 1 홀(H1)의 저부가 되는 구성이어도 된다.
〔실시예 5〕
도 40은 실시예 5에 관한 발광 디바이스의 제조 방법을 나타내는 플로우차트이다. 도 41은 실시예 5에 관한 발광 디바이스의 구성을 나타내는 단면도이다. 실시예 1∼4에서는 발광 디바이스(30)가 마스크(6)를 포함하지만, 이것에 한정되지 않는다. 도 40에 나타낸 바와 같이, 마스크를 포함하는 반도체 기판(10) 상에 화합물 반도체부(9)를 형성한 후에 마스크를 제거할 수도 있다. 마스크의 제거는 예를 들면, 불산이나 버퍼드 불산 등의 에천트를 사용하여, 웨트 에칭법 등을 사용함으로써 제거할 수 있다. 도 41의 발광 디바이스(30)는 주기판(1)을 포함하는 하지 기판(UK), 및 하지 기판(UK)보다 상방에 위치하는 베이스 반도체부(8)를 갖는 반도체 기판(10)과, 반도체 기판(10)보다 상방에 위치하고, 제 1 발광부(L1)를 갖는 화합물 반도체부(9)를 구비한다. 반도체 기판(10)은 마스크를 포함하지 않는다. 또한, 본 실시형태에서는, 마스크의 제거를 전극의 형성 전에 행하고 있지만, 전극을 형성한 후에 레지스트 등으로 전극을 보호하고, 웨트 에칭법 등의 방법으로 마스크를 제거해도 된다.
베이스 반도체부(8)는 하지 기판(UK)에 접하는 접속 영역(8C)과, 하지 기판(UK)으로부터 떨어진 비접속 영역(비접촉 영역)(8D)을 포함한다. 반도체 기판(10)은 주기판(1)을 두께 방향(Z 방향)으로 관통하고, 제 1 발광부(L1)의 하방에 있어서 평면시에서 제 1 발광부(L1)와 겹치는 제 1 홀(H1)을 포함한다. 제 1 발광부(L1)는 비접속 영역(8D)의 상방에 있어서 평면시에서 비접속 영역(8D)과 겹친다.
베이스 반도체부(8)는 제 1 부분(HD)과, 두께 방향(Z 방향)으로 신장되는 전위의 밀도가 제 1 부분(HD)보다 작은 제 2 부분(SD)을 포함한다. 제 1 발광부(L1)는 제 2 부분(SD)의 상방에 있어서 평면시에서 제 2 부분(SD)과 겹친다.
도 42는 실시예 5에 관한 발광 디바이스의 다른 제조 방법을 나타내는 플로우차트이다. 도 43은 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 42에서는, 마스크를 포함하는 반도체 기판(10) 상에 화합물 반도체부(9)를 형성하고, 제 1 전극(E1) 및 제 1 패드(P1)를 형성하고, 주기판(1)을 관통하는 제 1 홀(H1)을 형성한 후에, 반도체 기판(10)의 마스크를 에칭 등에 의해 제거한다. 그 후, 제 1 홀(H1)에 제 1 파장 변환층(J1)을 형성한다. 도 43의 발광 디바이스(30)에서는, 마스크의 제거에 의해 생긴 중공부(TS)에 투명 수지층(TL)의 일부가 배치되고, 베이스 반도체부(8)의 하면이 투명 수지층(TL)과 중공부(TS)에 접하고, 하지 기판(UK)의 하지부(4)가 중공부(TS)에 접한다. 제 1 홀(H1) 내에는 투명 수지층(TL)의 잔부와 제 1 파장 변환층(J1)이 형성된다. 제 1 발광부(L1)는 비접속 영역(8D)의 상방에 있어서 평면시에서 비접속 영역(8D)과 겹치고, 제 1 발광부(L1)는 제 2 부분(SD)의 상방에 있어서 평면시에서 제 2 부분(SD)과 겹친다.
도 44는 실시예 5에 관한 발광 디바이스의 다른 구성을 나타내는 단면도이다. 도 44의 발광 디바이스(30)에서는, 하지부(4)가 슬릿 형상으로 국소 배치되고, 예를 들면, 제 1 홀(H1)의 저부가 베이스 반도체부(8)의 하면에 위치한다. 이 경우, 반도체 기판(10)에 베이스 반도체부(8)의 하면에 이르는 제 1 홀(H1)을 형성한 후, 마스크(6)를 에칭 등으로 제거함으로써, 베이스 반도체부(8)의 저부가 노출된다. 제 1 발광부(L1)는 비접속 영역(8D)의 상방에 있어서 평면시에서 비접속 영역(8D)과 겹치고, 제 1 발광부(L1)는 제 2 부분(SD)의 상방에 있어서 평면시에서 제 2 부분(SD)과 겹친다. 이 경우는 하지부(4)의 제거 공정이 불필요하기 때문에, 프로세스가 단축화된다. 또한, 제 1 발광부(L1)로부터 제 1 홀(H1)의 저부까지의 (Z 방향의) 거리가 짧아지기 때문에, 제 1 홀(H1)로부터의 광 취출 효율이 향상된다.
〔실시예 6〕
실시예 1∼5에서는, 베이스 반도체부(8)를 GaN층으로 할 수 있지만 이에 한정되지 않는다. 실시예 1∼5의 베이스 반도체부(8)를, GaN계 반도체층인 InGaN층으로 할 수도 있다. InGaN층의 횡방향 성막은 예를 들면 1000℃를 하회하는 저온에서 행한다. 고온에서는 인듐의 증기압이 높아져, 막 중에 유효하게 도입되지 않기 때문이다. 성막 온도가 저온이 됨으로써, 마스크부(5)와 InGaN층의 상호 반응이 저감되는 효과가 있다. 또한, InGaN층은 GaN층보다 마스크부(5)와의 반응성이 낮다고 하는 효과도 있다. InGaN층에 인듐이 In 조성 레벨 1% 이상으로 도입되게 되면, 마스크부(5)와의 반응성이 더욱 저하하기 때문에 바람직하다. 갈륨 원료 가스로서는, 트리에틸갈륨(TEG)을 사용하는 것이 바람직하다.
〔실시예 7〕
도 45는 실시예 7의 표시 디바이스를 나타내는 모식적 평면도이다. 도 45에 나타낸 바와 같이, 구동 기판(TK)에 실시예 1∼6의 발광 디바이스(30)를 복수 나열하여 실장하고, 표시 디바이스(50)로 할 수도 있다. 복수의 발광 디바이스(30)를 매트릭스 형상으로 나열되어도 된다. 구동 기판(TK)에는 제 1 및 제 2 드라이버 회로(D1·D2) 및 이것들을 제어하는 제어 회로(DC)가 포함되어 있어도 된다(도 18 참조). 이렇게 하면, 대형의 표시 디바이스를 양호한 수율로 제조할 수 있다.
〔실시예 8〕
도 46은 실시예 8에 관한 전자 기기의 구성을 나타내는 모식도이다. 도 46의 전자 기기(90)는 실시예 1∼6의 발광 디바이스(30)를 포함하는 표시 디바이스(50)와, 프로세서를 포함하는 제어부(80)를 포함한다. 전자 기기(90)로서는, 통신 장치, 정보 처리 장치, 의료 기기, 전기 자동차(EV), 모니터, 텔레비전 등을 들 수 있다.
상술한 실시형태 및 실시예의 기재는 예시 및 설명을 목적으로 하는 것이며, 한정을 목적으로 하는 것이 아니다. 이들 예시 및 설명에 근거하면, 많은 변형 형태가 가능하게 되는 것이, 당업자에게는 명확하다.
〔부기 사항〕
이상, 본 개시에 관한 발명에 대해, 여러 도면 및 실시예에 근거하여 설명해 왔다. 그러나, 본 개시에 관한 발명은 상술한 각 실시형태에 한정되는 것은 아니다. 즉, 본 개시에 관한 발명은 본 개시에서 나타낸 범위에서 다양한 변경이 가능하며, 상이한 실시형태에 각각 개시된 기술적 수단을 적절히 조합하여 얻어지는 실시형태에 대해서도 본 개시에 관한 발명의 기술적 범위에 포함된다. 즉, 당업자이면 본 개시에 근거하여 다양한 변형 또는 수정을 행하는 것이 용이한 것에 주의해야 한다. 또한, 이들 변형 또는 수정은 본 개시의 범위에 포함되는 것에 유의해야 한다.
1; 주기판
4; 하지부
5; 마스크부
6; 마스크
8; 베이스 반도체부
9; 화합물 반도체부
10; 반도체 기판
30; 발광 디바이스
50; 표시 디바이스
L1; 제 1 발광부
L2; 제 2 발광부
K1·K2; 개구부
E1; 제 1 전극
E2; 제 2 전극
J1; 제 1 파장 변환층
H1; 제 1 홀
H2; 제 2 홀
TK; 구동 기판
UK; 하지 기판
4; 하지부
5; 마스크부
6; 마스크
8; 베이스 반도체부
9; 화합물 반도체부
10; 반도체 기판
30; 발광 디바이스
50; 표시 디바이스
L1; 제 1 발광부
L2; 제 2 발광부
K1·K2; 개구부
E1; 제 1 전극
E2; 제 2 전극
J1; 제 1 파장 변환층
H1; 제 1 홀
H2; 제 2 홀
TK; 구동 기판
UK; 하지 기판
Claims (62)
- 주기판, 상기 주기판보다 상방에 위치하고, 마스크부 및 개구부를 포함하는 마스크, 및 상기 마스크보다 상방에 위치하는 베이스 반도체부를 구비하는 반도체 기판과,
상기 반도체 기판보다 상방에 위치하고, 제 1 발광부를 갖는 화합물 반도체부를 구비하고,
상기 반도체 기판은 상기 주기판을 두께 방향으로 관통하고, 상기 제 1 발광부의 하방에 있어서 상기 제 1 발광부와 겹치는 제 1 홀을 포함하는 발광 디바이스. - 제 1 항에 있어서,
평면시에 있어서 상기 제 1 발광부가 상기 마스크부와 겹치는 발광 디바이스. - 제 1 항에 있어서,
평면시에 있어서 상기 제 1 홀이 상기 마스크부와 겹치는 발광 디바이스. - 제 1 항에 있어서,
상기 제 1 홀에 배치된, 수광 파장보다 장파장의 광을 발하는 제 1 파장 변환층을 구비하는 발광 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 주기판 상에 위치하는 하지부를 구비하고,
상기 제 1 홀의 저부의 적어도 일부가 상기 하지부에 포함되는 발광 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 홀의 저부의 적어도 일부가 상기 마스크에 포함되는 발광 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 홀은 상기 마스크를 관통하고, 상기 제 1 홀의 저부의 적어도 일부가 상기 베이스 반도체부에 포함되는 발광 디바이스. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
제 1 전극 및 제 2 전극을 포함하고,
평면시에 있어서, 상기 제 1 전극이 상기 제 1 발광부에 겹치는 발광 디바이스. - 제 8 항에 있어서,
상기 제 1 전극은 광반사성을 갖는 발광 디바이스. - 제 8 항 또는 제 9 항에 있어서,
상기 제 1 전극에 접속하는 제 1 패드와, 상기 제 2 전극에 접속하는 제 2 패드를 포함하는 발광 디바이스. - 제 10 항에 있어서,
상기 제 1 패드의 적어도 일부는 상기 제 1 홀과 겹치지 않는 발광 디바이스. - 제 10 항 또는 제 11 항에 있어서,
상기 제 1 패드의 적어도 일부는 상기 제 1 발광부와 겹치지 않는 발광 디바이스. - 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
평면시에 있어서, 상기 제 2 패드의 적어도 일부는 상기 제 1 홀과 겹치지 않는 발광 디바이스. - 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 제 1 패드 및 상기 제 2 패드의 상면의 위치가 일치하고 있는 발광 디바이스. - 제 8 항 내지 제 14 항 중 어느 한 항에 있어서,
평면시에 있어서, 상기 제 2 전극이 상기 마스크의 개구부와 겹치는 발광 디바이스. - 제 8 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제 2 전극이 상기 베이스 반도체부에 접하는 발광 디바이스. - 제 8 항 내지 제 16 항 중 어느 한 항에 있어서,
상기 제 2 전극이 오목부를 갖고, 상기 오목부에 절연층이 형성되어 있는 발광 디바이스. - 제 8 항 내지 제 17 항 중 어느 한 항에 있어서,
상기 제 1 전극이 애노드이고, 상기 제 2 전극이 캐소드인 발광 디바이스. - 제 8 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 베이스 반도체부가 GaN계 반도체를 포함하고,
상기 제 1 전극 및 상기 제 2 전극이 상기 GaN계 반도체의 <1-100> 방향으로 나열되는 발광 디바이스. - 제 8 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 베이스 반도체부가 GaN계 반도체를 포함하고,
상기 제 1 전극 및 상기 제 2 전극이 상기 GaN계 반도체의 <11-20> 방향으로 나열되는 발광 디바이스. - 제 4 항에 있어서,
상기 제 1 홀의 저부와 상기 제 1 파장 변환층의 간극에 투명 수지층이 배치되어 있는 발광 디바이스. - 제 21 항에 있어서,
상기 투명 수지층과 상기 제 1 파장 변환층의 접촉면이 상기 주기판 내에 위치하는 발광 디바이스. - 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
상기 베이스 반도체부는 상기 개구부 상에 위치하는 제 1 부분과, 상기 마스크부 상에 위치하고, 관통 전위 밀도가 5×106/cm2 이하인 제 2 부분을 포함하고,
상기 제 2 부분은 평면시에서 상기 제 1 발광부와 겹치는 발광 디바이스. - 제 8 항에 있어서,
제 3 전극 및 제 4 전극을 구비하고,
상기 화합물 반도체부는 제 2 발광부를 갖고,
상기 주기판은 두께 방향의 관통 구멍이고, 평면시에서 상기 제 2 발광부와 겹치는 제 2 홀을 갖고,
평면시에서 상기 제 3 전극이 상기 제 2 발광부에 겹치는 발광 디바이스. - 제 24 항에 있어서,
상기 베이스 반도체부가 GaN계 반도체를 포함하고,
상기 제 1 전극, 상기 제 2 전극, 상기 제 3 전극 및 상기 제 4 전극이, 이 순서대로 상기 GaN계 반도체의 <11-20> 방향으로 나열되는 발광 디바이스. - 제 24 항에 있어서,
상기 베이스 반도체부가 GaN계 반도체를 포함하고,
상기 제 2 전극, 상기 제 1 전극, 상기 제 4 전극 및 상기 제 3 전극이, 이 순서대로 상기 GaN계 반도체의 <11-20> 방향으로 나열되는 발광 디바이스. - 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
상기 화합물 반도체부는 제 2 발광부 및 제 3 발광부를 갖고,
상기 주기판은 두께 방향의 관통 구멍이고, 평면시에서 상기 제 2 발광부와 겹치는 제 2 홀과, 두께 방향의 관통 구멍이고, 평면시에서 상기 제 3 발광부와 겹치는 제 3 홀을 포함하는 발광 디바이스. - 제 27 항에 있어서,
상기 제 2 홀에 수광 파장보다 장파장의 광을 발하는 제 2 파장 변환층이 형성되고,
상기 제 1∼제 3 홀로부터 서로 상이한 색의 광이 출사하는 발광 디바이스. - 제 27 항 또는 제 28 항에 있어서,
상기 제 1∼제 3 발광부 각각의 발광 피크 파장이 430∼640[nm]의 파장역에 있는 발광 디바이스. - 제 27 항 내지 제 29 항 중 어느 한 항에 있어서,
상기 제 3 홀에 수광 파장보다 장파장의 광을 발하는 제 3 파장 변환층이 형성되어 있는 발광 디바이스. - 제 27 항 내지 제 29 항 중 어느 한 항에 있어서,
상기 제 3 홀에 파장 변환층이 형성되어 있지 않고, 상기 제 3 홀로부터 청색광이 출사하는 발광 디바이스. - 제 27 항 내지 제 31 항 중 어느 한 항에 있어서,
평면시에 있어서 상기 제 1 발광부 및 상기 제 2 발광부의 간극에 위치하는 제 1 격벽부를 포함하는 발광 디바이스. - 제 32 항에 있어서,
상기 제 1 격벽부는 평면시에서 상기 마스크의 상기 개구부와 겹치는 발광 디바이스. - 제 32 항 또는 제 33 항에 있어서,
상기 제 1 격벽부는 차광성 또는 상기 베이스 반도체부보다 낮은 굴절률을 갖는 발광 디바이스. - 제 27 항 내지 제 34 항 중 어느 한 항에 있어서,
평면시에 있어서 상기 제 2 발광부 및 상기 제 3 발광부의 간극에 위치하는 제 2 격벽부를 포함하는 발광 디바이스. - 제 35 항에 있어서,
상기 제 2 격벽부는 평면시에서 상기 마스크부 중앙과 겹치는 발광 디바이스. - 제 35 항 또는 제 36 항에 있어서,
상기 제 2 격벽부는 차광성 또는 상기 베이스 반도체부보다 낮은 굴절률을 갖는 발광 디바이스. - 제 1 항 내지 제 37 항 중 어느 한 항에 있어서,
상기 베이스 반도체부는 서로 분리된 복수의 영역을 포함하고,
각 영역이 긴 형상인 발광 디바이스. - 제 1 항 내지 제 38 항 중 어느 한 항에 있어서,
상기 베이스 반도체부 및 상기 화합물 반도체부 각각이 GaN계 반도체를 포함하는 발광 디바이스. - 제 39 항에 있어서,
상기 주기판이 상기 GaN계 반도체와 격자 정수가 상이한 이종 기판인 발광 디바이스. - 제 40 항에 있어서,
상기 주기판이 차광성을 갖는 발광 디바이스. - 제 40 항 또는 제 41 항에 있어서,
상기 이종 기판이 실리콘 기판인 발광 디바이스. - 제 1 항 내지 제 42 항 중 어느 한 항에 있어서,
상기 제 1 홀은 상기 베이스 반도체부측을 향하여 끝이 가늘어지는 테이퍼 형상인 발광 디바이스. - 제 4 항에 있어서,
상기 제 1 파장 변환층이 형광체 및 인광체 중 적어도 일방을 포함하는 발광 디바이스. - 제 4 항에 있어서,
상기 제 1 홀에 상기 제 1 파장 변환층보다 광출사면측에 위치하는 광학층이 형성되어 있는 발광 디바이스. - 제 45 항에 있어서,
상기 광학층이 광확산 기능 및 편광 기능 중 적어도 일방을 갖는 발광 디바이스. - 제 1 항 내지 제 46 항 중 어느 한 항에 있어서,
상기 제 1 홀의 구멍벽의 적어도 일부에 광반사막이 형성되어 있는 발광 디바이스. - 제 24 항에 있어서,
상기 제 1 홀에 수광 파장보다 장파장의 광을 발하는 제 1 파장 변환층이 형성되고,
상기 제 2 홀에 수광 파장보다 장파장의 광을 발하는 제 2 파장 변환층이 형성되고,
제 1 파장 변환층의 발광 파장은 제 2 파장 변환층의 발광 파장보다 길고,
상기 제 1 전극 및 상기 제 1 파장 변환층간의 거리는 상기 제 3 전극 및 상기 제 2 파장 변환층간의 거리보다 큰 발광 디바이스. - 제 11 항 또는 제 12 항에 있어서,
상기 제 1 패드와 상기 베이스 반도체부 사이에 투명한 절연막이 배치되어 있는 발광 디바이스. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 주기판 상에 위치하는 하지부를 구비하고,
상기 하지부가, 평면시에서 상기 마스크의 개구부와 겹치도록 국소적으로 형성되어 있는 발광 디바이스. - 주기판을 포함하는 하지 기판, 및 상기 하지 기판보다 상방에 위치하는 베이스 반도체부를 갖는 반도체 기판과,
상기 반도체 기판보다 상방에 위치하고, 제 1 발광부를 갖는 화합물 반도체부를 구비하고,
상기 베이스 반도체부는 상기 하지 기판에 접하는 접속 영역과, 상기 하지 기판으로부터 떨어진 비접속 영역을 포함하고,
상기 반도체 기판은 상기 주기판을 두께 방향으로 관통하고, 상기 제 1 발광부의 하방에 있어서 상기 제 1 발광부와 겹치는 제 1 홀을 포함하는 발광 디바이스. - 제 51 항에 있어서,
상기 제 1 발광부는 상기 비접속 영역의 상방에 있어서 상기 비접속 영역과 겹치는 발광 디바이스. - 주기판을 포함하는 하지 기판, 및 상기 하지 기판보다 상방에 위치하는 베이스 반도체부를 갖는 반도체 기판과,
상기 반도체 기판보다 상방에 위치하고, 제 1 발광부를 갖는 화합물 반도체부를 구비하고,
상기 베이스 반도체부는 제 1 부분과, 두께 방향으로 신장되는 전위의 밀도가 상기 제 1 부분보다 작은 제 2 부분을 포함하고,
상기 반도체 기판은 상기 주기판을 두께 방향으로 관통하고, 상기 제 1 발광부의 하방에 있어서 상기 제 1 발광부와 겹치는 제 1 홀을 포함하는 발광 디바이스. - 제 53 항에 있어서,
상기 제 1 발광부는 상기 제 2 부분의 상방에 있어서 상기 제 2 부분과 겹치는 발광 디바이스. - 제 51 항 또는 제 53 항에 있어서,
상기 베이스 반도체부의 하면에 접하는 중공부를 포함하는 발광 디바이스. - 제 55 항에 있어서,
상기 중공부가 상기 하지 기판에 접하는 발광 디바이스. - 제 1 항 내지 제 56 항 중 어느 한 항에 기재된 발광 디바이스와, 상기 발광 디바이스가 실장되는 구동 기판을 포함하는 표시 디바이스.
- 제 1 항 내지 제 56 항 중 어느 한 항에 기재된 발광 디바이스를 포함하는 전자 기기.
- 제 1 항, 제 51 항, 또는 제 53 항 중 어느 한 항에 기재된 발광 디바이스의 제조 방법으로서,
선택 성장용 마스크를 사용한 ELO법에 의해 상기 베이스 반도체부를 형성하는 공정과,
상기 주기판의 이면으로부터 에칭을 행하고, 상기 제 1 홀을 형성하는 공정을 포함하는 발광 디바이스의 제조 방법. - 제 59 항에 있어서,
상기 제 1 홀을 형성하기 전에, 상기 반도체 기판 및 상기 화합물 반도체부를 구동 기판에 유지시키는 공정을 행하는 발광 디바이스의 제조 방법. - 제 59 항 또는 제 60 항에 있어서,
상기 제 1 홀을 형성하기 전에, 상기 주기판의 두께를 작게 하는 공정을 행하는 발광 디바이스의 제조 방법. - 제 1 항, 제 51 항, 또는 제 53 항 중 어느 한 항에 기재된 발광 디바이스의 제조 장치로서,
선택 성장용 마스크를 사용한 ELO법에 의해 상기 베이스 반도체부를 형성하는 공정과,
상기 주기판의 이면으로부터 에칭을 행하여 상기 제 1 홀을 형성하는 공정을 행하는 발광 디바이스의 제조 장치.
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