KR20240012468A - 질화규소 막을 선택적으로 에칭하기 위한 조성물 및 방법 - Google Patents

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클라우디아 예베네스
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엔테그리스, 아이엔씨.
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Abstract

본 발명은 질화규소(SiN) 및 폴리실리콘 모두를 함유하는 미세전자 장치의 표면의 선택적 습식 에칭을 위한 조성물 및 방법에 관한 것이다. 기술된 에칭 조성물은 특정 실란과 함께 인산, 특정 폴리실리콘 부식 억제제를 포함한다. 두 성분의 조합은 폴리실리콘의 존재 하에 질화규소 에칭 조성물의 선택도를 크게 개선하는 것으로 밝혀졌다.

Description

질화규소 막을 선택적으로 에칭하기 위한 조성물 및 방법
본 발명은 일반적으로 산화규소 및 폴리실리콘의 존재 하에 질화규소 막을 선택적으로 에칭하기 위한 조성물 및 방법에 관한 것이다.
미세전자 산업에서, 개선된 장치 성능, 감소된 장치 크기 및 감소된 장치 피쳐(feature) 크기에 대한 지속적인 요구가 존재한다. 감소된 피쳐 크기는 장치 피쳐 밀도를 증가시키고 장치 속도를 증가시키는 이중 이점을 제공한다.
피쳐 및 장치 크기를 감소시키는 것은 미세전자 장치를 제조하는 다단계 공정의 단계를 개선하기 위한 새로운 방식을 찾는 것을 요구한다. 많은 유형의 미세전자 장치를 제조하는 방법에서, 질화규소를 제거하는 단계가 일반적이다. 전형적으로 실란(SiH4) 및 암모니아(NH3)로부터 화학 증착에 의해 증착된 질화규소(Si3N4)의 얇은 층은 미세전자 장치에서 물 및 나트륨에 대한 장벽으로서 유용할 수 있다. 마찬가지로, 패터닝된 질화규소 층은 공간적으로 선택적인 산화규소 성장을 위한 마스크로서 사용된다. 적용된 후에, 이러한 질화규소 재료의 전부 또는 일부가 제거될 필요가 있으며, 이는 통상적으로 에칭에 의해 수행된다.
에칭에 의한 기판으로부터의 질화규소의 제거는 유리하게는 미세전자 장치의 다른 노출되거나 덮인 피쳐를 손상시키거나 파괴하지 않는 방식으로 수행된다. 종종, 질화규소를 제거하는 공정은 미세전자 장치 기판의 표면에 또한 존재하는 이산화규소와 같은 다른 재료에 비해 질화규소를 우선적으로 제거하는 방식으로 수행된다. 다양한 상업적 방법에 따르면, 질화규소는 기판 표면을 승온에서, 예를 들어 150℃ 내지 180℃ 범위의 온도를 갖는 조에서 농축 인산(H3PO4)에 노출시키는 것을 수반하는 습식 에칭 공정에 의해 미세전자 장치 표면으로부터 제거된다. 산화규소에 비해 질화규소를 선택적으로 제거하는 종래의 습식 에칭 기술은 수성 인산(H3PO4) 용액, 전형적으로 약 85 중량%의 인산 및 15 중량%의 물을 사용하였다. 새 고온 인산을 사용하면, 전형적인 Si3N4:SiO2 선택도는 약 40:1일 수 있다.
추가의 장치 구조에서, 산화규소에 더하여, 폴리실리콘의 노출된 표면이 또한 존재할 수 있고, 이는 수성 인산 방법이 폴리실리콘 표면의 부식을 유발하는 경향이 있는 한, 원하는 선택적 질화규소 에칭 공정을 더 복잡하게 한다. 따라서, 폴리실리콘 표면의 존재 하에 질화규소를 우선적으로 에칭하는 데 유용한 조성물 및 방법에 대한 필요성이 존재한다.
요약하면, 본 발명은 질화규소(SiN) 및 폴리실리콘을 함유하는 미세전자 장치 표면의 습식 에칭을 위한 조성물 및 방법에 관한 것이다. 임의로, 미세전자 장치에 유용한 전도성 재료, 반도체 재료, 또는 절연 재료, 또는 미세전자 장치를 제조하는 데 유용한 가공 재료와 같은 다른 재료가 존재한다. 금속 규화물과 같은 재료가 또한 존재할 수 있지만, 균열 또는 리소그래피 오정렬과 같은 결함의 경우를 제외하고는 종종 노출되지 않는다. 본 명세서에 기술된 에칭 조성물은 특정 실란과 함께 인산, 특정 폴리실리콘 부식 억제제를 포함한다. 일 실시양태에서, 2종의 억제제 유형의 조합은 폴리실리콘의 존재 하에 질화규소 에칭 작업의 선택도를 크게 개선하는 것으로 밝혀졌다. 또 다른 실시양태에서, 하나의 억제제 유형 및 특정 규소 기반 첨가제의 조합은 또한 적용된 조성물의 탁도를 감소시키면서 질화규소 에칭을 개선하였다.
도 1은 본 발명의 방법의 실시에서 에칭 단계의 전후 도면을 나타내는 예시적인 기판의 묘사이다.
본 명세서 및 첨부된 청구항에 사용된 단수 형태는 문맥이 달리 명백하게 지시하지 않는 한 그의 복수 지시대상을 포함한다. 본 명세서 및 첨부된 청구항에 사용된 용어 "또는"은 일반적으로 문맥이 달리 명백하게 지시하지 않는 한 "및/또는"을 포함하는 의미로 사용된다.
용어 "약"은 일반적으로 언급된 값과 등가로 여겨지는(예를 들어, 동일한 기능 또는 결과를 갖는) 수의 범위를 지칭한다. 많은 경우에, 용어 "약"은 가장 가까운 유효 숫자로 반올림된 숫자를 포함할 수 있다.
끝점을 사용하여 표현된 수치 범위는 그 범위 내에 포함된 모든 수를 포함한다(예를 들어, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4 및 5를 포함한다).
일 측면에서, 본 발명은 다음을 포함하는 조성물을 제공한다: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서 n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택된다.
일 실시양태에서, 본 발명은 다음을 포함하는 조성물을 제공한다: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 하기 화학식 (I)의 화합물:
(I),
여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택된다.
일 실시양태에서, 화학식 (I)에서 R은 메틸이다; 즉, 화학식 (I)의 화합물은 페닐 트리메톡시실란이다.
또 다른 측면에서, 본 발명은 다음을 포함하는 조성물을 제공한다: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 다음으로부터 선택된 화합물:
i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
vi. (3-아미노프로필)트리에톡시-실란; 및
vii. (3-아미노프로필)실란 트리올; 및
테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물.
일 실시양태에서, 이러한 측면의 조성물은 4-(3-페닐프로필)피리딘을 더 포함한다.
이러한 측면의 한 실시양태에서, 조성물은 (3-아미노프로필)실란 트리올; 테트라메틸암모늄 실리케이트; 인산; 4-(3-페닐프로필)피리딘, 도데실벤젠술폰산; 및 4-옥틸벤젠술폰산을 포함한다.
본 발명의 조성물은 폴리실리콘의 존재 하에 질화규소의 선택적 에칭 동안 폴리실리콘 억제제로서 기능하는 적어도 1종의 화합물을 활용한다. 이와 관련하여, 본 발명자는 폴리실리콘 부식 억제라는 이러한 목표를 수행할 수 있는 다수의 화합물을 확인하였으며, 이들 중 특정 화합물은 계면활성제로 분류될 수 있다. 일반적으로, 폴리실리콘 부식 억제제 화합물은 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된다. 예는 다음을 포함한다:
헥실 디페닐 옥시드 디술폰산(CAS 번호 147732-59-0),
테트라프로필-(술포페녹시)-벤젠술폰산(CAS 번호 119345-03-8, (a) 술폰화된 벤젠, 1,1-옥시비스-, 테트라프로필렌 유도체 및 (b) 술폰화된 1,1'-옥시비스벤젠 테트라프로필렌 유도체라고도 공지됨),
도데실벤젠술폰산(CAS 번호 121-65-3), 및
4-옥틸벤젠술폰산(CAS 번호 17012-98-5).
이들 폴리실리콘 부식 억제제 화합물이 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물 또는 화학식 (I)의 화합물과 함께 사용되는 경우에, 폴리실리콘 표면의 부식의 억제는 어느 하나의 성분을 단독으로 활용하여 가능한 것을 넘어서 향상될 수 있다. 따라서, 본 발명의 조성물은 특정 미세전자 장치 상의 질화규소 막의 선택적 에칭 또는 제거에서 에칭 조성물로서 유용하다.
본 명세서에 사용된 용어 "미세전자 장치"(또는 "미세전자 장치 기판", 또는 간단히 "기판")는, 예를 들어 다양한 상이한 유형의 반도체 기판; 집적 회로; 고체 상태 메모리 장치; 하드 메모리 디스크; 판독, 쓰기 및 판독-쓰기 헤드 및 그의 기계적 또는 전자적 부품; 평판 디스플레이; 상 변화 메모리 장치; 하나 이상의 태양 전지 장치를 포함하는 태양 전지 전지판 및 다른 제품; 광전지; 및 미세전자, 집적 회로, 에너지 수집, 또는 컴퓨터 칩 응용에 사용하기 위해 제조된 미세전자기계 시스템(MEMS) 중 임의의 것을 지칭하기 위해, 전자, 미세전자 및 반도체 가공 기술분야에서 전체적으로 이해되는 이 용어의 의미와 일치하는 방식으로 사용된다. 용어 "미세전자 장치"는 미세전자 장치 또는 미세전자 조립체에서 사용되는 최종적인 전자를 위한 기능성 전자(전기-전류-운반) 구조, 기능성 반도체 구조 및 절연 구조를 함유하거나 함유하도록 제조되고 있는 임의의 공정 중간의 미세전자 장치 또는 미세전자 장치 기판을 지칭할 수 있는 것으로 이해되어야 한다.
본 명세서에 사용된 용어 "질화규소"는 미세전자 및 반도체 제조 산업에 사용된 용어의 의미와 일치하는 의미로 주어진다. 이와 일관되게, 질화규소는, 상업적으로 유용한 낮은 수준의 다른 재료 또는 불순물 및 잠재적으로 Si3N4의 공칭 화학양론에 대한 약간의 변화를 갖는 비정질 질화규소로 제조된 박막을 포함하는 물질을 지칭한다. 질화규소는 장치의 기능 피쳐로서, 예를 들어 장벽 층 또는 절연 층으로서, 미세전자 장치 기판의 일부로 존재할 수 있거나, 또는 미세전자 장치를 제조하기 위한 다단계 가공 방법을 용이하게 하는 재료로서 기능하도록 존재할 수 있다.
본 명세서에 사용된 용어 "산화규소"는 미세전자 및 반도체 가공 산업에 사용된 용어의 의미와 일치하는 의미로 주어진다. 이와 일관되게, 산화규소는 산화규소(SiOx), 예를 들어 SiO2, "열 산화물"(ThOx) 등으로 제조된 박막을 지칭한다. 산화규소는 임의의 방법에 의해, 예컨대 TEOS 또는 또 다른 소스로부터의 화학 증착에 의해 증착됨으로써, 또는 열 증착됨으로써 기판 상에 위치할 수 있다. 산화규소는 유리하게 상업적으로 유용한 낮은 수준의 다른 재료 또는 불순물을 함유할 수 있다. 산화규소는 미세전자 장치의 피쳐로서, 예를 들어 절연 층으로서 미세전자 장치 기판의 일부로 존재할 수 있다.
본 명세서에서 사용된 "폴리실리콘" 또는 다결정질 Si 또는 폴리-Si는 본 기술분야의 통상의 기술자에 의해 다수의 작은 실리콘 결정으로 이루어지는 실리콘의 다결정질 형태인 것으로 이해된다. 이는 전형적으로 저압 화학 기상 증착(LPCVD)을 사용하여 증착되고, 종종 도핑된 n형 폴리실리콘 또는 p형 폴리실리콘이다. 도핑의 범위는, 본 기술분야의 통상의 기술자에 의해 용이하게 이해되는 바와 같이, 약간 도핑된 것(예를 들어, 1013cm-3 내지 1018cm-3의 범위)으로부터 많이 도핑된 것(예를 들어, 1018cm-3 초과)까지 다양할 수 있다. p-도핑된 재료의 예는 붕소, 알루미늄, 갈륨 및/또는 인듐과 같은 주기율표의 IIIA족의 도펀트 종으로 도핑된 폴리실리콘을 포함한다. n-도핑된 재료는 예를 들어 주기율표의 IV족(실리콘, 게르마늄, 또는 주석) 또는 V족(인, 비소, 안티몬, 또는 비스무트)의 도펀트 종으로 도핑된 폴리실리콘일 수 있다.
특정 에칭 조성물의 실시양태는 다음을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어진 수용액 형태의 조성물을 포함한다: 수성 인산(예를 들어, 농축 인산 및 임의적인 양의 첨가된 물); 폴리실리콘 부식 억제제 화합물; 및 질화규소의 에칭 속도 또는 폴리실리콘에 비하여 질화규소의 선택도를 개선하는 데 효과적인 양의 화학식 Si(페닐)n(OR)m의 화합물 또는 화학식 (I)의 화합물; 및 임의로 질화규소 및/또는 임의로 용해된 실리카의 원하는 에칭(유용한 또는 유리한 에칭 속도를 포함한다)을 생성하는 데 효과적인 양의 플루오라이드 화합물. 이들 및 다른 예시적인 조성물은 언급된 성분 및 임의적인 성분을 포함하거나, 그로 이루어지거나, 또는 그로 본질적으로 이루어질 수 있다. 본 상세한 설명 전체에 걸친 일반적 관례로서, 특정 성분 또는 재료의 군으로 "본질적으로 이루어진다"고 언급되는 기술된 에칭제 조성물과 같은 물질의 조성물 또는 그의 성분 또는 구성요소는, 소량 또는 사소한 양 이하의 다른 성분 또는 재료, 예를 들어 5, 2, 1, 0.5, 0.1, 또는 0.05 중량부 이하의 다른 성분 또는 재료를 갖는 특정 성분 또는 재료를 함유하는 조성물을 지칭한다. 예를 들어, 수성 인산; 폴리실리콘 부식 억제제 화합물; 화학식 Si(페닐)n(OR)m의 화합물 또는 화학식 (I)의 화합물; 및 기술된 임의적인 성분으로 본질적으로 이루어진 물질을 함유하는 에칭 조성물은, 이들 성분 및 5, 2, 1, 0.5, 0.1, 또는 0.05 중량부 이하의, 확인된 재료 이외의 임의의 다른 용해된 또는 비용해된 재료 또는 재료들을(개별적으로 또는 전체로서) 함유하는 에칭 조성물을 의미한다.
에칭 조성물은 질화규소의 원하는 에칭을 생성하는 데 효과적인 양으로 수성 인산(예를 들어, 농축 인산)을 포함한다. 용어 "수성 인산"은 에칭 조성물의 다른 성분과 혼합 또는 결합되어 에칭 조성물을 형성하는 에칭 조성물의 성분을 지칭한다. 용어 "인산 고체"는 수성 인산 성분, 또는 수성 인산 성분으로부터 제조된 에칭 조성물의 비수성 성분을 지칭한다.
에칭 조성물에 함유된 인산 고체의 양은, 에칭 조성물의 다른 재료와 조합되어, 원하는 질화규소 에칭 속도 및 선택도를 포함한 원하는 에칭 성능을 제공할 양일 수 있고, 이는 전형적으로 비교적 많은 양(농도)의 인산 고체를 요구한다. 예를 들어, 에칭 조성물은 에칭 조성물의 총 중량을 기준으로 적어도 약 50 중량%의 양인 인산 고체, 예를 들어 에칭 조성물의 총 중량을 기준으로 적어도 70, 또는 적어도 약 80 또는 85 중량%의 양인 인산 고체를 함유할 수 있다.
원하는 양의 인산 고체를 제공하기 위해, 조성물은 다른 성분(하나의 성분은 임의로 일부 형태에서 물이다)과 혼합 또는 조합되어 에칭 조성물을 생성하는 성분으로서 "농축" 인산을 함유할 수 있다. "농축" 인산은 적은 양 또는 최소량의 물의 존재 하에 많은 양의 또는 최대량의 인산 고체를 함유하고 실질적으로 다른 성분을 함유하지 않는(예를 들어, 0.5 또는 0.1 중량% 미만의 임의의 비-물 또는 비인산 고체 물질) 수성 인산 성분을 지칭한다. 농축 인산은 전형적으로 약 15 또는 20 중량%의 물에 적어도 약 80 또는 85 중량%의 인산 고체를 갖는 것으로 여겨질 수 있다. 대안적으로, 에칭 조성물은 물로 희석된 적절량의 농축 인산을 포함하는 것으로 여겨질 수 있고, 이는 예를 들어 에칭 조성물의 다른 성분과 조합되기 전 또는 후에 적절량의 물로 희석된 농축 인산, 또는 임의의 방식으로 형성된 등가물을 포함하는 것을 의미한다. 또 다른 대안으로서, 에칭 조성물의 성분은 농축 인산 또는 묽은 인산일 수 있고, 에칭 조성물은 상이한 성분의 구성 요소로서 또는 별도의 물 성분으로서 에칭 조성물에 제공되는 추가량의 물을 함유할 수 있다.
예로서, 농축 인산이 조성물을 형성하는 데 사용되는 경우, 농축 인산의 양(물 중 85 중량%)은 에칭 조성물의 총 중량을 기준으로 에칭 조성물의 적어도 60, 예를 들어, 적어도 80 또는 적어도 90, 93, 95, 또는 적어도 98 중량%인 양일 수 있다.
본 명세서에 사용된 용어 "플루오라이드 화합물"은 질화규소의 에칭 속도를 증가시키기 위해 임의로 첨가되는 특정 에칭제를 지칭한다. 이러한 화합물은 HF, 암모늄 플루오라이드, 테트라플루오로붕산, 헥사플루오로규산, B―F 또는 Si―F 결합을 함유하는 다른 화합물, 테트라부틸암모늄 테트라플루오로보레이트(TBA-BF4), 테트라알킬암모늄 플루오라이드(NR1R2R3R4F), 및 그의 조합을 포함하나, 이에 제한되지는 않는다. 일 실시양태에서, 플루오라이드 화합물은 HF, 암모늄 플루오라이드, 테트라플루오로붕산, 헥사플루오로규산, 테트라부틸암모늄 테트라플루오로보레이트, 테트라(C1-C6 알킬)암모늄 플루오라이드, 및 그의 조합으로부터 선택된다.
본 발명의 조성물에 함유된 임의적인 플루오라이드 화합물의 양은, 에칭 조성물의 다른 재료와 조합하여, 원하는 질화규소 에칭 속도 및 선택도를 포함한 원하는 에칭 성능을 제공할 양일 수 있다. 예를 들어, 에칭 조성물은 에칭 조성물의 총 중량을 기준으로 약 5 내지 10,000 또는 심지어 최대 50,000백만분율(즉, 0.0005 내지 1 또는 심지어 5 중량%), 예컨대 에칭 조성물의 총 중량을 기준으로 약 20 내지 2,000백만분율(즉, 0.002 내지 0.2 중량%) 범위의 양의 플루오라이드 공급원 화합물을 함유할 수 있다. 특정 실시양태에서, 조성물은 이러한 플루오라이드 화합물이 없거나 또는 실질적으로 없다. 본 명세서에 사용된 "실질적으로 없는"은 특정 실시양태에서 2 중량% 미만, 1 중량% 미만, 0.5 중량% 미만, 또는 0.1 중량% 미만으로 정의된다. 본 명세서에서 사용된 "없는"은 특정 실시양태에서 환경 오염을 감안하여 0.001 중량% 미만, 또 다른 실시양태에서 0.0 중량%에 상응하는 것으로 해석된다.
임의로, 본 발명의 조성물은, 예를 들어 인산에 고체 실리카 재료를 용해시킴으로써 또는 수성 인산과의 반응에 의해 용해된 실리카를 형성할 수 있는 가용성 규소 함유 화합물을 첨가함으로써 인산에 용해된 실리카의 양을 더 포함할 수 있으며("첨가된 실리카"), 이러한 화합물의 예는 (a) TMAS(테트라메틸암모늄 실리케이트), (b) 테트라아세톡시실란, 또는 (c) 테트라알콕시실란, 예컨대 테트라메톡시실란, 테트라에톡시실란 등을 포함한다. 용해된 실리카는 질화규소에 대한 에칭 조성물의 선택도를 개선하는 데 효과적일 수 있다. 양은 에칭 공정의 조건에서 전처리 실리카 과포화를 초래하지 않는 임의의 유용한 양, 예컨대 에칭 조성물의 총 중량을 기준으로 약 5 내지 10,000백만분율, 또는 에칭 조성물의 총 중량을 기준으로 약 20 내지 5,000, 3,000, 1,000, 또는 500백만분율의 용해된 실리카 또는 가용성 규소 함유 화합물일 수 있다.
특정 실시양태에서, 본 발명의 조성물은 (a) 알킬아미노 알콕시실란 및 (b) 알킬아미노 히드록실 실란으로부터 선택된 적어도 1종의 실란을 더 포함할 수 있으며, 여기서 실란은 알콕시 및 히드록실로부터 선택된 적어도 1개의 모이어티를 보유한다. 일 실시양태에서, 알킬아미노 알콕시실란 및 알킬아미노 히드록실 실란 화합물은 다음으로부터 선택된다:
N-(3-트리메톡시실릴프로필)디에틸렌트리아민 (CAS 번호 35141-30-1);
N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란 (CAS 번호 5089-72-5);
N-(2-아미노에틸)-3-아미노프로필 실란 트리올 (CAS 번호 1760-24-3);
N1-(3-트리메톡시실릴프로필)디에틸렌트리아민 (CAS 번호 35141-30-1);
N-(6-아미노헥실)아미노프로필트리메톡시실란 (CAS 번호 51895-58-0);
(3-아미노프로필)트리에톡시-실란 (CAS 번호 919-30-2), "APTES"로도 공지됨; 및
(3-아미노프로필)실란 트리올 (CAS 번호 58160-99-9), "APST"로도 공지됨.
에칭 조성물은 하나 또는 다수의 공급원으로부터의 물을 함유할 수 있다. 예를 들어, 물은 수성 인산 성분에 존재할 것이다. 추가적으로, 물은 조성물의 다른 성분 중 하나 이상을 위한 담체로서 사용될 수 있고, 물은 그 자체의 성분으로서 단독으로 첨가될 수 있다. 물의 양은 조성물이 유용한(충분히 높은) 질화규소 에칭 속도를 포함한 원하는 또는 바람직한 또는 유리한 성능 특성을 나타내도록 하기에 충분히 낮아야 한다. 물 존재의 증가는 질화규소의 에칭 속도를 증가시키는 경향이 있지만, 또한 조성물의 끓는점을 낮출 수 있으며, 이는 조성물의 작동 온도의 감소 및 반대 효과를 강제한다. 에칭 조성물 중 모든 공급원으로부터의 물의 양의 예는 에칭 조성물의 총 중량을 기준으로 약 50, 40 또는 30 중량% 미만, 예를 들어 약 5 중량% 내지 약 25 중량% 범위일 수 있고, 또는 에칭 조성물의 총 중량을 기준으로 약 10 내지 20 중량% 범위의 물일 수 있다.
특정 실시양태에서, 본 발명의 조성물은 에칭 조성물에 전형적으로 포함되지 않는 다른 유형의 성분, 예컨대 pH 조정제 및 고체 물질, 예컨대 연마제를 요구하지 않으며 제외시킬 수 있다.
본 발명의 조성물은 기술된 에칭 조성물을 생성하는 데 유용할 임의의 방법에 의해 제조될 수 있다. 한 방법으로, 수성 또는 고체 성분을 임의로 열을 사용하여 조합하고, 균일하게 혼합할 수 있다.
상기 나타낸 바와 같이, 기술된 조성물은 미세전자 장치 기판의 표면으로부터 질화규소를 제거하는 방법에 유용할 수 있다. 기판은 미세전자 장치에서 유용한 다른 재료, 예컨대, 절연체, 장벽 층, 전도성 재료, 반도체 재료, 또는 미세전자 장치를 처리하는 데 유용한 재료(예를 들어, 그중에서도, 포토레지스트, 마스크) 중 하나 이상을 함유할 수 있다. 예시적인 기판은 질화규소, 열 산화물(ThOx) 및 PETEOS(플라즈마 강화 테트라에틸 오르토 실리케이트를 사용하여 증착된 산화물)뿐만 아니라 폴리실리콘을 포함하는 표면을 갖는다.
사용 시, 본 발명의 조성물은 상업적 성능 요구 및 기대에 기초하여 유용한 에칭 성능을 제공할 수 있고, 비교 에칭 조성물과 비교하여, 폴리실리콘에 비해 질화규소의 에칭 속도 및 선택도와 관련하여 개선된 성능을 제공할 수 있다.
따라서, 또 다른 측면에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 상기 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서 n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨; 질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계; 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계.
일 실시양태에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 하기 화학식 (I)의 화합물:
(I),
여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨;
질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계, 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계.
또 다른 측면에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 다음으로부터 선택된 화합물:
i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
vi. (3-아미노프로필)트리에톡시-실란; 및
vii. (3-아미노프로필)실란 트리올; 및
테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물;
질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계, 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계.
이 질화규소 에칭 작동은 미세전자 장치 기판 표면 상의 질화규소를 적어도 부분적으로 제거하는 데 효과적이다. 어구 "적어도 부분적으로 제거하다"는 입자 제거 전에 장치 상에 존재하는 질화규소의 적어도 약 85%, 적어도 90%, 적어도 95%, 또는 적어도 약 99%의 제거에 상응한다.
이 방법은 공지된 상업적으로 입수가능한 장비에서 수행될 수 있다. 일반적으로, 기판을 에칭하여 기판의 표면에서 재료를 선택적으로 제거하기 위해, 에칭 조성물을 표면에 적용하고 표면 구조와 접촉시켜 특정 구조를 화학적으로 선택적으로 제거하게 할 수 있다.
질화규소 막은 때때로 에칭 공정을 억제할 수 있는 얇은 산화된 표면을 갖는데, 이는 조성물이 산화물을 매우 천천히 에칭하도록 설계되기 때문이다. 이러한 경우에, 묽은 HF를 사용한 매우 짧은 처리가 유리한 제1 공정 단계일 수 있다.
에칭 단계에서, 조성물은 임의의 적합한 방식으로, 예컨대 조성물을 표면 상에 분무함으로써; 기판을 에칭 조성물에 (조성물의 정적 또는 동적 공간에) 담금으로써; 표면을 그 위에 흡수된 에칭 조성물을 갖는 또 다른 물질, 예컨대 패드 또는 섬유성 흡착제 도포기 요소와 접촉시킴으로써; 순환 풀에서 기판을 적절량의 에칭 조성물과 접촉시킴으로써; 또는 에칭 조성물이 규소-게르마늄 및 규소를 함유하는 미세전자 기판의 표면과 제거 접촉되는 임의의 다른 적합한 수단, 방식 또는 기술에 의해 표면에 적용될 수 있다. 동적 또는 정적 세정을 위해 배치 또는 단일 웨이퍼 장치에 적용할 수 있다.
유용한 에칭 공정의 조건(예를 들어, 시간 및 온도)는 효과적이거나 유리한 것으로 밝혀진 임의의 것일 수 있다. 일반적으로, 에칭 조성물은 질화규소를 선택적으로 제거하기에 충분한 시간 동안, 예컨대 에칭 조성물의 조 내의 침수를 통해 표면과 접촉된다. 에칭 조성물에 대한 노출 시간 및 에칭 조성물의 온도는 기판의 표면으로부터 원하는 양의 질화규소를 제거하는 데 효과적일 수 있다. 에칭 단계의 시간의 양은 너무 짧지 않아야 하는데, 이는 질화규소의 에칭 속도가 너무 높을 수 있고, 이는 에칭 단계의 종료 시에 공정 제어의 어려움 및 미세전자 장치의 감소된 품질을 초래할 수 있다는 것을 의미하기 때문이다. 물론, 에칭 공정 및 반도체 가공 라인의 양호한 효율 및 처리량을 허용하기 위해, 에칭 단계에 필요한 시간의 양은 과도하게 길지 않은 것이 바람직하다. 에칭 단계에 유용한 시간의 예는 약 100℃ 내지 약 180℃ 범위의 온도에서, 약 5분 내지 약 300분, 또는 약 10분 내지 약 60분의 범위일 수 있다. 이러한 접촉 시간 및 온도는 예시적이며, 요구되는 제거 선택도를 달성하기에 효과적인 임의의 다른 적합한 시간 및 온도 조건이 사용될 수 있다.
본 상세한 설명의 에칭 단계는 임의의 유형의 기판 표면으로부터 질화규소 재료를 에칭하는 데 유용할 수 있다. 특정 실시양태에 따르면, 기판은 산화규소뿐만 아니라 폴리실리콘, 전도성 금속 규화물 및 산화지르코늄 또는 산화알루미늄과 같은 유전체를 갖는 질화규소 층의 교번하는 박막 층을 포함하는 기판의 구조적 피쳐로서 질화규소의 교번하는 박막 층을 포함할 수 있다. 에칭 단계 전의 기판은 고종횡비 산화규소 구조 사이의 개구에 위치된 질화규소의 교번하는 층을 포함한다. 에칭 단계는 도 1의 우측 기판으로 도시된 바와 같이, 산화규소 층을 분리하는 개구 또는 "슬릿" 상태로, 질화규소를 제거하여 산화규소 층을 남긴다. 본 상세한 설명에 따르면, 도 1에 나타난 에칭 공정은 도 1에 도시된 기판을 에칭하기 위해 사용될 수 있다. 예시적인 에칭 공정은 선행 기술 및 비교가능한 에칭 조성물 및 에칭 공정과 비교하여, 상당히 증가된 SiN 에칭 속도, 약 150, 또는 200, 또는 300 초과 및 특정 실시양태에서는 적어도 약 2000의 산화규소에 비해 양호한 선택도, 및 슬릿 개구의 폐쇄 또는 거의 폐쇄에 의해 나타나는 주요 실리카 재증착의 회피를 나타낼 수 있다.
질화규소의 원하는 양의 선택적 에칭 완료 후에, 에칭된 미세전자 장치의 표면 상에 남아있는 에칭 조성물은 임의의 원하는 유용한 방법에 의해, 예컨대 물(또는 임의로 인산에 이어서 물)을 사용하는 헹굼, 세척 또는 다른 제거 단계에 의해 표면으로부터 제거될 수 있다. 예를 들어, 에칭 후에, 미세전자 장치 기판은 탈이온수(예를 들어, 섭씨 약 20 내지 약 90도 범위의 온도에서)의 헹굼으로 헹구어진 다음 건조, 예를 들어, 스핀 건조, N2, 증기 건조 등이 뒤따를 수 있다. 헹굼 후에, 기판 표면은 표면의 입자의 존재 및 양이 측정될 수 있다.
본 명세서에 기재된 조성물은 각각의 성분의 단순 첨가 및 균질한 조건으로의 혼합에 의해 용이하게 제제화될 수 있다. 또한, 조성물은 단일 패키지 제제 또는 사용 시점에 또는 그 전에 혼합되는 다중 부분 제제로서 쉽게 제제화될 수 있고, 다중 부분 제제인 것이 바람직하다. 다중 부분 제제의 개별 부분은 도구에서 또는 혼합 영역/구역, 예컨대 인라인 믹서 또는 도구 상류의 저장 탱크에서 혼합될 수 있다. 다중 부분 제제의 다양한 부분은 함께 혼합될 경우 원하는 조성물을 형성하는 성분/구성요소의 임의의 조합을 함유할 수 있는 것으로 생각된다. 각각의 성분의 농도는 세미-수성 조성물의 특정 배수로 광범위하게 바뀔 수 있으며, 즉, 보다 묽거나 보다 보다 농축될 수 있고, 세미-수성 조성물은 다양하게 및 대안적으로 본 명세서의 개시내용과 일치하는 성분의 임의의 조합을 포함하거나, 그로 이루어지거나 또는 그로 본질적으로 이루어질 수 있다는 것이 이해될 것이다.
따라서, 제3 측면에서, 본 발명은 본 명세서에 기술된 조성물을 형성하도록 구성된 하나 이상의 성분을 하나 이상의 용기에 포함하는 키트를 제공한다. 키트의 용기는 상기 세미-수성 조성물 성분의 저장 및 운송에 적합해야 하는데, 예를 들어 나우팩(NOWPak)® 용기(어드밴스드 테크놀로지 머티리얼스, 아이엔씨.(Advanced Technology Materials, Inc.), 미국 코네티컷주 댄버리)가 있다. 조성물의 성분을 함유하는 하나 이상의 용기는 상기 하나 이상의 용기 내의 성분을 융합 및 분배를 위해 유체 연통시키기 위한 수단을 포함하는 것이 바람직하다. 예를 들어, 나우팩® 용기를 참조하면, 가스 압력은 상기 하나 이상의 용기 내의 라이너의 외부에 인가되어 라이너의 내용물의 적어도 일부분이 배출되게 하고 따라서 융합 및 분배를 위한 유체 연통을 하게 할 수 있다. 대안적으로, 가스 압력이 종래의 가압가능한 용기의 윗공간에 인가될 수도 있고 또는 펌프가 유체 연통을 하게 하기 위해 사용될 수도 있다. 또한, 시스템은 융합된 세정 조성물을 공정 도구에 분배하기 위한 분배 포트를 포함하는 것이 바람직하다.
고밀도 폴리에틸렌과 같은 실질적으로 화학적으로 불활성이고 불순물이 없는 가요성 및 탄성 중합체 막 재료가 상기 하나 이상의 용기의 라이너를 가공하는 데 사용될 수 있다. 바람직한 라이너 재료는 일반적으로 공압출 또는 장벽 층을 요구하지 않고, 라이너 내에 배치될 성분에 대한 순도 요건에 악영향을 줄 수 있는 임의의 안료, UV 억제제 또는 가공제 없이 가공된다. 바람직한 라이너 재료의 목록은 버진(무첨가제) 폴리에틸렌, 버진 폴리테트라플루오로에틸렌(PTFE), 폴리프로필렌, 폴리우레탄, 폴리비닐리덴 클로라이드, 폴리비닐클로라이드, 폴리아세탈, 폴리스티렌, 폴리아크릴로니트릴, 폴리부틸렌 등을 포함하는 막을 포함한다. 이러한 라이너 재료의 바람직한 두께는 약 5밀(0.005인치) 내지 약 30밀(0.030인치)의 범위, 예를 들어 20밀(0.020인치)의 두께이다.
키트용 용기와 관련하여, 하기 특허 및 특허 출원의 개시내용은 그 각각의 전체 내용이 본 명세서에 참조로 포함된다: 발명의 명칭이 "APPARATUS AND METHOD FOR MINIMIZING THE GENERATION OF PARTICLES IN ULTRAPURE LIQUIDS"인 미국 특허 제7,188,644호; 및 발명의 명칭이 "RETURNABLE AND REUSABLE, BAG-IN-DRUM FLUID STORAGE AND DISPENSING CONTAINER SYSTEM"인 미국 특허 6,698,619호.
실시예
제제 조성 (중량%)
Figure pct00003
범례:
3-APST = (3-아미노프로필)트리메톡시 실란 (CAS 번호 58160-99-9)
DIW = 탈이온수
TMAS = 테트라메틸암모늄 실리케이트 (CAS 번호 53116-81-7)
PTMOS = 페닐트리메톡시실란 (CAS 번호 2996-92-1)
DBA-40 = 테트라프로필-(술포페녹시)-벤젠술폰산 (CAS 번호 119345-03-8),
*고도로 인-도핑된 폴리실리콘 에칭 속도
실시예 K
조성:
27.5 중량%의 (3-아미노프로필)실란 트리올
18 중량%의 테트라메틸암모늄 실리케이트
89% 인산
0.5 중량%의 4-(3-페닐프로필)피리딘
5 중량%의 인산 중 0.5% 도데실벤질술폰산
0.15 중량%의 4-옥틸벤질술폰산
에칭 속도 결과:
SiNx 123.1 (Å/분)
SiOx 0.23 (Å/분)
*도핑된 폴리실리콘 0.10 (Å/분)
고도로 인-도핑된 폴리실리콘을 먼저 100:1 HF 용액에 60초 동안 노출시켜 표면 산화물을 제거하였다. 그 후, 이를 160℃에서 30분 동안 선택적 질화규소 제제에 노출시키고, 고온 탈이온수에서 헹구었다. 폴리실리콘 두께는 분광 타원편광측정법(spectroscopic ellipsometry)를 사용하여 처리 전후에 측정하였다.
이들 제제는 물이 160℃에 도달하도록 증발시키는 것을 요구했다. 대안적으로, 제제는 보다 적은 물을 사용하여 가공될 수 있다.
실시예 1-9
Figure pct00004
범례: ◎: 폴리 Si의 높은 억제
O: 양호
△ : 약간 효과적임
DDBSA: 도데실벤질술폰산
OBSA: 4-옥틸벤질술폰산
폴리실리콘 에칭 속도 연구 조건: 160℃; SiNx 및 SiOx 1800초; 폴리 Si는 7000초이다.
측면
제1 측면에서, 본 발명은 다음을 포함하는 조성물을 제공한다:
a. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산;
b. 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및
c. 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서, n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨.
제2 측면에서, 본 발명은 각각의 R이 메틸인 제1 측면의 조성물을 제공한다.
제3 측면에서, 본 발명은 n이 1인 제1 측면의 조성물을 제공한다.
제4 측면에서, 본 발명은 b.가 다음으로부터 선택된 것인 제1 측면의 조성물을 제공한다:
헥실 디페닐 옥시드 디술폰산;
테트라프로필-(술포페녹시)-벤젠술폰산;
도데실벤젠술폰산; 및
4-옥틸벤젠술폰산.
제5 측면에서, 본 발명은 첨가된 실리카를 더 포함하는, 제1 내지 제4 측면 중 어느 하나의 조성물을 제공한다.
제6 측면에서, 본 발명은 (a) 알킬아미노 알콕시실란 및 (b) 알킬아미노 히드록실 실란으로부터 선택된 적어도 1종의 실란을 더 포함하며, 여기서 실란은 알콕시 및 히드록실로부터 선택된 적어도 1개의 모이어티를 보유하는, 제1 내지 제4 측면 중 어느 하나의 조성물을 제공한다.
제7 측면에서, 본 발명은 다음으로부터 선택된 화합물을 더 포함하는, 제1 내지 제4 측면 중 어느 하나의 조성물을 제공한다:
N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(6-아미노헥실)아미노프로필트리메톡시실란;
(3-아미노프로필)트리에톡시-실란; 및
(3-아미노프로필)실란 트리올.
제8 측면에서, 본 발명은 테트라메틸암모늄 실리케이트 및 (3-아미노프로필) 실란 트리올을 더 포함하는, 제1 내지 제4 측면 중 어느 하나의 조성물을 제공한다.
제9 측면에서, 본 발명은 테트라메틸암모늄 실리케이트를 더 포함하는, 제1 내지 제4 측면 중 어느 하나의 조성물을 제공한다.
제10 측면에서, 본 발명은 다음을 포함하는 조성물을 제공한다:
a. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산;
b. 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및
c. 하기 화학식의 화합물
,
여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택된다.
제11 측면에서, 본 발명은 각각의 R이 메틸인 제10 측면의 조성물을 제공한다.
제12 측면에서, 본 발명은 b.가 다음으로부터 선택된 제10 또는 제11 측면의 조성물을 제공한다:
헥실 디페닐 옥시드 디술폰산;
테트라프로필-(술포페녹시)-벤젠술폰산;
도데실벤젠술폰산; 및
4-옥틸벤젠술폰산.
제13 측면에서, 본 발명은 다음으로부터 선택된 화합물을 더 포함하는, 제10, 제11 또는 제12 측면 중 어느 하나의 조성물을 제공한다:
N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(6-아미노헥실)아미노프로필트리메톡시실란;
(3-아미노프로필)트리에톡시-실란; 및
(3-아미노프로필)실란 트리올.
제14 측면에서, 본 발명은 테트라메틸암모늄 실리케이트 및 (3-아미노프로필) 실란 트리올을 더 포함하는, 제10, 제11, 또는 제12 측면 중 어느 하나의 조성물을 제공한다.
제15 측면에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 상기 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계:
a. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산;
b. 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및
c. 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서, n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨;
질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계, 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계.
제16 측면에서, 본 발명은 R이 메틸인 제15 측면의 방법을 제공한다.
제17 측면에서, 본 발명은 b.가 다음으로부터 선택되는 것인 제15 또는 제16 측면의 방법을 제공한다:
헥실 디페닐 옥시드 디술폰산;
도데실 디페닐 옥시드 디술폰산;
도데실벤젠술폰산; 및
4-옥틸벤젠술폰산.
제18 측면에서, 본 발명은 c.가 하기 화학식의 화합물인 제15, 제16 또는 제17 측면 중 어느 하나의 방법을 제공한다:
,
여기서 각각의 R은 C1-C4 알킬로부터 선택된다.
제19 측면에서, 본 발명은 각각의 R이 메틸인 제15 내지 제18 측면 중 어느 하나의 방법을 제공한다.
제20 측면에서, 본 발명은 b.가 다음으로부터 선택되는 것인 제15 내지 제19 측면 중 어느 하나의 방법을 제공한다:
헥실 디페닐 옥시드 디술폰산;
테트라프로필-(술포페녹시)-벤젠술폰산;
도데실벤젠술폰산; 및
4-옥틸벤젠술폰산.
제21 측면에서, 본 발명은 (a) 알킬아미노 알콕시실란 및 (b) 알킬아미노 히드록실 실란으로부터 선택된 적어도 1종의 실란을 더 포함하며, 여기서 실란은 알콕시 및 히드록실로부터 선택된 적어도 1개의 모이어티를 보유하는, 제15 내지 제20 측면 중 어느 하나의 방법을 제공한다.
제22 측면에서, 본 발명은 다음으로부터 선택된 화합물을 더 포함하는, 제15 측면 내지 제20 측면 중 어느 하나의 방법을 제공한다:
N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
N-(6-아미노헥실)아미노프로필트리메톡시실란;
(3-아미노프로필)트리에톡시-실란; 및
(3-아미노프로필)실란 트리올.
제23 측면에서, 본 발명은 첨가된 실리카를 더 포함하는, 제15 측면 내지 제20 측면 중 어느 하나의 방법을 제공한다.
제24 측면에서, 본 발명은 테트라메틸암모늄 실리케이트 및 (3-아미노프로필) 실란 트리올을 더 포함하는, 제15 측면의 방법을 제공한다.
제25 측면에서, 본 발명은 테트라메틸암모늄 실리케이트를 더 포함하는 제15 측면의 방법을 제공한다.
제26 측면에서, 본 발명은 다음을 포함하는 조성물을 제공한다:
a. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산;
b. 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물;
c. 다음으로부터 선택된 화합물:
i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
vi. (3-아미노프로필)트리에톡시-실란; 및
vii. (3-아미노프로필)실란 트리올; 및
d. 테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물
제27 측면에서, 본 발명은 e. 4-(3-페닐프로필)피리딘을 더 포함하는 제26 측면의 조성물을 제공한다.
제28 측면에서, 본 발명은 (3-아미노프로필)실란 트리올; 테트라메틸암모늄 실리케이트, 인산, 4-(3-페닐프로필)피리딘, 도데실벤젠술폰산, 및 4-옥틸벤젠술폰산을 포함하는 제26 측면의 조성물을 제공한다.
제29 측면에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 상기 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계:
a. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산;
b. 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물;
c. 다음으로부터 선택된 화합물:
i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
vi. (3-아미노프로필)트리에톡시-실란; 및
vii. (3-아미노프로필)실란 트리올; 및
d. 테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물.
제30 측면에서, 본 발명은 조성물이 4-(3-페닐프로필)피리딘을 더 포함하는 것인 제29 측면의 방법을 제공한다.
제31 측면에서, 본 발명은 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법을 제공하며, 상기 방법은 다음을 포함한다:
다음을 포함하는 조성물을 제공하는 단계:
(3-아미노프로필)실란 트리올;
테트라메틸암모늄 실리케이트;
인산;
4-(3-페닐프로필)피리딘;
도데실벤젠술폰산; 및
4-옥틸벤젠술폰산;
질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계, 및 기판을 질화규소를 에칭하기에 효과적인 조건 하에 조성물과 접촉시키는 단계.
제32 측면에서, 본 발명은 제1 측면 내지 제14 측면, 또는 제26 측면 또는 제28 측면 중 어느 하나에 청구된 성분 a., b., c., d. 및/또는 e. 중 하나 이상을 하나 이상의 용기에 포함하는 키트를 제공한다.
본 개시내용의 여러 예시적인 실시양태를 설명하였으므로, 본 기술분야의 통상의 기술자는 본 명세서의 첨부된 청구항의 범위 내에서 또 다른 실시양태가 제조되고 사용될 수 있다는 것을 쉽게 이해할 것이다. 본 문서에 포함되는 개시내용의 수많은 이점이 전술한 설명에 기재되었다. 그러나, 본 개시내용은 많은 측면에서 단지 예시적이라는 것이 이해될 것이다. 본 개시내용의 범위는 물론 첨부된 청구항이 표현되는 언어로 정의된다.

Claims (23)

  1. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서 n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨,
    을 포함하는 조성물.
  2. 제1항에 있어서, 각각의 R이 메틸인, 조성물.
  3. 제1항에 있어서, n이 1인, 조성물.
  4. 제1항에 있어서, b.가
    헥실 디페닐 옥시드 디술폰산;
    테트라프로필-(술포페녹시)-벤젠술폰산;
    도데실벤젠술폰산; 및
    4-옥틸벤젠술폰산으로부터 선택된 것인,
    조성물.
  5. 제1항에 있어서, 첨가된 실리카를 더 포함하는, 조성물.
  6. 제1항에 있어서, (a) 알킬아미노 알콕시실란 및 (b) 알킬아미노 히드록실 실란으로부터 선택된 적어도 1종의 실란을 더 포함하며, 여기서 실란은 알콕시 및 히드록실로부터 선택된 적어도 1개의 모이어티를 보유하는 것인, 조성물.
  7. 제1항에 있어서, 다음으로부터 선택된 화합물을 더 포함하는, 조성물:
    N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
    N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
    N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(6-아미노헥실)아미노프로필트리메톡시실란;
    (3-아미노프로필)트리에톡시-실란; 및
    (3-아미노프로필)실란 트리올.
  8. 제1항에 있어서, 테트라메틸암모늄 실리케이트 및 (3-아미노프로필) 실란 트리올을 더 포함하는, 조성물.
  9. 제1항에 있어서, 테트라메틸암모늄 실리케이트 또는 테트라오르토 실리케이트를 더 포함하는, 조성물.
  10. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 하기 화학식의 화합물을 포함하고
    ,
    여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택되는 것인,
    조성물.
  11. 제10항에 있어서, 각각의 R이 메틸인, 조성물.
  12. 제10항에 있어서, b.가
    헥실 디페닐 옥시드 디술폰산;
    테트라프로필-(술포페녹시)-벤젠술폰산;
    도데실벤젠술폰산; 및
    4-옥틸벤젠술폰산으로부터 선택된 것인,
    조성물.
  13. 제10항에 있어서, 다음으로부터 선택된 화합물을 더 포함하는, 조성물:
    N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
    N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
    N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(6-아미노헥실)아미노프로필트리메톡시실란;
    (3-아미노프로필)트리에톡시-실란; 및
    (3-아미노프로필)실란 트리올.
  14. 제10항에 있어서, 테트라메틸암모늄 실리케이트 및 (3-아미노프로필) 실란 트리올을 더 포함하는, 조성물.
  15. 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법으로서,
    다음을 포함하는 조성물을 제공하는 단계: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 및 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물, 여기서, n은 1, 2 또는 3이고, m은 1, 2 또는 3이고, n과 m의 합은 4이고, x는 0, 1, 2 또는 3이고, 여기서 각각의 R은 독립적으로 C1-C4 알킬로부터 선택됨; 질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계; 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서, 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물이 다음으로부터 선택되는 것인, 방법:
    헥실 디페닐 옥시드 디술폰산;
    테트라프로필-(술포페녹시)-벤젠술폰산;
    도데실벤젠술폰산; 및
    4-옥틸벤젠술폰산.
  17. 제15항에 있어서, c.가 하기 화학식의 화합물이고
    ,
    여기서 각각의 R은 C1-C4 알킬로부터 선택되는 것인,
    방법.
  18. 제17항에 있어서, 각각의 R이 메틸이고, 화학식 Si[페닐-(-CH2-)x]n(OR)m의 화합물이 다음으로부터 선택되는 것인, 방법:
    헥실 디페닐 옥시드 디술폰산;
    테트라프로필-(술포페녹시)-벤젠술폰산;
    도데실벤젠술폰산; 및
    4-옥틸벤젠술폰산.
  19. 제15항에 있어서, 다음으로부터 선택된 화합물을 더 포함하는, 방법:
    N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
    N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
    N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    N-(6-아미노헥실)아미노프로필트리메톡시실란;
    (3-아미노프로필)트리에톡시-실란; 및
    (3-아미노프로필)실란 트리올.
  20. 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 다음으로부터 선택된 화합물:
    i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
    iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
    iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
    vi. (3-아미노프로필)트리에톡시-실란; 및
    vii. (3-아미노프로필)실란 트리올; 및
    테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물
    을 포함하는 조성물.
  21. 제20항에 있어서, e. 4-(3-페닐프로필)피리딘을 더 포함하는, 조성물.
  22. 제20항에 있어서, (3-아미노프로필)실란 트리올; 테트라메틸암모늄 실리케이트; 인산; 4-(3-페닐프로필)피리딘; 도데실벤질술폰산; 및 4-옥틸벤질술폰산을 포함하는 조성물.
  23. 폴리실리콘을 포함하는 표면을 포함하는 미세전자 장치 기판 상에서 질화규소 표면을 에칭하는 방법으로서,
    다음을 포함하는 조성물을 제공하는 단계: 조성물의 총 중량을 기준으로 적어도 60 중량%의 양의 농축 인산; 선형 및 분지형 C8-C16 알킬벤젠술폰산 및 C6-C12 알킬디페닐 옥시드 디술폰산으로부터 선택된 화합물; 다음으로부터 선택된 화합물:
    i. N-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    ii. N-(2-아미노에틸)-3-아미노프로필트리에톡시 실란;
    iii. N-(2-아미노에틸)-3-아미노프로필 실란 트리올;
    iv. N1-(3-트리메톡시실릴프로필)디에틸렌트리아민;
    v. N-(6-아미노헥실)아미노프로필트리메톡시실란;
    vi. (3-아미노프로필)트리에톡시-실란; 및
    vii. (3-아미노프로필)실란 트리올; 및
    테트라메틸암모늄 실리케이트 및 테트라에틸 오르토실리케이트로부터 선택된 화합물;
    질화규소를 포함하는 표면 및 폴리실리콘을 포함하는 표면을 갖는 기판을 제공하는 단계, 및 질화규소를 에칭하기에 효과적인 조건 하에 기판을 조성물과 접촉시키는 단계
    를 포함하는, 방법.

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US10991809B2 (en) 2015-11-23 2021-04-27 Entegris, Inc. Composition and process for selectively etching p-doped polysilicon relative to silicon nitride
KR20170093004A (ko) * 2016-02-04 2017-08-14 동우 화인켐 주식회사 실리콘 질화막 식각액 조성물 및 이를 이용하는 반도체 소자 및 tft 어레이 기판의 제조방법
US10167425B2 (en) 2016-05-04 2019-01-01 Oci Company Ltd. Etching solution capable of suppressing particle appearance
US11186771B2 (en) 2017-06-05 2021-11-30 Versum Materials Us, Llc Etching solution for selectively removing silicon nitride during manufacture of a semiconductor device
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KR20240013860A (ko) * 2018-11-15 2024-01-30 엔테그리스, 아이엔씨. 질화규소 에칭 조성물 및 방법
KR20220079928A (ko) 2019-10-09 2022-06-14 엔테그리스, 아이엔씨. 습식 에칭 조성물 및 방법
CN116134588A (zh) * 2020-07-30 2023-05-16 恩特格里斯公司 用于选择性蚀刻氮化硅膜的组合物和方法

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