KR20240008130A - 반도체 패키지 - Google Patents

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KR20240008130A
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강성일
한명진
홍민영
류호준
배인섭
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Abstract

본 발명의 일 측면에 따르면, 반도체 칩과, 상기 반도체 칩을 지지하는 다이 패드와 상기 다이 패드와 이웃하여 배치된 리드를 포함하는 리드 프레임과, 상기 반도체 칩의 적어도 일부를 둘러싸는 몰드 수지와, 상기 리드의 일부 면과 상기 다이 패드의 전체 면을 덮도록 배치되는 은 도금층과, 상기 은 도금층을 덮도록 배치되어 상기 몰드 수지와 접촉하도록 배치되는 금속 산화층을 포함하며, 상기 리드는 상기 몰드 수지의 내부에 존재하는 내부 리드와, 상기 몰드 수지의 외부에 배치되는 외부 리드를 포함하고, 상기 은 도금층이 배치되는 리드의 일부 면은 상기 내부 리드의 면인 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 대한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전이 가속화되고 있다.
반도체 패키지에 리드 프레임이 포함되는 경우, 리드 프레임과 몰드 수지의 계면 접착력은 반도체 패키지의 실장 신뢰성에 큰 영향을 준다.
특히, 차량용 반도체 패키지와 같이 충격이 많이 발생하는 곳에 사용되는 반도체 패키지의 경우에 리드 프레임과 몰드 수지의 박리는 고장의 원인이 되므로, 고장을 방지하고 실장 신뢰성을 충족시킬 수 있는 반도체 패키지의 개발이 활발히 진행되고 있다.
등록실용신안공보 20-0180001호에는 리드 프레임의 패드에 열 흡수홈을 형성하여 몰드 컴파운드와의 결합력 보강이 이루어지는 반도체 리드 프레임의 패드 구조가 개시되어 있다.
본 발명의 일 측면에 따르면, 개선된 구조를 가지는 반도체 패키지를 제공하는 것을 주된 과제로 한다.
본 발명의 일 측면에 따르면, 반도체 칩;과, 상기 반도체 칩을 지지하는 다이 패드와, 상기 다이 패드와 이웃하여 배치된 리드를 포함하는 리드 프레임;과, 상기 반도체 칩의 적어도 일부를 둘러싸는 몰드 수지;와, 상기 리드의 일부 면과 상기 다이 패드의 전체 면을 덮도록 배치되는 은 도금층;과, 상기 은 도금층을 덮도록 배치되어 상기 몰드 수지와 접촉하도록 배치되는 금속 산화층을 포함하며, 상기 리드는 상기 몰드 수지의 내부에 존재하는 내부 리드와, 상기 몰드 수지의 외부에 배치되는 외부 리드를 포함하고, 상기 은 도금층이 배치되는 리드의 일부 면은 상기 내부 리드의 면인, 반도체 패키지를 제공한다.
여기서, 상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함할 수 있다.
여기서, 상기 몰드 수지는 에폭시 몰딩 컴파운드를 포함할 수 있다.
여기서, 상기 다이 패드에 배치된 금속 산화층의 부분 중 상기 반도체 칩이 배치되는 부분에는 Anti-EBO 처리가 수행될 수 있다.
여기서, 상기 은 도금층의 부분 중 상기 외부 리드와 가장 가까운 부분과 상기 외부 리드 사이의 간격은 0.1㎛~100㎛이 되도록 상기 은 도금층이 배치될 수 있다.
본 발명의 일 측면에 따른 반도체 패키지는, 리드 프레임에 은 도금층을 배치하고, 배치된 은 도금층을 덮도록 금속 산화층을 배치하여 몰드 수지와 접촉하도록 구성함으로써, 몰드 수지와의 계면 접착력을 향상시켜 고신뢰성의 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이다.
도 2 내지 도 4는, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 사용함으로써 중복 설명을 생략하며, 도면에는 이해를 돕기 위해 크기, 길이의 비율 등에서 과장된 부분이 존재할 수 있다.
본 발명은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 대한 반도체 패키지의 단면도이고, 도 2 내지 도 4는, 본 발명의 일 실시예에 대한 반도체 패키지의 제조 공정을 순차적으로 도시한 단면도들이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 관한 반도체 패키지(100)는, 반도체 칩(110), 리드 프레임(120), 몰드 수지(130), 은 도금층(140), 금속 산화층(150)을 포함한다.
반도체 칩(110)은 상부에 복수개의 단자부(111)를 구비하고 있다.
리드 프레임(120)은 기저 금속의 소재를 스탬핑 또는 에칭(etching)함으로써 형성되는데, 여기서, 기저 금속의 소재로는 철, 니켈, 얼로이42(alloy42), 구리, 구리합금 등을 포함하여 이용할 수 있다.
리드 프레임(120)은 다이 패드(121)와 리드(122)를 포함한다.
다이 패드(121)는 반도체 칩(110)을 지지하도록 구성되어 있는데, 반도체 칩(110)과는 접착재(S) 등으로 부착될 수 있다.
반도체 칩(110)은 다이 패드(121)에 배치된 금속 산화층(150)에 배치되는데, 후술하는 바와 같이 은 도금층(140)은 다이 패드(121)의 전체 면을 덮도록 배치되고, 금속 산화층(150)은 은 도금층(140)을 덮도록 배치된다.
다이 패드(121)에 배치된 금속 산화층(150)의 부분 중 반도체 칩(110)이 배치되는 부분에는 Anti-EBO(Anti epoxy bleed out) 물질의 도포, 코팅 등의 Anti-EBO 처리가 수행될 수 있다.
한편, 리드(122)는 다이 패드(121)와 이웃하여 배치되는데, 내부 리드(122a) 및 외부 리드(122b)로 이루어진다.
내부 리드(122a)는 몰드 수지(130)의 내부에 배치되는 부분이며, 도전성 와이어(W)로 반도체 칩(110)의 단자부(111)와 전기적으로 연결됨으로써, 반도체 칩(110)으로 입력되거나 반도체 칩(110)에서 출력된 전기적 신호를 외부 리드(122b)로 전달하는 기능을 수행한다.
외부 리드(122b)는 몰드 수지(130)의 외부에 배치되는 부분이며, 내부 리드(122a)와 전기적으로 연결되어 있다.
도전성 와이어(W)는, 반도체 칩(110)의 단자부(111)와 내부 리드(122a)를 전기적으로 연결하는 기능을 수행하는데, 와이어 본딩 공정으로 설치된다.
도전성 와이어(W)는 금(Au), 금 합금, 구리(Cu), 구리 합금 등을 포함한 와이어로 이루어지는데, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 도전성 와이어는 전기 전도성이 뛰어난 소재로 이루어지면 되고, 소재 선정에 있어서 그 외의 특별한 제한이 없다.
아울러 본 실시예에 따른 반도체 패키지(100)는 와이어 본딩 방식으로 반도체 칩과 리드의 전기적 연결이 수행되지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 반도체 패키지는, 리드 프레임을 포함하고, 몰드 수지가 리드 프레임의 적어도 일부를 감싸고 있는 구조를 포함하기만 하면 되고, 반도체 칩의 전기적 연결 구조에 대해서는 특별한 제한이 없다. 예를 들면, 본 발명은 리드를 포함하는 캐리어 구조의 플립칩 본딩 구조 등에도 적용할 수 있다.
한편, 외부 리드(122b)는 몰드 수지(130)의 외부에 배치되고, 내부 리드(122a)로부터 연장되어, 기판의 회로 패턴과 전기적으로 연결된다.
몰드 수지(130)는 반도체 칩(110)의 적어도 일부를 둘러싸 보호한다.
몰드 수지(130)는, 반도체 칩(110), 다이 패드(121), 내부 리드(122a), 도전성 와이어(W)를 엔켑슐레이션하기 위한 것으로, 에폭시 소재를 포함한 에폭시 몰딩 컴파운드를 포함하여 이루어진다.
본 실시예에 따르면, 몰드 수지(130)로서 에폭시 소재를 포함하지만, 본 발명은 이에 한정하지 않는다. 즉, 본 발명에 따른 몰드 수지의 소재는 특별한 제한이 없다. 즉, 본 발명에 따른 몰드 수지의 소재는, 비도전성의 성질을 가지고, 반도체 칩 등을 보호할 수 있으면, 에폭시 외의 재질로도 이루어질 수 있다.
한편, 은 도금층(140)은 리드(122)의 일부 면과 다이 패드(121)의 전체 면을 덮도록 배치된다. 구체적으로 은 도금층(140)이 배치되는 리드(122)의 일부 면은 내부 리드(122a)의 면으로서, 은 도금층(140)이 배치되는 리드(122)의 일부 면은 몰드 수지(130)의 내부에 위치한다. 여기서, 은 도금층(140)의 이온 마이그레이션(Ion migration)을 방지하기 위해서, 은 도금층(140)의 부분 중 외부 리드(122b)와 가장 가까운 부분과 외부 리드(122b) 사이의 간격이 0.1㎛~100㎛이 되도록 은 도금층(140)의 배치 위치를 결정할 수 있다.
은 도금층(140)은 은, 은 합금, 은 혼합물 등 은을 포함하는 소재이면 본 발명에 제한 없이 적용될 수 있다.
은 도금층(140)은 일반 전해 도금, 스팟 도금, 스트라이크 도금 등의 방법으로 형성될 수 있는데, 일반 전해 도금의 경우 약 3㎛~7㎛의 두께로 형성할 수 있으며, 스트라이크 도금의 경우 약 0.1㎛~5㎛의 두께로 형성할 수 있다. 스트라이크 도금을 수행한 경우에는 와이어 본딩이 수행되는 부분에 추가로 은 도금층을 형성할 수 있다.
금속 산화층(150)은 은 도금층(140)을 덮도록 배치되어 몰드 수지(130)와 접촉하도록 배치된다. 즉, 금속 산화층(150)은 몰드 수지(130)와 직접 접촉하여 몰드 수지(130)와의 계면 접착력을 향상시킨다. 즉, 은 도금층(140)은 에폭시 소재의 몰드 수지(130)와 접착력이 좋지 않아 계면 박리의 원인이 될 수 있으므로, 은 도금층(140)을 덮도록 금속 산화층(150)을 배치함으로써 몰드 수지(130)와의 계면 접착력을 향상시킬 수 있다.
금속 산화층(150)은 다양한 금속 산화물을 포함하여 형성될 수 있다. 예를 들면 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 등을 적어도 하나 포함할 수 있다.
금속 산화층(150)은 전해 공법, 디핑(dipping) 공법 등으로 형성될 수 있으며, 금속 산화층(150)은 약 10㎚ 이하의 두께로 형성할 수 있다.
이하, 도 2 내지 도 4를 참조하여, 본 실시예에 대한 반도체 패키지(100)의 제조 방법에 대해 살펴보기로 한다.
도 2에 도시된 바와 같이, 제조자는 스탬핑 또는 에칭으로 리드 프레임(120)을 준비하고, 이어 다이 패드(121)와 내부 리드(122a)의 표면에 은 도금층(140)을 형성한다. 전술한 바와 같이, 은 도금층(140)은 리드(122)의 일부 면과 다이 패드(121)의 전체 면을 덮도록 배치되는데, 은 도금층(140)을 형성함에 있어서는 마스크 플레이트, 체인 마스크, 감광성 포토 레지스트 등을 이용하여 원하는 위치에 은 도금층(140)을 형성할 수 있다.
그 다음, 도 3에 도시된 바와 같이, 은 도금층(140)을 덮도록 전해 공법, 디핑 공법 등으로 금속 산화층(150)을 형성한다.
그 다음, 도 4에 도시된 바와 같이, 다이 패드(121)에 배치된 금속 산화층(150)에 반도체 칩(110)을 배치하고, 반도체 칩(110)의 단자부(111)와 내부 리드(122a)를 와이어(W)로 연결한다. 와이어 본딩 시 와이어(W)는 구리, 구리 합금, 금, 금 합금 등의 와이어 소재를 이용할 수 있다. 이 때 와이어 본딩 공정을 위해 내부 리드(122a)에 배치된 금속 산화층(150) 및/또는 은 도금층(140)의 일부를 제거할 수 있다.
그 다음, 몰드 수지(130)를 이용하여 엔켑슐레이션 공정을 수행하여 도 1에 도시된 바와 같은 반도체 패키지(100)를 형성한다.
이상과 같이, 본 실시예에 따른 반도체 패키지(100)에 따르면, 금속 산화층(150)이 몰드 수지(130)와 직접 접촉하여 몰드 수지(130)와의 계면 접착력을 향상시키므로, 반도체 패키지(100)의 내구성을 증가시켜 고신뢰성의 반도체 패키지(100)를 구현할 수 있다.
아울러, 본 실시예에 따른 반도체 패키지(100)에 따르면, 은 도금층을 리드 프레임의 전체 면에 배치하는 종래 기술에 비해 은의 사용을 줄일 수 있으므로, 제조 비용을 낮출 수 있다.
본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
본 실시예에 따른 반도체 패키지는, 리드 프레임과 반도체 패키지를 제조하는 산업에 적용될 수 있다.
100: 반도체 패키지 110: 반도체 칩
120: 리드 프레임 130: 몰드 수지
140: 은 도금층 150: 금속 산화층

Claims (5)

  1. 반도체 칩;
    상기 반도체 칩을 지지하는 다이 패드와, 상기 다이 패드와 이웃하여 배치된 리드를 포함하는 리드 프레임;
    상기 반도체 칩의 적어도 일부를 둘러싸는 몰드 수지;
    상기 리드의 일부 면과 상기 다이 패드의 전체 면을 덮도록 배치되는 은 도금층; 및
    상기 은 도금층을 덮도록 배치되어 상기 몰드 수지와 접촉하도록 배치되는 금속 산화층을 포함하며,
    상기 리드는 상기 몰드 수지의 내부에 존재하는 내부 리드와, 상기 몰드 수지의 외부에 배치되는 외부 리드를 포함하고,
    상기 은 도금층이 배치되는 리드의 일부 면은 상기 내부 리드의 면인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 금속 산화층은, 알칼리 토금속 수산화물, 알칼리 토금속 산화물, 전이금속 수산화물, 전이금속 산화물 중 적어도 하나를 포함하는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 몰드 수지는 에폭시 몰딩 컴파운드를 포함하는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 다이 패드에 배치된 금속 산화층의 부분 중 상기 반도체 칩이 배치되는 부분에는 Anti-EBO 처리가 수행되는, 반도체 패키지.
  5. 제1항에 있어서,
    상기 은 도금층의 부분 중 상기 외부 리드와 가장 가까운 부분과 상기 외부 리드 사이의 간격은 0.1㎛~100㎛이 되도록 상기 은 도금층이 배치되는, 반도체 패키지.
KR1020220085128A 2022-07-11 2022-07-11 반도체 패키지 KR20240008130A (ko)

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