KR20240005513A - 배선 구조물을 포함하는 반도체 소자 - Google Patents

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KR20240005513A
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insulating
wiring
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이양희
권병호
박종혁
윤보언
윤일영
홍석준
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Abstract

배선 구조물을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 중간 절연 구조물; 상기 중간 절연 구조물을 관통하는 중간 배선 구조물; 상기 중간 절연 구조물 및 상기 중간 배선 구조물 상의 상부 절연 구조물; 및 상기 상부 절연 구조물을 관통하며 상기 중간 배선 구조물과 전기적으로 연결되는 상부 도전성 패턴을 포함한다. 상기 중간 절연 구조물은 중간 식각 정지 층 및 상기 중간 식각 정지 층 상의 중간 절연 층을 포함하고, 상기 중간 절연 층은 제1 중간 물질 층 및 상기 제1 중간 물질 층의 상부면과 공면을 이루는 상부면을 갖는 제2 중간 물질 층을 포함하고, 상기 중간 배선 구조물은 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층을 관통하고, 상기 제1 중간 물질 층의 물질은 상기 제2 중간 물질 층의 물질의 유전 상수 보다 높은 유전 상수를 갖는다.

Description

배선 구조물을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING INTERCONNECTION STRUCTURE}
본 발명은 배선 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 배선들 사이의 기생 커패시턴스에 의핸 배선들의 RC 지연을 감소시키기 위해서, 저유전체를 층간절연층으로 사용하고 있다. 그렇지만, 반도체 소자가 고집적화되면서 저유전체의 층간절연 층 내에 배선들을 형성하면서 배선 불량이 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 있는 배선 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 상기 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 중간 절연 구조물; 상기 중간 절연 구조물을 관통하는 중간 배선 구조물; 상기 중간 절연 구조물 및 상기 중간 배선 구조물 상의 상부 절연 구조물; 및 상기 상부 절연 구조물을 관통하며 상기 중간 배선 구조물과 전기적으로 연결되는 상부 도전성 패턴을 포함한다. 상기 중간 절연 구조물은 중간 식각 정지 층 및 상기 중간 식각 정지 층 상의 중간 절연 층을 포함하고, 상기 중간 절연 층은 제1 중간 물질 층 및 상기 제1 중간 물질 층의 상부면과 공면을 이루는 상부면을 갖는 제2 중간 물질 층을 포함하고, 상기 중간 배선 구조물은 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층을 관통하고, 상기 제1 중간 물질 층의 물질은 상기 제2 중간 물질 층의 물질의 유전 상수 보다 높은 유전 상수를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 제1 부분 및 제2 부분을 갖는 제1 식각 정지 층; 상기 제1 식각 정지 층의 제1 부분 상에 배치되는 제1 물질 층; 상기 제1 식각 정지 층의 제2 부분 상에 배치되는 제2 물질 층; 상기 제1 물질 층 및 상기 제1 식각 정지 층의 상기 제1 부분을 관통하는 배선 구조물; 상기 제1 물질 층, 상기 제2 물질 층, 및 상기 배선 구조물 상의 제2 식각 정지 층; 상기 제2 식각 정지 층 상의 상부 절연 층; 및 상기 상부 절연 층 및 상기 제2 식각 정지 층을 관통하며 상기 배선 구조물과 전기적으로 연결되는 상부 도전성 패턴을 포함한다. 상기 제1 식각 정지 층에서, 상기 제1 부분 및 상기 제2 부분은 서로 다른 두께를 갖고, 상기 제1 물질 층의 물질은 상기 제2 물질 층의 물질과 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 하부 절연 구조물; 상기 제1 하부 절연 구조물을 관통하는 제1 하부 배선 구조물; 상기 제1 하부 절연 구조물 및 상기 제1 하부 배선 구조물 상의 제2 하부 절연 구조물; 상기 제2 하부 절연 구조물을 관통하는 제2 하부 배선 구조물; 상기 제2 하부 절연 구조물 및 상기 제2 하부 배선 구조물 상의 중간 절연 구조물; 상기 중간 절연 구조물을 관통하는 중간 배선 구조물; 상기 중간 절연 구조물 및 상기 중간 배선 구조물 상의 상부 절연 구조물; 및 상기 상부 절연 구조물을 관통하는 상부 도전성 패턴을 포함한다. 상기 중간 절연 구조물은 중간 식각 정지 층 및 상기 중간 식각 정지 층 상의 중간 절연 층을 포함하고, 상기 중간 절연 층은 제1 중간 물질 층 및 상기 제1 중간 물질 층의 상부면과 공면을 이루는 상부면을 갖는 제2 중간 물질 층을 포함하고, 상기 중간 식각 정지 층은 상기 제1 중간 물질 층과 접촉하는 제1 부분 및 상기 제2 중간 물질 층과 접촉하는 제2 부분을 포함하고, 상기 중간 배선 구조물은 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층의 상기 제1 부분을 관통하며 상기 제2 하부 배선 구조물과 전기적으로 연결되고, 상기 중간 식각 정지 층에서, 상기 제1 부분 및 상기 제2 부분은 서로 다른 두께를 갖는다.
실시 예들에 따르면, 서로 다른 유전 상수를 갖는 제1 및 제2 물질 층들을 포함하는 절연 구조물 및 상기 절연 구조물 내의 배선 구조물을 포함하는 반도체 소자를 제공할 수 있다. 상기 배선 구조물은 상기 제1 및 제2 물질 층들 중 상대적으로 높은 유전상수를 갖는 제1 물질 층 내에 배치될 수 있고, 상기 제2 물질 층은 유전 상수가 낮은 저유전체로 형성될 수 있다. 상기 배선 구조물이 복수개인 경우에, 상기 배선 구조물들 사이에 저유전체의 상기 제2 물질 층이 배치됨으로써, 배선들 사이의 기생 커패시턴스를 감소시킴으로써, 배선들의 RC 지연을 감소시킬 수 있다. 따라서, 상기 반도체 소자의 성능을 향상시킬 수 있다.
실시 예들에 따르면, 상기 배선 구조물은 상기 제1 및 제2 물질 층들 중 보다 유전상수가 높고 단단한 제1 물질 층 내에 형성함으로써, 상기 배선 구조물을 안정적이고 신뢰성있게 형성할 수 있다.
실시 예들에 따르면, 상기 배선 구조물 상에 상부 도전성 패턴이 배치될 수 있다. 상기 상부 도전성 패턴은 상기 제1 및 제2 물질 층들 중 상대적으로 낮은 유전상수를 갖는 상기 제2 물질 층과 이격될 수 있다. 따라서, 상기 상부 도전성 패턴과 낮은 유전 상수를 갖는 상기 제2 물질 층 사이의 계면 박리에 의한 불량을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1, 도 2a, 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 도면들이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 개념적으로 나타낸 단면도들이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 개념적으로 나타낸 단면도들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 개념적으로 나타낸 도면들로써, 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 개념적으로 나타낸 탑 뷰이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 소자(1)는 하부 구조물(LS) 및 상기 하부 구조물(LS) 상의 상부 구조물(US)을 포함할 수 있다.
상기 하부 구조물(LS)은 베이스(3), 상기 베이스(3) 상의 제1 하부 절연 층(6), 상기 제1 하부 절연 층(6)을 관통하는 제1 하부 배선 구조물(13)을 포함할 수 있다.
상기 제1 하부 절연 층(6)은 실리콘 산화물 또는 저유전체(low-k dielectric)를 포함할 수 있다. 상기 제1 하부 절연 층(6)은 제1 하부 절연 구조물로 지칭되어 설명될 수도 있다.
상기 제1 하부 배선 구조물(13)은 배선 물질 층(13b) 및 상기 배선 물질 층(13b)의 측면 및 바닥면을 덮는 배리어 물질 층(13a)을 포함할 수 있다. 상기 배선 물질 층(13b)은 Cu를 포함할 수 있고, 상기 배리어 물질 층(13a)은 Ti, Ta, TiN 및 TaN 중 적어도 하나를 포함할 수 있다.
상기 하부 구조물(LS)은 상기 제1 하부 절연 층(6) 및 상기 제1 하부 배선 구조물(13) 상의 하부 절연 구조물(16) 및 상기 하부 절연 구조물(16) 내의 제2 하부 배선 구조물(27)을 더 포함할 수 있다. 상기 제2 하부 배선 구조물(27)은 상기 하부 절연 구조물(16)을 관통할 수 있다.
상기 하부 절연 구조물(16)은 하부 식각 정지 층(18) 및 상기 하부 식각 정지 층(18) 상의 제2 하부 절연 층(20)을 포함할 수 있다. 상기 제2 하부 절연 층(20)은 상기 제2 하부 배선 구조물(27)의 측면과 접촉할 수 있다.
상기 하부 식각 정지 층(18)은 SiN, SiBN 및 SiCN 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있다. 상기 제2 하부 절연 층(20)은 실리콘 산화물 또는 저유전체(low-k dielectric)를 포함할 수 있다.
상기 제2 하부 배선 구조물(27)은 배선 물질 층(27b) 및 상기 배선 물질 층(27b)의 측면 및 바닥면을 덮는 배리어 물질 층(27a)을 포함할 수 있다. 상기 제2 하부 배선 구조물(27)은 하부 배선 부분(27L) 및 상기 하부 배선 부분(27L)으로부터 아래로 연장되는 하부 비아 부분(27V)을 포함할 수 있다. 상기 배선 물질 층(27b)은 Cu를 포함할 수 있고, 상기 배리어 물질 층(27a)은 Ti, Ta, TiN 및 TaN 중 적어도 하나를 포함할 수 있다.
상기 상부 구조물(US)은 중간 절연 구조물(30) 및 상기 중간 절연 구조물(30) 내의 중간 배선 구조물(40)을 포함할 수 있다.
상기 중간 절연 구조물(30)은 상기 하부 구조물(LS) 상의 중간 식각 정지 층(32), 및 상기 중간 식각 정지 층(32) 상의 중간 절연 층(34)을 포함할 수 있다.
상기 중간 절연 층(34)은 서로 접촉하는 제1 중간 물질 층(IMD1a) 및 제2 중간 물질 층(IMD2a)을 포함할 수 있다. 상기 제1 중간 물질 층(IMD1a)은 상기 제2 중간 물질 층(IMD2a)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
상기 제1 중간 물질 층(IMD1a)의 물질은 상기 제2 중간 물질 층(IMD2a)의 물질의 유전 상수 보다 높은 유전 상수를 가질 수 있다.
상기 제1 중간 물질 층(IMD1a)은 상기 제2 중간 물질 층(IMD2a) 보다 단단한 물질일 수 있고, 상기 제2 중간 물질 층(IMD2a)은 상기 중간 물질 층(IMD1a) 보다 포러스할 수 있다.
상기 제1 중간 물질 층(IMD1a)의 물질은 실리콘 산화물일 수 있고, 상기 제2 중간 물질 층(IMD2a)의 물질은 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 저유전체일 수 있다.
상기 제1 중간 물질 층(IMD1a)은 TEOS(TetraEthylOrthoSilicate) 산화물일 수 있고, 상기 제2 중간 물질 층(IMD2a)은 TEOS 산화물 보다 유전 상수가 낮은 SiOCH 또는 SiOC일 수 있다.
상기 제1 중간 물질 층(IMD1a)의 물질 및 상기 제2 중간 물질 층(IMD2a)의 물질은 3.9 보다 낮은 유전 상수를 갖는 저유전체들일 수 있다. 예를 들어, 상기 제1 중간 물질 층(IMD1a)의 물질은 제1 저유전체일 수 있고, 상기 제2 중간 물질 층(IMD2a)의 물질은 상기 제1 저유전체 보다 유전 상수가 낮은 제2 저유전체일 수 있다.
상기 중간 배선 구조물(40)은 배선 물질 층(40b) 및 상기 배선 물질 층(40b)의 측면 및 바닥면을 덮는 배리어 물질 층(40a)을 포함할 수 있다. 상기 중간 배선 구조물(40)은 중간 배선 부분(40L) 및 상기 중간 배선 부분(40L)으로부터 아래로 연장되는 하부 비아 부분(40V)을 포함할 수 있다. 상기 배선 물질 층(40b)은 Cu를 포함할 수 있고, 상기 배리어 물질 층(40a)은 Ti, Ta, TiN 및 TaN 중 적어도 하나를 포함할 수 있다.
상기 제1 중간 물질 층(IMD1a)은 상기 중간 배선 부분(40L)의 하부면 및 측면을 덮을 수 있고, 상기 중간 비아 부분(40V)은 상기 중간 배선 부분(40L)의 상기 하부면의 일부로부터 아래로 연장되어 상기 중간 배선 부분(40L) 아래의 상기 제1 중간 물질 층(IMD1a) 및 상기 중간 식각 정지 층(32)을 관통할 수 있다.
상기 중간 식각 정지 층(32)은 상기 제1 중간 물질 층(IMD1a)과 수직하게 중첩하며 상기 제1 중간 물질 층(IMD1a)과 접촉하는 제1 부분(32a) 및 상기 제2 중간 물질 층(IMD2a)과 수직하게 중첩하며 상기 제2 중간 물질 층(IMD2a)과 접촉하는 제2 부분(32b)을 포함할 수 있다.
상기 제1 부분(32a)의 두께는 상기 제2 부분(32b)의 두께 보다 클 수 있다.
상기 상부 구조물(US)은 상부 절연 구조물(46) 및 상기 상부 절연 구조물(46)을 관통하는 상부 도전성 패턴(53)을 더 포함할 수 있다.
상기 상부 절연 구조물(46)은 상기 중간 절연 구조물(30) 및 상기 중간 배선 구조물(40)을 덮는 상부 식각 정지 층(48), 및 상기 상부 식각 정지 층(48) 상의 상부 절연 층(50)을 포함할 수 있다. 상기 상부 도전성 패턴(53)은 플러그 패턴(53b) 및 상기 플러그 패턴(53b)의 측면 및 바닥면을 덮는 배리어 층(53a)을 포함할 수 있다. 상기 플러그 패턴(13b)은 W을 포함할 수 있고, 상기 배리어 층(53a)은 Ti, Ta, TiN 및 TaN 중 적어도 하나를 포함할 수 있다.
상기 상부 구조물(US)은 상기 상부 절연 구조물(46) 상에서 상기 상부 도전성 패턴(53)과 전기적으로 연결되는 상부 배선(56)을 더 포함할 수 있다. 상기 상부 배선(56)은 상기 중간 배선 구조물(40)과 다른 도전성 물질, 예를 들어 Al 또는 W을 포함할 수 있다.
이하에서, 상술한 실시예의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 실시예의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형 또는 대체될 수 있는 구성요소들은 이하의 도면들을 참조하여 설명하지만, 변형 또는 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자를 구성할 수 있다.
도 3은 도 2a 및 도 2b에서 설명한 상기 중간 배선 구조물(40)의 변형 예를 설명하기 위해서, 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 3을 참조하면, 도 2a 및 도 2b에서 설명한 상기 중간 배리어 층(40a) 및 상기 중간 배선 물질 층(40b)을 포함하는 상기 중간 배선 구조물(40)은 위로 볼록한 상부면(40U)을 갖는 중간 배선 물질 층(40b) 및 상기 중간 배선 물질 층(40b)의 측면으로부터 상부로 연장되는 돌출 부(40P)를 포함하는 중간 배리어 층(40a)을 포함하는 중간 배선 구조물(40')로 변형될 수 있다.
상기 중간 배선 구조물(40')에서, 상기 중간 배선 물질 층(40b)의 상기 상부면(40U)과 상기 중간 배리어 층(40a)의 상기 돌출 부(40P) 사이의 홈(40G)은 상기 상부 식각 정지 층(48)에 의해 채워질 수 있다.
도 4는 도 2a 및 도 2b에서 설명한 상기 상부 도전성 패턴(53)의 변형 예를 설명하기 위해서, 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 4를 참조하면, 도 2a 및 도 2b에서 설명한 상기 상부 도전성 패턴(53)은 도 2a 및 도 2b에서 설명한 상기 중간 배선 구조물(40) 또는 도 3에서 설명한 상기 중간 배선 구조물(40')의 상부면 및 측면을 동시에 덮는 상부 도전성 패턴(53')으로 변형될 수 있다. 상기 상부 도전성 패턴(53')은 상기 중간 배선 구조물(40')의 상부면의 적어도 일부 및 상기 중간 배선 구조물(40')의 측면의 일부와 접촉할 수 있다. 따라서, 상기 상부 도전성 패턴(53')과 상기 중간 배선 구조물(40') 사이의 접촉 면적을 증가시킴으로써, 접촉 저항을 감소시킬 수 있다.
도 5는 도 2a 및 도 2b에서 설명한 상기 중간 절연 구조물(30)의 변형 예를 설명하기 위해서, 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 5를 참조하면, 도 2a 및 도 2b에서 설명한 상기 중간 절연 구조물(30)은 도 5에서와 같은 중간 절연 구조물(30')로 변형될 수 있다.
도 2a 및 도 2b에서 설명한 상기 제1 부분(32a) 및 상기 제1 부분(32a)의 두께 보다 큰 두께를 갖는 상기 제2 부분(32b)을 포함하는 상기 중간 식각 정지 층(32)은 제1 부분(32a') 및 상기 제1 부분(32a')의 두께 보다 작은 두께를 갖는 제2 부분(32b')을 포함하는 중간 식각 정지 층(32')으로 변형될 수 있다. 도 2a 및 도 2b에서 설명한 상기 제1 중간 물질 층(IMD1a)은 상기 제1 부분(32a')과 접촉하는 제1 중간 물질 층(IMD1a')로 변형될 수 있다. 도 2a 및 도 2b에서 설명한 상기 제2 중간 물질 층(IMD2a)은 상기 제2 부분(32b')과 접촉하는 제2 중간 물질 층(IMD2a')로 변형될 수 있다. 따라서, 상기 중간 절연 구조물(30')은 상기 중간 식각 정지 층(32'), 상기 제1 중간 물질 층(IMD1a') 및 상기 제2 중간 물질 층(IMD2a')을 포함할 수 있다.
도 6은 도 2a 및 도 2b에서 설명한 상기 제1 하부 절연 층(6) 및 상기 하부 절연 구조물(16)의 변형 예를 설명하기 위해서, 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 6을 참조하면, 도 2a 및 도 2b에서의 상기 제1 하부 절연 층(6)은 제1 하부 물질 층(IMD1b) 및 제2 하부 물질 층(IMD2b)을 포함하는 제1 하부 절연 층(6a)으로 변형될 수 있다.
상기 제1 하부 물질 층(IMD1b)의 물질은 상기 제2 하부 물질 층(IMD2b)의 물질의 유전 상수 보다 높은 유전 상수를 가질 수 있다.
상기 제1 하부 물질 층(IMD1b)의 물질은 실리콘 산화물일 수 있고, 상기 제2 하부 물질 층(IMD2b)의 물질은 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 저유전체일 수 있다.
상기 제1 하부 물질 층(IMD1b)은 TEOS(TetraEthylOrthoSilicate) 산화물일 수 있고, 상기 제2 하부 물질 층(IMD2b)은 TEOS 산화물 보다 유전 상수가 낮은 SiOCH 또는 SiOC일 수 있다.
상기 제1 하부 물질 층(IMD1b)의 물질 및 상기 제2 하부 물질 층(IMD2b)의 물질은 3.9 보다 낮은 유전 상수를 갖는 저유전체들일 수 있다. 예를 들어, 상기 제1 하부 물질 층(IMD1b)의 물질은 제1 저유전체일 수 있고, 상기 제2 하부 물질 층(IMD2b)의 물질은 상기 제1 저유전체 보다 유전 상수가 낮은 제2 저유전체일 수 있다.
상기 제1 하부 배선 구조물(13)은 상기 제1 하부 물질 층(IMD1b)을 관통할 수 있고, 상기 제2 하부 물질 층(IMD2b)과 이격될 수 있다.
도 2a 및 도 2b에서의 상기 제2 하부 절연 층(20)은 제3 하부 물질 층(IMD1c) 및 제4 하부 물질 층(IMD2c)을 포함하는 제2 하부 절연 층(20')으로 변형될 수 있다.
상기 제3 하부 물질 층(IMD1c)의 물질은 상기 제4 하부 물질 층(IMD2c)의 물질의 유전 상수 보다 높은 유전 상수를 가질 수 있다.
상기 제3 하부 물질 층(IMD1c)의 물질은 실리콘 산화물일 수 있고, 상기 제4 하부 물질 층(IMD2c)의 물질은 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 저유전체일 수 있다.
상기 제3 하부 물질 층(IMD1c)은 TEOS(TetraEthylOrthoSilicate) 산화물일 수 있고, 상기 제4 하부 물질 층(IMD2c)은 TEOS 산화물 보다 유전 상수가 낮은 SiOCH 또는 SiOC일 수 있다.
상기 제3 하부 물질 층(IMD1c)의 물질 및 상기 제4 하부 물질 층(IMD2c)의 물질은 3.9 보다 낮은 유전 상수를 갖는 저유전체들일 수 있다. 예를 들어, 상기 제3 하부 물질 층(IMD1c)의 물질은 제1 저유전체일 수 있고, 상기 제4 하부 물질 층(IMD2c)의 물질은 상기 제1 저유전체 보다 유전 상수가 낮은 제2 저유전체일 수 있다.
도 2a 및 도 2b에서의 상기 하부 식각 정지 층(18)은 상기 제1 하부 물질 층(IMD1b)과 수직하게 중첩하며 접촉하는 제1 부분(18a) 및 상기 제2 하부 물질 층(IMD2b)과 수직하게 중첩하며 접촉하는 제2 부분(18b)을 포함하는 하부 식각 정지 층(18')으로 변형될 수 있다. 상기 제1 부분(18a)은 상기 제2 부분(18b)의 두께 보다 큰 두께를 가질 수 있다. 상기 제2 하부 배선 구조물(27)은 상기 제3 하부 물질 층(IMD1c) 및 상기 제1 부분(18a)을 관통할 수 있다.
하부 절연 구조물(16')은 상기 하부 식각 정지 층(18') 및 상기 제2 하부 절연 층(18')을 포함할 수 있다.
도 7은 도 6에서 설명한 상기 하부 절연 구조물(16)의 변형 예를 설명하기 위해서, 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 7을 참조하면, 도 6에서 설명한 상기 제1 부분(18a) 및 상기 제1 부분(18a)의 두께 보다 큰 두께를 갖는 상기 제2 부분(18b)을 포함하는 상기 하부 식각 정지 층(18')은 제1 부분(18a') 및 상기 제1 부분(18a')의 두께 보다 작은 두께를 갖는 제2 부분(18b')을 포함하는 하부 식각 정지 층(18")으로 변형될 수 있다. 도 6에서 설명한 상기 제3 하부 물질 층(IMD1c)은 상기 제1 부분(18a')과 접촉하는 제1 하부 물질 층(IMD1c')로 변형될 수 있다. 도 6에서 설명한 상기 제4 하부 물질 층(IMD2c)은 상기 제2 부분(18b')과 접촉하는 제4 하부 물질 층(IMD2c')으로 변형될 수 있다. 따라서, 하부 절연 구조물(16")은 상기 하부 식각 정지 층(18'), 상기 제3 하부 물질 층(IMD1c') 및 상기 제4 하부 물질 층(IMD2c')을 포함할 수 있다.
다음으로, 도 8, 도 9 및 도 10을 참조하여, 도 1 내지 도 7을 참조하여 설명한 실시예들 중 어느 하나의 실시예를 포함하는 반도체 소자의 예시적인 예를 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 개념적으로 나타낸 탑 뷰이고, 도 9는 도 8의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 개략적으로 나타낸 단면도이고, 도 10은 도 8의 Ia-Ia'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
도 8, 도 9 및 도 10을 참조하면, 일 실시예에 따른 반도체 소자(100) 메모리 셀 영역(CA) 및 주변 영역(PA)을 포함할 수 있다. 상기 반도체 소자(100)는 하부 구조물(LSa) 및 상기 하부 구조물(LSa) 상의 상부 구조물(USa)을 포함할 수 있다. 상기 주변 영역(PA) 내에서, 상기 상부 구조물(USa)은 도 1 내지 도 7을 참조하여 설명한 실시예들 중 어느 하나의 실시예와 동일할 수 있다.
상기 하부 구조물(LSa)은 기판(103), 및 상기 메모리 셀 영역(CA) 내에서 셀 활성 영역(109a)을 한정하고 상기 주변 영역(PA) 내에서 주변 활성 영역(209b)을 한정하는 소자분리 층(106)을 포함할 수 있다. 상기 기판(103)은 반도체 기판일 수 있다. 상기 셀 활성 영역(209a) 및 상기 주변 활성 영역(209b)은 상기 기판(103)으로부터 수직 방향으로 돌출되는 모양일 수 있다. 상기 소자분리 층(206)은 얕은 트렌치 아이솔레이션(shallow trench isolation)으로 형성될 수 있다. 상기 소자분리 층(206)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(LSa)은 상기 메모리 셀 영역(CA) 내에서 상기 셀 활성 영역(109a) 내에 매립되고 상기 소자분리 층(106) 내로 연장되는 셀 게이트 구조물들(GSa) 및 상기 셀 게이트 구조물들(GSa) 상의 셀 게이트 캐핑 패턴들(112)을 포함할 수 있다. 상기 셀 게이트 구조물들(GSa) 및 상기 셀 게이트 캐핑 패턴들(112)은 상기 셀 활성 영역(109a)을 가로지르며 상기 소자분리 층(106) 내로 연장되는 셀 게이트 트렌치들 내에 배치될 수 있다.
각각의 상기 셀 게이트 구조물들(GS)은 셀 게이트 유전체 층 및 상기 셀 게이트 유전체 층의 셀 게이트 전극을 포함할 수 있다. 상기 셀 게이트 전극은 DRAM 등과 같은 메모리 반도체 소자의 워드라인일 수 있다. 상기 셀 게이트 구조물들(GS)은 워드라인들을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 셀 활성 영역(209e) 내에 배치되는 제1 소스/드레인 영역(115a) 및 제2 소스/드레인 영역(115b)을 더 포함할 수 있다. 상기 셀 게이트 구조물(GS) 및 상기 셀 소스/드레인들(SD)은 셀 트랜지스터들(TRa)을 구성할 수 있다.
상기 하부 구조물(LSa)은, 상기 메모리 셀 영역(CA) 내에서, 상기 셀 활성 영역(109a) 및 상기 소자분리 층(106) 상의 버퍼 절연 층(120), 상기 버퍼 절연 층(120) 상에 배치되고 상기 버퍼 절연 층(120)을 관통하는 플러그 부분(BLP)을 포함하는 비트 라인(BL), 상기 비트라인(BL) 상의 비트라인 캐핑 층(150), 상기 비트라인(BL)의 양 옆에 배치되며 상기 비트라인 캐핑 층(150) 상으로 연장되는 패드 부분을 포함하는 셀 콘택 구조물들(160a), 상기 셀 콘택 구조물들(160a)의 상기 패드 부분들 사이에 배치되며 하부로 연장되는 절연성 분리 구조물(165), 및 상기 비트 라인(BL) 및 상기 비트 캐핑 층(150)의 측면들 상의 절연성 스페이서들(155)을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 주변 회로 영역(PA) 내에 배치되는 주변 트랜지스터(GSb, 135)를 더 포함할 수 있다. 상기 주변 트랜지스터(GSb, 135)는 상기 주변 활성 영역(109b) 상의 주변 게이트 구조물(GSb) 및 상기 주변 게이트 구조물(GSb) 양 žA의 상기 주변 활성 영역(109b) 내의 주변 소스/드레인 영역들(135)을 포함할 수 있다. 상기 주변 게이트 구조물(GSb)은 주변 게이트 유전체 층(125) 및 상기 주변 게이트 유전체 층(125) 상의 주변 게이트 전극(128)을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 주변 게이트 구조물(GSb) 상의 주변 게이트 캐핑 층(132), 상기 주변 게이트 구조물(GSb)의 측면 상의 게이트 스페이서(133), 상기 주변 트랜지스터(GSb, 135), 상기 게이트 스페이서(133) 및 상기 주변 게이트 캐핑 층(132)을 덮는 절연성 라이너(138), 상기 절연성 라이너(138) 상의 주변 층간 절연 층(142)을 더 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 주변 층간 절연 층(142) 상의 주변 캐핑 층(145), 상기 주변 캐핑 층(145) 및 상기 주변 층간 절연 층(142)을 관통하며 상기 주변 트랜지스터(GSb, 135)와 전기적으로 연결되고, 상기 주변 캐핑 층(145) 보다 높은 레벨에 위치하는 패드 부분을 포함하는 주변 콘택 구조물(160b)을 더 포함할 수 있다. 상기 절연성 분리 구조물(165)은 상기 주변 콘택 구조물(160b)의 상기 패드 부분의 측면을 한정하며 아래로 연장될 수 있다.
상기 하부 구조물(LSa)은 상기 셀 콘택 구조물들(160a), 상기 주변 콘택 구조물(160b) 및 상기 절연성 분리 구조물(165)을 덮는 절연성 식각 정지 층(170)을 더 포함할 수 있다.
상기 하부 구조물(LSa)는, 상기 메모리 셀 영역(CA) 내에서, 정보를 저장할 수 있는 정보 저장 구조물(172)을 포함할 수 있다. 상기 정보 저장 구조물(172)은 디램에서 정보를 저장하는 셀 커패시터, 예를 들어 하부 전극들(174), 상기 하부 전극들(174)을 덮는 유전체 층(176) 및 상기 유전체 층(176)을 덮는 상부 전극(178)을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 메모리 셀 영역(CA) 내에서 상기 정보 저장 구조물(172)을 덮고, 상기 주변 영역(PA) 내에서 상기 식각 정지 층(170)을 덮는 층간 절연 층(183)을 더 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 메모리 셀 영역(CA) 내에서 상기 층간 절연 층(183)을 관통하며 상기 상부 전극(178)과 전기적으로 연결되는 제1 콘택 플러그(186) 및 주변 영역(PA) 내에서 상기 층간 절연 층(183) 및 상기 식각 정지 층(170)을 관통하며 상기 주변 콘택 플러그(160b)의 패드 부분과 전기적으로 연결되는 제2 콘택 플러그(187)를 더 포함할 수 있다.
상기 제1 콘택 플러그(186)는 플러그 물질 층(186b) 및 상기 플러그 물질 층(186b)의 측면 및 바닥면을 덮는 배리어 층(186a)을 포함할 수 있다. 상기 제2 콘택 플러그(187)는 플러그 물질 층(187b) 및 상기 플러그 물질 층(187b)의 측면 및 바닥면을 덮는 배리어 층(187a)을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 층간 절연 층(183) 상의 제1 하부 절연 층(6a)을 더 포함할 수 있다.
상기 제1 하부 절연 층(6a)은 도 6에서와 같은 상기 제1 하부 물질 층(IMD1b) 및 상기 제2 하부 물질 층(IMD2b)을 포함할 수 있다. 그렇지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 하부 절연 층(6a)은 도 2a 및 도 2b에서와 같은 상기 제1 하부 절연 층(6)일 수도 있다.
상기 제1 하부 절연 층(6a)은 제1 하부 절연 구조물로 지칭되어 설명될 수도 있다. 상기 제1 하부 절연 층(6a)은 워드라인일 수 있는 상기 셀 게이트 구조물(GSa), 상기 주변 게이트 구조물(GSb), 상기 비트라인(BL) 및 상기 정보 저장 구조물(172) 보다 높은 레벨에 배치될 수 있다.
상기 하부 구조물(LSa)은 상기 메모리 셀 영역(CA) 내에서, 상기 제1 하부 물질 층(IMD1b)을 관통하며 상기 제1 콘택 플러그(186)과 접촉하는 셀 배선 구조물(213)을 더 포함할 수 있다. 상기 셀 배선 구조물(213)은 배선 물질 층(213b) 및 상기 배선 물질 층(213b)의 측면 및 바닥면을 덮는 배리어 층(213b)을 포함할 수 있다.
상기 하부 구조물(LSa)은 상기 주변 영역(PA) 내에서, 상기 제1 하부 물질 층(IMD1b)을 관통하며 상기 제2 콘택 플러그(187)과 접촉하는 제1 하부 배선 구조물(13)을 더 포함할 수 있다. 상기 제1 하부 배선 구조물(13)은 배선 물질 층(13b) 및 상기 배선 물질 층(13b)의 측면 및 바닥면을 덮는 배리어 층(13b)을 포함할 수 있다. 상기 셀 배선 구조물(213) 및 상기 제1 하부 배선 구조물(13)은 동일한 물질로 형성될 수 있다.
상기 하부 구조물(LSa)은 도 6에서와 같은 상기 하부 절연 구조물(16') 및 상기 제2 하부 배선 구조물(27)을 더 포함할 수 있다. 다른 예에서, 상기 하부 절연 구조물(16')은 도 7에서와 같은 하부 절연 구조물(16") 또는 도 2a 및 도 2b에서와 같은 상기 하부 절연 구조물(16)로 대체될 수도 있다.
앞에서 상술한 바와 같이, 상기 주변 영역(PA) 내에서, 상기 상부 구조물(USa)은 도 1 내지 도 7을 참조하여 설명한 실시예들 중 어느 하나의 실시예의 상부 구조물(US)과 동일할 수 있다. 상기 메모리 셀 영역(CA) 내에서, 상기 상부 구조물(USa)은 상기 주변 영역(PA) 내의 물질 층들 중 적어도 일부를 포함할 수 있다. 상기 메모리 셀 영역(CA) 내에서, 상기 상부 구조물(USa)은 상기 주변 영역(PA) 내의 물질 층들, 예를 들어 차례로 적층된 상기 하부 식각 정지 층(18'), 상기 제3 하부 물질 층(IMD2c), 상기 중간 식각 정지 층(32), 상기 제1 중간 물질 층(IMD2a), 상기 상부 식각 정지 층(48) 및 상기 상부 절연 층(50)을 포함할 수 있 다.
다음으로, 도 1, 도 11a 내지 도 11f를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 11a 내지 도 11f는 도 1의 I-I'선, 및 II-II'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도이다.
도 1 및 도 11a를 참조하면, 하부 구조물(LS)을 형성할 수 있다. 상기 하부 구조물(LS)을 형성하는 것은 상기 베이스(3) 상에 제1 하부 절연 층(6)을 형성하고, 상기 제1 하부 절연 층(6)을 관통하는 제1 하부 배선 구조물(13)을 형성하고, 상기 제1 하부 절연 층(6) 및 상기 제1 하부 배선 구조물(13)을 덮는 하부 절연 구조물(16)을 형성하고, 상기 하부 절연 구조물(16) 내에 제2 하부 배선 구조물(27)을 형성하는 것을 포함할 수 있다.
상기 제1 하부 배선 구조물(13)은 배선 물질 층(13b) 및 상기 배선 물질 층(13b)의 측면 및 바닥면을 덮는 배리어 물질 층(13a)을 포함할 수 있다. 상기 하부 절연 구조물(16)은 하부 식각 정지 층(18) 및 상기 하부 식각 정지 층(18) 상의 제2 하부 절연 층(20)을 포함할 수 있다. 상기 제2 하부 배선 구조물(27)은 배선 물질 층(27b) 및 상기 배선 물질 층(27b)의 측면 및 바닥면을 덮는 배리어 물질 층(27a)을 포함할 수 있다. 상기 제2 하부 배선 구조물(27)은 하부 배선 부분(27L) 및 상기 하부 배선 부분(27L)으로부터 아래로 연장되는 하부 비아 부분(27V)을 포함할 수 있다.
상기 하부 구조물(LS) 상에 중간 식각 정지 층(32) 및 제1 중간 물질 층(IMD1)을 차례로 형성할 수 있다.
상기 중간 식각 정지 층(32)은 SiN, SiBN 및 SiCN 중 적어도 하나를 포함하는 절연성 물질로 형성될 수 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 중간 식각 정지 층(32)은 실리콘 산화물과 다른 절연성 물질로 형성될 수 있다.
도 1 및 도 11b를 참조하면, 상기 제1 중간 물질 층(IMD1)을 패터닝하여, 개구부(33)를 갖는 제1 중간 물질 층(IMD1a)을 형성할 수 있다.
상기 제1 중간 물질 층(IMD1)을 패터닝하면서, 상기 개구부(33)에 의해 노출되는 상기 중간 식각 정지 층(32)은 두께가 감소할 수 있다. 따라서, 상기 중간 식각 정지 층(32)은 패터닝된 상기 제1 중간 물질 층(IMD1a)과 수직하게 중첩하며 접촉하는 제1 부분(32a) 및 상기 개구부(33)에 의해 노출되며 두께가 감소된 제2 부분(32b)을 포함할 수 있다.
도 1 및 도 11c를 참조하면, 상기 개구부(33)를 채우는 제2 중간 물질 층(IMD2a)을 형성할 수 있다. 상기 제2 중간 물질 층(IMD2a)을 형성하는 것은 상기 개구부(33)를 채우며 상기 제1 중간 물질 층(IMD1a)을 덮는 절연 층을 형성하고, 상기 제1 중간 물질 층(IMD1a)의 상부면이 노출될 때까지 상기 절연 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학 기계적 연마 공정으로 진행될 수 있다.
상기 제1 중간 물질 층(IMD1a)은 상기 제2 중간 물질 층(IMD2a)의 물질 보다 유전 상수가 높은 물질로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a)은 실리콘 산화물로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a)은 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 저유전체로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a)은 TEOS(TetraEthylOrthoSilicate) 산화물로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a)은 TEOS 산화물 보다 유전 상수가 낮은 SiOCH 또는 SiOC으로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a)의 물질 및 상기 제2 중간 물질 층(IMD2a)의 물질은 3.9 보다 낮은 유전 상수를 갖는 저유전체들로 형성될 수 있다. 예를 들어, 상기 제1 중간 물질 층(IMD1a)은 제1 저유전체로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a)은 상기 제1 저유전체 보다 유전 상수가 낮은 제2 저유전체로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a) 및 상기 제2 중간 물질 층(IMD2a)은 중간 절연 층(34)을 구성할 수 있다. 상기 중간 절연 층(34) 및 상기 중간 식각 정지 층(32)은 중간 절연 구조물(30)을 구성할 수 있다.
도 1 및 도 11d를 참조하면, 상기 제1 중간 물질 층(IMD1a) 내의 배선 트렌치(39L) 및 상기 배선 트렌치(39L) 아래의 상기 제1 중간 물질 층(IMD1a) 및 상기 중간 식각 정지 층(32)의 상기 제1 부분(32a)을 관통하는 비아 홀(39V)을 포함하는 개구부(39)를 형성할 수 있다.
상기 제1 중간 물질 층(IMD1a)은 상기 제2 중간 물질 층(IMD2a) 보다 유전 상수가 높으면서 단단한 물질일 수 있고, 상기 제2 중간 물질 층(IMD2a)은 상대적으로 포러스한 물질일 수 있다.
도 1 및 도 11e를 참조하면, 상기 개구부(39) 내에 중간 배선 구조물(40)을 형성할 수 있다. 상기 중간 배선 구조물(40)을 형성하는 것은 중간 배리어 층(40a)을 형성하고, 상기 중간 배리어 층(40a) 상에 중간 배리어 물질 층(40b)을 형성하고, 평탄화 공정을 진행하여, 상기 중간 절연 구조물(30)의 상부면을 노출시키는 것을 포함할 수 있다.
상기 중간 배선 구조물(40)은 상기 비아 홀(39V) 내의 비아(40V) 및 상기 배선 트렌치(39L) 내의 배선 부분(40L)을 포함할 수 있다.
실시 예에서, 상기 중간 배선 구조물(40)은 듀얼 다마신 패턴 형태로 상대적으로 단단한 물질인 상기 제1 중간 물질 층(IMD1a) 내에 형성될 수 있고, 상대적으로 포러스한 상기 제2 중간 물질 층(IMD2a)과 이격될 수 있다. 따라서, 상기 중간 배선 구조물(40)을 안정적이고 신뢰성 있게 형성할 수 있다.
도 1 및 도 11f를 참조하면, 상기 중간 절연 구조물(30) 및 상기 중간 배선 구조물(40) 상에 상부 절연 구조물(46)을 형성할 수 있다. 상기 상부 절연 구조물(46)은 차례로 적층된 상부 식각 정지 층(48) 및 상부 절연 층(50)을 포함할 수 있다.
상기 상부 절연 층(50)은 상기 제2 중간 물질 층(IMD2a)의 물질 보다 유전 상수가 높은 물질로 형성될 수 있다. 상기 상부 절연 층(50)은 상기 제1 중간 물질 층(IMD1a)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 상부 절연 층(50)은 은 TEOS(TetraEthylOrthoSilicate) 산화물로 형성될 수 있다.
상기 상부 절연 구조물(46)을 관통하며 상기 중간 배선 구조물(40)과 전기적으로 연결되는 상부 도전 패턴(53)을 형성할 수 있다. 상기 상부 도전 패턴(53)은 플러그 패턴(53b) 및 상기 플러그 패턴(53b)의 측면 및 바닥면을 덮는 배리어 층(53a)을 포함할 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 상기 상부 절연 구조물(46) 상에 도전성 물질 층을 형성하고, 상기 도전성 물질 층을 패터닝하여, 상기 상부 도전성 패턴(53)과 전기적으로 연결되는 상부 배선(56)을 형성할 수 있다.
다음으로, 도 12a 내지 도 12c를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 설명하기로 한다. 도 12a 내지 도 12c는 도 1의 I-I'선, 및 II-II'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도이다.
도 1 및 도 12a를 참조하면, 상기 하부 구조물(LS) 상에 중간 식각 정지 층(32')을 형성하고, 상기 중간 식각 정지 층(32') 상에 제2 중간 물질 층(IMD2a')을 형성하고, 상기 제2 중간 물질 층(IMD2a')을 패터닝하여, 상기 중간 식각 정치 층(32')을 노출시키는 개구부(34)를 형성할 수 있다.
상기 제2 중간 식각 정지 층(32')은 상기 개구부(34)에 의해 노출되는 제1 부분(32a') 및 상기 제2 중간 물질 층(IMD2a')과 수직하게 중첩하며 상기 제2 중간 물질 층(IMD2a')과 접촉하는 제2 부분(32b')을 포함할 수 있다. 상기 제1 부분(32a')의 두께는 상기 제2 부분(32b')의 두께 보다 작을 수 있다.
도 1 및 도 12b를 참조하면, 상기 개구부(34)를 채우는 제1 중간 물질 층(IMD1a')을 형성할 수 있다. 상기 제1 중간 물질 층(IMD1a')을 형성하는 것은 상기 개구부(34)를 채우며 상기 제2 중간 물질 층(IMD2a)을 덮는 절연 층을 형성하고, 상기 제2 중간 물질 층(IMD2a')의 상부면이 노출될 때까지 상기 절연 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 화학 기계적 연마 공정으로 진행될 수 있다.
상기 제1 중간 물질 층(IMD1a')은 상기 제2 중간 물질 층(IMD2a')의 물질 보다 유전 상수가 높은 물질로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a')은 실리콘 산화물로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a')은 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 저유전체로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a')은 TEOS(TetraEthylOrthoSilicate) 산화물로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a')은 TEOS 산화물 보다 유전 상수가 낮은 SiOCH 또는 SiOC으로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a')의 물질 및 상기 제2 중간 물질 층(IMD2a')의 물질은 3.9 보다 낮은 유전 상수를 갖는 저유전체들로 형성될 수 있다. 예를 들어, 상기 제1 중간 물질 층(IMD1a')은 제1 저유전체로 형성될 수 있고, 상기 제2 중간 물질 층(IMD2a')은 상기 제1 저유전체 보다 유전 상수가 낮은 제2 저유전체로 형성될 수 있다.
상기 제1 중간 물질 층(IMD1a') 및 상기 제2 중간 물질 층(IMD2a')은 중간 절연 층(34')을 구성할 수 있다. 상기 중간 절연 층(34') 및 상기 중간 식각 정지 층(32')은 중간 절연 구조물(30')을 구성할 수 있다.
도 1 및 도 12c를 참조하면, 도 11d 및 도 11e에서와 동일한 방법으로, 중간 절연 구조물(30') 내에 도 11e에서와 같은 상기 중간 배선 구조물(40)을 형성할 수 있다. 예를 들어, 상기 제1 중간 물질 층(IMD1a') 내의 배선 트렌치 및 상기 배선 트렌치 아래의 상기 제1 중간 물질 층(IMD1a') 및 상기 중간 식각 정지 층(32')의 상기 제1 부분(32a')을 관통하는 비아 홀을 포함하는 개구부를 형성하고, 상기 개구부 내에 상기 중간 배선 구조물(40)을 형성할 수 있다.
상기 중간 절연 구조물(30') 및 상기 중간 배선 구조물(40) 상에 상부 절연 구조물(46)을 형성할 수 있다. 상기 상부 절연 구조물(46)은 차례로 적층된 상부 식각 정지 층(48) 및 상부 절연 층(50)을 포함할 수 있다.
상기 상부 절연 층(50)은 상기 제2 중간 물질 층(IMD2a')의 물질 보다 유전 상수가 높은 물질로 형성될 수 있다. 상기 상부 절연 층(50)은 상기 제1 중간 물질 층(IMD1a')과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 상부 절연 층(50)은 은 TEOS(TetraEthylOrthoSilicate) 산화물로 형성될 수 있다.
상기 상부 절연 구조물(46)을 관통하며 상기 중간 배선 구조물(40)과 전기적으로 연결되는 상부 도전 패턴(53)을 형성할 수 있다. 상기 상부 도전 패턴(53)은 플러그 패턴(53b) 및 상기 플러그 패턴(53b)의 측면 및 바닥면을 덮는 배리어 층(53a)을 포함할 수 있다.
다시, 도 1 및 도 6을참조하면, 상기 상부 절연 구조물(46) 상에 도전성 물질 층을 형성하고, 상기 도전성 물질 층을 패터닝하여, 상기 상부 도전성 패턴(53)과 전기적으로 연결되는 상부 배선(56)을 형성할 수 있다.
상술한 실시예들에서, 상기 중간 배선 구조물(40)은 상기 제1 중간 물질 층(IMD1a, IMD1a')과 상기 제2 중간 물질 층(IMD2a, IMD2a') 중에서, 보다 단단한 물질의 상기 제1 중간 물질 층(IMD1a, IMD1a') 내에 형성됨으로써, 상기 중간 배선 구조물(40)을 불량없이 안정적이고 신뢰성 있게 형성할 수 있다.
상술한 실시예들에서, 상기 중간 배선 구조물(40)은 복수개로 형성될 수 있고, 상기 제1 중간 물질 층(IMD1a, IMD1a')과 상기 제2 중간 물질 층(IMD2a, IMD2a') 중에서, 보다 낮은 유전 상수를 갖는 저유전 물질의 상기 제2 중간 물질 층(IMD2a, IMD2a')을 서로 인접하는 상기 중간 배선 구조물들(40) 사이에 형성함으로써, 상기 중간 배선 구조물들(40) 사이의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 상기 중간 배선 구조물들(40)에서의 RC 지연을 감소시키어, 상기 반도체 소자의 전기적 성능을 향상시킬 수 있다.
상술한 실시예들에서, 상기 상부 도전성 패턴(53)은 상기 제2 중간 물질 층(IMD2a, IMD2a')과 이격되도록 형성될 수 있다. 상기 상부 도전성 패턴(53)과 저유전체로 형성되는 상기 제2 중간 물질 층(IMD2a, IMD2a') 사이의 계면 박리에 의한 불량을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자
LS: 하부 구조물
3: 기판
6: 제1 하부 절연 층
13: 제1 하부 배선 구조물
16: 하부 절연 구조물
18: 식각 정지 층
20: 제2 하부 절연 층
27: 제2 하부 배선 구조물
30: 중간 절연 구조물
32: 중간 식각 정지 층
34: 중간 절연 층
IMD1a: 제1 중간 물질 층
IMD2a: 제2 중간 물질 층
40: 중간 배선 구조물
46: 상부 절연 구조물
48: 상부 식각 정지 층
50: 상부 절연 층
53: 상부 도전성 패턴
56: 상부 배선

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상의 중간 절연 구조물;
    상기 중간 절연 구조물을 관통하는 중간 배선 구조물;
    상기 중간 절연 구조물 및 상기 중간 배선 구조물 상의 상부 절연 구조물; 및
    상기 상부 절연 구조물을 관통하며 상기 중간 배선 구조물과 전기적으로 연결되는 상부 도전성 패턴을 포함하되,
    상기 중간 절연 구조물은 중간 식각 정지 층 및 상기 중간 식각 정지 층 상의 중간 절연 층을 포함하고,
    상기 중간 절연 층은 제1 중간 물질 층 및 상기 제1 중간 물질 층의 상부면과 공면을 이루는 상부면을 갖는 제2 중간 물질 층을 포함하고,
    상기 중간 배선 구조물은 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층을 관통하고,
    상기 제1 중간 물질 층의 물질은 상기 제2 중간 물질 층의 물질의 유전 상수 보다 높은 유전 상수를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 중간 배선 구조물은 배선 부분 및 상기 배선 부분으로부터 아래로 연장되는 비아 부분을 포함하고,
    상기 제1 중간 물질 층은 상기 배선 부분의 하부면 및 측면을 덮고,
    상기 비아 부분은 상기 배선 부분의 상기 하부면의 일부로부터 아래로 연장되어 상기 배선 부분 아래의 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층을 관통하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 중간 배선 구조물은 중간 배선 물질 층 및 상기 중간 배선 물질 층의 측면 및 하부면을 덮는 중간 배리어 층을 포함하고,
    상기 중간 배선 물질 층은 위로 볼록한 상부면을 갖고,
    상기 중간 배리어 층은 상기 중간 배선 물질 층의 측면으로부터 상부로 연장되는 돌출 부를 포함하는 반도체 소자.
  4. 하부 구조물;
    상기 하부 구조물 상에서, 제1 부분 및 제2 부분을 갖는 제1 식각 정지 층;
    상기 제1 식각 정지 층의 제1 부분 상에 배치되는 제1 물질 층;
    상기 제1 식각 정지 층의 제2 부분 상에 배치되는 제2 물질 층;
    상기 제1 물질 층 및 상기 제1 식각 정지 층의 상기 제1 부분을 관통하는 배선 구조물;
    상기 제1 물질 층, 상기 제2 물질 층, 및 상기 배선 구조물 상의 제2 식각 정지 층;
    상기 제2 식각 정지 층 상의 상부 절연 층; 및
    상기 상부 절연 층 및 상기 제2 식각 정지 층을 관통하며 상기 배선 구조물과 전기적으로 연결되는 상부 도전성 패턴을 포함하되,
    상기 제1 식각 정지 층에서, 상기 제1 부분 및 상기 제2 부분은 서로 다른 두께를 갖고,
    상기 제1 물질 층의 물질은 상기 제2 물질 층의 물질과 다른 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 부분의 상기 두께는 상기 제2 부분의 상기 두께 보다 큰 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 부분의 상기 두께는 상기 제2 부분의 상기 두께 보다 작은 반도체 소자.
  7. 제 4 항에 있어서,
    상기 상부 절연 층 상에서 상기 상부 도전성 패턴과 전기적으로 연결되는 상부 배선을 더 포함하되,
    상기 배선 구조물은 배선 부분 및 상기 배선 부분으로부터 아래로 연장되는 비아 부분을 포함하고,
    상기 제1 물질 층은 상기 배선 부분의 하부면 및 측면을 덮고,
    상기 비아 부분은 상기 배선 부분의 상기 하부면의 일부로부터 아래로 연장되어 상기 배선 부분 아래의 상기 제1 물질 층 및 상기 제1 식각 정지 층을 관통하고,
    상기 배선 구조물은 구리를 포함하고,
    상기 상부 도전성 패턴은 구리와 다른 제1 도전성 물질을 포함하고,
    상기 상부 배선은 상기 구리와 다른 제2 도전성 물질을 포함하는 반도체 소자.
  8. 제1 하부 절연 구조물;
    상기 제1 하부 절연 구조물을 관통하는 제1 하부 배선 구조물;
    상기 제1 하부 절연 구조물 및 상기 제1 하부 배선 구조물 상의 제2 하부 절연 구조물;
    상기 제2 하부 절연 구조물을 관통하는 제2 하부 배선 구조물;
    상기 제2 하부 절연 구조물 및 상기 제2 하부 배선 구조물 상의 중간 절연 구조물;
    상기 중간 절연 구조물을 관통하는 중간 배선 구조물;
    상기 중간 절연 구조물 및 상기 중간 배선 구조물 상의 상부 절연 구조물; 및
    상기 상부 절연 구조물을 관통하는 상부 도전성 패턴을 포함하되,
    상기 중간 절연 구조물은 중간 식각 정지 층 및 상기 중간 식각 정지 층 상의 중간 절연 층을 포함하고,
    상기 중간 절연 층은 제1 중간 물질 층 및 상기 제1 중간 물질 층의 상부면과 공면을 이루는 상부면을 갖는 제2 중간 물질 층을 포함하고,
    상기 중간 식각 정지 층은 상기 제1 중간 물질 층과 접촉하는 제1 부분 및 상기 제2 중간 물질 층과 접촉하는 제2 부분을 포함하고,
    상기 중간 배선 구조물은 상기 제1 중간 물질 층 및 상기 중간 식각 정지 층의 상기 제1 부분을 관통하며 상기 제2 하부 배선 구조물과 전기적으로 연결되고,
    상기 중간 식각 정지 층에서, 상기 제1 부분 및 상기 제2 부분은 서로 다른 두께를 갖는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 상부 절연 구조물은 상부 식각 정지 층 및 상기 상부 식각 정지 층 상의 상부 절연 층을 포함하고,
    상기 제1 중간 물질 층의 물질 및 상기 상부 절연 층의 물질은 상기 제2 중간 물질 층의 물질의 유전 상수 보다 높은 유전 상수를 갖는 반도체 소자.
  10. 제 8 항에 있어서,
    워드라인;
    비트라인; 및
    정보 저장 구조물을 더 포함하되,
    상기 워드라인, 상기 비트라인 및 상기 정보 저장 구조물은 상기 제1 하부 절연 구조물 보다 낮은 레벨에 배치되는 반도체 소자.
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