KR20240001303A - 반도체 구조 및 제조 방법, 메모리 및 동작 방법 - Google Patents
반도체 구조 및 제조 방법, 메모리 및 동작 방법 Download PDFInfo
- Publication number
- KR20240001303A KR20240001303A KR1020227042880A KR20227042880A KR20240001303A KR 20240001303 A KR20240001303 A KR 20240001303A KR 1020227042880 A KR1020227042880 A KR 1020227042880A KR 20227042880 A KR20227042880 A KR 20227042880A KR 20240001303 A KR20240001303 A KR 20240001303A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- antifuse bit
- antifuse
- target
- voltage
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 230000015654 memory Effects 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 48
- 230000015556 catabolic process Effects 0.000 claims abstract description 104
- 238000003860 storage Methods 0.000 claims description 71
- 238000002955 isolation Methods 0.000 claims description 69
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 42
- 239000004020 conductor Substances 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 27
- 230000004913 activation Effects 0.000 claims description 13
- 230000007704 transition Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 4
- 238000011017 operating method Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 28
- 238000005530 etching Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000010354 integration Effects 0.000 description 8
- 238000005137 deposition process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 240000004050 Pentaglottis sempervirens Species 0.000 description 4
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- -1 potassium nitride Chemical class 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
본 발명은 반도체 구조 및 제조 방법, 메모리 및 동작 방법을 제공하고, 상기 반도체 구조는 베이스, 상기 베이스 윗쪽의 제1 구조층에 위치한 게이트 구조 및 상기 제1 구조층 윗쪽의 제2 구조층에 위치한 안티퓨즈 비트 구조를 포함하며, 상기 베이스는 상기 베이스 표면에 가까운 복수 개의 활성화 영역을 구비하고; 상기 게이트 구조와 상기 활성화 영역은 선택 트랜지스터를 구성하며; 상기 안티퓨즈 비트 구조는 제1 연결 구조를 통해 상기 선택 트랜지스터의 상기 활성화 영역에 연결되고; 상기 안티퓨즈 비트 구조의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것이다.
Description
관련 출원에 대한 상호 참조
본 발명은 출원 번호가 202210728734.6이고, 출원일이 2022년 06월 24일이며, 발명 명칭이 “반도체 구조 및 제조 방법, 메모리 및 동작 방법”인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본 벌명에 인용된다.
본 발명은 반도체 기술 분야에 관한 것으로서, 반도체 구조 및 제조 방법, 메모리 및 동작 방법에 관한 것이지만 이에 한정되지 않는다.
현재 과학 기술의 부단한 발전에 따라, 반도체 저장 장치의 성능은 점점 강대해지지만, 특징 사이즈는 점점 작아진다. 여기서, 원 타임 프로그래머블(One Time Programmable, OTP) 메모리는 비휘발성 메모리(Non-Volatile Memory, NVM)로서, 전원이 셧 다운된 경우에도 저장된 데이터를 유지할 수 있다. 원 타임 프로그래머블 메모리는 프로그램을 한회만 수행할 수 있으므로, 전기적 소거를 수행할 수 없으며, 프로그램 코드 메모리, 직렬 구성 메모리, 시스템 온 칩(System-on-Chip, SOC)에 적용될 수 있고, ID 식별, 저장 복구 등 측면에서 역할을 발휘한다.
현재, 원 타임 프로그래머블 메모리는 주로 동적 랜덤 메모리(Dynamic Random Access Memory, DRAM)와 유사한 구조를 사용하고, 이는 하나의 선택 트랜지스터 및 하나의 브레이크 다운 가능한 커패시터(1T1C)를 포함하며, 커패시터 중 유전체층의 브레이크 다운이 불가역이므로, 커패시터의 브레이크 다운 상태를 판독하는 것을 통해 고화된 저장 데이터를 획득할 수 있다. 그러나, 원 타임 프로그래머블 메모리는 저장 유닛이 차지하는 면적이 비교적 크고, 집적도가 비교적 낮으며, 제조 공정이 복잡하고, 제조 비용이 비교적 높은 등 문제에 직면해 있다.
이점을 고려하여, 본 발명의 실시예는 반도체 구조 및 그의 제조 방법, 메모리 및 그의 동작 방법을 제공한다.
제1 측면에 있어서, 본 발명의 실시예는 반도체 구조를 제공하고, 상기 반도체 구조는, 베이스, 베이스 윗쪽의 제1 구조층에 위치한 게이트 구조 및 제1 구조층 윗쪽의 제2 구조층에 위치한 안티퓨즈 비트 구조를 포함하고, 베이스는 베이스 표면에 가까운 복수 개의 활성화 영역을 구비하고; 게이트 구조와 활성화 영역은 선택 트랜지스터를 구성하며; 안티퓨즈 비트 구조는 제1 연결 구조를 통해 선택 트랜지스터의 활성화 영역에 연결되고; 안티퓨즈 비트 구조의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것이다.
일부 실시예에서, 안티퓨즈 비트 구조는, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 위치하고 제1 전극과 제2 전극을 연결하는 안티퓨즈 비트 유전체층을 포함하고, 제1 전극은 제1 연결 구조를 통해 활성화 영역에 연결되고; 제2 전극 및 제1 전극은 동일한 평면 내에 위치하며, 제1 전극 및 제2 전극이 위치한 평면은 베이스의 표면에 평행되고; 여기서, 브레이크 다운 상태는 안티퓨즈 비트 유전체층이 브레이크 다운된 상태이고, 비브레이크 다운 상태는 안티퓨즈 비트 유전체층이 브레이크 다운되지 않은 상태이다.
일부 실시예에서, 게이트 구조의 연장 방향에 평행되는 방향에 위치한 복수 개의 안티퓨즈 비트 구조의 제2 전극은 서로 연통된다.
일부 실시예에서, 제1 전극에서 제2 전극에 가까운 일측에는 볼록 구조가 구비되고, 제2 전극에서 제1 전극에 가까운 일측에는 볼록 구조에 대응되는 오목 구조가 구비된다.
일부 실시예에서, 베이스 상에서의 안티퓨즈 비트 구조의 투영과 베이스 상에서의 게이트 구조의 투영은 적어도 일부분 중첩된다.
일부 실시예에서, 제1 구조층은 적어도 게이트 구조의 게이트 전극의 밑면 및 측면을 둘러싸는 제1 격리층을 더 포함하고; 제2 구조층은 적어도 안티퓨즈 비트 구조의 밑면 및 측면을 둘러싸는 제2 격리층을 더 포함하며; 제1 연결 구조는 제1 격리층 및 제2 격리층을 관통한다.
일부 실시예에서, 제1 격리층은 산화물 재료이고, 여기서, 게이트 구조 중의 일부 제1 격리층은 선택 트랜지스터의 게이트 유전체로 사용된다.
일부 실시예에서, 활성화 영역은, 동일한 도핑 타입을 구비한 제1 도핑 영역 및 제2 도핑 영역을 포함하고, 제1 도핑 영역 및 제2 도핑 영역은 게이트 구조의 양측에 각각 위치하며; 여기서, 제1 도핑 영역은 제1 연결 구조를 통해 안티퓨즈 비트 구조에 연결된다.
일부 실시예에서, 반도체 구조는, 제2 구조층 윗쪽의 제3 구조층에 위치한 제1 금속선을 더 포함하고; 제1 금속선은 제2 연결 구조를 통해 제2 도핑 영역에 연결되며; 제1 금속선의 연장 방향은 게이트 구조의 연장 방향에 수직된다.
일부 실시예에서, 제3 구조층은 적어도 제1 금속선의 밑면 및 측면을 둘러싸는 제3 격리층을 더 포함한다.
일부 실시예에서, 인접된 두 개의 안티퓨즈 비트 구조는 대칭되게 설치되고; 각 두 개의 대칭되게 설치된 안티퓨즈 비트 구조에 연결된 선택 트랜지스터는 동일한 제2 도핑 영역을 공유한다.
일부 실시예에서, 반도체 구조는, 인접된 두 개의 제1 도핑 영역 사이에 위치한 격리 구조를 더 포함하고; 여기서, 인접된 두 개의 제1 도핑 영역은, 제2 도핑 영역을 공유하지 않는 두 개의 인접된 선택 트랜지스터에 대응되는 제1 도핑 영역이다.
제2 측면에 있어서, 본 발명의 실시예는 반도체 구조의 제조 방법을 제공하고, 상기 방법은, 베이스를 제공하되, 베이스는 베이스 표면에 가까운 복수 개의 활성화 영역을 구비하는 단계; 베이스 윗쪽에 게이트 구조를 포함한 제1 구조층을 형성하되, 게이트 구조와 게이트 구조 아랫쪽의 활성화 영역은 선택 트랜지스터를 구성하는 단계; 및 제1 구조층 윗쪽에 안티퓨즈 비트 구조를 포함한 제2 구조층을 형성하고, 안티퓨즈 비트 구조와 선택 트랜지스터의 활성화 영역을 연결하는 제1 연결 구조를 형성하는 단계를 포함하고; 안티퓨즈 비트 구조의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것이다.
일부 실시예에서, 제1 구조층 윗쪽에 안티퓨즈 비트 구조를 포함한 제2 구조층을 형성하고, 안티퓨즈 비트 구조와 선택 트랜지스터의 활성화 영역을 연결하는 제1 연결 구조를 형성하는 단계는, 제1 구조층 윗쪽에 절연 재료를 증착하되, 절연 재료는 제2 구조층 중의 제2 격리층을 형성하는데 사용되는 단계; 절연 재료에 제1 트랜치 및 제2 트랜치를 형성하고, 제1 트랜치에 제1 구조층을 관통하는 제1 연결 홀을 형성하는 단계; 제1 연결 홀에 전도 재료를 충진하여, 제1 연결 구조를 형성하는 단계; 및 제1 트랜치 및 제2 트랜치에 전도 재료를 충진하여, 제1 전극 및 제2 전극을 각각 형성하는 단계를 포함하고; 제1 전극 및 제2 전극 이외의 절연 재료는 제2 격리층이고; 제1 전극과 제2 전극 사이의 일부 제2 격리층은 안티퓨즈 비트 구조의 안티퓨즈 비트 유전체층으로 사용되며; 여기서, 브레이크 다운 상태는 안티퓨즈 비트 유전체층이 브레이크 다운된 상태이고, 비브레이크 다운 상태는 안티퓨즈 비트 유전체층이 브레이크 다운되지 않은 상태이다.
일부 실시예에서, 제1 트랜치 및 제2 트랜치의 연장 방향은 게이트 구조의 연장 방향에 평행된다.
일부 실시예에서, 제1 트랜치 및 제2 트랜치에 전도 재료를 충진하여, 제1 전극 및 제2 전극을 각각 형성하는 단계는, 제1 트랜치 및 제2 트랜치에 전도 재료를 충진하는 단계; 및 적어도 일부 제1 트랜치 중의 전도 재료를 제거하여, 복수 개의 서로 분리된 제1 전극과, 게이트 구조의 연장 방향에 평행되는 방향에서의 동일한 직선에 위치한 복수 개의 안티퓨즈 비트 구조 중 서로 연통되는 제2 전극을 형성하는 단계를 포함한다.
제3 측면에 있어서, 본 발명의 실시예는 메모리의 동작 방법을 제공하고, 메모리는 상기 실시예의 어느 하나의 반도체 구조를 포함하며; 상기 방법은, 기입될 데이터에 따라, 메모리의 안티퓨즈 비트 구조 중의 타깃 안티퓨즈 비트 구조를 브레이크 다운하여, 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계; 및 비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계를 포함하고; 여기서, 비타깃 안티퓨즈 비트 구조는 타깃 안티퓨즈 비트 구조 이외의 안티퓨즈 비트 구조이다.
일부 실시예에서, 메모리의 안티퓨즈 비트 구조 중의 타깃 안티퓨즈 비트 구조를 브레이크 다운하여, 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계는, 타깃 안티퓨즈 비트 구조에 연결된 선택 트랜지스터의 게이트 구조에 제1 전압을 가하여, 선택 트랜지스터를 턴 온시키는 단계; 선택 트랜지스터에 연결된 제1 금속선에 제2 전압을 가하는 단계; 및 타깃 안티퓨즈 비트 구조의 제2 전극에 제3 전압을 가하여, 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계를 포함하고; 여기서, 제2 전압과 제3 전압 사이의 전압차는 안티퓨즈 비트 구조의 브레이크 다운 전압보다 크거나 같다.
일부 실시예에서, 비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계는, 비타깃 안티퓨즈 비트 구조에 연결된 선택 트랜지스터의 게이트 구조에 제1 전압을 가하여, 선택 트랜지스터를 턴 온시키는 단계; 선택 트랜지스터에 연결된 제1 금속선에 제4 전압을 가하는 단계; 및 비타깃 안티퓨즈 비트 구조의 제2 전극에 제3 전압을 가하여, 비타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태를 유지하도록 하는 단계를 포함하고; 여기서, 제4 전압과 제3 전압 사이의 전압차는 안티퓨즈 비트 구조의 브레이크 다운 전압보다 작다.
일부 실시예에서, 비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계는, 비타깃 안티퓨즈 비트 구조에 연결된 선택 트랜지스터의 게이트 구조에 제5 전압을 가하여, 선택 트랜지스터를 턴 오프시켜, 비타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태를 유지하도록 하는 단계를 포함한다.
제4 측면에 있어서, 본 발명의 실시예는 메모리를 제공하고, 상기 메모리는, 저장 어레이 및 저장 어레이에 커플링된 주변 회로를 포함하며, 저장 어레이는 상기 실시예의 어느 하나의 반도체 구조를 포함한다.
본 발명의 실시예에서 제공한 반도체 구조에서, 게이트 구조는 베이스 윗쪽의 제1 구조층에 위치하고, 안티퓨즈 비트 구조는 제1 구조층 윗쪽의 제2 구조층에 위치하며, 안티퓨즈 비트 구조는 제1 연결 구조를 통해 베이스 중의 활성화 영역에 연결된다. 이로써, 안티퓨즈 비트 구조가 수평 방향에서 추가적인 면적을 차지할 필요가 없어, 메모리의 집적도가 향상되고, 안티퓨즈 비트 구조의 형성에 필요되는 마스크 공정 횟수가 감소됨으로써, 제조 공정이 간소화된다.
도 1은 본 발명의 실시예에서 제공한 반도체 구조의 예시도이다.
도 2는 본 발명의 실시예에서 제공한 반도체 구조의 예시도이다.
도 3은 본 발명의 실시예에서 제공한 다른 하나의 반도체 구조의 예시도이다.
도 4는 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 예시도이다.
도 5는 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 부감도이다
도 6은 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 예시도이다.
도 7은 본 발명의 실시예에서 제공한 반도체 구조를 형성하는 단계의 흐름도이다.
도 8a 내지 도 8c는 본 발명의 실시예에서 제공한 반도체 구조를 형성하는 과정의 예시도이다.
도 9a 내지 도 9c는 본 발명의 실시예에서 제공한 안티퓨즈 비트 구조를 형성하는 과정의 예시도이다.
도 10a 내지 도 10d는 본 발명의 실시예에서 제공한 안티퓨즈 비트 구조를 형성하는 부감도이다.
도 11은 본 발명의 실시예에서 제공한 메모리의 예시도이다.
도 12는 본 발명의 실시예에서 제공 메모리 중 저장 어레이의 예시도이다.
도 2는 본 발명의 실시예에서 제공한 반도체 구조의 예시도이다.
도 3은 본 발명의 실시예에서 제공한 다른 하나의 반도체 구조의 예시도이다.
도 4는 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 예시도이다.
도 5는 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 부감도이다
도 6은 본 발명의 실시예에서 제공한 또 다른 하나의 반도체 구조의 예시도이다.
도 7은 본 발명의 실시예에서 제공한 반도체 구조를 형성하는 단계의 흐름도이다.
도 8a 내지 도 8c는 본 발명의 실시예에서 제공한 반도체 구조를 형성하는 과정의 예시도이다.
도 9a 내지 도 9c는 본 발명의 실시예에서 제공한 안티퓨즈 비트 구조를 형성하는 과정의 예시도이다.
도 10a 내지 도 10d는 본 발명의 실시예에서 제공한 안티퓨즈 비트 구조를 형성하는 부감도이다.
도 11은 본 발명의 실시예에서 제공한 메모리의 예시도이다.
도 12는 본 발명의 실시예에서 제공 메모리 중 저장 어레이의 예시도이다.
본 발명의 실시예를 용이하게 이해하기 위해, 아래에서 관련 도면을 참조하여 본 발명의 예시적 실시형태를 더욱 상세히 설명한다. 도면에서 본 발명의 예시적 실시형태를 나타냈지만, 여기서 설명된 구체적인 실시 형태에 의해 한정되는 것이 아니라, 다양한 형태로 본 발명을 구현할 수 있음을 이해해야 한다. 반면, 이러한 실시형태를 제공하는 것은 본 발명을 더욱 철저하게 이해할 수 있고, 본 발명의 범위를 본 분야의 통상의 기술자에게 완전하게 전달하기 위해서이다.
아래의 설명에서, 본 발명에 대한 더욱 철저한 이해를 제공하기 위해, 대량의 구체적인 세부 사항을 제공하였다. 그러나, 본 분야의 통상의 기술자에게 있어서, 본 발명은 하나 또는 복수 개의 이러한 세부 사항이 없이도 실시될 수 있음은 자명한 것이다. 일부 실시예에서, 본 발명과 혼동이 발생하는 것을 피하기 위해, 본 분야에서 공지된 일부 기술 특징에 대해 설명하지 않았으며, 즉 실세 실시예의 전부 특징을 설명하지 않아도 되고, 공지된 기능 및 구조를 상세하게 설명하지 않는다.
일반적으로, 용어는 본 문에서의 사용으로부터 적어도 부분적으로 이해할 수 있다. 예컨대, 본 문에서 사용되는 “하나 또는 복수 개”는 단수 의미로 임의의 특징, 구조 또는 특성을 설명할 수 있고, 또는 복수의 의미로 특징, 구조 또는 특성의 조합을 설명할 수 있는 것과 같이 적어도 부분적으로 본 문에 따라 결정된다. 유사하게, “일” 또는 “상기”와 같은 용어도 마찬가지로 단수 용법 또는 복수 용법을 전달하는 것으로 이해할 수 있으며, 이는 적어도 부분적으로 본 문에 따라 결정된다. 또한, 용어 “…에 기반하여”는 반드시 배타적인 한 그룹의 요소를 전달하는 것을 의도하는 것이 아니고, 명확하게 설명되지 않을 수 있는 부가적인 요소가 존재하는 것을 대안적으로 허용하는 것으로 이해할 수 있으며, 이는 마찬가지로 적어도 부분적으로 본 문에 따라 결정된다.
특별히 정의되지 않은 한, 본 문에서 사용되는 용어의 목적은 다만 구체적인 실시예를 설명하기 위한 것일 뿐, 본 발명을 한정하는 것이 아니다. 사용될 경우, 본 문에서 명확하게 다른 방식을 지적하지 않은 한, 단수 형태의 “일”, “하나의 ” 및 “상기”도 복수 형태를 포함하는 것을 의도한다. 또한 “구성” 및 “포함” 중 적어도 하나가, 상기 명세서에서 사용될 경우, 특징, 정수, 단계, 동작, 부품 및 부재 중 적어도 하나의 존재를 결정하지만, 하나 또는 더욱 많은 다른 특징, 정수, 단계, 동작, 부품, 부재 및 그룹 중의 적어도 하나의 존재나 추가를 배제하지 않는다. 여기서 사용될 경우, 용어 “및/또는”은 관련된 임의의 열거된 항목 및 모든 조합을 포함한다.
본 발명을 철저하게 이해하기 위해, 아래의 설명에서 상세한 단계 및 상세한 구조를 제출하여, 본 발명의 기술 방안을 설명한다. 본 발명의 바람직한 실시예의 상세한 설명은 아래와 같으며, 그러나 이러한 상세한 설명 이외에, 본 발명은 다른 실시형태를 구비할 수 있다.
일부 실시예에서, 도 1 및 도 2에 도시된 바와 같이, 도 1 및 도 2는 각각 안티퓨즈 비트(Anti Fuse Bit) 구조를 구비한 반도체 구조(10a) 및 반도체 구조(10b)이다. 반도체 구조(10a) 및 반도체 구조(10b)는 원 타임 프로그래머블 메모리에 사용된다. 여기서, 반도체 구조(10a)는,
서브스트레이트(100); 서브스트레이트(100) 상에 위치한 절연층(101); 절연층(101) 상에 위치한 P형 반도체층(102); 모두 P형 반도체층(102)에 위치한 제1 도핑 영역(103), 제2 도핑 영역(104) 및 제3 도핑 영역(105); 제1 도핑 영역(103)과 제2 도핑 영역(104) 사이의 P형 반도체층(102) 윗쪽에 위치한 제1 게이트 유전체(111); 제1 게이트 유전체(111) 윗쪽에 위치한 제1 게이트(121); 제2 게이트 유전체(112) 윗쪽에 위치한 제2 게이트(122); 및 제2 도핑 영역(104)과 제3 도핑 영역(105) 사이의 P형 반도체층(102) 윗쪽에 위치한 제2 게이트 유전체(112)를 포함하고; 여기서, 제1 도핑 영역(103), 제2 도핑 영역(104) 및 제3 도핑 영역(105)은 N형 도핑 영역일 수 있고; 제1 도핑 영역(103)은 제1 금속선(130)에 연결되며; 제1 금속선(130)은 비트 라인(Bit Line, Bl)일 수 있으며;
제1 게이트(121)는 워드 라인(Word Line, WL)일 수 있고;
제2 게이트 유전체(112)는 안티퓨즈 비트 유전체층일 수 있으며, 제2 게이트 유전체(112)의 브레이크 다운 상태와 비브레이크 다운 상태는 상이한 저장 데이터, 즉 “0” 또는 “1”을 나타내기 위한 것일 수 있다.
유의해야 할 것은, 도면에서 각 구조가 모두 명확하게 도시되기 위해, 각 구조의 사이즈 비례 관계가 실제 구조와 부합되지 않을 수 있다. 이로써, 제1 도핑 영역(103), 제2 도핑 영역(104), 제1 게이트 유전체(111) 및 제1 게이트(121)는 선택 트랜지스터를 구성하고; 제2 도핑 영역(104), 제3 도핑 영역(105), 제2 게이트 유전체(112) 및 제2 게이트(122)는 안티퓨즈 비트 구조를 구성하며; 하나의 선택 트랜지스터와 하나의 안티퓨즈 비트 구조는 하나의 저장 유닛을 구성한다.
일부 실시예에서, 도 2에 도시된 바와 같이, 반도체 구조(10b) 중의 P형 반도체층(102)의 두께는 각 도핑 영역의 깊이보다 클 수 있고; 반도체 구조(10b)는 딥 N 웰(Deep N-Well, DNW)(106) 및 딥 N 웰(106) 아랫쪽에 위치한 P형 서브스트레이트(107)를 더 포함한다. 이로써, P형 반도체층(102)과 딥 N 웰(106) 사이 및 딥 N 웰(106)과 P형 서브스트레이트(107) 사이에 역방향 바이어스의 PN 접합이 형성되도록 하여, 반도체 구조(10a) 중의 절연층(101)을 대체하여, 전기적 격리의 역할을 초래한다.
따라서, 제1 게이트(121)를 통해 선택 트랜지스터의 턴 온 및 턴 오프를 제어할 수 있다. 선택 트랜지스터가 턴 온될 경우, 제1 금속선(130) 상에 가한 전압은 선택 트랜지스터의 채널을 통해 제2 도핑 영역(104)에 전달될 수 있으며, 이때 제2 게이트(122)와 제2 도핑 영역(104) 사이의 전압차로 하여금 제2 게이트 유전체(112)의 브레이크 다운 전압보다 크거나 같도록 할 수 있음으로써, 제2 게이트 유전체(112)로 하여금 영구적으로 브레이크 다운되도록 하여, 저장 유닛에 대한 기입 동작을 완료한다. 이해할 수 있는 것은, 제3 도핑 영역(105)은 기입 동작의 과정에서 플로팅 상태(Floating)이다.
일부 실시예에서, 제1 도핑 영역(103), 제2 도핑 영역(104) 및 제3 도핑 영역(105)은 고농도 N형 도핑 영역, 즉 N+ 형 도핑 영역일 수 있고; 제1 게이트 유전체(111) 및 제2 게이트 유전체(112)는 비교적 얇은 산화층일 수 있으므로, 저장 유닛이 차지하는 면적이 감소되고, 제2 게이트 유전체(112)가 더욱 용이하게 브레이크 다운됨으로써, 메모리의 저 전력 소비의 요구를 만족한다.
이해할 수 있는 것은, 반도체 구조(10a) 및 반도체 구조(10b)에서, 선택 트랜지스터 및 안티퓨즈 비트 구조가 수평 방향에서 인접된 위치에 위치하므로, 수평 방향에서 비교적 많은 면적을 차지하고, 저장 유닛의 사이즈가 비교적 크므로, 메모리 집적도가 낮아진다.
도 3에 도시된 바와 같이, 본 발명의 실시예는 반도체 구조(20)를 제공하고, 반도체 구조(20)는, 베이스(200), 베이스(200) 윗쪽의 제1 구조층(210)에 위치한 게이트 구조(211) 및 제1 구조층(210) 윗쪽의 제2 구조층(220)에 위치한 안티퓨즈 비트 구조(250)를 포함하며, 베이스(200)는 베이스(200) 표면에 가까운 복수 개의 활성화 영역(201)을 구비하고; 게이트 구조(211)와 활성화 영역(201)은 선택 트랜지스터(240)를 구성하며; 안티퓨즈 비트 구조(250)는 제1 연결 구조(221)를 통해 선택 트랜지스터(240)의 활성화 영역(201)에 연결되고; 안티퓨즈 비트 구조(250)의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것이다.
본 발명의 실시예에서, 베이스(200)의 재료는, 규소(Si), 게르마늄(Ge) 등과 같은 단원소 물질 반도체 재료일 수 있고, 또는 질화감륨(GaN), 비화갈륨(GaAs) 또는 인화인듐(InP) 등과 같은 화합물 반도체 재료를 포함할 수 있다. 일부 실시예에서, 베이스(200)는 또한, P 웰 및 P 웰 아랫쪽에 위치한 딥 N 웰과 같은 웰 영역을 포함하고, 여기서 P 웰은 선택 트랜지스터(240)의 활성화 영역(201)을 형성하기 위한 것일 수 있고, 딥 N 웰은 P 웰을 격리하는데 사용되어, P 웰에 형성된 소자가 받는 노이즈 간섭을 감소할 수 있다. 활성화 영역(201)은 베이스(200) 중의 도핑 영역이고, 복수 개의 활성화 영역(201)의 도핑 타입은 동일할 수 있으며, 여기서, P형 도핑 영역에 도핑된 불순물 이온은 붕소 등과 같은 3가 원소일 수 있고; N형 도핑 영역에 도핑된 불순물 이온은 인, 비소 등과 같은 5가 원소일 수 있다. 예시적으로, 활성화 영역(201)은 P 웰 중 N+ 형 도핑 영역일 수 있으며, 선택 트랜지스터(240)의 소스 및 드레인을 구성하기 위한 것이다.
본 발명의 실시예에서, 베이스(200)의 윗쪽에는 제1 구조층(210)이 구비되고, 제1 구조층(210)은 게이트 구조(211)를 포함하며, 게이트 구조(211)와 게이트 구조(211)의 아랫쪽의 활성화 영역(201)은 선택 트랜지스터(240)를 구성한다. 게이트 구조(211)는 또한, 게이트 전극(2111) 및 게이트 유전체(2112)를 포함할 수 있고, 여기서 게이트 전극(2111)은 메모리 중의 워드 라인일 수 있으며, 게이트 전극(2111)의 재료는 금속, 도핑 반도체 등 전도 재료를 포함할 수 있으며; 게이트 유전체(2112)는 제1 구조층(210) 중 베이스(200)에 가까운 일측에 위치할 수 있고, 게이트 유전체(2112)는 산화규소, 산화하프늄 등 재료일 수 있다. 이해할 수 있는 것은, 제1 구조층(210)은 또한 도 3에서 도시되지 않은 다른 구조를 포함할 수 있다.
본 발명의 실시예에서, 제1 구조층(210)의 윗쪽에는 제2 구조층(220)이 구비되고, 제2 구조층(220)은 안티퓨즈 비트 구조(250)를 포함하며, 안티퓨즈 비트 구조(250)는 브레이크 다운 가능한 커패시터 구조일 수 있다. 안티퓨즈 비트 구조(250)는 제1 연결 구조(221)를 통해 적어도 하나의 선택 트랜지스터(240)의 활성화 영역(201)에 연결되고, 여기서, 제1 연결 구조(221)는 제1 구조층(210)을 관통하며, 제1 연결 구조(221)의 재료는 금속, 도핑 반도체 등 전도 재료를 포함할 수 있다. 일부 실시예에서, 안티퓨즈 비트 구조(250)는 동일한 평면 내에 위치한 두 개의 전극 및 두 개의 전극 사이에 위치한 안티퓨즈 비트 유전체층을 포함할 수 있다. 예시적으로, 상기 두 개의 전극은 전도 재료일 수 있고, 안티퓨즈 비트 유전체층은 산화규소 등 재료일 수 있다. 안티퓨즈 비트 구조(250)의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터, 즉 “0” 또는 “1”을 나타내기 위한 것일 수 있다. 이해할 수 있는 것은, 제2 구조층(220)은 또한 도 3에 도시되지 않은 다른 구조를 포함할 수 있다.
일부 실시예에서, 하나의 선택 트랜지스터(240) 및 하나의 안티퓨즈 비트 구조(250)는 원 타임 프로그래머블 메모리의 하나의 저장 유닛을 구성하고, 여기서 게이트 구조(211)는 게이트 구조(211)의 연장 방향에 위치한 복수 개의 저장 유닛에 연결된다. 게이트 구조(211)에 상이한 전압을 가하는 것을 통해, 선택 트랜지스터(240)의 턴 온 및 턴 오프를 제어할 수 있다. 일부 실시예에서, 선택 트랜지스터(240)의 일단은 또한 비트 라인에 연결되고, 선택 트랜지스터(240)가 턴 온될 경우, 비트 라인 상의 전압을 안티퓨즈 비트 구조(250)의 하나의 전극 상에 가할 수 있으며, 이때 다른 하나의 전극에 적절한 전압을 가하여, 안티퓨즈 비트 구조(250) 중 두 개의 전극의 전압차로 하여금 안티퓨즈 비트 유전체층의 브레이크 다운 전압보다 크거나 같도록 할 수 있음으로써, 안티퓨즈 비트 구조(250)로 하여금 영구적으로 브레이크 다운되도록 하여, 저장 유닛에 대한 원 타임 프로그래밍 동작을 완료한다.
안티퓨즈 비트 구조(250)가 제1 구조층(210) 윗쪽의 제2 구조층(220)에 위치하므로, 즉 안티퓨즈 비트 구조(250)가 선택 트랜지스터(240)의 윗쪽에 위치함으로써, 안티퓨즈 비트 구조(250)가 수평 방향에서 추가적인 면적을 차지할 필요가 없어, 저장 유닛의 사이즈가 비교적 작아지고, 메모리의 집적도가 향상되며; 또한, 안티퓨즈 비트 구조(250) 중의 두 개의 전극이 동기적으로 제2 구조층(220)에 형성될 수 있어, 마스크 공정에 필요되는 횟수가 비교적 적음으로써, 제조 공정이 간소화되고; 다른 측면에 있어서, 게이트 구조(211)가 제1 구조층(210)에 위치하므로, 게이트 구조(211) 중의 게이트 유전체(2112)를 더욱 두껍게 할 수 있음으로써, 선택 트랜지스터(240)의 프로그래밍 전압으로 하여금 더욱 안정적이도록 하고, 게이트 유전체(2112)가 용이하게 잘못 브레이크 다운되지 않으므로, 메모리의 신뢰성이 향상된다.
일부 실시예에서, 도 4에 도시된 바와 같이, 안티퓨즈 비트 구조(250)는, 제1 전극(251), 제2 전극(252) 및 제1 전극(251)과 제2 전극(252) 사이에 위치하고 제1 전극(251)과 제2 전극(252)을 연결하는 안티퓨즈 비트 유전체층(253)을 포함하고, 제1 전극(251)은 제1 연결 구조(221)를 통해 활성화 영역(201)에 연결되고; 제2 전극(252) 및 제1 전극(251)은 동일한 평면 내에 위치하며, 제1 전극(251) 및 제2 전극(252)이 위치한 평면은 베이스(200)의 표면에 평행되고; 여기서, 브레이크 다운 상태는 안티퓨즈 비트 유전체층(253)이 브레이크 다운된 상태이고, 비브레이크 다운 상태는 안티퓨즈 비트 유전체층(253)이 브레이크 다운되지 않은 상태이다.
본 발명의 실시예에서, 안티퓨즈 비트 구조(250)는 제1 전극(251), 제2 전극(252) 및 안티퓨즈 비트 유전체층(253)을 포함한다. 제1 전극(251) 및 제2 전극(252)은 제2 구조층(220) 중의 동일한 평면 내에 위치하고, 제1 전극(251) 및 제2 전극(252)이 위치한 평면은 베이스(200)의 표면에 평행된다. 안티퓨즈 비트 유전체층(253)은 제1 전극(251)과 제2 전극(252) 사이에 위치하고 제1 전극(251) 및 제2 전극(252)을 연결함으로써, 브레이크 다운 가능한 커패시터 구조를 형성한다. 여기서, 제1 전극(251)은 제1 구조층(210)을 관통하는 제1 연결 구조(221)를 통해 동일한 선택 트랜지스터(240)에 위치한 활성화 영역(201)에 연결된다. 이로써, 제1 전극(251)과 제2 전극(252) 사이의 전압차가 안티퓨즈 비트 유전체층(253)의 브레이크 다운 전압보다 크거나 같을 경우, 안티퓨즈 비트 유전체층(253)이 브레이크 다운되며, 즉 안티퓨즈 비트 구조(250)가 영구적으로 브레이크 다운됨으로써, 저장 유닛에 대한 원 타임 프로그래밍 동작을 완료한다.
일부 실시예에서, 제1 전극(251) 및 제2 전극(252)은 전도 재료일 수 있고, 예시적으로, 제1 전극(251) 및 제2 전극(252)의 재료는 텅스텐(W)이며; 안티퓨즈 비트 유전체층(253)은 산화규소 등 재료일 수 있다. 이해할 수 있는 것은, 제1 전극(251) 및 제2 전극(252)은 동기적으로 형성될 수 있다. 예시적으로, 다만 하나의 마스크 공정을 통해, 동일한 평면 내에 제1 전극(251) 및 제2 전극(252)에 대응되는 트랜치를 형성한 다음, 트랜치에 전도 재료를 충진하여, 제1 전극(251) 및 제2 전극(252)을 형성할 수 있어, 제조 공정이 간소화된다.
일부 실시예에서, 베이스(200) 상에서의 안티퓨즈 비트 구조(250)의 투영과 베이스(200) 상에서의 게이트 구조(211)의 투영은 적어도 일부분 중첩된다.
본 발명의 실시예에서, 도 4에 도시된 바와 같이, 베이스(200) 상에서의 안티퓨즈 비트 구조(250)의 투영과 베이스(200) 상에서의 게이트 구조(211)의 투영은 적어도 일부분 중첩되고, 즉 안티퓨즈 비트 구조(250)의 적어도 일부분이 게이트 구조(211) 상에 위치함으로써, 안티퓨즈 비트 구조(250) 및 선택 트랜지스터(240)가 수평 방향에서 차지하는 면적을 추가로 감소할 수 있어, 반도체 구조의 집적도를 향상시킨다. 예시적으로, 안티퓨즈 비트 구조(250) 중의 제2 전극(252)이 게이트 구조(211) 윗쪽에 위치하여, 수평 방향에서의 차지하는 면적이 감소되고, 적어도 일부 제1 전극(251)이 게이트 구조(211)와 어긋나게 설치되어, 제1 연결 구조(221)가 제1 전극(251)과 아랫쪽의 활성화 영역(201)을 수직으로 연결시킬 수 있음으로써, 제1 연결 구조(221)의 배치와 제조 공정을 간소화할 수 있다.
일부 실시예에서, 도 5에 도시된 바와 같이, 도 5는 반도체 구조(20)의 부감도이고, 게이트 구조(211)의 연장 방향에 평행되는 방향에 위치하는 복수 개의 안티퓨즈 비트 구조(250)의 제2 전극(252)은 서로 연통된다.
본 발명의 실시예에서, 게이트 구조(211) 중의 게이트 전극(2111)은 메모리 중의 워드 라인일 수 있고, 게이트 구조(211)는 게이트 구조(211)의 연장 방향에 위치한 복수 개의 저장 유닛 중의 선택 트랜지스터(240)에 연결된다. 도 5에 도시된 바와 같이, 게이트 구조(211)의 연장 방향에 평행되는 방향에 위치하는 복수 개의 저장 유닛 중의 안티퓨즈 비트 구조(250)의 제2 전극(252)은 서로 연통된다. 이로써, 게이트 구조(211)를 통해 게이트 구조(211)의 연장 방향에 위치한 복수 개의 저장 유닛 중의 선택 트랜지스터(240)의 턴 온 또는 턴 오프를 제어할 수 있고; 이때 제2 전극(252) 상에 적절한 전압을 가하여, 복수 개의 저장 유닛 중의 적어도 일부 안티퓨즈 비트 구조(250)의 제2 전극(252)에 동시에 전압을 가할 수 있어, 메모리의 동작이 간소화된다. 유의해야 할 것은, 게이트 구조(211)의 연장 방향에 평행되는 방향에 위치한 복수 개의 저장 유닛 중의 안티퓨즈 비트 구조(250)의 제1 전극(251)은 서로 분리된 것이다.
일부 실시예에서, 도 5에 도시된 바와 같이, 제1 전극(251)에서 제2 전극(252)에 가까운 일측에는 볼록 구조(254)가 구비되고, 제2 전극(252)에서 제1 전극(251)에 가까운 일측에는 볼록 구조(254)에 대응되는 오목 구조(255)가 구비된다.
본 발명의 실시예에서, 제1 전극(251)과 제2 전극(252)은 간단한 직사각형 구조가 아니고, 서로 네스팅된 구조를 사용할 수 있으며, 예컨대 오목 구조(255)가 볼록 구조(254)를 절반 둘러싼 구조를 사용할 수 있다. 이로써, 첨단 구조로서 볼록 구조(254)는 주위의 전계 강도를 증강하여, 근접된 안티퓨즈 비트 유전체층(253)으로 하여금 더욱 용이하게 브레이크 다운되도록 함으로써, 반도체 소자의 저전력 소비 요구를 만족할 수 있고; 또한, 볼록 구조(254) 및 오목 구조(255)가 제1 전극(251)과 제2 전극(252)의 표면적을 증가함으로써, 안티퓨즈 비트 구조(250)의 브레이크 다운 및 비브레이크 다운 상태로 하여금 더욱 안정적이도록 하여, 판독의 신뢰성이 증가된다. 이해할 수 있는 것은, 볼록 구조(254) 및 오목 구조(255)는 또한 도 5 이외의 다른 형태일 수 있으며, 예컨대 제1 전극(251)은 복수 개의 볼록 구조(254)를 구비할 수 있고, 제2 전극은 복수 개의 오목 구조(252)를 구비할 수 있으며, 양자는 서로 교차되게 네스팅된다. 볼록 구조(254)는 또한 삼각형, 톱니형 등 첨단 구조를 구비한 형태일 수 있다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제1 구조층(210)은 게이트 구조(211)의 게이트 전극(2111)의 밑면 및 측면을 적어도 둘러싼 제1 격리층(212)을 더 포함하고; 제2 구조층(220)은 안티퓨즈 비트 구조(250)의 밑면 및 측면을 적어도 둘러싼 제2 격리층(222)을 더 포함하며; 제1 연결 구조(221)는 제1 격리층(212) 및 제2 격리층(222)을 관통한다.
본 발명의 실시예에서, 제1 구조층(210)은 제1 격리층(212)을 더 포함하고, 제1 격리층(212)은 게이트 전극(2111)의 밑면 및 측면을 둘러쌀 수 있으며; 제2 구조층(220)은 제2 격리층(222)을 더 포함하고, 제2 격리층(222)은 안티퓨즈 비트 구조(250)의 밑면 및 측면을 둘러쌀 수 있다. 여기서, 제1 격리층(212)은 제1 구조층(210) 중의 게이트 전극(2111)과 베이스(200) 중의 활성화 영역(201)을 격리하기 위한 것일 수 있고, 제2 격리층(222)은 제2 구조층(220) 중의 안티퓨즈 비트 구조(250)와 제1 구조층(210) 중의 게이트 전극(2111)을 격리하기 위한 것일 수 있다. 제1 격리층(212) 및 제2 격리층(222)의 재료는 산화규소(SiO2), 스핀코딩 절연 유전체(Spin-on Dielectrics, SOD), 질화규소(Si3N4), 질산화규소(SiON) 등을 포함할 수 있지만 이에 한정되지 않는다. 이해할 수 있는 것은, 제1 격리층(212) 및 제2 격리층(222)의 재료 및 두께는 메모리의 성능 요구에 따라 조정할 수 있다. 일부 실시예에서, 제1 구조층(210) 중 게이트 전극(2111) 이외의 부분은 제1 격리층(212)이고, 게이트 전극(2111) 아랫쪽에 위치한 일부 제1 격리층(212)은 게이트 유전체(2112)로 사용될 수 있다. 일부 실시예에서, 제2 구조층(220) 중 제1 전극(251) 및 제2 전극(252) 이외의 부분은 제2 격리층(222)이고, 제1 전극(251) 및 제2 전극(252) 사이에 위치한 일부 제2 격리층(222)은 안티퓨즈 비트 유전체층(253)으로 사용될 수 있다. 이로써 제조 공정을 간소화하고, 제조 비용을 저하시킬 수 있다.
일부 실시예에서, 도 6에 도시된 바와 같이, 제1 격리층(212)은 산화물 재료이고, 여기서, 게이트 구조(211) 중의 일부 제1 격리층(212)은 선택 트랜지스터(240)의 게이트 유전체(2112)로 사용하기 위한 것이다.
본 발명의 실시예에서, 제1 격리층(212)은 산화규소 등 재료와 같은 산화물 재료이다. 여기서, 게이트 구조(211)에 위치한 일부 제1 격리층(212)을 선택 트랜지스터(240)의 게이트 유전체(2112)로 사용할 수 있음으로써, 제조 공정을 간소화하고, 제조 비용을 저하시킬 수 있다. 이해할 수 있는 것은, 제1 격리층(212)이 제1 구조층(210)에 위치하므로, 제1 격리층(212)은 안티퓨즈 비트 구조(250) 전에 형성될 수 있어, 비교적 두꺼운 산화물층을 형성하여, 제1 격리층(212)으로 사용할 수 있다. 이로써, 선택 트랜지스터(240)의 게이트 유전체(2112)가 비교적 두꺼워, 선택 트랜지스터(240)의 프로그래밍 전압으로 하여금 더욱 안정적이도록 하고, 게이트 유전체(2112)가 쉽게 잘못 브레이크 다운되지 않음으로써, 반도체 소자의 신뢰성이 향상된다.
일부 실시예에서, 도 6에 도시된 바와 같이, 활성화 영역(201)은, 동일한 도핑 타입을 구비한 제1 도핑 영역(202) 및 제2 도핑 영역(203)을 포함하고, 제1 도핑 영역(202)과 제2 도핑 영역(203)은 게이트 구조(211)의 양측에 각각 위치하며; 여기서, 제1 도핑 영역(202)은 제1 연결 구조(221)를 통해 안티퓨즈 비트 구조(250)에 연결된다.
본 발명의 실시예에서, 활성화 영역(201)은 게이트 구조(211) 양측에 각각 위치한 제1 도핑 영역(202) 및 제2 도핑 영역(203)을 포함할 수 있다. 제1 도핑 영역(202) 및 제2 도핑 영역(203)의 도핑 타입은 동일할 수 있어, 선택 트랜지스터(240)의 소스 및 드레인으로 사용될 수 있고, 게이트 구조(211)는 제1 도핑 영역(202)과 제2 도핑 영역(203) 사이의 채널의 턴 온 또는 턴 오프를 제어하기 위한 것일 수 있다. 예시적으로, 베이스(200)는 P 웰을 구비하고, 제1 도핑 영역(202) 및 제2 도핑 영역(203)은 P 웰 중에 형성되며, 제1 도핑 영역(202) 및 제2 도핑 영역(203)은 N형 도핑 영역 또는 N+ 형 도핑 영역이고, 즉 선택 트랜지스터(240)는 NMOS 트랜지스터이며, NMOS 트랜지스터는 턴 온 저항이 작고, 용이하게 제조되는 등 장점을 구비한다.
일부 실시예에서, 반도체 구조(20)는, 제2 구조층(220) 윗쪽의 제3 구조층(230)에 위치한 제1 금속선(231)을 더 포함하고; 제1 금속선(231)은 제2 연결 구조(232)를 통해 제2 도핑 영역(203)에 연결되며; 제1 금속선(231)의 연장 방향은 게이트 구조(211)의 연장 방향에 수직된다.
본 발명의 실시예에서, 도 6에 도시된 바와 같이, 반도체 구조(20)는 제2 구조층(220) 윗쪽에 위치한 제3 구조층(230)을 더 포함하고, 제3 구조층(230)은 제1 금속선(231)을 구비하며, 여기서의 제1 금속선(231)은 메모리 중의 비트 라인일 수 있다. 선택 트랜지스터(240)가 턴 온될 경우, 제1 금속선(231) 상의 전압을 선택 트랜지스터(240)를 통해 안티퓨즈 비트 구조(250)의 제1 전극(251) 상에 가할 수 있고, 이때 제2 전극(252) 상에 적절한 전압을 가하면, 제1 전극(251)과 제2 전극(252) 사이의 전압 차이로 하여금 안티퓨즈 비트 유전체층(253)의 브레이크 다운 전압보다 크거나 같도록 할 수 있어, 안티퓨즈 비트 구조(250)가 영구적으로 브레이크 다운됨으로써, 저장 유닛에 대한 원 타임 프로그래밍 동작을 완료한다. 제1 금속선(231)의 연장 방향은 게이트 구조(211)의 연장 방향에 수직될 수 있고, 즉 메모리 중 비트 라인과 워드 라인의 연장 방향이 수직되므로, 비트 라인과 워드 라인의 연장 방향의 교점 위치에 저장 유닛을 설치하여, 저장 유닛 어레이를 형성한다. 다른 실시예에서, 제1 금속선(231)의 연장 방향과 게이트 구조(211)의 연장 방향은 교차되지만, 수직되지 않는다. 이해할 수 있는 것은, 제3 구조층(230)은 또한 도 6에 도시되지 않은 다른 구조를 포함할 수 있다. 제1 금속선(231)은 제2 연결 구조(232)를 통해 제2 도핑 영역(203)에 연결되고, 여기서, 제2 연결 구조(232)는 금속, 도핑 반도체 등 전도 재료일 수 있으며, 예시적으로, 제2 연결 구조(232)의 재료는 텅스텐이다.
일부 실시예에서, 제3 구조층(230)은 제1 금속선(231)의 밑면 및 측면을 적어도 둘러싼 제3 격리층(233)을 더 포함한다.
본 발명의 실시예에서, 도 6에 도시된 바와 같이, 제3 구조층(230)은 제3 격리층(233)을 더 포함하고, 제3 격리층(233)은 제1 금속선(231)의 밑면 및 측면을 둘러쌀 수 있다. 제3 격리층(233)은 제3 구조층(230) 중의 제1 금속선(231) 및 제2 구조층(220) 중의 안티퓨즈 비트 구조(250)를 격리하기 위한 것이다. 제3 격리층(233)의 재료는 산화규소, 스핀 코딩 절연 유전체, 질화규소, 질산화규소 등을 포함하지만 이에 한정되지 않는다. 제2 연결 구조(232)는 제1 격리층(212), 제2 격리층(222) 및 제3 격리층(233)을 관통한다. 제3 격리층(233)의 재료 및 두께는 메모리의 성능 요구에 따라 조정할 수 있다.
일부 실시예에서, 인접된 두 개의 안티퓨즈 비트 구조(250)는 대칭되게 설치되고; 각 두 개의 대칭되게 설치된 안티퓨즈 비트 구조(250)에 연결된 선택 트랜지스터(240)는 동일한 제2 도핑 영역(203)을 공유한다.
본 발명의 실시예에서, 도 6에 도시된 바와 같이, 인접된 두 개의 안티퓨즈 비트 구조(250)는 대칭되게 설치되고, 각 두 개의 대칭되게 설치된 안티퓨즈 비트 구조(250)에 연결된 선택 트랜지스터(240)는 동일한 제2 도핑 영역(203)을 공유한다. 이로써, 원 타임 프로그래머블 메모리에서, 인접된 두 개의 저장 유닛은 대칭되게 설치되고, 하나의 제2 도핑 영역(203)을 공유하여, 각 저장 유닛의 차지하는 면적을 감소하고; 또한, 하나의 비트 라인(제1 금속선(231))은 하나의 제2 연결 구조(232)를 통해 인접된 두 개의 저장 유닛에 연결되어, 두 개의 저장 유닛의 판독 및 기입 동작을 동시에 수행할 수 있음으로써, 메모리의 작업 효율이 향상된다.
일부 실시예에서, 반도체 구조(20)는, 인접된 두 개의 제1 도핑 영역(202) 사이에 위치한 격리 구조(204)를 더 포함하고; 여기서, 인접된 두 개의 제1 도핑 영역(202)은, 제2 도핑 영역(203)을 공유하지 않는 두 개의 인접된 선택 트랜지스터(240)에 대응되는 제1 도핑 영역(202)이다.
본 발명의 실시예에서, 도 6에 도시된 바와 같이, 제2 도핑 영역(203)을 공유하지 않는 두 개의 인접된 선택 트랜지스터(240)에 대응되는 제1 도핑 영역(202)은 서로 가까운 것이다. 이로써, 인접된 두 개의 제1 도핑 영역(202) 사이에 격리 구조(204)를 설치하면, 제2 도핑 영역(203)을 공유하지 않는 두 개의 인접된 선택 트랜지스터(240)에 대한 격리를 구현하여, 누전류 현상이 발생되는 것을 방지할 수 있다. 여기서, 격리 구조(204)의 깊이는 제1 도핑 영역(202)의 도핑 깊이보다 크다. 예시적으로, 격리 구조(204)는 얕은 트랜치 격리(Shallow Trench Isolation, STI)일 수 있고, 이는 비용이 낮고, 격리 효과가 좋은 것 등 우세를 구비하며, 격리 구조(204)의 재료는 산화규소 등 재료를 포함하지만 이에 한정되지 않는다.
도 7 및 도 8a 내지 도 8c에 도시된 바와 같이, 본 발명의 실시예는 반도체 구조(30)의 제조 방법을 더 제공하고, 이에 대응되는 구조는 도 8a 내지 도 8c에 도시된 바와 같으며, 제조 방법은 아래의 단계를 포함한다.
단계 S10에 있어서, 베이스(300)를 제공하고, 베이스(300)는 베이스(300) 표면에 가까운 복수 개의 활성화 영역(301)을 구비한다. 단계 S20에 있어서, 베이스(300) 윗쪽에 게이트 구조(311)를 구비한 제1 구조층(310)을 형성하고; 게이트 구조(311) 및 게이트 구조(311) 아랫쪽의 활성화 영역(301)은 선택 트랜지스터(340)를 구성한다. 단계 S30에 있어서, 제1 구조층(310) 윗쪽에 안티퓨즈 비트 구조(350)를 포함한 제2 구조층(320)을 형성하고, 안티퓨즈 비트 구조(350) 및 선택 트랜지스터(340)의 활성화 영역(301)을 연결하는 제1 연결 구조(321)를 형성하며; 안티퓨즈 비트 구조(350)의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것이다.
도 8a에 도시된 바와 같이, 베이스(300)를 제공하고, 베이스(300)의 재료는, 규소, 게르마늄 등과 같은 단원소 물질 반도체 재료, 또는, 질화감륨, 비화갈륨 또는 인화인듐 등 과 같은 화합물 반도체 재료를 포함할 수 있다. 일부 실시예에서, 베이스(300)는 또한, P 웰 및 P 웰 아랫쪽에 위치한 딥 N 웰과 같은 웰 영역을 구비할 수 있고, 여기서 P 웰은 선택 트랜지스터(340)의 활성화 영역(301)을 형성하기 위한 것일 수 있으며, 딥 N 웰은 P 웰을 격리하여, P 웰에 형성된 소자가 받는 노이지 간섭을 감소하기 위한 것일 수 있다. 활성화 영역(301)은 베이스(300) 중의 도핑 영역일 수 있고, 복수 개의 활성화 영역(301)의 도핑 타입은 동일할 수 있다. 예시적으로, 활성화 영역(301)은, 선택 트랜지스터(340)의 소스 및 드레인을 형성하기 위한 P 웰 중 N+ 형 도핑 영역일 수 있다.
도 8b에 도시된 바와 같이, 증착, 포토리소그래피(Photolithography), 에칭(Etching) 등 공정을 통해, 베이스(300) 윗쪽에 게이트 구조(311)를 포함한 제1 구조층(310)을 형성할 수 있고, 여기서 게이트 구조(311)와 게이트 구조(311) 아랫쪽의 활성화 영역(301)은 선택 트랜지스터(340)를 구성한다. 형성된 게이트 구조(311)는 게이트 전극(3111) 및 게이트 유전체(3112)를 포함할 수 있고, 여기서 게이트 전극(3111)은 메모리 중의 워드 라인일 수 있다. 예시적으로, 증착 공정을 통해 베이스(300) 윗쪽에 절연 재료를 증착하고, 여기서의 절연 재료는 산화규소 등 재료일 수 있으며, 다음 포토리소그래피 및 에칭 공정을 이용하여 절연 재료에 게이트 전극(3111)에 대응되는 트랜치를 형성한 다음, 증착 공정을 이용하여 트랜치에 전도 재료를 충진하여 게이트 전극(3111)을 형성하며, 여기서, 게이트 전극(3111) 아랫쪽의 일부 절연 재료는 게이트 구조(311)의 게이트 유전체(3112)이다. 이해할 수 있는 것은, 제1 구조층(310)은 또한 도 8b에 도시되지 않은 다른 구조를 형성할 수 있다. 여기서의 증착 공정은 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 포함하지만 이에 한정되지 않는다. 에칭 공정은 건식 에칭(Dry Etching) 및 습식 에칭(Wet Etching)을 포함하지만 이에 한정되지 않는다. 여기서, 건식 에칭은 이온 빔 밀링 에칭(Ion Beam Milling Etching), 플라즈마 에칭(Plasma Etching), 반응성 이온 에칭(Reactive Ion Etching) 또는 레이저 어블레이션(Laser Ablation) 등을 포함할 수 있고; 습식 에칭은 산염기 용액과 같은 용매 또는 용액을 이용하여 에칭하는 것이다.
도 8c에 도시된 바와 같이, 증착, 포토리소그래피, 에칭 등 공정을 통해, 제1 구조층(310) 윗쪽에 안티퓨즈 비트 구조(350)를 포함한 제2 구조층(320)을 형성하고, 안티퓨즈 비트 구조(350) 및 선택 트랜지스터(340)의 활성화 영역(301)을 연결하는 제1 연결 구조(321)를 형성할 수 있다. 형성된 안티퓨즈 비트 구조(350)는 브레이크 다운 가능한 커패시터 구조일 수 있고, 동일한 평면 내에 위치한 두 개의 전극 및 두 개의 전극 사이의 안티퓨즈 비트 유전체층을 포함한다. 예시적으로, 증착 공정을 통해 제1 구조층(310) 윗쪽에 절연 재료를 증착하고, 여기서의 절연 재료는 산화규소 등 재료일 수 있으며, 다음 포토리소그래피 및 에칭 공정을 이용하여 절연 재료에 안티퓨즈 비트 구조(350)의 두 개의 전극에 대응되는 트랜치와, 제1 구조층(310)을 관통하고 활성화 영역(301)에 연통되는 제1 연결 홀을 형성한 다음, 증착 공정을 이용하여 트랜치 및 제1 연결 홀에 전도 재료를 충진하여 안티퓨즈 비트 구조(350)의 두 개의 전극 및 제1 연결 구조(321)를 형성하며, 여기서 두 개의 전극 사이의 일부 절연 재료는 안티퓨즈 비트 유전체층이다. 일부 실시예에서, 또한 자기 정렬 이중 패터닝 기술(Self-Aligned Double Patterning, SADP)을 통해, 안티퓨즈 비트 구조(350)를 구비한 제2 구조층(320)을 형성할 수 있고, 자기 정렬 이중 패터닝 기술은 노광 횟수를 감소하고, 제조 효율과 생산 능력을 향상시킬 수 있다. 안티퓨즈 비트 구조(350)의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터, 즉 “0” 또는 “1”을 나타내기 위한 것일 수 있다. 이해할 수 있는 것은, 제2 구조층(320)에 또한 도 8c에 도시되지 않은 다른 구조를 형성할 수 있다.
안티퓨즈 비트 구조(350)가 제1 구조층(310) 윗쪽의 제2 구조층(320)에 형성되므로, 즉 안티퓨즈 비트 구조(350)가 선택 트랜지스터(340)의 윗쪽에 형성됨으로써, 안티퓨즈 비트 구조(350)가 수평 방향에서 추가적인 면적을 차지할 필요가 없어, 저장 유닛의 사이즈로 하여금 비교적 작아지도록 하므로, 메모리의 집적도가 향상되며; 또한, 안티퓨즈 비트 구조(350) 중의 두 개의 전극은 제2 구조층(320)에 동기적으로 형성될 수 있고, 즉 필요되는 마스크 공정 횟수가 비교적 적으므로, 제조 공정이 간소화되며; 다른 측면에 있어서, 게이트 구조(311)가 제1 구조층(310)에 위치하므로, 에칭의 깊이를 제어하는 것을 통해, 게이트 구조(311) 중의 게이트 유전체(3112)를 더욱 두껍게 할 수 있음으로써, 선택 트랜지스터(340)의 프로그래밍 전압으로 하여금 더욱 안정적이도록 할 수 있고, 게이트 유전체(3112)가 쉽게 잘못 브레이크 다운되지 않으므로, 메모리의 신뢰성이 향상된다.
일부 실시예에서, 도 9a 내지 도 9c에 도시된 바와 같이, 제1 구조층(310) 윗쪽에 안티퓨즈 비트 구조(350)를 포함한 제2 구조층(320)을 형성하고, 안티퓨즈 비트 구조(350) 및 선택 트랜지스터(340)의 활성화 영역(301)을 연결하는 제1 연결 구조(321)를 형성하는 단계는, 제1 구조층(310) 윗쪽에 절연 재료를 증착하되, 상기 절연 재료는 제2 구조층(320) 중의 제2 격리층(322)을 형성하는데 사용되는 단계; 절연 재료에 제1 트랜치(3202) 및 제2 트랜치(3203)를 형성하고, 제1 트랜치(3202)에 제1 구조층(310)을 관통하는 제1 연결 홀(3204)을 형성하는 단계; 제1 연결 홀(3204)에 전도 재료를 충진하여, 제1 연결 구조(321)를 형성하는 단계; 및 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진하여, 제1 전극(351) 및 제2 전극(352)을 각각 형성하는 단계를 포함하고; 제1 전극(351) 및 제2 전극(352) 이외의 절연 재료는 제2 격리층(322)이고; 제1 전극(351)과 제2 전극(352) 사이의 일부 제2 격리층(322)은 안티퓨즈 비트 구조(350)의 안티퓨즈 비트 유전체층(353)으로 사용되기 위한 것이며; 여기서, 브레이크 다운 상태는 안티퓨즈 비트 유전체층(353)이 브레이크 다운된 상태이고, 비브레이크 다운 상태는 안티퓨즈 비트 유전체층(353)이 브레이크 다운되지 않은 상태이다.
도 9a에 도시된 바와 같이, CVD 등 공정을 통해, 게이트 구조(311)가 형성된 제1 구조층(310)의 윗쪽에 절연 재료를 증착할 수 있다. 선택적으로, 여기서의 절연 재료는 산화규소, 스핀코딩 절연 유전체, 질화규소, 질산화규소 등 재료일 수 있다. 제1 구조층(310) 윗쪽의 절연 재료는 제2 구조층(320) 중의 제2 격리층(322)을 형성하기 위한 것일 수 있고, 여기서 제2 격리층(322)은 제2 구조층(320) 중의 안티퓨즈 비트 구조(350)와 제1 구조층(310) 중의 게이트 전극(3111)을 격리하기 위한 것일 수 있다.
도 9b에 도시된 바와 같이, 포토리소그래피 및 에칭 공정을 통해, 절연 재료에 제1 트랜치(3202) 및 제2 트랜치(3203)를 형성하고, 제1 트랜치(3202)에 제1 구조층(310)을 관통하는 제1 연결 홀(3204)을 형성할 수 있다. 여기서, 제1 트랜치(3202) 및 제2 트랜치(3203)는 각각 제1 전극(351) 및 제2 전극(352)을 형성하기 위한 것이고, 제1 연결 홀(3204)은 제1 연결 구조(321)를 형성하기 위한 것이다. 예시적으로, 다만 하나의 마스크 공정을 이용하여, 절연 재료 표면에 제1 트랜치(3202) 및 제2 트랜치(3203)에 대응되는 마스크를 형성한 다음, 에칭 공정을 통해 제1 트랜치(3202) 및 제2 트랜치(3203)를 동기적으로 형성하고, 제1 트랜치(3202)에 제1 구조층(310)을 관통하고 활성화 영역(301)에 연통되는 제1 연결 홀(3204)을 형성할 수 있다. 제1 트랜치(3202) 및 제2 트랜치(3203)의 깊이는 동일할 수 있고, 양자의 깊이는 증착된 절연 재료의 두께보다 작다.
도 9c에 도시된 바와 같이, 증착 공정을 통해, 제1 연결 홀(3204)에 전도 재료를 충진하여, 제1 연결 구조(321)를 형성하고, 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진하여, 제1 전극(351) 및 제2 전극(352)을 각각 형성할 수 있다. 여기서의 전도 재료는 금속일 수 있고, 도핑 반도체 등 재료일 수도 있다. 이해할 수 있는 것은, 제1 전극(351) 및 제2 전극(352)을 형성한 후 나머지의 절연 재료는 제2 격리층(322)이고, 제1 전극(351)과 제2 전극(352) 사이에 위치하는 일부 제2 격리층(322)은 안티퓨즈 비트 유전체층(353)으로 사용될 수 있다.
이로써, 제1 전극(351)과 제2 전극(352) 사이의 전압차가 안티퓨즈 비트 유전체층(353)의 브레이크 다운 전압보다 크거나 같을 경우, 안티퓨즈 비트 유전체층(353)이 브레이크 다운되고, 즉 안티퓨즈 비트 구조(350)가 영구적으로 브레이크 다운됨으로써, 저장 유닛에 대한 원 타임 프로그래밍 동작을 완료한다.
일부 실시예에서, 제1 전극(351) 및 제2 전극(352)은 SADP 공정을 이용하여 동기적으로 형성될 수 있어, 필요되는 마스크 공정 횟수가 적어지고, 제조 공정이 간소화되어, 제조 비용이 저하된다.
도 10a 내지 도 10d는 반도체 구조(30)의 제조 과정 중의 부감도이다. 일부 실시예에서, 제1 트랜치(3202) 및 제2 트랜치(3203)의 연장 방향은 게이트 구조(311)의 연장 방향에 평행된다.
본 발명의 실시예에서, 도 10a에 도시된 바와 같이, 게이트 구조(311) 중의 게이트 전극은 메모리의 워드 라인일 수 있고, 즉 제1 트랜치(3202) 및 제2 트랜치(3203)의 연장 방향은 워드 라인의 연장 방향에 평행된다. 제2 트랜치(3203)가 제2 전극을 형성하기 위한 것이므로, 게이트 구조(311)의 연장 방향에 평행되는 방향에 위치한 복수 개의 안티퓨즈 비트 구조 중의 제2 전극으로 하여금 서로 연통되도록 한다. 이로써, 게이트 구조(311)를 통해 게이트 구조(311)의 연장 방향에 위치한 복수 개의 저장 유닛 중의 선택 트랜지스터의 턴 온 또는 턴 오프를 제어할 수 있고, 이때 제2 전극에 적절한 전압을 가하면, 복수 개의 저장 유닛 중 적어도 일부 안티퓨즈 비트 구조의 제2 전극에 동시에 전압을 가할 수 있어, 메모리의 동작을 간소화할 수 있다. 유의해야 할 것은, 제1 트랜치(3202)에 형성된 복수 개의 제1 전극은 서로 분리된 것이다.
일부 실시예에서, 또한 자기 정렬 이중 패터닝 기술을 통해, 제1 트랜치(3202) 및 제2 트랜치(3203)를 형성하고, 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진한 다음; 향후의 마스크 공정 및 에칭 공정을 통해, 제1 트랜치(3202)에 서로 분리된 복수 개의 제1 전극을 형성할 수 있다.
일부 실시예에서, 도 10b에 도시된 바와 같이, 또한 자기 정렬 이중 패터닝 기술을 통해, 볼록 구조(354)를 구비한 제1 전극 및 오목 구조(355)를 구비한 제2 전극을 형성할 수 있고, 오목 구조(355)는 볼록 구조(354)를 절반 둘러싼다. 이로써, 첨단 구조로서 볼록 구조(354)는 주위의 전계 강도를 증강하여, 근접된 안티퓨즈 비트 유전체층(353)으로 하여금 더욱 용이하게 브레이크 다운되도록 하여, 반도체 소자의 저전력 소비 요구를 만족할 수 있고; 또한, 볼록 구조(354) 및 오목 구조(355)가 제1 전극 및 제2 전극의 표면적을 증가하여, 안티퓨즈 비트 구조의 브레이크 다운 및 비브레이크 다운 상태로 하여금 더욱 안정적이도록 하므로, 판독의 신뢰성이 증가된다.
일부 실시예에서, 도 10b 내지 도 10d에 도시된 바와 같이, 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진하여, 제1 전극(351) 및 제2 전극(352)을 각각 형성하는 단계는, 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진하는 단계; 및 적어도 일부 제1 트랜치(3202) 중의 전도 재료를 제거하여, 복수 개의 서로 분리된 제1 전극(351)과, 게이트 구조(311)의 연장 방향에 평행되는 방향에서 동일한 직선에 위치한 복수 개의 안티퓨즈 비트 구조(350) 중 서로 연통되는 제2 전극(352)을 형성하는 단계를 포함한다. 도 10b 내지 도 10d에서는 게이트 구조(311)를 도시하지 않았다.
도 10b에 도시된 바와 같이, 증착 공정을 통해 제1 트랜치(3202) 및 제2 트랜치(3203)에 전도 재료를 충진할 수 있으며, 여기서의 전도 재료는 금속일 수 있고, 도핑 반도체 등 재료일 수도 있다. 예시적으로, 향후 공정에서 제1 전극 및 제2 전극을 형성하는데 용이하기 위해, 증착 공정을 통해 제1 트랜치(3202) 및 제2 트랜치(3203)에 텅스텐을 충진할 수 있다.
도 10c에 도시된 바와 같이, 포토리소그래피 또는 SADP 등 공정을 통해, 전도 재료가 충진된 제1 트랜치(3202) 및 제2 트랜치(3203) 상에, 마스크층(3205)을 형성할 수 있고, 여기서의 마스크층(3205)은 하드 마스크(Hard Mask)일 수 있으며, 이후의 에칭 공정에서 하드 마스크 아랫쪽의 영역을 차폐하기 위한 것일 수 있음으로써, 차폐 영역으로 하여금 에칭 제거되지 않도록 한다. 예시적으로, 먼저 CVD 공정을 이용하여, 전도 재료가 충진된 제1 트랜치(3202) 및 제2 트랜치(3203) 상에 SiN, SiO2 등과 같은 한 층의 무기 박막 재료를 형성한 다음; 무기 박막 재료 상에 포토레지스트를 도포하고, 포토리소그래피 공정을 통해 패턴을 무기 박막 재료 상에 전이함으로써, 마스크층(3205)을 형성할 수 있다. 이해할 수 있는 것은, 마스크층(3205)에 의해 차폐되지 않은 영역은 향후 공정에서 에칭 제거를 수행할 영역이다.
도 10d에 도시된 바와 같이, 마스크층(3205)을 통해 제1 트랜치(3202) 및 제2 트랜치(3203) 내의 전도 재료를 에칭하여, 적어도 일부 제1 트랜치(3202) 중의 전도 재료료 하여금 구획되도록 하여, 복수 개의 서로 분리된 제1 전극(351)과, 게이트 구조(311)의 연장 방향에 평행되는 방향에서 동일한 직선에 위치한 복수 개의 안티퓨즈 비트 구조(350) 중 서로 연통되는 제2 전극(352)을 형성한다.
일부 실시예에서, 복수 개의 서로 분리된 제1 전극(351)을 형성한 후, 일부 제1 트랜치(3202) 및 제2 트랜치(3203) 내의 전도 재료를 에칭 제거하였으므로, 제1 트랜치(3202) 및 제2 트랜치(3203) 내에 절연 재료를 계속 충진할 수 있어, 복수 개의 서로 분리된 제1 전극(351)을 격리하는데 사용할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 실시예는 메모리(40)를 더 제공하고, 메모리(40)는, 저장 어레이(41) 및 저장 어레이(41)에 커플링된 주변 회로(42)를 포함하며, 저장 어레이(41)는 상기 실시예의 어느 하나의 반도체 구조를 포함한다.
본 발명의 실시예에서, 메모리(40)는 저장 어레이(41) 및 저장 어레이(41)에 커플링된 주변 회로(42)를 포함한다. 여기서, 저장 어레이(41)는 상기 실시예의 어느 하나의 반도체 구조를 포함한다. 주변 회로(42)는 행/열 주소 정보에 래칭 및 디코딩을 수행하기 위한 주소 회로, 안티퓨즈 유닛에 저장된 정보에 대해 모니터링 및 판단을 수행하기 위한 센싱 회로 및 동작 모드를 전환하기 위한 제어 회로를 포함한다. 이로써, 안티퓨즈 비트 구조가 차지하는 면적이 비교적 작으므로, 저장 유닛의 사이즈로 하여금 비교적 작도록 하여, 메모리(40)의 집적도가 향상되고; 또한, 안티퓨즈 비트 구조를 형성하는데 필요되는 마스크 공정 횟수가 비교적 적음으로써, 메모리(40)의 제조 공정이 간소화되며; 다른 측면에 있어서, 게이트 유전체를 더욱 두껍게 할 수 있음으로써, 선택 트랜지스터의 프로그래밍 전압으로 하여금 더욱 안정적이도록 하여, 메모리(40)의 신뢰성이 향상된다.
도 12에 도시된 바와 같이 도 12는 저장 어레이(41)의 예시도이며, 여기서 하나의 선택 트랜지스터(440)와 하나의 안티퓨즈 비트 구조(450)는 하나의 저장 유닛(410)을 구성하고, 각 워드 라인(411) 및 제2 전극(452)은 각각의 연장 방향에서의 복수 개의 저장 유닛(410)을 연결하며, 각 제1 금속선(430)(비트 라인)은 소스 또는 드레인을 공유하는 인접된 두 개의 저장 유닛(410)을 연결한다.
본 발명의 실시예는 메모리(40)의 동작 방법을 더 제공하고, 메모리(40)는 상기 실시예의 어느 하나의 반도체 구조를 포함하며; 방법은, 기입될 데이터에 따라, 메모리(40)의 안티퓨즈 비트 구조(450) 중의 하나의 타깃 안티퓨즈 비트 구조(450)를 브레이크 다운하여, 타깃 안티퓨즈 비트 구조(450)로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계; 및 비타깃 안티퓨즈 비트 구조(450)의 비브레이크 다운 상태를 유지하는 단계를 포함하고; 여기서, 비타깃 안티퓨즈 비트 구조(450)는 타깃 안티퓨즈 비트 구조(450) 이외의 안티퓨즈 비트 구조(450)이다.
본 발명의 실시예에서, 도 12를 참조하면, 메모리(40)의 동작 방법은, 타깃 저장 유닛에 대해 기입 동작을 실행할 경우, 기입될 데이터에 따라, 저장 어레이(41) 중의 하나의 타깃 안티퓨즈 비트 구조(450)를 브레이크 다운하여, 상기 타깃 안티퓨즈 비트 구조(450)로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전한되도록 하는 단계; 및 비타깃 저장 유닛 중의 비타깃 안티퓨즈 비트 구조(450)의 비브레이크 다운 상태를 유지하는 단계를 포함한다. 여기서의 비타깃 안티퓨즈 비트 구조(450)는 타깃 안티퓨즈 비트 구조(450) 이외의 안티퓨즈 비트 구조(450)이다.
예시적으로, 제1 전극(451) 및 제2 전극(452) 상에 상이한 전압을 가하는 것을 통해, 양자 사이의 전압차로 하여금 브레이크 다운 전압 Vblow보다 크거나 같도록 함으로써, 안티퓨즈 비트 구조(450)의 브레이크 다운을 구현하고; 양자 사이의 전압차가 브레이크 다운 전압 Vblow보다 작으면, 안티퓨즈 비트 구조(450)의 비브레이크 다운 상태를 유지할 수 있다.
아래에서 표 1에 도시된 동작 전압 및 도 12에 따라, 메모리(40)의 동작 방법을 설명한다. 여기서, 비타깃 저장 유닛(410b) 및 타깃 저장 유닛(410a)은 동일한 워드 라인 및 동일한 제2 전극에 연결되고; 비타깃 저장 유닛(410c) 및 타깃 저장 유닛(410a)은 동일한 워드 라인 및 동일한 제2 전극에 연결되지도 않고, 동일한 비트 라인에 연결되지도 않는다.
| 메모리(40)의 동작 전압 | |||
| 제1 금속선(430) | 워드 라인(411) | 제2 전극(452) | |
| 타깃 저장 유닛(410a) | V2 | V1 | V3 |
| 비타깃 저장 유닛(410b) | V4 | V1 | V3 |
| 비타깃 저장 유닛(410c) | - | V5 | - |
일부 실시예에서, 메모리(40)의 안티퓨즈 비트 구조(450) 중의 하나의 타깃 안티퓨즈 비트 구조(450a)를 브레이크 다운하여, 타깃 안티퓨즈 비트 구조(450a)로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계는, 타깃 안티퓨즈 비트 구조(450a)에 연결된 선택 트랜지스터(440a)의 게이트 구조에 제1 전압 V1을 가하여, 선택 트랜지스터(440a)를 턴 온시키는 단계; 선택 트랜지스터(440a)에 연결된 제1 금속선(430)에 제2 전압 V2을 가하여, 제2 전압 V2이 선택 트랜지스터(440a)에 의해 타깃 안티퓨즈 비트 구조(450a)의 제1 전극(451a)에 가하게 되는 단계; 및 타깃 안티퓨즈 비트 구조(450a)의 제2 전극(452)에 제3 전압 V3을 가하여, 타깃 안티퓨즈 비트 구조(450a)로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계를 포함하고; 여기서, 제2 전압 V2과 제3 전압 V3 사이의 전압차는 안티퓨즈 비트 구조(450)의 브레이크 다운 전압보다 크거나 같다.
본 발명의 실시예에서, 타깃 저장 유닛(410a) 중의 타깃 안티퓨즈 비트 구조(450a)를 브레이크 다운하는 것을 통해, 데이터의 기입을 구현할 수 있다. 구체적으로, 도 12에 도시된 바와 같이, 타깃 안티퓨즈 비트 구조(450a)에 연결된 선택 트랜지스터(440a)의 게이트 구조, 즉 워드 라인(411)에 제1 전압 V1을 가하고, 선택적으로, 여기서의 제1 전압 V1은 선택 트랜지스터(440a)의 턴 온을 보장하기 위해, 1/2의 브레이크 다운 전압 Vblow보다 클 수 있다. 이와 동시에, 선택 트랜지스터(440a)에 연결된 제1 금속선(430)에 제2 전압 V2을 가하고, 타깃 안티퓨즈 비트 구조(450a)의 제2 전극(452)에 제3 전압 V3을 가함으로써, 제2 전압 V2이 턴 온된 선택 트랜지스터(440a)에 의해 타깃 안티퓨즈 비트 구조(450a)의 제1 전극(451a)에 가하게 되고, 제2 전압 V2과 제3 전압 V3 사이의 전압차는 브레이크 다운 전압 Vblow보다 크거나 같으므로, 타깃 안티퓨즈 비트 구조(450a)로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하며, 선택적으로, 여기서의 제2 전압 V2은 0V일 수 있고, 제3 전압 V3은 브레이크 다운 전압 Vblow일 수 있다.
일부 실시예에서, 비타깃 안티퓨즈 비트 구조(450b)의 비브레이크 다운 상태를 유지하는 단계는, 비타깃 안티퓨즈 비트 구조(450b)에 연결된 선택 트랜지스터(440b)의 게이트 구조에 제1 전압 V1을 가하여, 선택 트랜지스터(440b)를 턴 온시키는 단계; 선택 트랜지스터(440b)에 연결된 제1 금속선(430b)에 제4 전압 V4를 가하여, 제4 전압 V4이 선택 트랜지스터(440b)에 의해 비타깃 안티퓨즈 비트 구조(450b)의 제1 전극(451b)에 가하게 되는 단계; 및 비타깃 안티퓨즈 비트 구조(450b)의 제2 전극(452)에 제3 전압 V3을 가하여, 비타깃 안티퓨즈 비트 구조(450b)로 하여금 비브레이크 다운 상태를 유지하도록 하는 단계를 포함하고; 여기서, 제4 전압 V4과 제3 전압 V3 사이의 전압차는 안티퓨즈 비트 구조(450)의 브레이크 다운 전압보다 작다.
본 발명의 실시예에서, 타깃 저장 유닛(410a) 중의 타깃 안티퓨즈 구조(450a)를 브레이크 다운할 경우 또한, 비타깃 저장 유닛(410b) 중의 비타깃 안티퓨즈 비트 구조(450b)의 비브레이크 다운 상태를 유지해야 한다. 구체적으로, 도 12에 도시된 바와 같이, 타깃 저장 유닛(410a)과 동일한 워드 라인(411) 및 동일한 제2 전극(452)에 연결된 비타깃 저장 유닛(410b)의 경우, 비타깃 안티퓨즈 비트 구조(450b)에 연결된 선택 트랜지스터(440b)의 게이트 구조, 즉 워드 라인(411)에 제1 전압 V1을 가하여, 선택 트랜지스터(440b)가 턴 온되고, 따라서 비타깃 안티퓨즈 비트 구조(450b)의 제1 전극(451b)과 제2 전극(452) 사이의 전압차가 브레이크 다운 전압 Vblow보다 작도록 보장해야 한다. 따라서, 선택 트랜지스터(440b)에 연결된 제1 금속선(430b)에 제4 전압 V4를 가함으로써, 제4 전압 V4가 턴 온된 선택 트랜지스터(440b)에 의해 비타깃 안티퓨즈 비트 구조(450b)의 제1 전극(451b)에 가하게 되고, 제2 전극(452) 상의 제3 전압 V3과 제1 전극(451b) 상의 제4 전압 V4 사이의 전압차가 브레이크 다운 전압 Vblow보다 작아, 비타깃 안티퓨즈 비트 구조(450b)로 하여금 비브레이크 다운 상태를 유지하도록 한다. 선택적으로, 여기서의 제3 전압 V3은 브레이크 다운 전압 Vblow일 수 있고, 제4 전압 V2은 1/2의 Vblow일 수 있다.
일부 실시예에서, 비타깃 안티퓨즈 비트 구조(450c)의 비브레이크 다운 상태를 유지하는 단계는, 비타깃 안티퓨즈 비트 구조(450c)에 연결된 선택 트랜지스터(440c)의 게이트 구조에 제5 전압 V5을 가하여, 선택 트랜지스터(440c)를 턴 오프시켜, 비타깃 안티퓨즈 비트 구조(450c)로 하여금 비브레이크 다운 상태를 유지하도록 한다.
본 발명의 실시예에서, 타깃 저장 유닛(410a) 중의 타깃 안티퓨즈 구조(450a)를 브레이크 다운할 경우 또한, 비타깃 저장 유닛(410c) 중의 비타깃 안티퓨즈 비트 구조(450c)의 비브레이크 다운 상태를 유지해야 한다. 구체적으로, 도 12에 도시된 바와 같이, 비타깃 저장 유닛(410c) 및 타깃 저장 유닛(410a)은 동일한 워드 라인(411)에 연결되지도 않고, 동일한 제1 금속선(430)에 연결되지도 않으므로, 다만 선택 트랜지스터(440c)로 하여금 턴 오프되도록 하면, 비타깃 안티퓨즈 비트 구조(450c)의 비브레이크 다운 상태를 유지할 수 있다. 구체적으로, 비타깃 안티퓨즈 비트 구조(450c)에 연결된 선택 트랜지스터(440c)의 게이트 구조(워드 라인(411))에 제5 전압 V5를 가하여, 선택 트랜지스터(440c)를 턴 오프시켜, 비타깃 안티퓨즈 비트 구조(450c)로 하여금 비브레이크 다운 상태를 유지하도록 한다. 선택적으로, 여기서의 제5 전압 V5는 0V일 수 있다.
| 메모리(40)의 동작 전압 | |||||||
| 객체 | 제1 금속선 | 게이트 구조 | 제2 전극 | 웰 영역 | |||
| 타입 | 타깃 저장 유닛 | 비타깃 저장 유닛 | 타깃 저장 유닛 | 비타깃 저장 유닛 | 타깃 저장 유닛 | 비타깃 저장 유닛 | 없음 |
| 기입 | 0V | 1/2Vblow | >1/2Vblow | 0V | Vblow | 1/2Vblow | 0V |
| 판독 | Vblr | 0V | Vwlr | 0V | 0V | 0V | 0V |
일부 실시예에서, 또한 표 2에 도시된 바와 같은 동작 전압에 따라, 메모리(40)에 대해 기입 및 판독 동작을 수행할 수 있다. 여기서 Vblr은 제1 금속선(430)이고, 즉 비트 라인의 판독 전압이며; Vwlr은 워드 라인(411)의 판독 전압이다.
설명해야 할 것은, 본 발명에서 제공한 몇 개의 방법 또는 기기 실시예에서 언급된 특징은, 충돌되지 않는 경우 임의로 조합되어, 새로운 방법 실시예 또는 기기 실시예를 획득할 수 있다. 이상의 설명은 다만 본 발명의 구체적인 실시 형태일 뿐이고, 본 발명의 보호 범위는 이에 한정되지 않으며, 본 기술 분야의 통상의 기술자라면, 본 발명에서 개시된 기술적 범위 내에서, 쉽게 생각할 수 있는 변화 또는 교체는, 모두 본 발명의 보호 범위 내에 속해야 한다. 따라서, 본 발명의 보호 범위는 청구범위의 보호 범위를 기준으로 해야 한다.
본 발명의 실시예에서 제공한 반도체 구조에서, 게이트 구조는 베이스 윗쪽의 제1 구조층에 위치하고, 안티퓨즈 비트 구조는 제1 구조층 윗쪽의 제2 구조층에 위치하며, 안티퓨즈 비트 구조는 제1 연결 구조를 통해 베이스 중의 활성화 영역에 연결된다. 이로써, 안티퓨즈 비트 구조가 수평 방향에서 추가적인 면적을 차지할 필요가 없어, 메모리의 집적도가 향상되고, 안티퓨즈 비트 구조에 필요되는 마스크 공정 횟수가 감소됨으로써, 제조 공정이 간소화된다.
Claims (21)
- 반도체 구조로서,
베이스, 상기 베이스 윗쪽의 제1 구조층에 위치한 게이트 구조 및 상기 제1 구조층 윗쪽의 제2 구조층에 위치한 안티퓨즈 비트 구조를 포함하며,
상기 베이스는 상기 베이스 표면에 가까운 복수 개의 활성화 영역을 구비하고;
상기 게이트 구조와 상기 활성화 영역은 선택 트랜지스터를 구성하며;
상기 안티퓨즈 비트 구조는 제1 연결 구조를 통해 상기 선택 트랜지스터의 상기 활성화 영역에 연결되고; 상기 안티퓨즈 비트 구조의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것임을 특징으로 하는 반도체 구조. - 제1항에 있어서,
상기 안티퓨즈 비트 구조는, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 위치하고 상기 제1 전극과 상기 제2 전극을 연결하는 안티퓨즈 비트 유전체층을 포함하며,
상기 제1 전극은 상기 제1 연결 구조를 통해 상기 활성화 영역에 연결되고;
상기 제2 전극 및 상기 제1 전극은 동일한 평면 내에 위치하고, 상기 제1 전극 및 상기 제2 전극이 위치한 평면은 상기 베이스의 표면에 평행되며;
상기 브레이크 다운 상태는 상기 안티퓨즈 비트 유전체층이 브레이크 다운된 상태이고, 상기 비브레이크 다운 상태는 상기 안티퓨즈 비트 유전체층이 브레이크 다운되지 않은 상태인 것을 특징으로 하는 반도체 구조. - 제2항에 있어서,
상기 게이트 구조의 연장 방향에 평행되는 방향에 위치한 복수 개의 안티퓨즈 비트 구조의 상기 제2 전극은 서로 연통되는 것을 특징으로 하는 반도체 구조. - 제2항에 있어서,
상기 제1 전극에서 상기 제2 전극에 가까운 일측에는 볼록 구조가 구비되고, 상기 제2 전극에서 상기 제1 전극에 가까운 일측에는 상기 볼록 구조에 대응되는 오목 구조가 구비되는 것을 특징으로 하는 반도체 구조. - 제1항에 있어서,
상기 베이스 상에서의 상기 안티퓨즈 비트 구조의 투영과 상기 베이스 상에서의 상기 게이트 구조의 투영은 적어도 일부분 중첩되는 것을 특징으로 하는 반도체 구조. - 제1항에 있어서,
상기 제1 구조층은 적어도 상기 게이트 구조의 게이트 전극의 밑면 및 측면을 둘러싸는 제1 격리층을 더 포함하고;
상기 제2 구조층은 적어도 상기 안티퓨즈 비트 구조의 밑면 및 측면을 둘러싸는 제2 격리층을 더 포함하며; 상기 제1 연결 구조는 상기 제1 격리층 및 상기 제2 격리층을 관통하는 것을 특징으로 하는 반도체 구조. - 제6항에 있어서,
상기 제1 격리층은 산화물 재료이고, 상기 게이트 구조 중의 일부 상기 제1 격리층은 상기 선택 트랜지스터의 게이트 유전체로 사용되는 것을 특징으로 하는 반도체 구조. - 제1항에 있어서,
상기 활성화 영역은,
동일한 도핑 타입을 구비한 제1 도핑 영역 및 제2 도핑 영역을 포함하고, 상기 제1 도핑 영역 및 상기 제2 도핑 영역은 각각 상기 게이트 구조의 양측에 위치하며;
상기 제1 도핑 영역은 상기 제1 연결 구조를 통해 상기 안티퓨즈 비트 구조에 연결되는 것을 특징으로 하는 반도체 구조. - 제8항에 있어서,
상기 반도체 구조는,
상기 제2 구조층 윗쪽의 제3 구조층에 위치한 제1 금속선을 더 포함하고; 상기 제1 금속선은 제2 연결 구조를 통해 상기 제2 도핑 영역에 연결되며; 상기 제1 금속선의 연장 방향은 상기 게이트 구조의 연장 방향에 수직되는 것을 특징으로 하는 반도체 구조. - 제9항에 있어서,
상기 제3 구조층은,
적어도 상기 제1 금속선의 밑면 및 측면을 둘러싸는 제3 격리층을 더 포함하는 것을 특징으로 하는 반도체 구조. - 제8항에 있어서,
인접된 두 개의 상기 안티퓨즈 비트 구조는 대칭되게 설치되고; 각 두 개의 대칭되게 설치된 상기 안티퓨즈 비트 구조에 연결된 상기 선택 트랜지스터는 동일한 상기 제2 도핑 영역을 공유하는 것을 특징으로 하는 반도체 구조. - 제11항에 있어서,
상기 반도체 구조는,
인접된 두 개의 상기 제1 도핑 영역 사이에 위치한 격리 구조를 더 포함하고; 인접된 두 개의 상기 제1 도핑 영역은, 상기 제2 도핑 영역을 공유하지 않는 두 개의 인접된 상기 선택 트랜지스터에 대응되는 상기 제1 도핑 영역인 것을 특징으로 하는 반도체 구조. - 반도체 구조의 제조 방법으로서,
베이스를 제공하되, 상기 베이스는 상기 베이스 표면에 가까운 복수 개의 활성화 영역을 구비하는 단계;
상기 베이스 윗쪽에 게이트 구조를 포함한 제1 구조층을 형성하되, 상기 게이트 구조와 상기 활성화 영역은 선택 트랜지스터를 구성하는 단계; 및
상기 제1 구조층 윗쪽에 안티퓨즈 비트 구조를 포함한 제2 구조층을 형성하고, 상기 안티퓨즈 비트 구조와 상기 선택 트랜지스터의 상기 활성화 영역을 연결하는 제1 연결 구조를 형성하는 단계를 포함하고; 상기 안티퓨즈 비트 구조의 브레이크 다운 상태 및 비브레이크 다운 상태는 상이한 저장 데이터를 나타내기 위한 것임을 특징으로 하는 반도체 구조의 제조 방법. - 제13항에 있어서,
상기 제1 구조층 윗쪽에 안티퓨즈 비트 구조를 포함한 제2 구조층을 형성하고, 상기 안티퓨즈 비트 구조와 상기 선택 트랜지스터의 상기 활성화 영역을 연결하는 제1 연결 구조를 형성하는 단계는,
상기 제1 구조층 윗쪽에 절연 재료를 증착하되, 상기 절연 재료는 상기 제2 구조층 중의 제2 격리층을 형성하는데 사용되는 단계;
상기 절연 재료에 제1 트랜치 및 제2 트랜치를 형성하고, 상기 제1 트랜치에 상기 제1 구조층을 관통하는 제1 연결 홀을 형성하는 단계;
상기 제1 연결 홀에 전도 재료를 충진하여, 상기 제1 연결 구조를 형성하는 단계; 및
상기 제1 트랜치 및 상기 제2 트랜치에 전도 재료를 충진하여, 제1 전극 및 제2 전극을 각각 형성하는 단계를 포함하며;
상기 제1 전극 및 상기 제2 전극 이외의 상기 절연 재료는 상기 제2 격리층이고; 상기 제1 전극과 상기 제2 전극 사이의 일부 상기 제2 격리층은 상기 안티퓨즈 비트 구조의 안티퓨즈 비트 유전체층으로 사용되며; 상기 브레이크 다운 상태는 상기 안티퓨즈 비트 유전체층이 브레이크 다운된 상태이고, 상기 비브레이크 다운 상태는 상기 안티퓨즈 비트 유전체층이 브레이크 다운되지 않은 상태인 것을 특징으로 하는 반도체 구조의 제조 방법. - 제14항에 있어서,
상기 제1 트랜치 및 상기 제2 트랜치의 연장 방향은 상기 게이트 구조의 연장 방향에 평행되는 것을 특징으로 하는 반도체 구조의 제조 방법. - 제15항에 있어서,
상기 제1 트랜치 및 상기 제2 트랜치에 전도 재료를 충진하여, 제1 전극 및 제2 전극을 각각 형성하는 단계는,
상기 제1 트랜치 및 상기 제2 트랜치에 전도 재료를 충진하는 단계; 및
적어도 일부 상기 제1 트랜치 중의 전도 재료를 제거하여, 복수 개의 서로 분리된 제1 전극과, 상기 게이트 구조의 연장 방향에 평행되는 방향에서의 동일한 직선에 위치한 복수 개의 안티퓨즈 비트 구조 중 서로 연통되는 상기 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법. - 메모리의 동작 방법으로서,
상기 메모리는 제1항 내지 제12항 중 어느 한 항에 따른 반도체 구조를 포함하고; 상기 메모리의 동작 방법은,
기입될 데이터에 따라, 상기 메모리의 안티퓨즈 비트 구조 중의 타깃 안티퓨즈 비트 구조를 브레이크 다운하여, 상기 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계; 및
비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계를 포함하며; 상기 비타깃 안티퓨즈 비트 구조는 상기 타깃 안티퓨즈 비트 구조 이외의 안티퓨즈 비트 구조인 것을 특징으로 하는 메모리의 동작 방법. - 제17항에 있어서,
상기 메모리의 안티퓨즈 비트 구조 중의 타깃 안티퓨즈 비트 구조를 브레이크 다운하여, 상기 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계는,
상기 타깃 안티퓨즈 비트 구조에 연결된 상기 선택 트랜지스터의 상기 게이트 구조에 제1 전압을 가하여, 상기 선택 트랜지스터를 턴 온시키는 단계;
상기 선택 트랜지스터에 연결된 제1 금속선에 제2 전압을 가하는 단계; 및
상기 타깃 안티퓨즈 비트 구조의 제2 전극에 제3 전압을 가하여, 상기 타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태로부터 브레이크 다운 상태로 전환되도록 하는 단계를 포함하고; 상기 제2 전압과 상기 제3 전압 사이의 전압차는 상기 안티퓨즈 비트 구조의 브레이크 다운 전압보다 크거나 같은 것을 특징으로 하는 메모리의 동작 방법. - 제17항에 있어서,
상기 비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계는,
상기 비타깃 안티퓨즈 비트 구조에 연결된 상기 선택 트랜지스터의 상기 게이트 구조에 제1 전압을 가하여, 상기 선택 트랜지스터를 턴 온시키는 단계;
상기 선택 트랜지스터에 연결된 제1 금속선에 제4 전압을 가하는 단계; 및
상기 비타깃 안티퓨즈 비트 구조의 제2 전극에 제3 전압을 가하여, 상기 비타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태를 유지하도록 하는 단계를 포함하고; 상기 제4 전압과 상기 제3 전압 사이의 전압차는 상기 안티퓨즈 비트 구조의 브레이크 다운 전압보다 작은 것을 특징으로 하는 메모리의 동작 방법. - 제17항에 있어서,
상기 비타깃 안티퓨즈 비트 구조의 비브레이크 다운 상태를 유지하는 단계는,
상기 비타깃 안티퓨즈 비트 구조에 연결된 상기 선택 트랜지스터의 상기 게이트 구조에 제5 전압을 가하여, 상기 선택 트랜지스터를 턴 오프시켜, 상기 비타깃 안티퓨즈 비트 구조로 하여금 비브레이크 다운 상태를 유지하도록 하는 단계를 포함하는 것을 특징으로 하는 메모리의 동작 방법. - 메모리로서,
저장 어레이 및 상기 저장 어레이에 커플링된 주변 회로를 포함하고, 상기 저장 어레이는 제1항 내지 제12항 중 어느 한 항에 따른 반도체 구조를 포함하는 것을 특징으로 하는 메모리.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210728734.6 | 2022-06-24 | ||
| CN202210728734.6A CN117334665A (zh) | 2022-06-24 | 2022-06-24 | 半导体结构及其制造方法、存储器及其操作方法 |
| PCT/CN2022/103663 WO2023245728A1 (zh) | 2022-06-24 | 2022-07-04 | 半导体结构及其制造方法、存储器及其操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240001303A true KR20240001303A (ko) | 2024-01-03 |
Family
ID=89322799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227042880A KR20240001303A (ko) | 2022-06-24 | 2022-07-04 | 반도체 구조 및 제조 방법, 메모리 및 동작 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230422492A1 (ko) |
| EP (1) | EP4318476A1 (ko) |
| JP (1) | JP2024526464A (ko) |
| KR (1) | KR20240001303A (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3737448B2 (ja) * | 2002-04-18 | 2006-01-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US10127993B2 (en) * | 2015-07-29 | 2018-11-13 | National Chiao Tung University | Dielectric fuse memory circuit and operation method thereof |
| US9865601B2 (en) * | 2015-12-16 | 2018-01-09 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor integrated circuit |
| US10763269B2 (en) * | 2018-10-28 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Anti-fuse cell and chip having anti-fuse cells |
-
2022
- 2022-07-04 JP JP2022562580A patent/JP2024526464A/ja active Pending
- 2022-07-04 KR KR1020227042880A patent/KR20240001303A/ko not_active Application Discontinuation
- 2022-07-04 EP EP22764636.1A patent/EP4318476A1/en active Pending
- 2022-08-30 US US17/899,145 patent/US20230422492A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230422492A1 (en) | 2023-12-28 |
| EP4318476A4 (en) | 2024-02-07 |
| EP4318476A1 (en) | 2024-02-07 |
| JP2024526464A (ja) | 2024-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7630235B2 (en) | Memory cells, memory devices and integrated circuits incorporating the same | |
| KR102178025B1 (ko) | 감소된 레이아웃 면적을 갖는 otp 셀 | |
| US6812542B2 (en) | Electric fuse whose dielectric breakdown resistance is controlled by injecting impurities into an insulating film of a capacitor structure, and a method for manufacturing the same | |
| KR20100016025A (ko) | 반도체 메모리 디바이스 및 그 제조 방법 | |
| KR100874927B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100371654B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| KR100265763B1 (ko) | 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법 | |
| US6822281B2 (en) | Trench cell for a DRAM cell array | |
| US7372093B2 (en) | DRAM memory with vertically arranged selection transistors | |
| KR101631634B1 (ko) | 게이티드 레터럴 사이리스터 기반 랜덤 액세스 메모리(ｇｌｔｒａｍ) 셀들의 제조 방법 | |
| KR100979235B1 (ko) | 상변화 기억 소자 및 그의 제조방법 | |
| KR20240001303A (ko) | 반도체 구조 및 제조 방법, 메모리 및 동작 방법 | |
| KR20020095112A (ko) | 단일-트랜지스터-메모리 셀 장치 및 그 제조 방법 | |
| US9941017B1 (en) | Antifuse one-time programmable semiconductor memory | |
| JP2011100823A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
| KR100499213B1 (ko) | 반도체 구조물 및 반도체 처리 방법 | |
| TWI832507B (zh) | 半導體結構、其製造方法及存儲器 | |
| JP2015211108A (ja) | 半導体装置 | |
| US20070181958A1 (en) | Semiconductor device and method of forming the same | |
| US12101943B2 (en) | Semiconductor structure and fabrication method thereof | |
| US20230035348A1 (en) | Semiconductor structure, memory and method for operating memory | |
| KR20000035312A (ko) | 반도체 집적 회로 장치 | |
| US20230422494A1 (en) | One-time programmable memory cell and memory thereof | |
| KR100453865B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20240155822A (ko) | 반도체 메모리 장치 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |