KR20230173138A - 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조 - Google Patents

게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조 Download PDF

Info

Publication number
KR20230173138A
KR20230173138A KR1020237038944A KR20237038944A KR20230173138A KR 20230173138 A KR20230173138 A KR 20230173138A KR 1020237038944 A KR1020237038944 A KR 1020237038944A KR 20237038944 A KR20237038944 A KR 20237038944A KR 20230173138 A KR20230173138 A KR 20230173138A
Authority
KR
South Korea
Prior art keywords
germanium substrate
germanium
pulse
minutes
machined surface
Prior art date
Application number
KR1020237038944A
Other languages
English (en)
Inventor
슈테판 얀츠
발데마르 슈라이버
Original Assignee
프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. filed Critical 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우.
Publication of KR20230173138A publication Critical patent/KR20230173138A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/028—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table
    • H01L31/0288—Inorganic materials including, apart from doping material or other impurities, only elements of Group IV of the Periodic Table characterised by the doping material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Weting (AREA)

Abstract

본 발명은 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법에 관한 것으로,
A. 가공면과, 상기 가공면에 마주 놓인 후면을 갖는 게르마늄 기판을 준비하고, 적어도 아래의 가공 단계들을 포함하는 적어도 상기 게르마늄 기판의 가공면을 전기 화학적으로 가공하는 단계:
A.0 상기 가공면이 캐소드로서 분극화되는, 상기 가공면의 패시베이션 단계,
A.1 상기 가공면이 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는, 상기 가공면의 에칭 단계,
A.2 상기 가공면이 음극으로서 분극화되는, 상기 게르마늄 기판(1)의 가공면의 전기 화학적 패시베이션 단계,
A.3 상기 가공면이 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는, 상기 가공면의 에칭 단계,
B. 500℃ 이상의 온도로 상기 게르마늄 기판(1)의 가열이 수행되는 상기 가공면을 재구성하는 단계를 포함한다.
본 발명은 또한 게르마늄 기판 구조에 관한 것이다.

Description

게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조
본 발명은 청구항 1에 따른 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 청구항 24에 따른 게르마늄 기판 구조에 관한 것이다.
게르마늄 층들은 반도체 소자 제조, 특히 태양 전지(photovoltaic solar cell) 제조에 자주 사용된다. 일반적인 절차는 게르마늄 기판 위에 에피택시(epitaxy)를 통해 게르마늄 층을 형성하는 것이다. 이 경우에는 게르마늄 층에 게르마늄 기판과 독립적으로 기능하는 반도체 소자를 형성하기 위해, 특히 게르마늄 기판으로부터 게르마늄 층을 분리하기 위해, 비-다공성 게르마늄 기판과 에피택셜 증착된 게르마늄 층 사이에 다공성 층 구조를 배치하는 것이 바람직하다.
A. Boucherif, et al, "Mesoporous Germanium Morphology Transformation for Lift-off Process and Substrate Re-Use" DOI 10.1063/1.4775357에는 게르마늄 기판의 가공면에 다공성 구조의 형성, 가공면에 게르마늄 층의 에피택셜 성장, 게르마늄 층의 분리 및 남은 게르마늄 기판의 재사용이 공지되어 있다.
출원인의 연구에 따르면, 종래에 공지된 공정들은 공정 신뢰성 및/또는 형성된 게르마늄 층의 품질, 특히 형성된 게르마늄 층의 전자 품질 결함 및/또는 게르마늄 층이 분리될 때 파손될 위험이 높다는 단점이 있는 것으로 나타났다.
따라서 높은 전자 품질 및 높은 공정 신뢰성, 특히 분리 시 파손 위험이 낮은 게르마늄 기판 상에 게르마늄 층을 에피택셜 방식으로 형성할 필요가 있다.
따라서 본 발명의 과제는 게르마늄 층의 에피택셜 성장을 위한 개선된 게르마늄 기판 구조 및 그 제조 방법을 제공하는 것이다.
상기한 과제는 청구항 1에 따른 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 청구항 20에 따른 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판 구조에 관한 것이다. 유리한 실시형태들은 종속 청구항들에 기재되어 있다.
본 발명에 따른 게르마늄 기판 구조는 바람직하게는 본 발명에 따른 방법, 특히 상기 방법의 바람직한 실시 형태에 의해 제조되었다. 본 발명에 따른 방법은 바람직하게는 본 발명에 따른 게르마늄 기판 구조, 특히 바람직한 그 실시 형태를 제조하기 위해 형성되었다.
게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판을 제조하기 위한 본 발명에 따른 방법은 다음과 같은 공정 단계들을 포함한다:
A. 가공면과 이 가공면에 마주 놓인 후면을 갖는 게르마늄 기판을 준비하고, 적어도 아래 가공 단계들을 포함하는 적어도 상기 게르마늄 기판의 가공면을 전기 화학적으로 가공하는 단계:
A.0 상기 가공면이 음극으로서 분극화되는 상기 가공면의 패시베이션 단계,
A.1 상기 가공면이 양극 펄스로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는, 상기 가공면의 에칭 단계,
A.2 상기 가공면이 음극으로서 분극화되는 상기 게르마늄 기판의 가공면의 전기 화학적 패시베이션 단계,
A.3 상기 가공면이 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는 상기 가공면의 에칭 단계,
B. 500℃ 이상의 온도로 상기 게르마늄 기판의 가열이 수행되는 상기 가공면을 재구성하는 단계.
상기 공정 단계들은 위에 나열된 순서대로 수행되며, 이 경우 추가의 중간 단계들을 삽입하는 것은 본 발명의 범위 내에 있다.
가공 중에 극성이 변경되지 않는 전기 화학 공정 단계들은 단극 공정 단계로 지칭된다. 바람직하게는 전술한 공정 단계 A.2 및 공정 단계 A.0은 단극 공정 단계로 형성되어 있다.
극성이 변경되는 공정 단계는 양극성 공정 단계로 지칭된다. 바람직하게는 전술한 공정 단계 A.1 및 A.3, 더욱 바람직하게는, 아래 바람직한 실시예들에 설명된 공정 단계 A.1A 및 A.4 중 적어도 하나, 바람직하게는 두 공정 단계가 양극성 공정 단계로 형성되었다.
따라서 본 발명에 따른 방법은 전기 화학적 처리 단계로 형성된 복수의 처리 단계를 갖는다. 이 경우 가공면의 가공이 수행되며, 이때 에칭(특히 공정 단계 A.1 및 A.3에서)은 전기 화학적으로 발생된 게르마늄 원자를 제거함으로써 수행되거나, 전기 화학적 패시베이션(특히 공정 단계 A.0 및 A.2에서)은 표면의 자유 게르마늄 결합의 종료를 통해 수행된다. 이는 에칭 또는 패시베이션과 관련된 바람직한 개선예로서 아래에 언급된 공정 단계에도 적용된다. 가공면을 에칭 또는 패시베이션하는 공정 단계들은 가공 작업에 전기장이 필요하다는 공통점이 있다.
공정 단계 A.1 이전에, 공정 단계 A.0에서 게르마늄 기판의 가공면의 패시베이션이 수행되고, 이 경우 상기 가공면이 음극으로서 분극화된다. 이는 특히 에칭 용액에서 하나 이상의 원소, 특히 수소를 사용하여 가능한 지점에서 표면 원자가 패시베이션되는 이점을 가져온다.
양극으로 수행되는 전기 화학적 에칭 공정들과 단극 패시베이션 공정들을 결합하면 다공성 개별 층들의 형성을 훨씬 더 잘 분리할 수 있다. 그 결과 개별 층들의 다공성이 크게 다른 층 스택이 생성된다. 재구성 과정에서 구조적 재배열이 발생하여 이러한 다공성 차이가 더욱 심화된다.
바람직한 실시 형태에서, 바람직하게는 5% 내지 15% 범위의 다공성 및 200nm 내지 1.5μm 범위의 두께를 갖는 수지상 층(dendritic layer)이 공정 단계 A.1에 의해 가공면에서 생성된다.
수지상 구조는, 인접한 수지상이 충분히 큰 거리를 가지므로 이 수지상이 A.2를 실행하는 동안 효과적으로 패시베이션될 수 있다는 이점을 제공한다. 이는 공정 단계 A.3 동안 기판 표면이 변경되지 않거나 약간만 변경된다는 사실을 수반한다.
추가의 바람직한 일 실시 형태에서는, 공정 단계 A.1에서 양극 펄스의 펄스 지속 시간이 본질적으로, 특히 정확하게 음극 펄스의 길이와 일치한다.
이로 인해 이미 형성된 수상 돌기가 초기 단계에서 전파가 중단되지 않고 에칭 공정이 기판 표면에 직각으로 이루어지는 것이 보장된다.
추가의 바람직한 일 실시 형태에서, 0.5μm 내지 2μm 범위의 두께, 특히 1.4μm 내지 1.6μm 범위의 두께 및 5% 내지 15% 범위의 다공성을 갖는 층이 공정 단계 A.1A에 의해 생성된다.
이로 인해 이미 존재하는 층은 거의 변하지 않으면서도 다공성 층의 두께가 증가한다. 또한, 새로 생성되는 다공성 영역의 다공성은 기존의 다공성 층에 비해 약간 감소한다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.1은 15분 이상의 기간 동안, 특히 15분 내지 2시간 범위의 기간 동안, 바람직하게는 15분 내지 30분 범위의 기간 동안 수행된다.
이는 아래에 설명된 폐쇄형 성장 템플릿 층의 두께를 결정하는 데 영향을 준다. 연구에 따르면 앞서 언급한 공정 파라미터를 통해 고품질의 폐쇄형 성장 템플릿 층을 구현할 수 있는 것으로 나타났다.
추가의 바람직한 일 실시 형태에서는, 공정 단계 A.1에서 에칭 전류 밀도가 0.2mA/cm2 ~ 1mA/cm2 범위, 특히 0.25mA/cm2 ~ 0.75mA/cm2 범위 내에 있다.
이는 한편으로는 에칭 포인트들의 밀도가 표면의 거칠기를 불리한 방식으로 변경하지 않도록 보장하고, 다른 한편으로는 생성되는 수지상이 서로 너무 가까이 오지 않도록 보장한다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.2는 5분 내지 20분 범위, 특히 4분 내지 12분 범위의 기간 동안 수행된다.
이로 인해 균일한 패시베이션이 달성된다. 바람직한 추가 실시 형태에서, 표면의 자유 게르마늄 결합은 수소에 의해, 특히 바람직하게는 패시베이션을 위해 불화수소(HF) 및/또는 물 사용에 의해 패시베이션된다.
더욱 바람직한 실시 형태에서, 공정 단계 A.2의 전류 밀도는 0.5mA/cm2 내지 1.5mA/cm2 범위, 특히 약 1mA/cm2에 있다.
이로 인해 특히 공정 시작 시 분자 수소의 국부적 발생이 예방되거나 적어도 감소되며, 수산화물 패시베이션된 게르마늄 표면 원자의 균일한 수소 패시베이션이 선호된다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.3은 3분 내지 1시간 범위, 특히 5분 내지 45분 범위의 기간 동안 수행된다.
이로 인해 그 위에 위치한 다공성 구조들의 형상 및 특성에 따라 고체로의 전이 시 완충층이 형성된다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.3에서는 에칭 전류 밀도가 2mA/cm2 내지 15mA/cm2 범위, 특히 2.5mA/cm2 내지 5mA/cm2 범위 내에 있다. 바람직하게 양극 펄스의 지속 시간은 0.5초 내지 1초 범위이다.
이로 인해 생성되는 층의 다공성이 증가된다. 또한, 이로 인해 이미 존재하는 다공성 층들이 변경(공격)되지 않도록 지지된다.
바람직하게는, 공정 단계 A.3에서 양극 펄스의 지속 시간은 음극 펄스의 지속 시간보다 짧다. 이는 특히, 에피택시에 중요한 영역들의 파괴가 최소화된다는 이점을 가져온다.
추가의 바람직한 일 실시 형태에서, 공정 단계 B에서는 600℃ 내지 800℃ 범위의 온도로 가열이 수행된다.
상기 공정 단계에서 열에너지가 제공되어 표면을 따라 또는 체적에서 자유 게르마늄 결합이 확산되어 다공성 구조들이 재배열된다.
바람직하게는, 공정 단계 B에서 가열은 15분 이상, 특히 15분 내지 1.5시간 범위의 지속 시간 동안 수행된다.
이로 인해 에너지 평형 상태에 있는 구조들, 예를 들어 기공 내의 결정 평면(예: <111> 방향의 다공성 벽)들을 복제하는 재배열이 달성된다.
바람직하게는, 공정 단계 B는 수소 분위기 및/또는 아르곤 분위기에서 수행된다.
수소 및/또는 아르곤은 표면 산화물을 제거하여 자유 게르마늄 결합을 유도하고, 이는 재차 확산되어 스스로 재배열될 수 있다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.1 및/또는 A.3, 바람직하게는 A.1 및 A.3에서의 펄스 지속 시간은 각각 10초 미만, 바람직하게는 5초 미만, 특히 바람직하게는 2초 미만, 특히 1초 미만이다. 따라서 표시된 공정 단계에 있어서, 바람직하게 각 양극 펄스 및 각 음극 펄스의 펄스 지속 시간이 표시된 상한보다 작다. 이는 시간 효율적인 공정이 달성된다는 이점을 가져온다.
충분한 패시베이션 효과를 달성하기 위해, 공정 단계 A.0 및/또는 공정 단계 A.2, 바람직하게는 공정 단계 A.0 및 공정 단계 A.2는 10초 이상, 특히 15초 이상, 바람직하게는 20초 이상의 지속 시간 동안 수행되고, 특히 상기 공정 단계 A.0은 10초 내지 30초 범위, 특히 15초 내지 25초 범위의 지속 시간 동안 수행되는 것이 바람직하다.
특히, 패시베이션 단계 A.0의 음극 펄스 지속 시간이 공정 단계 A.1의 음극 펄스 지속 시간보다 크고, 바람직하게는 패시베이션 단계 A.0의 음극 펄스 지속 시간이 공정 단계 A.1의 음극 펄스 지속 시간보다 적어도 1.5배, 바람직하게는 적어도 2배, 특히 적어도 5배 큰 것이 바람직하다. 이로 인해 한편으로는 공정 단계 A.0에서 우수한 패시베이션이 달성되고, 다른 한편으로는 공정 단계 A.1에서 우수한 다공화가 달성된다.
또한, 패시베이션 단계 A.2에서의 음극 펄스 지속 시간이 공정 단계 A.3에서의 음극 펄스 지속 시간보다 크고, 바람직하게는 패시베이션 단계 A.2에서의 음극 펄스 지속 시간이 공정 단계 A.3에서의 음극 펄스 지속 시간보다 적어도 1.5배, 바람직하게는 적어도 2배, 특히 적어도 5배 더 큰 것이 바람직하다. 이로 인해, 한편으로는 공정 단계 A.2에서 우수한 패시베이션이 달성되고, 다른 한편으로는 공정 단계 A.3에서 우수한 다공화가 달성된다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.0 및/또는 공정 단계 A.2, 바람직하게는 공정 단계 A.0 및 공정 단계 A.2는 10초 이상, 특히 15초 이상, 특히 20초 이상의 지속 시간 동안 수행되고, 특히 상기 공정 단계 A.0은 10초 내지 30초 범위, 특히 15초 내지 25초 범위의 지속 시간 동안 수행된다.
이로 인해 균일한 패시베이션이 달성된다. 바람직한 한 개선예에서, 표면의 자유 게르마늄 결합은 수소에 의해, 특히 바람직하게는 패시베이션을 위해 불화수소(HF) 및/또는 물 사용에 의해 패시베이션된다.
바람직하게는, 공정 단계 A.1와 공정 단계 A.2 사이 공정 단계 A.1A에서, 가공면은 공정 단계 A.1에 비해 증가된 에칭 전류 밀도로 에칭되며, 이 경우 가공면은 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되고 양극 펄스 지속 시간은 음극 펄스 지속 시간보다 짧다.
이는 한편으로는 이미 존재하는 다공성 층이 에칭 어택(etching attack)으로부터 보호되고 다른 한편으로는 더 낮은 다공성의 추가 층이 생성된다는 이점을 가져온다. 이는 공정 단계 B의 재구성에서 확산 싱크로 작용하지 않는 영역을 생성하기 위해 중요하다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.1A에서 양극 펄스의 펄스 지속 시간은 음극 펄스의 펄스 지속 시간의 30% 내지 70% 범위, 바람직하게는 40% 내지 60% 범위, 특히 약 50% 범위 내에 있다.
이로 인해 제어되지 않은 방식으로 에칭되는 영역들이 형성되지 않도록 지지된다. 패시베이션 펄스가 상대적으로 길면 에칭 펄스에 의해 생성되는 표면 원자의 수가 패시베이션 펄스 동안 패시베이션될 수 있는 표면 원자의 최대 수보다 작은 것이 보장된다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.1A는 45분 이상의 시간 동안, 특히 45분 내지 2 시간 범위의 시간 동안, 바람직하게는 1 시간 내지 1.5 시간 범위의 시간 동안 수행된다.
이로 인해 이미 존재하는 층은 크게 변경되지 않은 상태로 유지되지만 다공성 층의 두께는 증가한다.
추가의 바람직한 일 실시 형태에서, 공정 단계 A.1A에서는 에칭 전류 밀도가 공정 단계 A.1의 에칭 전류 밀도보다 적어도 10%, 바람직하게는 적어도 20%, 특히 적어도 35% 크다.
증가된 전류 밀도는 더 큰 필드 선 밀도로 이어지므로, 다공성 층의 생성은 바람직하게는 기판 표면에 직교한다.
바람직하게는, 공정 단계 A.3 후에, 추가 에칭 단계 A.4가 수행되며, 이 경우 가공면은 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화된다. 이는 경우에 따라 고다공성 분리층이 고체 방향으로 {111} 평면들에 의해 제한되는 경우 표면에 대해 측면으로 발생하는 원자의 확산이 방해될 수 있고 이는 분리층 형성에 부정적인 영향을 미친다는 이점을 가져온다. 고다공성 층보다 낮은 다공성을 갖는 추가 층이 있으면 공정 단계 B에서 고다공성 층으로부터 재구성하는 동안 원자의 확산이 가능하므로 분리층의 형성이 지지된다.
에칭 단계 4는 바람직하게는 에칭 단계 3에 비해 낮은 에칭 전류 밀도를 가지며, 바람직하게는 공정 단계 3보다 전류 밀도가 적어도 30%, 보다 바람직하게는 적어도 50% 낮다. 이로 인해 확산 싱크로 역할을 하는 낮은 다공성의 층이 생성된다는 이점을 가져온다.
바람직하게는, 공정 단계 A.4는 음극 펄스 지속 시간과 양극 펄스 지속 시간의 비대칭 비율, 특히 1.5:1 내지 2.5:1(음극 펄스 지속 시간 대 양극 펄스 지속 시간) 범위의 비율, 특히 2:1을 갖는다. 이는 이미 존재하는 다공성 층들이 계속 적으로 에칭 공정의 영향을 받지 않는 이점을 가져온다.
본 발명에 따른 방법은 특히, 가공면의 게르마늄 기판 상에 반도체 소자 층 구조를 형성하는 데 적합하며, 상기 반도체 소자 층 구조는 적어도 하나의 게르마늄 층을 포함하며, 이는 바람직하게는 에피택셜 방식으로 증착되고, 특히 기체상 에피택셜 방식으로 증착된다. 가공면의 준비로 인해 게르마늄 층은 높은 전자 품질을 가지며 특히 하나 이상의 반도체 소자, 특히 하나 이상의 태양 전지를 형성하는 데 적합하다.
반도체 소자(들)의 형성은 반도체 소자 층 구조가 게르마늄 기판 상에 배치되는 동안 수행되는 것이 본 발명의 범위 내에 있다. 마찬가지로, 반도체 소자 층 구조가 게르마늄 기판으로부터 먼저 분리된 후, 반도체 소자(들)이, 특히 반도체 소자 층 구조 상에 추가 층 형성과 함께 형성되는 것이 본 발명의 범위 내에 있다. 마찬가지로, 부분적으로 반도체 소자 층 구조가 분리되기 전에 그리고 부분적으로 반도체 소자 층 구조가 분리된 후에 반도체 소자(들)가 형성되는 것이 본 발명의 범위 내에 있다.
따라서 반도체 소자 층 구조가 게르마늄 기판의 가공면에 간접적으로 또는 직접적으로 증착되는 것이 바람직하며, 이 경우 반도체 소자 층 구조는 적어도 게르마늄의 제1 층 또는 주기율표의 제3족 및 제5족 원소들을 갖는 화합물 반도체들을 갖고, 이는 바람직하게는 에피택시에 의해, 특히 기체상 에피택시에 의해 증착된다.
게르마늄 또는 주기율표의 제3족 및 제5족의 원소들을 갖는 화합물 반도체로 이루어진 제1 층은 바람직하게는 게르마늄 기판의 가공면에, 특히 바람직하게는 게르마늄 기판의 가공면에 직접 배치된다.
반도체 소자 층 구조는 복수의 층, 특히 2 내지 6개의 층을 갖는 것이 본 발명의 범위 내에 있다. 이러한 반도체 소자 층 구조는 특히, 전기 광학 소자들, 특히 태양 전지를 형성하는 데 바람직하다.
따라서 바람직한 일 실시 형태에서, 반도체 소자 층 구조의 제1 층은 게르마늄으로 구성되고, 바람직하게는 1㎛ 내지 10㎛의 두께를 가지며, 반도체 소자 층 구조는 복수의, 바람직하게는 2 내지 6개의 화합물 반도체의 층을 갖는다.
이러한 반도체 소자 층 구조에서, 전체 반도체 소자 층 구조의 두께는 5㎛ 내지 40㎛ 범위가 바람직하다.
추가의 바람직한 일 실시 형태에서, 반도체 소자 층 구조의 제1 층은 게르마늄으로 구성되고 10 내지 150μm, 바람직하게는 50μm 내지 150μm의 두께를 갖는다. 이러한 게르마늄 층은 특히, 태양 전지를 형성하는 데 적합하다.
반도체 소자 층 구조는 바람직하게는 전술한 바와 같이 게르마늄 기판으로부터 분리된다.
따라서 반도체 소자 층 구조가 게르마늄 기판으로부터 분리되는 것이 바람직하며, 특히 반도체 소자 층 구조가 게르마늄 기판으로부터 분리되기 전에 반도체 소자 층 구조의 가장자리들이 레이저 또는 톱질에 의해 제거되는 것이 바람직하다. 반도체 소자 층 구조의 가장자리들의 분리는, 반도체 소자 층 구조가 분리되는 동안 손상, 특히 파손될 위험을 줄일 수 있다는 이점이 있다.
전술한 바와 같이, 본 발명에 따른 방법은 게르마늄 기판이 복수의 게르마늄 층, 특히 복수의 반도체 소자 층 구조의 제조에 사용될 수 있다는 이점이 있다.
따라서 게르마늄 기판을 여러 번 사용하는 것이 바람직한데, 이 경우 제1 반도체 소자 층 구조로서 반도체 소자 층 구조를 분리한 후, 적어도 하나의 제2 반도체 소자 층 구조가 전술한 바와 같이 게르마늄 기판에 증착되고, 이어서 게르마늄 기판으로부터 분리된다.
특히, 제1 반도체 소자 층 구조를 게르마늄 기판으로부터 분리한 후 그리고 제2 반도체 소자 층 구조를 증착하기 전에, 게르마늄 기판의 가공면을 후처리, 바람직하게는 기계적 및/또는 화학적으로 평활화하는 것이 바람직하다. 상기 후처리에 의해서는 게르마늄 기판 상에 후속적으로 생성된 층들의 품질이 증가된다.
도입부에 언급된 과제는 계속해서 게르마늄 기판 및 이 게르마늄 기판 상에 에피택셜 방식으로 성장된 게르마늄 층을 포함하는 게르마늄 기판 구조에 의해 해결된다.
본 발명에 따른 게르마늄 기판 구조는 상기 방법에 의해, 특히 상기 방법의 바람직한 실시 형태에 의해 제조되는 게르마늄 기판을 갖는다. 게르마늄 기판 구조의 게르마늄 기판 상에 게르마늄 층이 배치된다. 게르마늄 기판은 게르마늄 층이 배치되는 가공면으로 지칭되는 전면과 이 전면에 마주 놓인 후면을 갖는다.
게르마늄 층은 도핑 농도가 1015cm3보다 큰 p형 또는 n형 도핑을 갖는다. 게르마늄 기판은 0.1 내지 1.5μm 범위의 두께와 40% 이상의 다공성을 갖는 적어도 하나의 다공성 층을 가지며, 이는 게르마늄 기판의 가공면에 배치되어 있고 1μm 내지 2μm 범위의 두께와 5% 미만의 다공성을 갖는 가공면에서 게르마늄 기판을 차단하는 성장 층을 갖는다. 게르마늄 층은 다공성 층을 향하는 표면에 불규칙한 피라미드 모양의 구조를 가진다. 이로 인해 앞서 언급한 이점들이 주어진다.
전술한 바와 같이, 공정 단계 A는 전기 화학적 가공 단계로 설계된 복수의 공정 단계, 특히 에칭 단계 및/또는 패시베이션 단계를 포함한다. 이 경우 게르마늄 기판의 가공면은 바람직하게는 제1 에칭 용액과 접촉된다. 제1 에칭 용액은 바람직하게는 제1 전극에 의해 전기적으로 접촉되었다. 게르마늄 기판 자체의 전기 화학적 에칭은 이미 알려져 있으며, 예를 들어 "Mesoporous Germanium Formation by Electrochemical Etching" DOI: 10.1149/1.3147271에 설명되어 있다.
양극 펄스 동안 처리할 표면은 양극으로 역할을 하여 전해질의 이온으로부터 전자를 흡수한다. 패시베이션 펄스 동안 처리할 표면은 음극으로 역할을 하며 전해질의 이온으로 전자를 방출한다.
게르마늄 기판의 후면의 접촉은 바람직하게는 이 후면을 제2 에칭 용액과 접촉함으로써 수행되고, 이때 상기 제2 에칭 용액은 제2 전극을 통해 접촉되었다.
마찬가지로, 게르마늄 기판의 후면을 전기 전도성 및 고체 매체와 직접 접촉하는 것도 본 발명의 범위 내에 있습니다(소위 건식 접촉).
전압원을 통해 제1 전극과 제2 전극 사이에 전위가 생성되어 에칭 전류가 흐르게 된다.
제1 에칭액과 제2 에칭 액체는 바람직하게는 물리적으로 서로 분리되어 있다. 특히, 제1 에칭 액체와 제2 에칭 액체가 2개의 용기에 배열되어 있고 게르마늄 기판이 상기 두 용기를 사이에 두고 분리벽을 형성하는 것이 바람직하다.
바람직하게는, 제1 및 제2 에칭 액체는 동일하게 형성되어 있다.
바람직하게, 공정 단계 A의 모든 에칭/패시베이션 단계는 동일한 에칭 용액으로 수행된다. 그 결과 공정비용이 절감된다.
바람직하게는, 제1 및/또는 제2 에칭 액체는 하나 이상의 산, 바람직하게는 불화수소를 포함한다.
바람직하게는, 제1 및/또는 제2 에칭 액체는 습윤제, 특히 에탄올, 이소프로판올, 아세트산 또는 포름산을 포함한다.
바람직하게는, 제1 및/또는 제2 에칭 액체는 물을 포함한다.
바람직한 일 실시 형태에서, 전기 화학적 에칭 공정은, 전극들에 의해 양측에 접촉되는 에칭 용기로 구성된 설비에서 수행된다. 에칭 용기에는 불화수소, 습윤제 및 물로 구성된 에칭 용액이 있다. 에칭될 웨이퍼는 용기를 전기적으로 서로 분리된 2개의 영역으로 나누는 방식으로 상기 용기에 배치된다. 에칭/패시베이션 전류는 발전기에서 생성되며, 이 전류는 전기 리드를 통해 두 전극으로 전달된다.
바람직하게는, 공정 단계 B에서의 재구성에 의해서는 가공면에 폐쇄형 성장 템플릿 층이 형성된다. 상기 폐쇄형 성장 템플릿 층은 실질적으로 폐쇄형 표면을 가지므로 성장 템플릿 층에서 반도체 층, 특히 게르마늄 층의 결함 없는 에피택셜 성장을 지지한다. 폐쇄형 성장 템플릿 층은 바람직하게는 1nm 내지 100nm 범위의 두께, 특히 5nm 내지 30nm 범위의 두께로 형성된다.
보다 바람직한 특징들 및 실시 형태들은 실시예들 및 도 1 내지 도 3을 참조하여 이하에서 설명된다.
도면들은 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조를 위한 본 발명에 따른 방법의 실시예의 일부 단계를 축척하지 않은 개략도로 나타낸다.
먼저, 게르마늄 기판이 제공된다. 본 실시예에서 상기 게르마늄 기판은 170 μm의 두께를 가지며, 도펀트 Ga로 도핑되고 도핑 농도가 (1 내지 2) x 1018cm-3, 본원의 경우 1.5 x 1018cm-3의 p형 도핑을 갖는다.
게르마늄 기판은 적어도 도면에서 상단에 있는 게르마늄 기판의 가공면(전면)에서, 본원의 경우 1중량% 농도의 불화수소를 사용하여 3분 동안 세척된다. 도 1a)는 게르마늄 기판(1)을 개략적으로 보여준다.
이어서 공정 단계 A에서, 게르마늄 기판의 가공면이 전기 화학적으로 가공된다.
본 실시예에서, 전기 화학적 에칭 공정은 전극에 의해 양면에 접촉되는 에칭 용기로 구성된 설비에서 수행된다. 에칭 용기에는 불화수소, 습윤제 및 물로 구성된 에칭 용액이 있다. 에칭될 웨이퍼는 용기를 전기적으로 서로 분리된 2개의 영역으로 나누는 방식으로 용기에 형성된다. 발전기에서 에칭/패시베이션 전류가 생성되고 이 전류는 전기 라인을 통해 두 전극으로 전달된다.
언급된 에칭 액체와 설명된 전기화학적 처리 방법은 아래 설명된 모든 에칭 단계, 특히 패시베이션 단계에도 사용된다.
공정 단계 A는 여러 하위 단계를 갖는다.
공정 단계 A.0에서는 게르마늄 기판의 가공면이 패시베이션되고, 이 경우 상기 가공면은 음극으로서 분극화된다. 패시베이션은 20초 동안 수행된다. 이 경우 전류 강도는, 게르마늄 기판 가공면 표면의 제곱센티미터당 지정되는 전류 밀도로 여기 그리고 아래에 지정된다. 본 제1 실시예의 공정 단계 A.0에서는 1mA/cm2의 전류(j)가 사용된다.
공정 단계 A.1에서는 가공면이 에칭되고, 이 경우 상기 가공면은 양극으로서 양극 펄스에 의해 그리고 음극으로서 음극 펄스에 의해 교대로 분극화된다.
에칭은 0.75mA/cm2의 전류 밀도(j)에서 총 30분 동안 수행된다. 전류 방향은 전술한 전류 강도로 교대로 변경되며, 이 경우 펄스는 각각 1초의 지속 시간을 갖고, 이후 전류 방향은 즉시 변경되어 30분간 교대로 각각 1초의 펄스 지속 시간을 갖는 양극 펄스와 음극 펄스가 교대로 발생하는 분극화가 실시된다.
공정 단계 A.0 및 A.1의 결과는 도 1b)에 개략적으로 도시되어 있다. 게르마늄 기판(1)의 표면에서 공정 단계 A.1에 의해서는 국부적으로 수지상 층(2)이 형성되며, 본원의 경우 1% 내지 20% 범위의 다공성, 본원의 경우 약 10% 범위의 다공성 및 100nm 내지 1000nm의 두께, 본원의 경우 500nm의 두께를 갖는다. 층(2)은 후면을 향하는 영역에서 수지상 구조를 갖고, 후면을 향한 영역에서 수지상 구조를 가지며, 이는 도면들에서 가지 모양 구조로 개략적으로 도시되어 있다.
공정 단계 A.1A에서, 가공면은 공정 단계 A.1에 비해 증가된 에칭 전류 밀도로 에칭되고, 가공면은 양극으로서 양극 펄스에 의해 그리고 음극으로서 음극 펄스에 의해 교대로 분극화된다. 이 공정 단계는 1mA/cm2의 전류에서 60분 동안 수행된다. 본 실시예에서, 서로 다른 펄스 지속 시간으로 교번이 발생하며, 이때 양극 펄스와 음극 펄스가 교대로 바뀌고, 각각의 양극 펄스는 0.5초의 펄스 지속 시간을 갖고, 각각의 음극 펄스는 1초의 펄스 지속 시간을 갖는다. 공정 단계 A.1A 이후의 상태는 도 1c에 개략적으로 표시되어 있다.
공정 단계 A.1에서 형성된 층(2)은 게르마늄 기판(1)의 상부 가공면을 향하는 영역에서 스펀지형 다공성 구성을 나타내지만, 층(2)의 가지 모양의 다공성 구조(수지상 영역)들로부터 시작하여 게르마늄 기판(1)의 후면 방향으로 연장된다.
공정 단계 A.1A에서는 가지가 얇아진 다공성 층(3)이 형성된다. 이 경우 다공성 층(3)은 500nm의 두께와 1% 내지 10% 범위의 다공성, 본원의 경우 2%의 다공성을 갖는다. 수지상 층(2)과 비교하여, 가지가 얇아진 다공성 층(3)은 가지 모양의 홈의 수가 더 적다.
공정 단계 A.2에서는, 게르마늄 기판(1)의 가공면이 패시베이션되고, 이 경우 상기 가공면은 음극으로 분극화된다. 공정 단계 A.2는 1mA/cm2의 전류 세기에서 10분 동안 수행된다.
공정 단계 A.3에서는 가공면이 에칭되고, 이 경우 상기 가공면은 양극으로서 양극 펄스에 의해 그리고 음극으로서 음극 펄스에 의해 교대로 분극화된다. 이 경우 공정 단계 A.3의 처리는 45분 동안 이루어지며, 이때 양극 펄스와 음극 펄스의 전류 밀도는 각각 4mA/cm2이고, 양극 펄스의 펄스 지속 시간은 각각 1초이며 음극 펄스의 펄스 지속 시간은 각각 1초이다. 이로 인해 분지 구조가 스펀지형 다공성 구조로 전환되어 수지상 층(2)과 얇아진 가지(3)를 갖는 다공성 층으로부터 다공성 스펀지형 층(4)이 형성되고, 이 층은 다공성 스펀지 층(4a) 주위로 추가로 게르마늄 기판(1)의 후면 방향으로 더욱 연장된다. 이는 도 2a)에 개략적으로 표시되어 있다.
추가 공정 단계 A.4에서는 에칭 단계 A.1A가 다시 수행된다. 공정 단계 A.4에서 가공면은 10분 동안 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되며, 이 경우 양극 펄스와 음극 펄스의 전류 밀도는 각각 2mA/cm2이다. 양극 펄스의 지속 시간은 0.5초이고 음극 펄스의 지속 시간은 1초이다.
이로 인해 패싯(facet)들을 갖는 얇은 다공성 층(5)(이 경우 300nm의 두께)이 형성되며, 상기 패싯들은 아래에 설명된 분리 프로세스를 촉진할 수 있다. 패싯들은 다공성 층을 향하는 게르마늄 기판의 표면에 불규칙한 피라미드 모양의 구조를 형성한다. 이는 도 2b)에 개략적으로 표시되어 있다.
또한, 층(4a)의 다공성이 증가된다.
이어서 게르마늄 기판(1)은 1중량% 농도의 불화수소를 사용하여 가공면에서 3분간 세척된다.
마지막으로 게르마늄 기판(1)을 에탄올로 건조시킨다.
공정 단계 B에서는 가공면이 재구성되며, 이 경우 게르마늄 기판이 500℃ 이상의 온도로 가열되고, 본원의 경우 온도는 분당 100℃씩 증가하여 800℃까지 선형적으로 증가한 다음 800℃의 온도에서 30분간 유지된다.
그 결과 폐쇄형 성장 템플릿 층(6)이 전면에 형성된다. 여기서 상기 폐쇄형 성장 템플릿 층은 100nm 내지 1μm 범위의 두께를 가지며, 본원의 경우 100nm 범위의 두께를 갖는다.
더 나아가 층(4, 4a)들에서 다공성이 증가하며, 이 경우 상기 층들의 두께가 다소 감소하고 층들의 공동이 증가한다.
게르마늄 층은 이제 반도체 부품, 특히 광전지 태양 전지를 제조하기 위해 폐쇄형 성장 템플릿 층(6)에 증착될 수 있다.
본원의 경우 게르마늄 층은 가스상 에피택시를 사용하여 증착되며, 두께는 10μm이고 p형 도핑은 5x1017 atoms/cm3이다. 이는 도 3에 개략적으로 도시되어 있다.
따라서 도 3의 도시는 본 발명에 따른 게르마늄 기판 구조의 일 실시예를 도시한다. 다공성 영역과 고체 반도체 사이의 전환부에는 현재 단면 이미지에서 패싯("톱니")으로 나타나는 피라미드 모양의 구조가 있다.
게르마늄 층(7)은 게르마늄 기판(1)으로부터 분리되는데, 이 게르마늄 기판(1)은 게르마늄층을 에피택셜 증착한 후 분리하는 공정을 다시 수행하기 위해 재사용될 수 있다. 톱이나 레이저를 사용하여 제거될 표면을 정의하는 것은 게르마늄 층(7)의 제거보다 선행될 수 있다. 제거 공정 자체는 제거할 층(7)을 흡입하거나 붙여 후속해서 기계적으로 들어 올리는 방식으로 수행될 수 있다.
다음 표에서는 개별 공정 단계의 필수 공정 매개변수가 다시 요약되고, 추가로 본 발명에 따른 방법의 제2 실시예의 공정 매개변수도 나열된다. 여기서 전류 밀도는 j로 표시되며 해당 기호(+/-)는 전류의 방향을 나타낸다. 전류 밀도는 항상 양수 값으로 제공되며 전류 방향은 변수 j의 부호에 따라 결정된다. 양극 펄스의 펄스 지속 시간은 t+로 주어지고 음극 펄스는 t-로 주어진다. 공정 단계의 총 시간은 tges로 제공된다.
공정 단계 실시예 1 실시예 2
세척 HF, 3분, 1wt% HF, 3분, 1wt%
A.0 j-= 1mA/cm2
tges = 20s		 -
A.1 t+ = t- = 1초
j+=j-=0.75mA/cm2
tges = 30분		 t+ = t- = 1초
j+=j-=0.75mA/cm2
tges = 60분
A.1A t+ = 0.5초
t- = 1초
j+ = j- = 1mA/cm2
tges = 60분		 -
A.2 j-= 1mA/cm2
tges = 10분		 j-= 1mA/cm2
tges = 10분
A.3 t+ = 1초
t- = 1초
j+ = j- = 4mA/cm2
tges = 45분		 t+ = 0.8초
t- = 1초
j+ = j- = 5mA/cm2
tges = 30분
A.4 t+ = 0.5초
t- = 1초
j+ = j- = 2mA/cm2
tges = 10분		 -
세척 HF, 3분, 1wt% HF, 3분, 1wt%
건조 에탄올 사용 에탄올 사용
B 800℃로 온도 100℃/min 상승; 800℃에서 30분 800℃로 온도 100℃/min 상승; 800℃에서 30분
실시예 2는 실시예 1에 비해 상당히 단순화된 실시예이다. 제1 에칭 단계 전에 웨이퍼 표면의 초기 패시베이션(공정 단계 A.0)이 발생하지 않는다는 점에서 실시예 1과 다르며, 이는 에칭 어택의 균질성이 더 낮아질 수 있다. 에칭 공격. 실시예 2에서는 제1 에칭 단계 후에 조정된 에칭 매개변수를 사용하여 추가 에칭 단계가 수행되지 않으며, 이는 고체 웨이퍼에 대한 경계면에서 얇은 층 영역이 없게 될 수 있다(도 1c의 층 3 참조). 또한, 실시예 2에서는 최종 전기화학적 에칭 단계가 빠져 있으며, 이는 고체 웨이퍼에 대한 경계에서 덜 두드러진 고다공성 층 및 이 경계면에서 덜 두드러진 패싯으로 이어질 수 있다.
1 게르마늄 기판
2 수지상 층
3 가지가 얇아진 다공성 층
4, 4a 다공성 스펀지형 층
6 폐쇄형 성장 템플릿 층
7 에피택셜로 도포된 게르마늄 층

Claims (24)

  1. 게르마늄 층(7)의 에피택셜 성장을 위한 게르마늄 기판(1)의 제조 방법으로서,
    A. 가공면과, 상기 가공면에 마주 놓인 후면을 갖는 게르마늄 기판(1)을 준비하고, 적어도 아래의 가공 단계들을 포함하는 적어도 상기 게르마늄 기판(1)의 가공면을 전기 화학적으로 가공하는 단계:
    A.0 상기 가공면이 캐소드로서 분극화되는, 상기 가공면의 패시베이션 단계,
    A.1 상기 가공면이 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는, 상기 가공면의 에칭 단계,
    A.2 상기 가공면이 음극으로서 분극화되는, 상기 게르마늄 기판(1)의 가공면의 전기 화학적 패시베이션 단계,
    A.3 상기 가공면이 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되는, 상기 가공면의 에칭 단계,
    B. 500℃ 이상의 온도로 상기 게르마늄 기판(1)의 가열이 수행되는 상기 가공면을 재구성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 단계 A.1에 의해, 바람직하게는 5% 내지 15% 범위의 다공성 및 200nm 내지 1.5μm 범위의 두께를 갖는 수지상 층(dendritic layer)이 가공면에 생성되는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단계 A.1에서, 양극 펄스의 펄스 지속 시간이 본질적으로 음극 펄스의 길이와 일치하는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 단계 A.1은 15분 이상의 기간 동안, 특히 15분 내지 2시간 범위의 기간 동안, 바람직하게는 15분 내지 30분 범위의 기간 동안 수행되는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 단계 A.1에서, 에칭 전류 밀도는 0.1 mA/cm2 내지 1 mA/cm2 범위, 특히 0.15 mA/cm2 내지 0.75 mA/cm2 범위 내에 있는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 단계 A.2는 5분 내지 20분 범위, 특히 4분 내지 12분 범위의 기간 동안 수행되는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 단계 A.2에서, 전류 밀도는 0.5 mA/cm2 내지 2 mA/cm2 범위, 특히 약 1mA/cm2인, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 단계 A.3은 3분 내지 1시간 범위, 특히 5분 내지 45분 범위의 기간 동안 수행되는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 단계 A.3에서, 에칭 전류 밀도는 2 mA/cm2 내지 15 mA/cm2 범위, 특히 2.5 mA/cm2 내지 5 mA/cm2 범위 내에 있으며, 바람직하게는 양극 펄스의 지속 시간은 0.5초 내지 1초 범위 내에 있는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 단계 A.3에서, 양극 펄스의 지속 시간은 음극 펄스의 지속 시간보다 짧은, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 단계 B에서, 600℃ 내지 800℃ 범위의 온도로 가열이 수행되며, 및/또는, 15분 이상의 기간 동안, 특히 15분 내지 1.5시간 범위의 시간 동안 가열이 수행되며, 및/또는 상기 단계 B는 수소 분위기 또는 아르곤 분위기에서 수행되는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 단계 A.1 및/또는 A.3, 바람직하게는 상기 단계 A.1 및 A.3에서의 펄스 지속 시간은 각각 10초 미만, 바람직하게는 5초 미만, 특히 바람직하게는 2초 미만, 특히 1초 미만인, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 단계 A.0 및/또는 단계 A.2, 바람직하게는 상기 단계 A.0 및 단계 A.2는 10초 이상, 특히 15초 이상, 바람직하게는 20초 이상의 시간 동안 수행되며,
    특히 상기 단계 A.0은 10초 내지 30초 범위, 특히 15초 내지 25초 범위의 시간 동안 수행되는, 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 단계 A.1와 단계 A.2 사이의 단계 A.1A에서, 상기 가공면이 단계 A.1에 비해 증가된 에칭 전류 밀도로 에칭되며, 상기 가공면은 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되고,
    양극 펄스 지속 시간은 음극 펄스 지속 시간보다 짧은, 방법.
  15. 제14항에 있어서,
    상기 단계 A.1A에서, 0.5μm 내지 2μm 범위의 두께, 특히 1.4μm 내지 1.6μm 범위의 두께 및 5% 내지 15% 범위의 다공성을 갖는 층이 생성되는, 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 단계 A.1A에서, 음극 펄스의 펄스 지속 시간은 양극 펄스의 펄스 지속 시간의 30% 내지 70% 범위, 바람직하게는 40% 내지 60% 범위, 특히 약 50% 인, 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 단계 A.1A는 45분 이상의 시간 동안, 특히 45분 내지 2 시간 범위의 시간 동안, 바람직하게는 1 시간 내지 1.5 시간 범위의 시간 동안 수행되는, 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 단계 A.1A에서, 에칭 전류 밀도는 단계 A.1의 에칭 전류 밀도보다 적어도 10%, 바람직하게는 적어도 20%, 특히 적어도 35% 더 큰, 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 단계 A.3 후에 단계 A.4에서 상기 가공면이 에칭되며, 상기 가공면은 양극으로서 양극 펄스에서 그리고 음극으로서 음극 펄스에서 교대로 분극화되고, 양극 펄스 지속 시간은 음극 펄스 지속 시간보다 긴, 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    반도체 소자 층 구조가 상기 게르마늄 기판(1)의 가공면에 직접적으로 또는 간접적으로 증착되며,
    상기 반도체 소자 층 구조는 적어도 게르마늄 또는 주기율표의 제3족 및 제5족 원소들을 갖는 화합물 반도체의 제1 층을 갖고, 바람직하게는 에피택시, 특히 기체상 에피택시에 의해 증착되는, 방법.
  21. 제20항에 있어서,
    (i) 상기 반도체 소자 층 구조의 제1 층은 게르마늄으로 구성되고, 바람직하게는 1㎛ 내지 10㎛의 두께를 가지며, 상기 반도체 소자 층 구조는 복수의, 바람직하게는 2 내지 6개의 화합물 반도체의 층을 포함하고,
    상기 반도체 소자 층 구조는 바람직하게는 5㎛ 내지 40㎛ 범위 총 두께는 가지거나,
    또는
    (ii) 상기 반도체 소자 층 구조의 제1 층은 게르마늄으로 구성되고, 10 내지 150μm, 바람직하게는 50μm 내지 150μm의 두께를 갖는, 방법.
  22. 제20항 또는 제21항에 있어서,
    상기 반도체 소자 층 구조는 게르마늄 기판(1)으로부터 분리되며, 특히 상기 반도체 소자 층 구조가 게르마늄 기판(1)으로부터 분리되기 전에, 상기 반도체 소자 층 구조의 가장자리가 바람직하게는 레이저 또는 톱질에 의해 제거되는, 방법.
  23. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 게르마늄 기판(1)은 여러 번 사용되며, 상기 반도체 소자 층 구조를 분리한 후에, 제1 반도체 소자 층 구조로서 제17항에 따른 적어도 하나의 제2 반도체 소자 층 구조가 게르마늄 기판(1)에 증착되고, 이어서 상기 게르마늄 기판(1)으로부터 분리되며,
    특히, 상기 게르마늄 기판(1)으로부터 제1 반도체 소자 층 구조를 분리한 후 및 제2 반도체 소자 층 구조를 증착하기 전에, 상기 게르마늄 기판(1)의 가공면이 후처리되고, 바람직하게는 기계적으로 및/또는 화학적으로 평활화되는, 방법.
  24. 특히 제1항 내지 제23항 중 어느 한 항에 따른 방법에 의해 제조된 게르마늄 기판(1) 및 상기 게르마늄 기판(1) 상에 에피택셜 증착된 게르마늄 층(7)을 포함하는 게르마늄 기판 구조로서,
    상기 게르마늄 층(7)은 도핑 농도가 1015cm3보다 큰 p형 또는 n형 도핑을 가지며,
    상기 게르마늄 기판(1)은 0.1 내지 1.5μm 범위의 두께와 40% 이상의 다공성을 갖는 적어도 하나의 다공성 층을 가지고, 이는 게르마늄 기판의 가공면에 배치되고 1μm 내지 2μm 범위의 두께와 5% 미만의 다공성을 갖는 가공면에서 상기 게르마늄 기판(1)을 폐쇄하는 성장 층을 가지며,
    상기 게르마늄 층(7)은 다공성 층을 향하는 표면에 불규칙한 피라미드 모양의 구조를 가지는, 게르마늄 기판 구조.
KR1020237038944A 2021-04-12 2022-04-11 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조 KR20230173138A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102021108992.1A DE102021108992A1 (de) 2021-04-12 2021-04-12 Verfahren zur Präparation eines Germaniumsubstrats und Germaniumsubstratstruktur für ein epitaktisches Aufwachsen einer Germaniumschicht
DE102021108992.1 2021-04-12
PCT/EP2022/059591 WO2022218905A1 (de) 2021-04-12 2022-04-11 Verfahren zur präparation eines germaniumsubstrats und germaniumsubstratstruktur für ein epitaktisches aufwachsen einer germaniumschicht

Publications (1)

Publication Number Publication Date
KR20230173138A true KR20230173138A (ko) 2023-12-26

Family

ID=81595757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237038944A KR20230173138A (ko) 2021-04-12 2022-04-11 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조

Country Status (7)

Country Link
US (1) US20240186141A1 (ko)
EP (1) EP4324021A1 (ko)
JP (1) JP2024516571A (ko)
KR (1) KR20230173138A (ko)
CN (1) CN117280443A (ko)
DE (1) DE102021108992A1 (ko)
WO (1) WO2022218905A1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009004560B3 (de) * 2009-01-14 2010-08-26 Institut Für Solarenergieforschung Gmbh Verfahren zum Herstellen eines Halbleiterbauelementes, insbesondere einer Solarzelle, auf Basis einer Germaniumdünnschicht

Also Published As

Publication number Publication date
CN117280443A (zh) 2023-12-22
WO2022218905A1 (de) 2022-10-20
DE102021108992A1 (de) 2022-10-13
JP2024516571A (ja) 2024-04-16
US20240186141A1 (en) 2024-06-06
EP4324021A1 (de) 2024-02-21

Similar Documents

Publication Publication Date Title
TWI694559B (zh) 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層
US11476111B2 (en) Semiconductor device with a porous portion, wafer composite and method of manufacturing a semiconductor device
US4380865A (en) Method of forming dielectrically isolated silicon semiconductor materials utilizing porous silicon formation
JP6023270B2 (ja) 発光素子の製造方法および発光素子
US5227034A (en) Method for electrolytic etching of silicon carbide
JP4954379B2 (ja) 多孔質シリコン層の形成方法およびリフトオフ方法
KR20230173138A (ko) 게르마늄 층의 에피택셜 성장을 위한 게르마늄 기판의 제조 방법 및 게르마늄 기판 구조
EP0312466B1 (fr) Procédé de fabrication d&#39;une structure de silicium sur isolant
JPH1117217A (ja) 発光素子材料の製造方法
DE102009004560B3 (de) Verfahren zum Herstellen eines Halbleiterbauelementes, insbesondere einer Solarzelle, auf Basis einer Germaniumdünnschicht
TWI237296B (en) Semiconductor member and the method for manufacturing the same
KR101934569B1 (ko) 초박형 반도체 웨이퍼의 제조 방법, 그로부터 제조된 초박형 반도체 웨이퍼와 이를 포함하는 태양 전지, 그리고, 전술한 방법의 모든 단계를 포함하는 태양 전지 셀 제조 방법 및 이에 따라 제조된 태양 전지 셀
Cao et al. Origin of mosaic structure obtained during the production of porous silicon with electrochemical etching
WO2010081858A2 (de) Verfahren zum herstellen eines halbleiterbauelementes, insbesondere einer solarzelle, auf basis einer halbleiterdünnschicht mit einem direkten halbleitermaterial
JPH1117216A (ja) 発光素子材料の製造方法
JP2006080274A (ja) エッチング方法及び半導体装置の製造方法
CN1914721A (zh) 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构
KR950002170B1 (ko) 다공질실리콘의 균질성개선방법
DE112022005092T5 (de) Herstellung und wiederverwendung von halbleitersubstraten
JPH08321444A (ja) 半導体基板の製造方法およびその半導体基板
Orlov et al. Kinetics of the formation of oxide nanostructures on n-Si in the potentiostatic mode of water anodization
JPH10125754A (ja) 半導体基板の膜厚測定方法および半導体基板の製造方法
JP2007194346A (ja) 半導体作製方法およびその製造装置
JP2004214237A (ja) 処理装置
JP2011211209A (ja) 薄膜半導体の製造方法