KR20230167756A - 고정 전하 제어 방법, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 - Google Patents

고정 전하 제어 방법, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터 Download PDF

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토시히코 사카이
야스노리 안도
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닛신덴키 가부시키 가이샤
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Abstract

반도체 디바이스에 사용되는 절연막 내의 고정 전하를 제어하는 방법으로서, 상기 절연막의 표면에 금속막을 형성하고, 상기 금속막을 통해서 상기 절연막에 이온 주입을 행하는 것에 의해 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 제어 방법.

Description

고정 전하 제어 방법, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터
본 발명은 고정 전하 제어 방법, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터에 관한 것이다.
최근, In-Ga-Zn-O계(IGZO) 등의 산화물 반도체를 채널층에 사용한 박막 트랜지스터(TFT)의 개발이 활발하게 행해지고 있다.
이러한 박막 트랜지스터로서, 예를 들면 특허문헌 1에는, 채널층에 접촉하는 게이트 절연층이나 채널 보호층을 구성하는 절연막으로서, 막밀도가 적은(2.70∼2.79g/cm3) 산화 알루미늄을 사용하는 것이 개시되어 있다. 이 박막 트랜지스터에서는, 이러한 막밀도가 적은 산화 알루미늄을 절연막으로 함으로써, 절연막의 부의 고정 전하 밀도를 크게 할 수 있고, 이것에 의해 박막 트랜지스터의 역치 전압을 정방향으로 시프트시켜, 신뢰성을 향상시킬 수 있는 것이 기재되어 있다.
일본특허공개 2011-222767호 공보
그러나, 특허문헌 1에 개시되는 박막 트랜지스터에서는, 막밀도를 적게 함으로써, 바꿔 말하면 막질을 악화시킴으로써 필요한 고정 전하를 발현시키도록 하고 있으므로, 리크(leak) 전류의 증대나 환경 변화에 의한 신뢰성 저하의 우려가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것이고, 반도체 디바이스에 사용되는 절연막 내에, 막질의 저하를 억제하면서 필요한 고정 전하를 효율적으로 생성하는 것을 주된 과제로 하는 것이다.
상기 과제를 해결하기 위해 예의 검토한 결과, 본 발명자들은 이온 주입을 행함으로써 막 내에 생성되는 원자 충돌에 의한 결함이, 주입 이온의 분포보다 얕은 영역에 분포하는 것에 착목해서 본 발명에 상도했다.
즉, 본 발명에 따른 고정 전하 제어 방법은, 반도체 디바이스에 사용되는 절연막 내의 고정 전하를 제어하는 방법으로서, 상기 절연막의 표면에 금속막을 형성하고, 상기 금속막을 통해서 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 것을 특징으로 한다.
이러한 구성이면, 금속막을 통해서 절연막에 이온 주입하도록 하고 있으므로, 이온 주입에 의해 생성되는 결함의 모두를 절연막에 분포시키는 일 없이 금속막 내에도 분포시킬 수 있어 절연막 내에 있어서의 결함에 의한 막질의 저하를 적게 할 수 있다. 그리고, 이온 주입을 행할 때의 금속막의 두께나 이온의 비정(飛程)을 조정함으로써 절연막 내에 있어서의 고정 전하 밀도를 용이하게 조정할 수 있다. 예를 들면, 금속막을 얇게 하거나, 이온의 주입 깊이를 크게 하여 결함의 대부분을 금속막 내에 분포시킴으로써, 절연막 내에 부의 고정 전하를 효율적으로 발현시킬 수 있다. 한편, 금속막을 얇게 하거나 이온의 주입 깊이를 크게 하여 절연막 내에 형성되는 결함의 분포를 크게 함으로써, 정의 고정 전하를 효율적으로 발현시킬 수도 있다. 게다가, 절연막 전체의 막질을 변화시키는 것이 아니고, 이온 주입에 의해 표층 부분만의 막질을 변화시키도록 하고 있으므로, 절연막의 본래의 절연 특성을 거의 유지한 상태에서, 부분적인 기능의 부가를 행할 수 있다.
상기 고정 전하 제어 방법에서는, 상기 금속막의 두께가 상기 이온 주입에 의한 이온의 평균 비정과 대략 동일하고, 또한 상기 금속막의 두께와 상기 절연막의 두께의 합이, 상기 이온 주입에 의한 이온의 평균 비정과 그 표준 편차의 합보다 큰 것이 바람직하다.
이렇게 하면, 금속막의 두께와 이온의 평균 비정을 대략 동일하게 함으로써, 주입 이온의 대부분을 하층의 절연막 내에 주입시키는 한편, 원자 충돌에 의해 생성되는 결함의 대부분을 상층의 금속막 내에 머무르게 할 수 있으므로, 절연막 내에 부의 고정 전하를 효율적으로 생성할 수 있다. 또한, 금속막의 두께와 절연막의 두께의 합을, 이온의 평균 비정과 그 표준 편차의 합보다 크게 하고 있으므로, 절연막의 전체를 통과하는 주입 이온의 분포를 적게 할 수 있고, 절연막의 이면에 접하는 재료에 대한 영향을 적게 할 수 있다.
상기 고정 전하 제어 방법의 효과를 현저하게 발휘하는 상기 절연막의 구체적 형태로서, 산화막, 질화막 또는 산질화막을 포함해서 구성되는 것이 열거된다.
상기 고정 전하 제어 방법의 효과를 현저하게 발휘하는 상기 금속막의 구체적 형태로서는 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티타늄 또는 티타늄 합금으로 구성되는 것이 열거된다.
상기 고정 전하 제어 방법의 효과를 현저하게 발휘하는 상기 이온 주입으로 주입되는 이온종의 구체적 형태로서는, O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상이 열거된다.
또한, 본 발명의 박막 트랜지스터의 제조 방법은, 톱 게이트형의 박막 트랜지스터의 제조 방법으로서, 절연성의 기판의 표면에 산화물 반도체 재료로 이루어지는 채널층을 형성하는 채널층 형성 공정과, 상기 채널층의 표면에 게이트 절연층을 형성하는 게이트 절연층 형성 공정과, 상기 게이트 절연층의 표면에 금속 재료로 이루어지는 제 1 게이트 전극층을 형성하는 제 1 게이트 전극 형성 공정과, 상기 제 1 게이트 전극층을 통해서 상기 게이트 절연층에 이온 주입을 행하는 제 1 이온 주입 공정을 포함하는 것을 특징으로 한다.
이러한 박막 트랜지스터의 제조 방법이면, 상기한 고정 전하 제어 방법과 동일한 작용 효과를 발휘할 수 있다. 즉, 예를 들면 금속 재료로 구성되는 제 1 게이트 전극층을 통해서 게이트 절연층에 이온 주입을 행함으로써 상층의 제 1 게이트 전극층 내에 이온 주입에 의한 결함을 남기면서, 게이트 절연층 내에 있어서의 제 1 게이트 전극층과의 계면 근방에 주입 이온을 많이 분포시켜, 필요한 고정 전하를 발현시킬 수 있다. 이것에 의해 고정 전하에 의한 전기적인 특성 제어가 가능하게 되고, 고이동도이면서, 또한 정의 역치 전압에서의 동작이 용이한 박막 트랜지스터를 제조할 수 있다.
또한, 상기 박막 트랜지스터의 제조 방법은, 상기 제 1 이온 주입 공정 후, 상기 제 1 게이트 전극층의 표면에, 상기 제 1 게이트 전극층보다 두께가 두꺼운 금속 재료로 이루어지는 제 2 게이트 전극층을 형성하는 제 2 게이트 전극 형성 공정을 더 포함하는 것이 바람직하다.
제 1 이온 주입 공정에 있어서 이온을 통과시키는 제 1 게이트 전극은, 그 두께를 이온의 비정과 같은 정도로 얇게 할 필요가 있다. 제 1 이온 주입 공정 후에, 보다 두께가 두꺼운 제 2 게이트 전극을 형성함으로써 게이트 전극으로서의 기능을 확실하게 발휘시킬 수 있다.
또한, 상기 박막 트랜지스터의 제조 방법은, 상기 제 2 게이트 전극의 표면에 패터닝한 레지스트를 적층한 후, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 에칭에 의해 패터닝하는 에칭 공정을 더 포함하고, 상기 에칭 공정에 있어서, 이온 주입이 행해진 상기 게이트 절연층의 표층의 일부를 제거하는 것이 바람직하다.
제 1 이온 주입 공정 후의 게이트 절연층 내의 상층부에 있어서, 게이트 전극보다 층방향의 외측의 영역은, 최종적인 박막 트랜지스터의 구조이고 소스 전극 및 드레인 전극에 연결되는 영역이 된다. 그 때문에, 이온 주입이 행해진 게이트 절연층의 표층의 일부를 제거함으로써 게이트 절연층을 통해서 게이트 전극과 소스 전극 및 드레인 전극 사이에서 전류의 리크가 발생하는 것을 방지할 수 있다.
상기 에칭 공정 후, 패터닝된 상기 제 1 게이트 전극층, 상기 제 2 게이트 전극층 및 상기 레지스트를 마스크로 해서, 상기 게이트 절연층을 통해서 상기 채널층에 이온 주입을 행하는 제 2 이온 주입 공정을 더 포함하는 것이 바람직하다.
이것에 의해 최종적인 박막 트랜지스터를 셀프얼라인 구조로 할 수 있고, 제 1 게이트 전극층 및 제 2 게이트 전극층과, 채널층에 이온 주입을 행함으로써 형성되는 소스 영역 및 드레인 영역 사이의 기생 용량을 적게 할 수 있음과 아울러, 기판면 내에서의 기생 용량의 불균형을 억제할 수 있기 때문에, 고속 스위칭을 가능하게 할 수 있다.
게이트 절연층의 고정 전하를 보다 적게 하기 위해서는, 상기 제 1 이온 주입 공정 후에 열처리를 행하는 것이 바람직하다.
또한, 본 발명의 박막 트랜지스터는, 기판 상에 산화물 반도체로 이루어지는 채널층과, 게이트 절연층과, 게이트 전극층이 이 순서대로 적층된 톱게이트형의 것으로서, 상기 게이트 절연층에 있어서의 상기 게이트 전극과의 계면 근방에, 이온 주입에 의해 첨가된 원소가 분포되어 있는 것을 특징으로 한다.
이러한 박막 트랜지스터이면, 상기한 고정 전하 제어 방법 및 박막 트랜지스터의 제조 방법과 같은 작용 효과를 발휘할 수 있다.
이와 같이 구성한 본 발명에 의하면, 반도체 디바이스에 사용되는 절연막 내에, 막질의 저하를 억제하면서 필요한 고정 전하를 효율적으로 생성할 수 있다.
도 1은 본 실시형태의 고정 전하 제어법 방법을 이용하여 작성한 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 2는 이온 주입에 의한 주입 이온 분포와 결함 분포를 설명하는 도면이다.
도 3은 동 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 단면도이다.
도 4는 실시예에서 사용한 평가 샘플의 구성을 모식적으로 나타내는 도면이다.
도 5는 실시예 1에 있어서의 시뮬레이션 결과를 나타내는 도면이고, 주입 이온의 에너지와 주입 깊이의 관계를 나타내는 도면이다.
도 6은 실시예 1에 있어서의 측정 결과를 나타내는 도면이고, 이온 주입량과 고정 전하 밀도의 관계성을 나타내는 도면이다.
도 7은 실시예 2에 있어서의 측정 결과를 나타내는 도면이고, 이온 주입 후의 열처리와 고정 전하 밀도의 관계성을 나타내는 도면이다.
이하에, 본 발명의 고정 전하 제어 방법을 이용해서 제조한 박막 트랜지스터(1) 및 그 제조 방법의 일실시형태에 대해서 설명한다.
<1. 박막 트랜지스터>
본 실시형태의 박막 트랜지스터(1)는, 소위 톱 게이트형의 TFT이고, 산화물 반도체를 채널에 사용한 것이다. 구체적으로는 도 1에 나타내는 바와 같이, 기판(2)과, 채널층(활성층)(3)과, 게이트 절연층(특허청구 범위의 절연막에 상당)(4)과, 게이트 전극층(5)과, 절연층(6)과, 소스 전극(7) 및 드레인 전극(8)을 갖고 있고, 기판(2)측으로부터 이 순서대로 형성되어 있다. 이하, 각 부에 대해서 상술한다.
(1) 기판
기판(2)은 광을 투과할 수 있도록 임의의 재료로 구성되어 있고, 예를 들면,폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES), 아크릴, 폴리이미드 등의 플라스틱(합성 수지)이나 유리 등에 의해 구성되어도 좋다.
(2) 채널층
채널층(3)은, 게이트 전압의 인가에 의해, 소스 전극(7)과 드레인 전극(8) 사이에 채널을 형성하고, 전류를 통과시키는 것이다. 채널층(3)은 산화물 반도체로 이루어지고, 예를 들면 In, Ga, Zn, Sn, Al, Ti 등으로부터 선택되는 적어도 1종의 원소의 산화물을 주성분으로서 포함하고 있다. 채널층(3)을 구성하는 재료의 구체예로서는, 예를 들면, In2O3을 주구성 요소로 하는 산화물 재료, In-Ga-Zn-O (IGZO), In-Al-Mg-O, In-Al-Zn-O 또는 In-Hf-Zn-O 등이 열거된다. 이 채널층(3)은 예를 들면 비정질(아모르포스)의 산화물 반도체막에 의해 구성되어 있다. 본 실시형태의 채널층(3)은 단층 구조이지만, 이것에 한정되지 않고, 조성이나 결정성이 서로 상이한 복수의 층을 포개어 구성한 적층 구조이어도 좋다.
이 채널층(3)은 기판(2)의 표면의 일부를 덮도록 형성되어 있다. 그리고 기판(2)의 표면에는, 채널층(3)을 양측으로부터 샌드위칭함과 아울러, 채널층(3)에 전기적으로 접속하도록 하고, 소스 영역층(S)과 드레인 영역층(D)이 형성되어 있다. 이 소스 영역층(S)과 드레인 영역층(D)은, 적층 방향을 따라서 형성된 콘택트 홀(H)을 통해서 소스 전극(7)과 드레인 전극(8)에 각각 전기적으로 접속되어 있다. 또한, 콘택트 홀(H)에는, 예를 들면, 몰리브덴 등의 금속이 충전되어 있다.
(3) 게이트 절연층
게이트 절연층(4)은 채널층(3), 소스 영역층(S) 및 드레인 영역층(D)의 표면을 덮도록 형성되어 있다. 이 게이트 절연층(4)은, 높은 절연성을 갖는 산화막, 질화막, 산질화막 등의 임의의 절연 재료로 구성되어 있다. 게이트 절연층(4)은 예를 들면, SiOx, SiNx, SiON, Al2O3, Y2O3, Ta2O5, Hf2 등으로부터 선택되는 1개 이상의 산화물을 포함하는 절연막이어도 좋다. 게이트 절연층(4)은, 이것들의 도전성 막을 단층 구조 또는 2층 이상의 적층 구조로 한 것이어도 좋다.
(4) 게이트 전극층
게이트 전극층(5)은, 박막 트랜지스터(1)에 인가되는 게이트 전압에 의해 채널층(3) 중의 캐리어 밀도를 제어하는 것이다. 게이트 전극층(5)은, 게이트 절연층(4)의 표면에 있어서, 채널층(3)의 바로 위에 위치하도록 형성되어 있다. 보다 구체적으로 게이트 전극층(5)은, 층내 방향(적층 방향에 직교하는 방향)을 따른 그 양 끝면의 위치가, 채널층(3)의 양 끝면의 위치와 맞도록 해서 형성되어 있다. 이 게이트 전극층(5)은, 높은 도전성을 갖는 임의의 금속 재료로 구성되어 있고, 예를 들면 Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag 등으로부터 선택되는 1종 이상의 금속으로 구성되어 있어도 되고, Al 합금, Ag 합금, Mo 합금, Ti 합금 등의 합금에 의해 구성되어 있어도 된다.
본 실시형태의 게이트 전극층(5)은 두께가 상이한 2층 이상의 적층 구조로 구성되어 있고, 게이트 절연층(4)측으로부터 순서대로, 제 1 게이트 전극층(특허청구 범위의 금속막에 상당)(51)과, 제 1 게이트 전극층(51)보다 두께가 큰 제 2 게이트 전극층(52)을 구비하고 있다. 또한, 제 1 게이트 전극층(51)과 제 2 게이트 전극층(52)은, 같은 금속 재료에 의해 구성되어 있어도 되고, 서로 상이한 금속 재료에 의해 구성되어 있어도 된다.
(5) 절연층
절연층(6)은 게이트 전극층(5)과, 소스 전극(7) 및 드레인 전극(8) 사이를 절연하는 것이며, 예를 들면 불소를 함유하는 실리콘 산화막 등에 의해 구성된다. 절연층(6)은, 게이트 전극층(5)의 전면(상면 및 측면)과 게이트 절연층(4)의 표면을 덮도록 형성되어 있다.
(6) 소스 전극, 드레인 전극
소스 전극(7) 및 드레인 전극(8)은, 채널층(3)의 표면을 부분적으로 덮도록 서로 이간해서 형성되어 있다. 소스 전극(7) 및 드레인 전극(8)은 게이트 전극층(5)과 동일하게 전극으로서 기능하도록 높은 도전성을 갖는 재료로 구성되어 있다. 소스 전극(7) 및 드레인 전극(8)은, 단일의 재료로 이루어지는 단층 구조이어도 좋고, 서로 상이한 재료로 이루어지는 복수의 층을 포갠 적층 구조이어도 좋다.소스 전극(7) 및 드레인 전극(8)은, 절연층(6) 및 게이트 절연층(4)을 적층 방향을 따라 관통하는 콘택트 홀(H)을 통해서 소스 영역층(S) 및 드레인 영역층(D)에 각각 전기적으로 접속되어 있다.
(7) 게이트 절연층 내의 고정 전하
그리고 본 실시형태의 박막 트랜지스터(1)에서는, 게이트 절연층(4) 내에 있어서의 게이트 전극층(5)과의 계면 근방에, 이온 주입을 행함으로써 형성된(발현된) 부의 고정 전하가 존재하고 있다.
본 실시형태의 박막 트랜지스터(1)에서는, 제 1 게이트 전극층(51)의 두께(dM)와 게이트 절연층(4)의 두께(di)와, 주입 이온(예를 들면, O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, Ar 등의 희가스 이온)의 평균 비정(Rp)과, 그 표준 편차(ΔRp)와의 관계를 조정함으로써 주입 이온(예를 들면, O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, Ar 등의 희가스 이온)의 대부분을 게이트 절연층(4) 내에 머물게 하면서, 게이트 절연층(4) 내에 있어서의 이온 주입에 의한 격자 결함이 적어지도록 하고 있다. 구체적으로 본 실시형태의 박막 트랜지스터(1)에서는, 이하의 조건(A) 및 (B)의 양방을 충족시키도록 구성되어 있다.
(A) 제 1 게이트 전극층(51)의 두께(dM)와 이온 주입에 의한 이온의 평균 비정(Rp)이 대략 동일(dM≒Rp)
(B) 제 1 게이트 전극층(51)의 두께(dM)과 게이트 절연층(4)의 두께(di)의 합이 이온 주입에 의한 이온의 평균 비정(Rp)과 그 표준 편차(ΔRp)의 합보다 크다(dM+di>Rp+ΔRp)
또한, 이온의 평균 비정(Rp)이란 이온 주입된 이온이 막 중에서 깊이 방향(적층 방향)에 분포되는 확률 분포의 최대치의 깊이 위치이며, 또한 이 경우의 표준 편차(ΔRp)는 동 분포의 안측(층 내 방향측)으로의 확장을 나타내는 지표이다.
그리고, 제 1 게이트 전극층(51)과 게이트 절연층(4) 모두, 그 층 내에는 이온 주입에 의한 주입 이온과, 이온 주입에 의한 결함이 분포되어서 형성되어 있다. 도 2에 나타내는 바와 같이, 주입 이온은 제 1 게이트 전극층(51)과 게이트 절연층(4)의 계면 근방에 있어서 분포 밀도가 최대가 되고, 또한 제 1 게이트 전극층(51)보다 게이트 절연층(4)에 많이 분포하고 있다. 한편, 이온 주입에 의한 결함은, 제 1 게이트 전극층(51) 내에서 분포 밀도가 최대가 되고, 또한 게이트 절연층(4)보다 제 1 게이트 전극층(51)에 많이 분포하고 있다. 또한, 제 1 게이트 전극층(51) 상에 형성된 제 2 게이트 전극층(52)에는, 이온 주입에 의한 주입 이온과 격자 결함은 형성되어 있지 않다.
또한 원소의 분포의 관점에서 말하면, 본 실시형태의 박막 트랜지스터(1)에서는, 게이트 절연층(4)에 있어서의 제 1 게이트 전극층(51)과의 계면 근방에 이온 주입에 의해 첨가된 원소가 분포하고 있다. 또한, 제 1 게이트 전극층(51)에 있어서의 게이트 절연층(4)과의 계면 근방에도 이온 주입에 의해 첨가된 원소가 분포하고 있다.
<2. 박막 트랜지스터의 제조 방법>
다음에, 상술한 구조의 박막 트랜지스터(1)의 제조 방법을, 도 3을 참조해서 설명한다. 본 실시형태의 박막 트랜지스터(1)의 제조 방법은, 채널층 형성 공정과, 게이트 절연층 형성 공정과, 게이트 전극 형성 공정과, 소스 영역/드레인 영역 형성 공정과, 절연층 형성 공정과, 소스 전극/드레인 전극 형성 공정을 포함하고 있다. 이하, 각 공정에 대해서 설명한다.
(1) 채널층 형성 공정
우선, 기판(2) 상에 채널층(3)을 형성한다. 이 채널층(3)은, 기지의 방법에 의해 형성해도 좋다. 예를 들면 플라즈마를 사용하고, InGaZnO 등의 도전성 산화물 소결체를 타겟으로 해서 스퍼터링함으로써, 기판(2)의 전면을 덮도록 채널층(3)을 형성해도 좋다. 또한, 이것에 한하지 않고, 다른 방법에 의해, 산화물 반도체로 이루어지는 채널층(3)을 형성해도 좋다.
(2) 게이트 절연층 형성 공정
다음에, 산화막, 질화막, 산질화막 등의 임의의 절연 재료로 구성되는 게이트 절연층(4)을 채널층(3) 상에 형성한다. 여기에서는, 예를 들면 플라즈마 CVD법 등의 기지의 방법에 의해, 채널층(3)의 전면을 덮도록 게이트 절연층(4)을 형성한다.
(3) 게이트 전극 형성 공정
다음에 게이트 절연층(4) 상에 게이트 전극층(5)을 형성한다. 이 공정은, 제1 게이트 전극 형성 공정과, 제 1 이온 주입 공정과, 제 2 게이트 전극 형성 공정을 순서대로 포함한다.
(3-1) 제 1 게이트 전극 형성 공정
우선, 게이트 절연층(4) 상에 진공 증착법 등의 기지의 방법에 의해, 금속 또는 합금 등의 금속 재료로 이루어지는 제 1 게이트 전극층(51)을 형성한다. 제 1 게이트 전극층(51)은, 게이트 절연층(4)의 전면을 덮도록 형성되어 있어도 좋다. 여기서, 형성하는 제 1 게이트 전극층(51)의 두께는, 상기한 조건 (A) dM≒Rp 및 조건 (B) dM+di>Rp+ΔRp를 충족시키도록 한다.
(3-2) 제 1 이온 주입 공정
다음에, 도 3의 (a)에 나타내는 바와 같이, 형성된 제 1 게이트 전극층(51)을 통해서 게이트 절연층(4)에 대하여 이온 주입을 행한다. 이온 주입은 기지의 이온 주입법에 의해 행해도 좋다. 이 이온 주입 공정은, 적층 방향으로부터 보아 절연층(4)의 전면에 대하여 이온을 주입하도록 행해진다. 주입하는 이온종은, 예를 들면 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, Ar 등의 희가스 이온이지만, 이것에 한정되지 않는다. 이온 에너지는 예를 들면, 5keV∼30keV이지만 이것에 한정되지 않는다. 또한 이온 주입량(도즈량)은, 예를 들면 1×1013ions/cm2∼1×1015ions/cm2이지만, 이것에 한정되지 않는다. 이온 에너지 및 이온 주입량은, 이온의 평균 비정(Rp)이 상기한 조건 (A) 및 (B)를 만족시키도록 설정된다. 이것에 의해, 게이트 절연층(4)에 있어서의 제 1 게이트 전극층(51)과의 계면 근방에 부의 고정 전하가 형성된다.
(3-3) 제 2 게이트 전극 형성 공정
제 1 이온 주입 공정 후, 도 3의 (b)에 나타내는 바와 같이, 제 1 게이트 전극층(51) 상에 제 2 게이트 전극층(52)을 형성한다. 제 2 게이트 전극층(52)은, 제 1 게이트 전극층(51)의 전면을 덮도록 형성되어 있어도 좋다. 제 2 게이트 전극층(52)은, 제 1 게이트 전극층(51)보다 두께가 두꺼워지도록 진공 증착법 등의 기지의 방법에 의해 형성된다.
(4) 소스 영역/드레인 영역 형성 공정
다음에, 도 3의 (c)에 나타내는 바와 같이, 채널층(3)을 사이에 두도록 소스 영역층(S) 및 드레인 영역층(D)을 형성한다. 이 공정은 레지스트 패터닝 공정과, 에칭 공정과, 제 2 이온 주입 공정을 포함한다.
(4-1) 레지스트 패터닝 공정
우선, 게이트 전극층(5)(구체적으로는 제 2 게이트 전극층(52)) 상에 포토레지스트(R)를 도포하고, 노광 및 현상을 행한다. 이 포토레지스트(R)는, 게이트 전극층(5) 상에 있어서, 최종적으로 채널층(3)이 되는 부위의 직상에만 선택적으로 도포한다.
(4-2) 에칭 공정
다음에, 게이트 전극층(5)에 있어서의 포토레지스트(R)가 도포되어 있지 않은 부분을 에칭에 의해 제거하고, 제 1 게이트 전극층(51) 및 제 2 게이트 전극층(52)의 패터닝을 행한다. 이 에칭 공정에 있어서, 게이트 절연층(4)에 있어서의 게이트 전극층(5)과의 계면 근방의 영역(즉, 제 1 이온 주입 공정에서 이온이 주입된 표층 영역)을 제거한다.
(4-3) 제 2 이온 주입 공정
다음에, 에칭 후의 게이트 절연층(4)을 통해서 채널층(3)에 있어서의 게이트 전극층(5)의 외측의 영역에 이온 주입을 행하고, 채널층(3)의 양 외측에 소스 영역층(S)과 드레인 영역층(D)을 형성한다. 이 이온 주입 공정에서는, 적층한 포토레지스트(R) 및 게이트 전극층(5)을 마스크로 하여 행한다. 또한, 상기 공정의 이온 주입은 기지의 임의의 방법에 의해 행해도 좋다.
(5) 절연층 형성 공정
제 2 이온 주입 공정 후, 도 3의 (d)에 나타내는 바와 같이, 포토레지스트(R)를 제거하고 나서 절연층(6)을 형성한다. 절연층(6)은, 게이트 절연층(4) 및 게이트 전극층(5)의 표면의 전면을 덮도록 해서 형성된다. 절연층(6)은, 예를 들면플라즈마 CVD법 등의 임의의 방법에 의해 형성되어도 좋다.
(6) 소스 전극/드레인 전극 형성 공정
그 후, 도 3의 (e)에 나타내는 바와 같이, 게이트 절연층(4) 상에 소스 전극(7) 및 드레인 전극(8)을 형성한다. 소스 전극(7) 및 드레인 전극(8)의 형성은, 예를 들면, RF 마그네트론 스퍼터링 등을 사용한 기지의 방법에 의해 형성할 수 있다. 이 소스 전극(7) 및 드레인 전극(8)은 에칭 등에 의해 적층 방향으로 형성한 콘택트 홀(H)을 통해서 소스 영역층(S) 및 드레인 영역층(D)에 각각 접속된다.
(7) 열처리 공정
또한, 필요에 따라서, 상기한 제 1 이온 주입 공정 및/또는 제 2 이온 주입 공정 후에 산소를 포함하는 대기압 하의 분위기 중에서 열처리를 행해도 된다. 이 열처리 공정을 행함으로써 게이트 절연층(4)에 형성되어 있는 고정 전하를 보다 적게 할 수 있고, 또한 게이트 절연층(4)/산화물 반도체층(3)의 계면 결함을 저감할 수 있다. 열처리에 있어서의 로 내 온도는 특별히 한정되지 않고, 예를 들면, 150℃ 이상 300℃ 이하이다. 또한, 열처리 시간은 특별히 한정되지 않고, 예를 들면, 1∼3시간이다.
이상에 의해, 본 실시형태의 박막 트랜지스터(1)를 얻을 수 있다.
<3. 본 실시형태의 효과>
이렇게 한 본 실시형태의 박막 트랜지스터(1)의 제조 방법에 의하면, 금속 재료로 구성되는 제 1 게이트 전극층(51)을 통해서 게이트 절연층(4)에 이온 주입을 행함으로써 상층의 제 1 게이트 전극층(51) 내에 이온 주입에 의한 결함을 중지시키면서, 게이트 절연층(4) 내에 있어서의 제 1 게이트 전극층(51)과의 계면 근방에 주입 이온을 많이 분포시키고, 필요한 고정 전하를 발현시킬 수 있다. 게다가, 이온 주입을 행할 때의 제 1 게이트 전극층(51)의 두께나 이온 주입에 의한 이온의 비정을 조정함으로써, 게이트 절연층(4) 내에 있어서의 부의 고정 전하 밀도를 효율적으로 조정할 수 있다. 이것에 의해 고정 전하에 의한 전기적인 특성 제어가 가능하게 되고, 고이동도이면서, 또한 정의 역치 전압에서의 동작이 용이한 박막 트랜지스터(1)를 제조할 수 있다.
또한, 본 발명의 고정 전하 제어 방법은 상기 실시형태에 한정되는 것이 아니다.
예를 들면, 상기 실시형태에서는 고정 전하 제어 방법의 일례로서 박막 트랜지스터(1)의 제조 방법을 예시했지만 이것에 한정되지 않는다. 다른 실시형태에서는, 박막 트랜지스터 이외의 다른 반도체 디바이스의 제조 방법에 있어서 본 발명의 고정 전하 제어 방법이 사용되어도 좋다.
또한, 상기 실시형태의 제조 방법은, 박막 트랜지스터(1)의 프론트 채널측의 절연막(게이트 절연층(4))에 부의 고정 전하를 발현시키는 것이었지만, 이것에 한정되지 않는다. 다른 실시형태에서는, 박막 트랜지스터(1)의 백채널측에 절연층을 형성하고, 이 절연층에 정의 고정 전하를 발현시키도록 해도 좋다.
그 외, 본 발명은 상기 실시형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 여러가지 변형이 가능한 것은 말할 필요도 없다. 예를 들면, 상술한 복수의 예시적인 실시형태는, 이하의 형태의 구체예인 것이 당업자에 의해 이해된다.
(형태 1) 반도체 디바이스에 사용되는 절연막 내의 고정 전하를 제어하는 방법으로서, 상기 절연막의 표면에 금속막을 형성하고, 상기 금속막을 통해서 상기절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 제어 방법.
(형태 2) 상기 금속막의 두께가 상기 이온 주입에 의한 이온의 평균 비정과 대략 동일하고, 또한 상기 금속막의 두께와 상기 절연막의 두께의 합이 상기 이온 주입에 의한 이온의 평균 비정과 그 표준 편차의 합보다 큰 형태 1에 기재된 고정 전하 제어 방법.
(형태 3) 상기 절연막이 산화막, 질화막 또는 산질화막을 포함해서 구성되는 것인 형태 1 또는 형태 2에 기재된 고정 전하 제어 방법.
(형태 4) 상기 금속막이 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티타늄 또는 티타늄 합금으로 구성되는 것인 형태 1∼형태 3 중 어느 하나에 기재된 고정 전하 제어 방법.
(형태 5) 상기 이온 주입으로 주입되는 이온종은, O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상인 형태 1∼형태 4 중 어느 하나에 기재된 고정 전하 제어 방법.
(형태 6) 톱 게이트형의 박막 트랜지스터의 제조 방법으로서, 절연성의 기판의 표면에 산화물 반도체 재료로 이루어지는 채널층을 형성하는 채널층 형성 공정과, 상기 채널층의 표면에 게이트 절연층을 형성하는 게이트 절연층 형성 공정과, 상기 게이트 절연층의 표면에 금속 재료로 이루어지는 제 1 게이트 전극층을 형성하는 제 1 게이트 전극 형성 공정과, 상기 제 1 게이트 전극층을 통해서 상기 게이트 절연층에 이온 주입을 행하는 제 1 이온 주입 공정을 포함하는 박막 트랜지스터의 제조방법.
(형태 7) 상기 제 1 이온 주입 공정 후, 상기 제 1 게이트 전극층의 표면에,상기 제 1 게이트 전극층보다 두께가 큰 금속 재료로 이루어지는 제 2 게이트 전극층을 형성하는 제 2 게이트 전극 형성 공정을 더 포함하는 형태 6에 기재된 박막 트랜지스터의 제조 방법.
(형태 8) 상기 제 2 게이트 전극의 표면에 패터닝된 레지스트를 적층한 후, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 에칭에 의해 패터닝하는 에칭 공정을 더 포함하고, 상기 에칭 공정에 있어서, 이온 주입이 행해진 상기 게이트 절연층의 표층의 일부를 제거하는 형태 7에 기재된 박막 트랜지스터의 제조 방법.
(형태 9) 상기 에칭 공정 후, 패터닝된 상기 제 1 게이트 전극층, 상기 제 2 게이트 전극층 및 상기 레지스트를 마스크로 해서, 상기 게이트 절연층을 통해서 상기 채널층에 이온 주입을 행하는 제 2 이온 주입 공정을 더 포함하는 형태 8에 기재된 박막 트랜지스터의 제조 방법.
(형태 10) 상기 제 1 이온 주입 공정 후에 열처리를 행하는 형태 6∼형태 9 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
(형태 11) 기판 상에, 산화물 반도체로 이루어지는 채널층과, 게이트 절연층과, 게이트 전극층이 이 순서대로 적층된 톱 게이트형의 박막 트랜지스터로서, 상기 게이트 절연층에 있어서의 상기 게이트 전극과의 계면 근방에, 이온 주입에 의해 첨가된 원소가 분포되어 있는 박막 트랜지스터.
실시예
이하, 실시예를 들어서 본 발명을 보다 구체적으로 설명한다. 본 발명은 이하의 실시예에 의해 제한을 받는 것이 아니고, 상기, 후기의 취지에 적합할 수 있는 범위에서 적당히 변경을 더해서 실시하는 것이 물론 가능하고, 그것들은 모두 본 발명의 기술적 범위에 포함된다.
<실시예 1. 금속층의 유무 및 이온 주입량과, 고정 전하 밀도와의 관계성>
이온 주입 시에 있어서의 금속층의 유무 및 이온 주입량과, 고정 전하 밀도와의 관계성을 평가했다.
(1) 평가 샘플
이 실시예에서는, 도 4에 나타내는 바와 같이, 실리콘 기판 상에 열산화 실리콘막과 금속층을 적층한 샘플(금속층이 있는 샘플)과, 실리콘 기판 상에 열산화 실리콘막만을 적층한 샘플(금속층이 없는 샘플)의 2종류의 평가 샘플을 각각 복수 준비했다. 각 평가 샘플에 있어서, 실리콘 기판은, n형이며, 비저항 1∼10Ωcm의 것을 사용했다. 또한, 각 평가 샘플에 있어서, 열산화 실리콘막의 막두께는 100nm로 했다. 또한 금속층이 있는 샘플에서는, 금속층으로서, 막두께 약 10nm의 Al-Si합금막을 형성했다.
(2) 이온 주입
그리고 준비한 각 평가 샘플에 대하여, 이온 주입량과 주입하는 이온종을 변경해서 이온 주입을 행했다. 이온 주입량(도즈량)은 1×1013ions/cm2∼1×1015ions/cm2으로 했다. 또한, 주입 이온종은, N+, O+, Ar+으로 했다. 또한 어느 쪽의 평가 샘플도, 주입하는 이온 에너지를 10keV로 했다. 또한, 주입 이온(N+, O+, Ar+)의 이온 에너지와 주입 깊이의 관계의 관계를 시뮬레이션 소프트웨어(SRIM2013)를 사용해서 계산한 결과를 도 5에 나타낸다. 이 시뮬레이션에서는, 이온 주입의 대상을, Si 기판 상에 산화 실리콘막(막두께 100nm)으로 하고, 주입 이온의 에너지를 5∼30keV로 하고 있다.
(3) 고정 전하 밀도의 평가
그리고, 이온 주입 후의 각 평가 샘플에 있어서의 열산화 실리콘막의 고정 전하 밀도를 C-V법에 의해 측정했다. 또한, 금속층이 없는 샘플에 대해서는, 열산화 실리콘막에 접촉하는 전극을 형성해서 행했다. 그 결과를 도 6에 나타낸다.
도 6에 나타내는 바와 같이, 이온 주입 전에 측정한 열산화 실리콘막의 고정 전하 밀도(약 3×1011/cm2에 대하여, 이온 주입 후의 금속층이 없는 샘플에서는, 정의 고정 전하의 증가가 보였다. 산화 실리콘 중의 결함은, 정의 고정 전하를 발현하는 것이 통상 알려져 있는 점으로부터, 금속층이 없는 샘플에 대한 이온 주입에서는, 이온 주입 시에 생성되는 결함에 의해 정의 전하가 증가한 것으로 생각된다.
한편, 금속층(Al-Si)을 통해서 이온 주입을 행한 금속층이 있는 샘플에서는, 정의 고정 전하의 감소가 보였다. 금속층을 통한 이온 주입에서는 원래의 전하량을 거의 캔슬할 수 있는 정도의 부의 전하를 생성할 수 있는 것이 확인된다. 이 결과로부터, 금속층을 통한 이온 주입에서는, 이온 주입에 의한 결함을 금속층 내에 가둘 수 있기 때문에, 주입 이온이 분포하는 산화 실리콘막과 금속층의 계면 근방에 부의 고정 전하를 발현시킬 수 있는 것이 확인되었다.
또한, 도 5에 나타내는 주입 이온의 깊이 분포로부터는, 무거운 원소에 비해서 가벼운 원소가 보다 깊게 들어가고, N+, O+, Ar+의 순서대로 깊게 들어가는 것이 확인된다. 그 때문에, 금속층이 있는 평가 샘플의 금속층의 두께가 같은 경우, 무거운 원소에 비해서 가벼운 원소를 주입 이온으로서 주입하는 쪽이, 산화 실리콘막 내에 주입 결함이 생성되기 쉬워진다. 도 6에 있어서, 주입하는 이온종의 차이에 의해 실리콘 산화막의 고정 전하 밀도가 상이한 것은 이것 때문이라고 생각된다.
이상의 결과로부터, 산화 실리콘막에 형성되는 부의 고정 전하 밀도(또는 전하량)는, 주입하는 이온종과 이온 주입량으로 제어할 수 있는 것을 확인할 수 있었다. 또한, 산화 실리콘막의 두께를 이온의 주입 깊이보다 충분히 작게 함으로써, 절연막으로서의 기능을 손상시키지 않고 기능을 부가할 수 있는 것을 확인할 수 있었다.
<실시예 2. 이온 주입 후의 열처리와 고정 전하 밀도의 관계성>
다음에, 이온 주입 후의 열처리와 고정 전하 밀도의 관계성을 평가했다.
(1) 평가 샘플
이 실시예에서는, 상술한 실시예 1과 같은 조건의 금속층이 있는 샘플을 복수 준비했다.
(2) 이온 주입
그리고 각 금속층이 있는 샘플에 대하여, 이온 주입량과 주입하는 이온종을 변경해서 이온 주입을 행했다. 이온 주입의 조건은, 상술의 실시예 1과 같다. 또한, 이 실시예에서는, 주입 이온종을 N+, O+로 하고 있다.
(3) 열처리
그리고, 이온 주입 후의 각 금속층이 있는 샘플에 대하여 열처리를 행했다. 열처리는, 산소를 포함하는 대기압 하의 분위기 중 (200℃)에서 2시간 행했다.
(4) 고정 전하 밀도의 평가
그리고, 열처리 후의 각 평가 샘플에 있어서의 열산화 실리콘막의 고정 전하밀도를 C-V법에 의해 측정했다. 또한, 이 실시예에서는, 각 평가 샘플의 열처리 전의 고정 전하 밀도도, C-V법에 의해 미리 측정하고 있다. 그 결과를 도 7에 나타낸다.
도 7에 나타내는 바와 같이, 이 실시예에서는, 금속층을 통해서 이온 주입을 행한 경우, 그 후의 열처리의 실시에 의하지 않고, 정의 고정 전하 밀도를 감소시킬 수 있는 것을 확인할 수 있었다. 또한, 이온 주입 후에 열처리를 행함으로써, 정의 고정 전하 밀도를 더욱 한결같이 감소시키는 것을 확인할 수 있었다. 이것은, 금속층을 통한 이온 주입으로 금속층을 넘어서 생성된 결함 분포(정의 전하)가 열처리에 의해 감소되고, 주입 이온에 의한 부의 증가가 보다 현저하게 발현된 결과라고 생각된다.
상기한 본 발명의 고정 전하 제어법에 의하면, 반도체 디바이스에 사용되는절연막 내에 막질의 저하를 억제시키면서 필요한 고정 전하를 효율적으로 생성할 수 있다.
1 … 박막 트랜지스터
2 … 기판
3 … 채널층
4 … 게이트 절연층
5 … 게이트 전극층
6 … 절연층
7 … 소스 전극층
8 … 드레인 전극층

Claims (11)

  1. 반도체 디바이스에 사용되는 절연막 내의 고정 전하를 제어하는 방법으로서,
    상기 절연막의 표면에 금속막을 형성하고, 상기 금속막을 통해서 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 제어 방법.
  2. 제 1 항에 있어서,
    상기 금속막의 두께가 상기 이온 주입에 의한 이온의 평균 비정과 대략 동일하고, 또한
    상기 금속막의 두께와 상기 절연막의 두께의 합이, 상기 이온 주입에 의한 이온의 평균 비정과 그 표준 편차의 합보다 큰 고정 전하 제어 방법.
  3. 제 1 항에 있어서,
    상기 절연막이 산화막, 질화막 또는 산질화막을 포함해서 구성되는 것인 고정 전하 제어 방법.
  4. 제 1 항에 있어서,
    상기 금속막이 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티타늄 또는 티타늄 합금으로 구성되는 것인 고정 전하 제어 방법.
  5. 제 1 항에 있어서,
    상기 이온 주입으로 주입되는 이온종은 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상인 고정 전하 제어 방법.
  6. 톱 게이트형의 박막 트랜지스터의 제조 방법으로서,
    절연성의 기판의 표면에 산화물 반도체 재료로 이루어지는 채널층을 형성하는 채널층 형성 공정과,
    상기 채널층의 표면에 게이트 절연층을 형성하는 게이트 절연층 형성 공정과,
    상기 게이트 절연층의 표면에 금속 재료로 이루어지는 제 1 게이트 전극층을 형성하는 제 1 게이트 전극 형성 공정과,
    상기 제 1 게이트 전극층을 통해서 상기 게이트 절연층에 이온 주입을 행하는 제 1 이온 주입 공정을 포함하는 박막 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 이온 주입 공정 후, 상기 제 1 게이트 전극층의 표면에 상기 제 1 게이트 전극층보다 두께가 큰 금속 재료로 이루어지는 제 2 게이트 전극층을 형성하는 제 2 게이트 전극 형성 공정을 더 포함하는 박막 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 게이트 전극의 표면에 패터닝된 레지스트를 적층한 후, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 에칭에 의해 패터닝하는 에칭 공정을 더포함하고,
    상기 에칭 공정에 있어서, 이온 주입이 행해진 상기 게이트 절연층의 표층의 일부를 제거하는 박막 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 에칭 공정 후, 패터닝된 상기 제 1 게이트 전극층, 상기 제 2 게이트 전극층 및 상기 레지스트를 마스크로 해서, 상기 게이트 절연층을 통해서 상기 채널층에 이온 주입을 행하는 제 2 이온 주입 공정을 더 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 1 이온 주입 공정 후에 열처리를 행하는 박막 트랜지스터의 제조 방법.
  11. 기판 상에, 산화물 반도체로 이루어지는 채널층과, 게이트 절연층과, 게이트 전극층이 이 순서대로 적층된 톱 게이트형의 박막 트랜지스터로서,
    상기 게이트 절연층에 있어서의 상기 게이트 전극층과의 계면 근방에, 이온 주입에 의해 첨가된 원소가 분포되어 있는 박막 트랜지스터.
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