KR20230164443A - 클락 발생 장치 및 클락 발생 장치를 포함하는 전자 장치 - Google Patents

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KR20230164443A
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node
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남현석
양재혁
조용성
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삼성전자주식회사
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Abstract

클락 발생 장치 및 클락 발생 장치를 포함하는 전자 장치가 개시된다. 본 발명의 실시예에 따른 클락 발생 장치는, 예비 클락 신호에 응답하여 전원 전압에 대응되는 제1 전압을 출력하는 제1 전압 출력부; 상기 제1 전압 및 부궤환 전압의 차이에 대응되는 주기로 상기 예비 클락 신호 및 최종 클락 신호를 생성하는 클락 신호 출력부; 상기 최종 클락 신호의 주파수 및 제2 전압에 대응되고 일정한 전압 레벨로 필터링(filtering) 된 기준값으로부터 상기 부궤환 전압을 생성하는 부궤환 전압 생성부; 및 상기 제1 전압보다 상기 전원 전압의 변동에 대한 민감도가 낮은 상기 제2 전압을 상기 부궤환 전압 생성부로 출력하는 제2 전압 출력부;를 포함할 수 있다.

Description

클락 발생 장치 및 클락 발생 장치를 포함하는 전자 장치 {Clock Generator and Electronic Device including Clock Generator}
본 발명은 클락 발생 장치 및 클락 발생 장치를 포함하는 전자 장치에 관한 것으로, 높은 정확도를 가지는 클락 생성기 및 클락 생성기를 포함하는 전자 장치에 관한 것이다.
전자 장치는 클락(clock)에 동기되어 동작을 수행한다. 따라서, 안정적인 전자 장치의 동작을 위해 정확한 클락의 생성이 요구된다. 특히, 전자 장치가 고집적화되고 고속화되고 있는 상황에서 동작의 신뢰성을 담보할 수 있거나 저전력 동작 구현이 가능한 클락 생성의 요구가 높아지고 있다.
본 발명은 상술한 과제를 해결하기 위한 것으로서,　높은 정확도를 가지는 클락 생성기 및 클락 생성기를 포함하는 전자 장치를 제공하고자 한다.
본 발명은 상술한 과제를 해결하기 위한 것으로서, 저전력으로 동작하면서도 높은 정확도를 가지는 클락 생성기 및 클락 생성기를 포함하는 전자 장치를 제공하고자 한다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 클락 발생 장치는, 예비 클락 신호에 응답하여 전원 전압에 대응되는 제1 전압을 출력하는 제1 전압 출력부; 상기 제1 전압 및 부궤환 전압의 차이에 대응되는 주기로 상기 예비 클락 신호 및 최종 클락 신호를 생성하는 클락 신호 출력부; 상기 최종 클락 신호의 주파수 및 제2 전압에 대응되고 일정한 전압 레벨로 필터링(filtering) 된 기준값으로부터 상기 부궤환 전압을 생성하는 부궤환 전압 생성부; 및 상기 제1 전압보다 상기 전원 전압의 변동에 대한 민감도가 낮은 상기 제2 전압을 상기 부궤환 전압 생성부로 출력하는 제2 전압 출력부;를 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 제2 전압에 대응되는 제2-1 전압을 생성하는 제2-1 전압 생성부; 상기 제2 전압에 대응되고, 상기 최종 클락 신호의 주파수에 대응되는 임피던스(impedance)에 대한 제2-2 전압을 생성하는 제2-2 전압 생성부; 상기 제2-2 전압을 기준값으로 필터링하는 필터링부; 및 상기 제2-1 전압 및 상기 기준값의 차이를 증폭하여 상기 부궤환 전압으로 출력하는 증폭부;를 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 최종 클락 신호를 수신하여 제1 스위칭 신호를 출력하는 스위칭 제어부;를 더 포함할 수 있다.
상기 필터링부는, 제2 스위칭 신호에 응답하여 상기 제2-2 전압으로부터 상기 기준값을 추출하는 샘플 앤 홀드 회로(Sample & Hold circuit);를 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 최종 클락 신호에 응답하여 상기 제2 전압에 대응되는 제2-2 전압을 생성하는 스위치드 커패시터 회로(switched capacitor circuit); 상기 스위치드 커패시터 회로로부터 인가되는 상기 제2-2 전압을 기준값으로 추출하는 샘플 앤 홀드 회로; 및 상기 기준값과 상기 제2 전압에 대응되는 제2-1 전압을 입력으로 하고, 상기 부궤환 전압을 출력으로 하는 제1 증폭기;를 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 최종 클락 신호를 수신하여 상기 스위치드 커패시터 회로의 스위칭을 제어하는 제1 스위칭 신호 및 상기 샘플 앤 홀드 회로의 스위칭을 제어하는 제2 스위칭 신호로 출력하는 스위칭 제어부;를 더 포함하고, 상기 제1 스위칭 신호 및 상기 제2 스위칭 신호는 서로 천이 시점을 달리할 수 있다.
상기 부궤환 전압 생성부는, 상기 제1 증폭기의 오프셋(offset)을 제거하는 제1 오프셋 제거기;를 더 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 제2 전압과 제1 노드 사이에서 연결되는 제1 저항; 상기 제2 전압과 제2 노드 사이에서 연결되고 상기 제1 저항과 같은 저항값을 갖는 제2 저항; 상기 제1 노드 및 접지 전압 사이에서 연결되는 기준 저항; 상기 최종 클락 신호에 대응되는 제1-1 스위칭 신호에 응답하여 턴-온 되고 상기 제2 전압과 제3 노드 사이에 연결되는 제1-1 스위치; 상기 제1-1 스위칭 신호와 활성화 구간을 달리하는 제1-2 스위칭 신호에 응답하여 턴-온 되고 상기 제3 노드 및 상기 접지 전압 사이에 연결되는 제1-2 스위치; 상기 제3 노드 및 상기 접지 전압 사이에서 상기 제1-2 스위치와 병렬로 연결되는 스위치드 커패시터; 상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1-1 스위칭 신호보다 제1 시간만큼 먼저 상승하고 하강하고 제2-1 스위칭 신호에 응답하여 턴-온 되는 제2-1 스위치; 상기 제4 노드 및 제5 노드 사이에 연결되고, 제2-2 스위칭 신호에 응답하여 턴-온 되는 제2-2 스위치; 상기 제4 노드 및 상기 접지 전압 사이에 연결되는 샘플링 커패시터; 및 상기 제1 노드의 상기 제2-1 전압이 제1 입력단으로 입력되고, 상기 샘플링 커패시터에 충전된 상기 제2-2 전압의 기준값이 제2 입력단으로 입력되고, 상기 부궤환 전압이 출력단으로 출력되는 제1 증폭기;를 포함할 수 있다.
상기 부궤환 전압 생성부는, 상기 제1-1 스위칭 신호, 상기 제1-2 스위칭 신호, 상기 제2-1 스위칭 신호 및 상기 제2-2 스위칭 신호를 생성하는 스위칭 제어부;를 더 포함하고, 상기 제1-2 스위칭 신호는 상기 제1-1 스위칭 신호와 활성화 구간을 달리하고 상기 제2-2 스위칭 신호는 상기 제2-1 스위칭 신호와 활성화 구간을 달리하며, 상기 제2-1 스위칭 신호는 상기 제1-1 스위칭 신호와 제1 시간의 차이로 천이 시점을 달리하여 생성될 수 있다.
상기 제1-1 스위칭 신호의 제1 주기 중 제1 시점에서, 상기 제1-1 스위칭 신호는 논리 하이로 천이되고 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이며 상기 제2-1 스위칭 신호는 논리 하이 상태이고, 상기 제1-1 스위칭 신호의 제1 주기 중 제2 시점에서, 상기 제2-1 스위칭 신호는 논리 로우로 천이되고 상기 제1-1 스위칭 신호는 논리 하이 상태이며 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이고, 상기 제1-1 스위칭 신호의 제1 주기 중 제3 시점에서, 상기 제1-1 스위칭 신호는 논리 로우로 천이되고 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이며 상기 제2-1 스위칭 신호는 논리 하이 상태이고, 상기 제1-1 스위칭 신호의 제1 주기 중 제4 시점에서, 상기 제1-2 스위칭 신호는 논리 하이로 천이되고 상기 제1-1 스위칭 신호 및 상기 제2-1 스위칭 신호는 논리 로우 상태이며 상기 제2-2 스위칭 신호는 논리 하이 상태로 설정될 수 있다.
상기 부궤환 전압 생성부는, 상기 제1 증폭기의 제1 입력단 및 제2 입력단에 연결되어 상기 제1 증폭기의 오프셋을 제거하는 초퍼 회로(chopper circuit);를 더 포함할 수 있다.
상기 제2 전압 출력부는, 상기 전원 전압(VDD)에 연결되는 제21 전압 노드의 전압이 게이트(gate)에 연결되고 상기 전원 전압과 상기 제2 전압 사이에 소스(source)와 드레인(drain)이 연결되는 트랜지스터; 및 상기 제21 전압 노드와 접지 전압 사이에 위치하는 저항;을 포함할 수 있다.
상기 제2 전압 출력부는, 상기 전원 전압보다 낮은 전압 레벨로 외부로부터 인가되는 기준 전압 및 부궤환 되는 상기 제2 전압의 차이를 증폭하여 상기 제2 전압으로 출력하는 제2 증폭기;를 포함할 수 있다.
상기 제2 전압 출력부는, 상기 제2 증폭기의 입력단에 연결되고 상기 제2 증폭기의 오프셋을 제거하는 제2 오프셋 제거기;를 더 포함할 수 있다.
상기 클락 신호 출력부는, 상기 제1 전압 및 상기 부궤환 전압이 입력되는 비교기; 상기 비교기의 출력을 지연시켜 상기 예비 클락 신호로 출력하는 지연기; 및 상기 예비 클락 신호를 분주하여 상기 최종 클락 신호로 출력하는 분주기;를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 클락 발생 장치는, 예비 클락 신호에 응답하여 전원 전압에 대응되는 제1 전압 및 제2 전압을 출력하는 내부 전압 출력부; 상기 제1 전압 및 부궤환 전압의 차이에 대응되는 주기로 상기 예비 클락 신호 및 최종 클락 신호를 생성하는 클락 신호 출력부; 및 상기 최종 클락 신호에 응답하여 상기 제2 전압에 대응되는 상기 부궤환 전압을 생성하는 부궤환 전압 생성부;를 포함하고, 상기 부궤환 전압 생성부는, 제n 노드와 접지 전압 사이에 연결되어 상기 제n 노드에 상기 제2 전압에 대응되는 제2-2 전압을 인가하는 스위치드 커패시터 회로(switched capacitor circuit); 상기 제n 노드에서 상기 스위치드 커패시터 회로와 직렬로 연결되고 상기 제2-2 전압을 기준값으로 추출하는 샘플 앤 홀드 회로(Sample & Hold circuit); 및 상기 기준값 및 제2-1 전압을 각각 입력단으로 수신하고, 상기 기준값 및 상기 제2-1 전압의 차이를 증폭하여 상기 부궤환 전압을 출력단으로 출력하는 제1 증폭기;를 포함할 수 있다.
상기 제1 전압 및 상기 제2 전압은, 서로 상기 전원 전압의 변동에 대한 민감도를 달리할 수 있다.
상기 부궤환 전압 생성부는, 상기 제1 증폭기의 오프셋을 제거하는 초퍼 회로;를 더 포함할 수 있다. 상기 내부 전압 출력부는, 상기 전원 전압에 대응되는 상기 제2-1 전압을 생성하여 상기 제1 증폭기로 출력할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 전자 장치는, 상기 클락 발생 장치; 및 상기 클락 발생 장치로부터 수신되는 상기 최종 클럭 신호에 동기되어 전력 관리 동작을 수행하는 전력 관리 집적회로(Power Management Integrated Chip, PMIC);를 포함할 수 있다.
본 발명의 클락 생성기 및 클락 생성기에 의하면, 클락의 생성에 있어, 부궤환 루프(negative feedback loop)를 일정한 부궤환 전압을 생성할 수 있는 구성으로 구현함으로써, PVT(Process, Voltage, Temperature) 변화의 영향을 최소화하여 높은 정확도를 갖는 클락을 생성할 수 있다.
본 발명의 클락 생성기 및 클락 생성기에 의하면, 클락의 생성에 있어, 부궤환 루프에 공급되는 전원에 대한 제어를 달리하여, 전원 전압의 변화에도 높은 정확도를 갖는 클락을 생성하거나 저전력으로 동작할 수 있다.
본 발명의 클락 생성기 및 클락 생성기에 의하면, 클락의 생성에 있어, 부궤환 전압을 생성하는 부궤환 루프가 직렬로 연결되는 스위치드 커패시터 회로(switched capacitor circuit) 및 샘플 앤 홀드 회로(sample and hold circuit)를 포함하고 그 동작 타이밍을 제어함으로써, 높은 정확도를 갖는 클락을 생성하면서도 고집적화를 실현할 수 있다.
본 발명의 클락 생성기 및 클락 생성기에 의하면, 높은 정확도를 갖는 클락을 생성함으로써 장치의 동작 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 2 내지 도 4는 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 5는 도 4의 부궤환 전압 생성부를 포함하는 클락 발생 장치를 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 스위칭 신호들을 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 부궤환 전압의 생성 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 13 및 도 14는 각각 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 클락 발생 장치의 동작 결과를 나타내는 도면이다.
도 16은 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 17은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 18 및 도 19는 각각 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 20은 본 발명의 실시예에 따른 전자 장치를 나타내는 도면이다.
이하에서,　본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로,　본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 클락 발생 장치(100)는 전원 전압(VDD)의 변화에도 일정한 크기의 부궤환 전압(Vnf)을 사용하여 최종 클락 신호(CKf)를 생성함으로써, 최종 클락 신호(CKf)가 높은 정확도를 가질 수 있다. 이때, 최종 클락 신호(CKf)의 정확도가 높다는 것은 클락의 주기 또는 듀티비(duty ratio) 등이 클락 발생 장치(100)에 대해 설계된 값과 오차 범위 이내의 값으로 생성됨을 의미할 수 있다.
이를 위해 본 발명의 실시예에 따른 클락 발생 장치(100)는 제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)를 포함할 수 있다.
제1 전압 출력부(120)는 예비 클락 신호(CKp)에 응답하여 전원 전압(VDD)에 대응되는 제1 전압(V1)을 출력할 수 있다. 전원 전압(VDD)은 배터리 전압일 수 있다. 예비 클락 신호(CKp)는 최종 클락 신호(CKf) 대비 짧은 듀티비를 갖도록 생성될 수 있다. 예비 클락 신호(CKp)의 듀티비는 요구되는 제1 전압(V1)의 파형 내지 주기에 대응되도록 설정될 수 있다. 제1 전압(V1)은 부궤환 전압(Vnf)과 함께 최종 클락 신호(CKf)의 생성에 사용되는 전압으로 삼각파 등의 파형으로 생성될 수 있다.
클락 신호 출력부(140)는 예비 클락 신호(CKp) 및 최종 클락 신호(CKf)를 생성할 수 있다. 예비 클락 신호(CKp) 및 최종 클락 신호(CKf)는 제1 전압(V1) 및 부궤환 전압(Vnf)의 차이에 대응되는 주기를 갖도록 생성할 수 있다. 이때, 본 발명의 실시예에 따른 클락 신호 출력부(140)는 크리스탈(crystal)을 포함하지 아니하여 집적도를 향상시킬 수 있다.
클락 신호 출력부(140)는 예비 클락 신호(CKp)를 제1 전압 출력부(120)로 전송하고 최종 클락 신호(CKf)를 부궤환 전압 생성부(160) 등 클락 발생 장치(100)의 다른 기능 블록에 제공하여, 클락 발생 장치(100)의 동작 타이밍이 제어될 수 있다. 또한, 최종 클락 신호(CKf)는 클락 발생 장치(100)의 외부로 전송되어, 전력 관리 집적회로(Power Management Integrated Chip, PMIC)와 같은 전자 장치 등의 동작을 동기화하는데 사용될 수 있다. 도 1은 최종 클락 신호(CKf)가 외부로 전송됨에 있어 전력 관리 집적회로에 전송되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니고 다양한 전자 장치에 본 발명의 실시예에 따른 클락 발생 장치(100)가 구비될 수 있다.
부궤환 전압 생성부(160)는 최종 클락 신호(CKf)에 응답하여 제2 전압(V2)에 대응되는 부궤환 전압(Vnf)을 생성할 수 있다. 부궤환 전압(Vnf)의 생성에 사용되는 제2 전압(V2)은, 제1 전압 출력부(120)가 출력하는 제1 전압(V1)과 대비하여, 전원 전압(VDD)의 변동에 대한 민감도가 낮을 수 있다. 전원 전압(VDD)의 변동에 대한 민감도는 PVT 변화에 따른 전원 전압(VDD)의 변동률을 의미할 수 있다. 예를 들어, 3V로 설정된 전원 전압(VDD)이 PVT 변화에 따라 3.1V로 변동된 경우, PVT 변화량에 대해 전원 전압(VDD)의 민감도는 3.33%로 산출될 수 있다.
전원 전압(VDD)의 변동에 대한 민감도가 제1 전압(V1)보다 낮은 제2 전압(V2)을 생성하기 위해 본 발명의 실시예에 따른 부궤환 전압 생성부(160)는 전원 전압(VDD)에 대한 적어도 1회 이상의 안정화 처리가 더 수행되어 제2 전압(V2)이 생성될 수 있다.
제2 전압(V2)은 제2 전압 출력부(180)에 의해 공급되는데, 제2 전압 출력부(180)는 내부 로직을 통한 상기의 안정화 처리를 수행하거나, 외부로부터 안정화 처리가 수행된 전압을 수신하여 제2 전압(V2)을 공급할 수 있다. 예를 들어, 클락 발생 장치(100)의 외부로부터 전원 전압(VDD)을 수신하여 전원 전압(VDD)의 변동을 완화하는 내부 로직을 통해 제2 전압(V2)을 생성할 수 있다. 또는, 제2 전압 출력부(180)는 클락 발생 장치(100)의 외부로부터 전원 전압(VDD)에 대해 1차적으로 안정화 처리가 수행된 전압을 수신하고, 해당 전압에 대해 내부 로직을 통한 추가적인 안정화 동작을 수행하여 제2 전압(V2)으로 출력할 수 있다.
본 발명이 실시예에 따른 클락 발생 장치(100)는 전원 전압(VDD)의 변동에 대한 영향이 최소화된 제2 전압(V2)을 부궤환 전압(Vnf)의 생성에 사용함으로써, 전원 전압(VDD)의 변화에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 출력할 수 있다.
또한, 본 발명이 실시예에 따른 클락 발생 장치(100)는 부궤환 전압(Vnf)이 일정한 전압 레벨을 갖는 기준값을 이용하여 생성됨에 따라 부궤환 전압(Vnf)의 전압 레벨 변동을 최소화함으로써, 전원 전압(VDD)의 변화에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 출력할 수 있다. 예를 들어, 기준값은 최종 클락 신호(CKf)에 대응되는 임피던스(impedence)의 제2 전압(V2)에 대한 전압값을 일정한 전압 레벨로 추출하여 생성될 수 있다.
제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)의 구조 및 동작에 대한 더 자세한 설명은 후술된다.
본 발명이 실시예에 따른 클락 발생 장치(100)는 부궤환 전압(Vnf)을 생성함에 있어 전원 전압(VDD)의 변화에 둔감한 제2 전압(V2)을 사용하는 한편, 부궤환 전압 생성부(160)가 집적도를 낮추면서도 안정적인 부궤환 전압(Vnf)을 생성할 수 있는 구조로 구비되고 동작할 수 있다. 이에 대하여 설명한다.
도 2는 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 부궤환 전압 생성부(160)는 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163) 및 증폭부(164)를 포함할 수 있다.
제2-1 전압 생성부(161)는 제2 전압(V2)에 대응되는 전압값을 제2-1 전압(V2-1)으로 생성할 수 있다. 예를 들어, 제2-1 전압(V2-1)은 고정 저항에 대한 전압 레벨로 생성될 수 있다.
제2-2 전압 생성부(162)는 최종 클락 신호(CKf)에 응답하여 제2 전압(V2)에 대응되는 전압값을 제2-2 전압(V2-2)으로 생성할 수 있다. 제2-2 전압(V2-2)는 최종 클락 신호(CKf)의 주파수에 대응되는 임피던스에 대한 전압일 수 있다. 제2-2 전압(V2-2)은 제1 범위 내에서 변동되는 값을 가질 수 있다. 예를 들어, 제2-2 전압(V2-2)은 최종 클락 신호(CKf)의 주파수에 대응되어 변환되는 임피던스에 대한 전압일 수 있다.
필터링부(163)는 제2-2 전압(V2-2)을 일정한 전압 레벨의 기준값(Vr)으로 필터링하고, 증폭부(164)는 제2-1 전압(V2-1) 및 기준값(Vr)의 차이를 증폭하여 부궤환 전압(Vnf)으로 출력할 수 있다.
본 발명의 실시예에 따른 부궤환 전압 생성부(160)는 제2-2 전압(V2-2)에 대한 필터링을 통해 기준값(Vr)을 추출하여 그 변동성을 제거함으로써, 부궤환 전압(Vnf)의 변동폭을 최소화할 수 있다.
도 3은 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 3의 부궤환 전압 생성부(160)는 도 2의 부궤환 전압 생성부(160)와 마찬가지로, 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163) 및 증폭부(164)를 포함할 수 있다. 나아가, 도 3의 부궤환 전압 생성부(160)의 제2-2 전압 생성부(162)는 스위치드 커패시터 회로(switched capacitor circuit)와 같이 스위칭 동작에 의해 주파수-임피던스 변환 동작을 수행하도록 구현될 수 있다. 이 경우, 제2-2 전압 생성부(162)의 집적도 및 안정성이 향상될 수 있다.
도 3의 부궤환 전압 생성부(160)는 제2-2 전압 생성부(162)의 스위칭 동작을 제어하기 위해, 스위칭 제어부(165)를 더 포함할 수 있다. 스위칭 제어부(165)는 최종 클락 신호(CKf)에 대응되는 제1 스위칭 신호(S1)를 생성하여 제2-2 전압 생성부(162)로 전달할 수 있다. 제1 스위칭 신호(S1)는 제2-2 전압 생성부(162)가 주파수-임피던스 변환 동작을 수행함에 있어 사용하는 스위치의 개수에 대응되는 개수로 생성되고, 주파수-임피던스 변환에 대해 요구되는 제어 동작에 대응되는 주기 또는 듀티비를 갖도록 생성될 수 있다.
도 4는 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 4의 부궤환 전압 생성부(160)는 도 3의 부궤환 전압 생성부(160)와 마찬가지로, 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163), 증폭부(164) 및 스위칭 제어부(165)를 포함하고, 제2-2 전압 생성부(162)가 스위치드 커패시터 회로 등과 같이 스위칭 동작을 통해 주파수-임피던스 변환 동작을 수행하도록 구현될 수 있다.
나아가, 도 4의 부궤환 전압 생성부(160)의 필터링부(163)는 스위칭 동작을 통해 제2-2 전압(V2-2)에서 기준값(Vr)을 추출하기 위해, 샘플 앤 홀드 회로(Sample & Hold circuit)를 포함하도록 구현될 수 있다. 샘플 앤 홀드 회로는 스위칭 동작의 제어를 통해 제2-2 전압(V2-2)에서 기준값(Vr)을 샘플링(sampling)하고 홀딩(holing)할 수 있다.
스위칭 제어부(165)는 샘플 앤 홀드 회로의 스위칭 동작을 제어하기 위해, 제2 스위칭 신호(S2)를 더 생성할 수 있다. 이때, 스위칭 제어부(165)는 제2 스위칭 신호(S2)가 제1 스위칭 신호(S1) 중 대응되는 스위칭 신호와 천이 시점을 달리하도록 생성할 수 있다. 이렇듯, 제1 스위칭 신호(S1)와 제2 스위칭 신호(S2)가 동시에 천이됨에 따라 제2-2 전압(V2-2)가 급격히 변화되는 것을 방지함으로써, 안정적인 동작이 수행될 수 있다.
도 4에서는 하나의 스위칭 제어부(165)가 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)를 모두 생성하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 별도의 스위칭 제어부에 의해 생성될 수도 있다.
도 5는 도 4의 부궤환 전압 생성부를 포함하는 클락 발생 장치를 나타내는 도면이다.
도 5를 참조하면, 제1 전압 출력부(120)는 예비 클락 신호(CKp)에 응답하여 전원 전압(VDD)에 대응되는 제1 전압(V1)을 출력할 수 있다. 클락 신호 출력부(140)는 제1 전압(V1) 및 부궤환 전압(Vnf)의 차이에 대응되는 주기를 갖는 예비 클락 신호(CKp) 및 최종 클락 신호(CKf)를 생성하여, 예비 클락 신호(CKp)를 제1 전압 출력부(120)로 전송하고 최종 클락 신호(CKf)를 부궤환 전압 생성부(160)에 제공할 수 있다.
부궤환 전압 생성부(160)는 최종 클락 신호(CKf)에 응답하여 제2 전압(V2)에 대응되는 부궤환 전압(Vnf)을 생성할 수 있다. 이를 위해, 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163), 증폭부(164) 및 스위칭 제어부(165)를 포함할 수 있다. 제2-1 전압 생성부(161)는 기준 저항(Rref)의 전압값을 제2-1 전압(V2-1)으로 생성하고, 제2-2 전압 생성부(162)는 주파수-임피던스 변환 회로(162-2)의 등가 저항(Req)에 대한 전압값을 제2-2 전압(V2-2)으로 생성할 수 있다. 전술된 바와 같이, 주파수-임피던스 변환 회로(162-2)는 스위치드 커패시터 회로를 포함하도록 구현될 수 있다.
이때, 기준 저항(Rref)이 연결되는 제1 노드(ND1) 및 등가 저항(Req)이 연결되는 제2 노드(ND2)에 제2 전압(V2)에 대응되는 제2-1 전류(I2-1) 및 제2-2 전류(I2-2)가 인가되어, 각각 제2-1 전압(V2-1) 및 제2-2 전압(V2-2)으로 생성될 수 있다.
필터링부(163)는 제2-2 전압(V2-2)으로부터 기준값(Vr)을 추출할 수 있다. 증폭부(164)는 제2-1 전압(V2-1) 및 기준값(Vr)의 차이를 증폭하여 대응되는 부궤환 전압(Vnf)으로 출력할 수 있다. 이때, 스위칭 제어부(165)는 최종 클락 신호(CKf)에 응답하여 주파수-임피던스 변환 회로(162-2) 및 필터링부(163)의 스위칭 동작을 제어하는 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)를 생성할 수 있다.
제2 전압(V2)은 제2 전압 출력부(180)에 의해 공급될 수 있다.
도 6은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 6을 참조하면, 도 6의 클락 발생 장치(100)는 도 1의 클락 발생 장치(100)와 마찬가지로, 전원 전압(VDD)의 변동에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하기 위해 제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)를 포함할 수 있다.
이때, 제1 전압 출력부(120) 및 제2 전압 출력부(180)에는 모두 전원 전압(VDD)이 인가되어 각각 제1 전압(V1) 및 제2 전압(V2)이 생성될 수 있다. 다만, 전술된 바와 같이, 제2 전압(V2)은 제1 전압(V1)과 대비하여 전원 전압(VDD)의 변동에 대한 민감도가 낮게 생성될 수 있다. 예를 들어, 제2 전압(V2)은 제1 전압(V1)과 대비하여 전원 전압(VDD)에 대해 1회 이상의 안정화 처리가 더 수행되어 생성될 수 있다. 이에, 제2 전압 출력부(180)은 인가되는 전원 전압(VDD)의 변동을 완화하는 내부 로직을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 4, 도 6 및 도 7을 참조하면, 본 발명의 실시예에 따른 클락 발생 장치(100)는 전원 전압(VDD)의 변동에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하기 위해 제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)를 포함할 수 있다.
제1 전압 출력부(120)는 전원 전압(VDD)에 연결되는 제1 전압 노드(NDa)와 접지 전압 사이에 병렬로 연결되는 커패시터 a(Ca) 및 스위치 a(SWa)를 포함할 수 있다. 스위치 a(SWa)는 예비 클락 신호(CKp)에 응답하여 스위칭 될 수 있다. 스위치 a(SWa)의 스위칭 동작에 따라 커패시터 a(Ca)가 충전 및 방전을 반복하여 제1 전압 노드(NDa)의 전압이 삼각파형의 제1 전압(V1)으로 생성될 수 있다.
제2 전압 출력부(180)는 제1 전압 출력부(120)와 별도로 구비될 수 있다. 제2 전압 출력부(180)는 전원 전압(VDD)에 연결되는 제21 전압 노드(NDb1)의 전압이 게이트(gate)에 연결되고 전원 전압(VDD)과 제22 전압 노드(NDb2) 사이에 소스(source)와 드레인(drain)이 연결되는 트랜지스터 b(Tb), 및 제21 전압 노드(NDb1)와 접지 전압 사이에 위치하는 저항 b(Rb)을 포함할 수 있다.
제21 전압 노드(NDb1)의 전압에 대응되어, 트랜지스터 b(Tb)에 의해 전원 전압(VDD)과 제22 전압 노드(NDb2) 사이에 흐르는 전류가 제어될 수 있다. 이때, 제22 전압 노드(NDb2)의 전압이 제2 전압(V2)으로 출력될 수 있다. 따라서, 전원 전압(VDD)이 변동되어 제21 전압 노드(NDb1)의 전압이 달라지더라도 제2 전압(V2)의 변동이 완화될 수 있다.
클락 신호 출력부(140)는 비교기(142), 지연기(144) 및 분주기(146)를 포함할 수 있다.
비교기(142)는 입력되는 제1 전압(V1) 및 부궤환 전압(Vnf)을 비교하여 그 비교한 결과를 출력할 수 있다. 예를 들어, 비교기(142)는 부궤환 전압(Vnf)의 전압 레벨이 제1 전압(V1)보다 큰 구간 동안 제1 논리 레벨(예를 들어, 논리 하이)을 출력할 수 있다.
지연기(144)는 비교기(142)의 출력을 지연시켜 예비 클락 신호(CKp)로 출력할 수 있다. 이때, 지연기(144)는 요구되는 제1 전압(V1)의 펄스 간 간격에 대응하여 비교기(142)의 출력을 지연시킬 수 있다.
분주기(146)는 예비 클락 신호(CKp)를 분주하여 최종 클락 신호(CKf)로 출력할 수 있다. 예를 들어, 분주기(146)는 1/2 분주기로 구비되어, 짧은 듀티비를 갖는 예비 클락 신호(CKp)를 0.5의 듀티비를 갖는 최종 클락 신호(CKf)로 출력할 수 있다. 전술된 바와 같이, 본 발명의 실시예에 따른 부궤환 전압 생성부(160) 등은 최종 클락 신호(CKf)에 대응되어 동작하는데, 듀티비가 짧은 예비 클락 신호(CKp)를 그대로 사용하는 경우와 대비하여 스위칭 등의 오동작이 방지되고 안정적으로 부궤환 전압(Vnf)이 생성될 수 있다.
부궤환 전압 생성부(160)의 제2-1 전압 생성부(161)는 제2 전압(V2)과 접지 전압 사이에 직렬로 연결되는 제1 저항(R1) 및 기준 저항(Rref)을 포함할 수 있다. 제2-2 전압 생성부(162)는 제2 전압(V2)과 접지 전압 사이에 직렬로 연결되는 제2 저항(R2) 및 주파수-임피던스 변환 회로(162-2)를 포함할 수 있다.
도 7은 주파수-임피던스 변환 회로(162-2)가 스위치드 커패시터 회로로 구현되는 예를 도시하고 있다. 스위치드 커패시터 회로는 제2 노드(ND2)와 접지 전압 사이에서 직렬로 연결되는 제1-1 스위치(SW1-1) 및 제1-2 스위치(SW1-2), 및 제2 노드(ND2)와 접지 전압 사이에서 제1-2 스위치(SW1-2)와 병렬로 연결되는 스위치드 커패시터(Csw)를 포함할 수 있다.
도 7은 필터링부(163)가 샘플 앤 홀드 회로로 구현되는 예를 도시하고 있다. 샘플 앤 홀드 회로는 제2 노드(ND2)와 제5 노드(ND5) 사이에 직렬로 연결되는 제2-1 스위치(SW2-1) 및 제2-2 스위치(SW2-2), 및 제4 노드(ND4)와 접지 전압 사이 연결되는 샘플링 커패시터(Cs)를 포함할 수 있다.
증폭부(164)는 제1 증폭기(AMP1)를 포함할 수 있다.
예를 들어, 부궤환 전압 생성부(160)는, 제2 전압(V2)과 제1 노드(ND1) 사이에서 연결되는 제1 저항(R1), 제2 전압(V2)과 제2 노드(ND2) 사이에서 연결되는 제2 저항(R2), 제1 노드(ND1) 및 접지 전압 사이에서 연결되는 기준 저항(Rref), 제1-1 스위칭 신호(S1-1)에 응답하여 턴-온 되고 제2 전압(V2)과 제3 노드(ND3) 사이에 연결되는 제1-1 스위치(SW1-1), 제1-2 스위칭 신호(S1-2)에 응답하여 턴-온 되고 제3 노드(ND3) 및 접지 전압 사이에 연결되는 제1-2 스위치(SW1-2), 제3 노드(ND3) 및 접지 전압 사이에서 제1-2 스위치(SW1-2)와 병렬로 연결되는 스위치드 커패시터(Csw), 제2 노드(ND2) 및 제4 노드(ND4) 사이에 연결되고 제2-1 스위칭 신호(S2-1)에 응답하여 턴-온 되는 제2-1 스위치(SW2-1), 제4 노드(ND4) 및 제5 노드(ND5) 사이에 연결되고 제2-2 스위칭 신호(S2-2)에 응답하여 턴-온 되는 제2-2 스위치(SW2-2), 제4 노드(ND4) 및 접지 전압 사이에 연결되는 샘플링 커패시터(Cs), 및 제1 노드(ND1)의 전압값(제2-1 전압(V2-1)) 및 제4 노드(ND4)의 전압값(Vcs)이 각각 제1 입력단 및 제2 입력단으로 입력되고 부궤환 전압(Vnf)이 출력단으로 출력되는 제1 증폭기(AMP1)를 포함할 수 있다.
제2 저항(R2)은 제1 저항(R1)과 같은 저항값을 가질 수 있다. 도 7과 같은 회로 구조에서 제1 저항(R1)과 제2 저항(R2)이 동일한 경우, 기준 저항(Rref)과 등가 저항(Req)은 동일할 수 있다. 이때, 등가 저항(Req)은 최종 클락 신호(CKf)과 스위치드 커패시터(Csw)의 커패시턴스의 곱의 역수일 수 있다.
제1 저항(R1)과 기준 저항(Rref)은 제2 전압(V2)과 접지 전압 사이에서 직렬로 연결되고 각각의 일단이 모두 제1 노드(ND1)에 연결되는데, 하나는 양의 온도 계수를 갖고 다른 하나는 음의 온도 계수를 갖도록 구비됨으로써, 온도의 변화에도 일정한 제2-1 전압(V2-1)이 생성될 수 있다.
도 8은 본 발명의 실시예에 따른 스위칭 신호들을 나타내는 도면이다.
도 7 및 도 8을 참조하면, 스위칭 제어부(165)는 최종 클락 신호(CKf)에 대응되어 각각 서로 천이 시점을 달리하고 서로 주기가 동일한 제1-1 스위칭 신호(S1-1), 제1-2 스위칭 신호(S1-2), 제2-1 스위칭 신호(S2-1) 및 제2-2 스위칭 신호(S2-2)를 생성할 수 있다. 제1-1 스위칭 신호(S1-1), 제1-2 스위칭 신호(S1-2), 제2-1 스위칭 신호(S2-1) 및 제2-2 스위칭 신호(S2-2)는 각각 제1-1 스위치(SW1-1), 제1-2 스위치(SW1-1), 제2-1 스위치(SW2-1), 및 제2-2 스위치(SW2-2)의 스위칭 동작을 제어할 수 있다.
제1-1 스위칭 신호(S1-1)는 예를 들어, 최종 클락 신호(CKf)에 동기되어 제1 주기(Tp1)의 시점 t2에서 논리 하이로 천이되고, 시점 t4에서 논리 로우로 천이되도록 생성될 수 있다. 시점 t7부토 다음 주기가 반복될 수 있다.
제1-2 스위칭 신호(S1-2)는 제1-1 스위칭 신호(S1-1)와 활성화 구간을 달리하여 생성될 수 있다. 예를 들어, 제1-1 스위칭 신호(S1-1)이 논리 로우인 경우 제1-2 스위칭 신호(S1-2)는 논리 하이이고, 제1-1 스위칭 신호(S1-1)이 논리 하이인 경우 제1-2 스위칭 신호(S1-2)는 논리 로우일 수 있다. 또한, 스위칭 제어부(165)는 두 스위칭 신호의 논리 레벨이 모두 논리 로우인 구간(t4~t6)이 존재하도록 제1-1 스위칭 신호(S1-1) 및 제1-2 스위칭 신호(S1-2)를 생성할 수 있다. 예를 들어, 시점 t0부터 시점 t1까지의 구간과 시점 t4부터 시점 t6까지의 구간에서 제1-1 스위칭 신호(S1-1) 및 제1-2 스위칭 신호(S1-2)는 모두 논리 로우의 논리 레벨을 가질 수 있다.
제2-1 스위칭 신호(S2-1)는 제1-1 스위칭 신호(S1-1)보다 제1 시간(Td)의 차이로 천이되도록 생성될 수 있다. 제1 시간(Td)은 제1-1 스위칭 신호(S1-1)와 제1-2 스위칭 신호(S1-2)가 모두 논리 로우인 구간(t4~t6)보다 짧게 설정될 수 있다. 따라서, 제2-1 스위치(SW2-1)가 턴-오프 된 후에야 제1-1 스위치(SW1-1)가 턴-오프 될 수 있다. 즉, 제1-1 스위치(SW1-1) 및 제2-1 스위치(SW2-1)가 모두 활성화된 상태에서 스위치드 커패시터(Csw)의 전압(Vsw)이 제2 노드(ND2)를 거쳐 샘플링 커패시터(Cs)를 충전시키게 되는데, 제1-1 스위치(SW1-1) 및 제2-1 스위치(SW2-1)가 동시에 턴-온 또는 턴-오프 됨에 따라, 제2 노드(ND2)의 전압, 즉 제2-2 전압(V2-2)이 급격하게 변화되는 것을 방지할 수 있다. 제1 시간(Td)의 길이는 요구되는 제2-2 전압(V2-2)의 크기, 각 회로 소자의 특징 등에 따라 달리 설정될 수 있다.
제2-2 스위칭 신호(S2-2)는 제2-1 스위칭 신호(S2-1)와 활성화 구간을 달리하여 생성될 수 있다. 예를 들어, 제2-1 스위칭 신호(S2-1)이 논리 로우인 경우 제2-2 스위칭 신호(S2-2)는 논리 하이이고, 제2-1 스위칭 신호(S2-1)이 논리 하이인 경우 제2-2 스위칭 신호(S2-2)는 논리 로우일 수 있다. 또한, 스위칭 제어부(165)는 두 스위칭 신호의 논리 레벨이 모두 논리 로우인 구간(t3~t5)이 존재하도록 제2-1 스위칭 신호(S2-1) 및 제2-2 스위칭 신호(S2-2)를 생성할 수 있다.
이상에서는 각각 서로 천이 시점을 달리하여 스위칭 신호들이 생성되는 것으로 설명되었으나, 이와 달리, 동일한 동작을 수행하는 스위치가 2개 이상 존재하는 경우 동일한 동작을 수행하는 스위치에 대한 스위칭 신호는 서로 천이 시점을 같이하여 생성될 수도 있다.
도 9는 본 발명의 실시예에 따른 부궤환 전압의 생성 동작을 설명하기 위한 도면이다.
도 7 내지 도 9를 참조하면, 시점 t1에서 제2-1 스위칭 신호(S2-1)가 논리 로우에서 논리 하이로 천이됨에 따라 샘플 앤 홀드 회로의 제2-1 스위치(SW2-1)가 턴-온 되어 제2 노드(ND2) 및 제4 노드(ND4)가 연결될 수 있다. 시점 t1으로부터 제1 시간(Td)이 경과되는 시점 t2에서 제1-1 스위칭 신호(S1-1)가 논리 로우에서 논리 하이로 천이될 수 있다. 이에, 스위치드 커패시터 회로의 제1-1 스위치(SW1-1)가 턴-온 되어 제2 노드(ND2) 및 제3 노드(ND3)도 연결되어, 결과적으로 제3 노드(ND3) 및 제4 노드(ND4)가 연결될 수 있다.
따라서, 제1-1 스위칭 신호(S1-1) 및 제2-1 스위칭 신호(S2-1)의 활성화 구간(t2~t3)에서 제3 노드(ND3)의 전압(Vsw)과 제4 노드(ND4)의 전압(Vcs), 즉 스위치드 커패시터(Csw)의 전압과 샘플링 커패시터(Cs)의 전압은 상승될 수 있다. 제3 노드(ND3) 및 제4 노드(ND4) 사이의 제2 노드(ND2)의 전압, 즉 제2-2 전압(V2-2)도 마찬가지이다.
시점 t3에서 제2-1 스위칭 신호(S2-1)가 논리 하이에서 논리 로우로 천이됨에 따라 제4 노드(ND4)의 전압(Vcs)은 기준값(Vr)으로 유지될 수 있다.
마찬가지로, 시점 t4에서 제1-1 스위칭 신호(S1-1)가 논리 하이에서 논리 로우로 천이됨에 따라 제3 노드(ND3)의 전압(Vsw)은 기준값(Vr)으로 유지되다가, 제1-2 스위칭 신호(S1-2)가 논리 로우에서 논리 하이로 천이되는 시점 t6에서 접지 전압으로 하강할 수 있다. 제1-2 스위칭 신호(S1-2)가 논리 로우에서 논리 하이로 천이됨에 따라 스위치드 커패시터 회로의 제1-2 스위치(SW1-2)가 턴-온 되어, 제3 노드(ND3)는 접지 전압과 연결되었기 때문이다.
제2 노드(ND2)의 전압, 즉 제2-2 전압(V2-2)은 시점 t3부터 시점 t4에서 여전히 제2 노드(ND2)와 제3 노드(ND3)가 연결되어 있으므로, 해당 구간에서는 제3 노드(ND3)의 전압(Vsw)과 동일하게 기준값(Vr)까지 상승할 수 있다. 다음으로, 제1-1 스위칭 신호(S1-1)가 논리 하이에서 논리 로우로 천이되는 시점 t4부터 제1-2 스위칭 신호(S1-2)가 논리 로우에서 논리 하이로 천이되는 시점 t6까지, 제3 노드(ND3)의 전압(Vsw)은 기준값(Vr)으로 유지되고, 제2 노드(ND2)의 전압인 제2-2 전압(V2-2)은 완만하게 증가한 후, 제1 주기(Tp1)의 다음 주기가 시작되는 시점 t7까지 해당 전압 레벨로 유지될 수 있다. 시점 t7에서 제1-1 스위치(SW1-1)가 다시 턴-온 되어 제2 노드(ND2)의 전하가 스위치드 커패시터(Csw)로 순간적으로 전달됨에 따라 제2 노드(ND2)의 전압인 제2-2 전압(V2-2)은 일정 전압 레벨까지 하강한 후, 다시 제3 노드(ND3)의 전압(Vsw)과 동일하게 상승할 수 있다.
전술된 바와 같이, 제2-1 스위칭 신호(S2-1)가 논리 로우로 천이되는 시점 t3 이후 제4 노드(ND4)의 전압(Vsw)이 기준값(Vr)으로 유지될 수 있다. 제4 노드(ND4)의 전압(Vcs)이 기준값(Vr)을 갖는 상태에서 제2-2 스위치(SW2-2)가 턴-온 되어 기준값(Vr)은 제5 노드(ND5)로 인가될 수 있다. 즉, 제2-2 스위칭 신호(S2-2)가 논리 하이로 천이됨에 따라 제2-2 스위치(SW2-2)가 턴-온 되어 제4 노드(ND4) 및 제5 노드(ND5)가 연결될 수 있다.
제5 노드(ND5)의 전압, 즉 기준값(Vr)은 제1 증폭기(AMP1)의 입력단으로 입력될 수 있다. 제1 증폭기(AMP1)의 입력단으로 입력되는 제2-1 전압(V2-1) 및 기준값(Vr)이 모두 전원 전압(VDD)의 변동에도 일정한 값을 가지므로, 제2-1 전압(V2-1) 및 기준값(Vr)의 차이에 대응되는 부궤환 전압(Vnf) 또한 일정한 값으로 생성될 수 있다. 이때, 기준값(Vr)은 제2-1 전압(V2-1)의 전압 레벨에 대응되어 생성될 수 있다.
따라서, 부궤환 전압(Vnf)을 이용하여 생성되는 최종 클락 신호(CKf) 또한 전원 전압(VDD)의 변화에도 높은 정확도를 가질 수 있다.
도 10은 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
도 10을 참조하면, 도 10의 클락 발생 장치(100)는 도 1의 클락 발생 장치(100)와 마찬가지로, 전원 전압(VDD)의 변동에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하기 위해 제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)를 포함할 수 있다.
이때, 제1 전압 출력부(120)에 외부의 전원 전압(VDD)이 인가되어 전원 전압(VDD)에 대응되는 제1 전압(V1)이 생성되는 것과 달리, 제2 전압 출력부(180)로는 전원 전압(VDD)이 아닌 기준 전압(Vref)이 외부로부터 인가될 수 있다. 기준 전압(Vref)은 전원 전압(VDD)의 변동에 대한 안정화 처리가 수행된 전압일 수 있다. 예를 들어, 기준 전압(Vref)은 클락 발생 장치(100)의 외부에 위치하는 밴드갭 회로(bandgap circuit, 미도시)에 의해 생성될 수 있다. 밴드갭 회로는 전원 전압(VDD)에 대한 온도 등에 의한 변화에도 일정한 값을 갖도록 기준 전압(Vref)을 생성할 수 있다.
기준 전압(Vref)은 전원 전압(VDD)보다 낮은 전압으로 인가되어 클락 발생 장치(100)가 저전력으로 동작할 수 있다.
제2 전압 출력부(180)에는 기준 전압(Vref)에 대해 추가적으로 안정화 동작을 수행하는 내부 로직을 포함하여, 전원 전압(VDD)의 변동에 대한 민감도가 더 낮아지도록 제2 전압(V2)을 생성할 수 있다.
도 11은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
도 4, 도 6 및 도 11을 참조하면, 본 발명의 실시예에 따른 클락 발생 장치(100)는 전원 전압(VDD)의 변동에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하기 위해 제1 전압 출력부(120), 클락 신호 출력부(140), 부궤환 전압 생성부(160) 및 제2 전압 출력부(180)를 포함할 수 있다.
도 11의 제1 전압 출력부(120), 클락 신호 출력부(140) 및 부궤환 전압 생성부(160)는 도 7과 동일한 구성으로 구비되고 도 9와 동일하게 동작할 수 있다. 다만, 제2 전압 출력부(180)는 도 7과 달리, 기준 전압(Vref)이 하나의 입력단으로 입력되고, 제2 전압(V2)이 출력단에서 출력되며, 출력단으로 출력된 제2 전압(V2)이 다시 다른 입력단으로 입력되는 제2 증폭기(AMP2)로 구현될 수 있다. 따라서, 기준 전압(Vref)의 변동이 지속적으로 보상됨으로써, 안정적인 제2 전압(V2)이 생성될 수 있다.
도 12는 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이다.
도 12의 부궤환 전압 생성부(160)는 도 4의 부궤환 전압 생성부(160)와 마찬가지로, 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163), 증폭부(164) 및 스위칭 제어부(165)를 포함할 수 있다. 또한, 도 12의 부궤환 전압 생성부(160)는 제2-2 전압 생성부(162)가 주파수-임피던스 변환 회로(162-2)가 스위치드 커패시터 회로를 포함하고, 필터링부(163)가 샘플 앤 홀드 회로를 포함할 수 있다.
나아가, 도 12의 부궤환 전압 생성부(160)는 증폭부(164)가 제2-1 전압(V2-1) 및 기준값(Vr)을 입력으로 하고 부궤환 전압(Vnf)을 출력으로 하는 제1 증폭기(AMP1)를 포함할 수 있다.
또한, 도 12의 부궤환 전압 생성부(160)는 제1 증폭기(AMP1)의 오프셋(offset)을 제거하는 제1 오프셋 제거기(166)를 더 포함할 수 있다. 예를 들어, 제1 오프셋 제거기(166)는 초퍼 회로(chopper circuit)를 포함할 수 있다. 초퍼 회로는 최종 클락 신호(CKf)에 대응되어 온-오프를 반복하는 스위칭 동작을 통해 변조 및 복조 동작을 수행함으로써 제1 증폭기(AMP1)의 오프셋을 제거할 수 있다.
본 발명의 실시예에 따른 부궤환 전압 생성부(160)는 제1 오프셋 제거기(166)를 구비함으로써, 제1 증폭기(AMP1)에 오프셋이 존재하더라도 일정한 부궤환 전압(Vnf)을 생성할 수 있다. 제1 오프셋 제거기(166)는 도 2 내지 도 4의 부궤환 전압 생성부(160)에 대해서도 적용될 수 있다.
도 13 및 도 14는 각각 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
먼저 도 13을 참조하면, 도 13의 클락 발생 장치(100)는 도 7의 클락 발생 장치(100)와 대비하여, 제1 증폭기(AMP1)의 입력단과 제1 노드(ND1) 및 제5 노드(ND5) 사이에 제1 오프셋 제거기(166)가 더 포함될 수 있다. 따라서, 제1 증폭기(AMP1)가 오프셋의 영향을 받지 아니하고 일정한 부궤환 전압(Vnf)을 생성할 수 있다.
다음으로 도 14를 참조하면, 도 14의 클락 발생 장치(100)는 도 11의 클락 발생 장치(100)와 대비하여, 제1 증폭기(AMP1)의 입력단과 제1 노드(ND1) 및 제5 노드(ND5) 사이에 제1 오프셋 제거기(166)가 더 포함될 수 있다. 나아가, 도 14의 클락 발생 장치(100)는 제2 전압 출력부(180)가 제2 오프셋 제거기(182)를 더 포함할 수 있다. 제2 오프셋 제거기(182)는 제2 증폭기(AMP2)의 오프셋을 제거할 수 있다. 따라서, 제2 증폭기(AMP2)가 오프셋의 영향을 받지 아니하고 일정한 제2 전압(V2)을 생성할 수 있다.
도 15는 본 발명의 실시예에 따른 클락 발생 장치의 동작 결과를 나타내는 도면이다.
먼저 도 2 및 도 15를 참조하면, 본 발명의 실시예에 따른 클락 발생 장치(100)는 증폭부(164)에 인가되는 기준값(Vr)이 일정하고 제2-1 전압(V2-1)과의 차가 작아 증폭부(164)의 출력, 즉 부궤환 전압(Vnf)이 약 0.7V에서 0.74V 사이의 전압을 가져 그 변화폭(Vp-p)이 약 4mV 이하가 되는 것을 확인할 수 있다. 이러한 동작 결과는 본 발명의 실시예에 따른 클락 발생 장치(100)가 도 13 또는 도 14와 같은 회로 구성으로 구현되고, 32.768kHz 주파수 기준으로 Monte Carlo 시뮬레이션을 수행한 결과일 수 있다. 시뮬레이션 결과, 듀티비가 약 49.9%로 정확하게 최종 클락 신호(CKf)가 생성된 것을 확인할 수 있다.
도 16은 본 발명의 실시예에 따른 부궤환 전압 생성부를 나타내는 도면이고, 도 17은 본 발명의 실시예에 따른 클락 발생 장치의 회로 구성을 나타내는 도면이다.
먼저 도 16을 참조하면, 도 16의 부궤환 전압 생성부(160)는 도 3의 부궤환 전압 생성부(160)와 마찬가지로 제2-1 전압 생성부(161), 제2-2 전압 생성부(162), 필터링부(163), 증폭부(164) 및 스위칭 제어부(165)를 포함할 수 있다. 도 17의 필터링부(163)는 로패스 필터(Low Pass Filter, LPF)를 포함하도록 구현될 수 있다.
다음으로 도 17을 참조하면, 도 17의 클락 발생 장치(100)의 필터링부(163)는 제2 노드(ND2)와 제4 노드(ND4) 사이에 위치하는 필터 저항(Rf) 및 제4 노드(ND4)와 접지 전압 사이에 위치하는 필터 커패시터(Cf)를 포함하는 로패스 필터로 구현될 수 있다. 이때, 필터 저항(Rf)의 저항값과 필터 커패시터(Cf)의 커패시턴스가 제4 노드(ND4)의 전압(Vcf)이 기준값(Vr)으로 유지되도록 설정될 수 있다. 제2-2 전압(V2-2) 및 기준값(Vr)은 각각 도 9에 도시된 파형으로 생성될 수 있다.
도시되지는 않았으나, 도 17의 로패스 필터의 구조 및 동작은 전술된 다른 실시예에 대해서도 적용될 수 있다.
도 18 및 도 19는 각각 본 발명의 실시예에 따른 클락 발생 장치를 나타내는 도면이다.
먼저 도 18을 참조하면, 본 발명의 실시예에 따른 클락 발생 장치(100)는 내부 전압 출력부(110), 클락 신호 출력부(140) 및 부궤환 전압 생성부(160)를 포함할 수 있다.
내부 전압 출력부(110)는 인가되는 전원 전압(VDD)에 대응되는 내부 전압을 생성할 수 있다. 전원 전압(VDD)은 배터리 전압일 수 있다. 내부 전압은 클락 신호 출력부(140)로 인가되는 제1 전압(V1) 및 부궤환 전압 생성부(160)로 인가되는 제2 전압(V2)을 포함할 수 있다. 제1 전압(V1)은 부궤환 전압(Vnf)과 함께 최종 클락 신호(CKf)의 생성에 사용되는 전압으로 삼각파 등의 파형으로 생성될 수 있다.
이때, 내부 전압 출력부(110)은 제1 전압(V1) 과 제2 전압(V2)을 생성 또는 출력함에 있어 전원 전압(VDD)의 변동에 대한 민감도가 동일 또는 유사하게 생성될 수 있다. 예를 들어, 전술된 바와 같이, 제1 전압(V1) 과 제2 전압(V2)은 전원 전압(VDD)의 변동에 대한 안정화를 같은 방식으로 처리되어 생성될 수 있다. 또는, 내부 전압 출력부(110)은 도 1 등과 같이, 제1 전압(V1)과 제2 전압(V2)이 서로 전원 전압(VDD)의 변동에 대한 민감도를 달리하도록 처리할 수 있다.
클락 신호 출력부(140)는 제1 전압(V1) 및 부궤환 전압(Vnf)의 차이에 대응되는 주기를 갖는 예비 클락 신호(CKp) 및 최종 클락 신호(CKf)를 생성할 수 있다. 클락 신호 출력부(140)는 예비 클락 신호(CKp)를 내부 전압 생성부(110)로 전송하고 최종 클락 신호(CKf)를 부궤환 전압 생성부(160)에 제공하여, 클락 발생 장치(100)의 동작 타이밍이 제어될 수 있다. 또한, 최종 클락 신호(CKf)는 클락 발생 장치(100)의 외부로 전송되어, 전력 관리 집적회로(PMIC)와 같은 전자 장치 등의 동작을 동기화하는데 사용될 수 있다.
부궤환 전압 생성부(160)는 최종 클락 신호(CKf)에 응답하여 제2 전압(V2)에 대응되는 부궤환 전압(Vnf)을 생성할 수 있다. 이를 위해, 부궤환 전압 생성부(160)는 직렬로 연결되는 스위치드 커패시터 회로(SWC), 샘플 앤 홀드 회로(SAH) 및 제1 증폭기(AMP1)를 포함할 수 있다.
스위치드 커패시터 회로(SWC)는 최종 클락 신호(CKf)에 대응되어 스위칭되고 제2 전압(V2)에 대해 대응되는 제2-2 전압(V2-2)을 생성할 수 있다. 샘플 앤 홀드 회로(SAH)는 제2-2 전압(V2-2)으로부터 기준값(Vr)을 샘플링하고 홀딩하여 출력할 수 있다. 제1 증폭기(AMP1)는 제2-1 전압(V2-1) 및 제2-2 전압(V2-2)의 차이를 증폭하여 부궤환 전압(Vnf)으로 생성할 수 있다. 부궤환 전압(Vnf)은 클락 신호 출력부(140)로 인가될 수 있다. 제2-1 전압(V2-1)은 전술된 바와 같이 내부 전압 출력부(110)에 의해 생성될 수 있다. 다만, 이에 한정되는 것은 아니고 별도의 로직을 통해 생성될 수도 있다.
다음으로 도 19를 참조하면, 도 19의 클락 발생 장치(100)는 도 18의 클락 발생 장치(100)와 대비하여 샘플 앤 홀드 회로(SAH) 및 제1 증폭기(AMP1)와 직렬로 연결되는 초퍼 회로(CHP)을 더 구비할 수 있다. 초퍼 회로(CHP)는 제1 증폭기(AMP1)의 오프셋을 제거할 수 있다. 이에, 제1 증폭기(AMP1)의 오프셋과 무관하게 일정한 전압 레벨의 부궤환 전압(Vnf)이 생성될 수 있다.
도 18 및 도 19의 스위치드 커패시터 회로(SWC), 샘플 앤 홀드 회로(SAH), 제1 증폭기(AMP1) 및 초퍼 회로(CHP)의 구체적인 구조 및 동작은 도 7 등의 경우와 같을 수 있다.
도시되지 아니하였으나, 도 18 및 도 19의 부궤환 전압 생성부(160)는 도 2 등의 부궤환 전압 생성부(160)와 동일하게 구비될 수 있다. 또한, 도 18 및 도 19의 부궤환 전압 생성부(160)는 도 1 등에 적용될 수 있다.
도 20은 본 발명의 실시예에 따른 전자 장치를 나타내는 도면이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 장치(200)는 전술된 도 1 등의 본 발명의 실시예에 따른 클락 발생 장치(100)를 포함할 수 있다. 본 발명의 실시예에 따른 전자 장치(200)는 전력 관리 집적회로(PMIC)일 수 있다. 본 발명의 실시예에 따른 클락 발생 장치(100)가 생성한 최종 클락 신호(CKf)는 전력 관리 집적회로(PMIC)에 포함되는 디지털 로직(digital logic) 또는 스위칭 레귤레이터(switching regulator) 등에 제공될 수 있다. 디지털 로직에 의해 전력 관리에 관련된 처리가 수행되고, 스위칭 레귤레이터에 의해 전원 전압이 요구되는 전압 레벨로 변환될 수 있다. 디지털 로직 및 스위칭 레귤레이터 등은 최종 클락 신호(CKf)에 동기되어 대응되는 동작을 수행할 수 있다.
또는, 본 발명의 실시예에 따른 전자 장치(200)는 전력 관리 집적회로(PMIC)가 구비되는 전자 장치일 수 있다. 이때, 전력 관리 집적회로(PMIC)에 포함되는 본 발명의 실시예에 따른 클락 발생 장치(100)가 생성한 최종 클락 신호(CKf)는 주변 시스템(peri system) 및 SOC 시스템 등에 제공될 수 있다. 주변 시스템 및 SOC 시스템 등은 최종 클락 신호(CKf)를 수신하여 동작 수행에 요구되는 주파수로 변환하여 사용할 수 있다. 이때, 최종 클락 신호(CKf)는 주변 시스템 및 SOC 시스템 등에 바로 제공되거나, 전자 장치(200)에 포함되는 클럭 제어기(clock generator)에 의해 주변 시스템 및 SOC 시스템 등에 대응되는 주파수 등으로 변환되어 주변 시스템 및 SOC 시스템 등에 전달될 수 있다.
본 발명의 실시예에 따른 전자 장치(200)는 집적도가 높으면서도 PVT 변화에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하는 클락 발생 장치(100)를 포함함으로써, 효율적이고 안정적인 동작을 수행할 수 있다. 또한, 본 발명의 실시예에 따른 전자 장치(200)는 저전력으로 동작하면서도 PVT 변화에도 높은 정확도를 갖는 최종 클락 신호(CKf)를 생성하는 클락 발생 장치(100)를 포함함으로써, 전력 소모를 줄이고 안정적으로 동작할 수 있다. 따라서, 발명의 실시예에 따른 전자 장치(200)가 고속으로 동작하더라도 오동작이 발생되는 것을 방지할 수 있다.
이상에서 본 발명의 대표적인 실시예들을 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 클락 생성 장치
120: 제1 전압 출력부
140: 클락 신호 출력부
160: 부궤환 전압 생성부
180: 제2 전압 출력부

Claims (10)

  1. 예비 클락 신호에 응답하여 전원 전압에 대응되는 제1 전압을 출력하는 제1 전압 출력부;
    상기 제1 전압 및 부궤환 전압의 차이에 대응되는 주기로 상기 예비 클락 신호 및 최종 클락 신호를 생성하는 클락 신호 출력부;
    상기 최종 클락 신호의 주파수 및 제2 전압에 대응되고 일정한 전압 레벨로 필터링(filtering) 된 기준값으로부터 상기 부궤환 전압을 생성하는 부궤환 전압 생성부; 및
    상기 제1 전압보다 상기 전원 전압의 변동에 대한 민감도가 낮은 상기 제2 전압을 상기 부궤환 전압 생성부로 출력하는 제2 전압 출력부;를 포함하는 클락 발생 장치.
  2. 제1 항에 있어서,
    상기 부궤환 전압 생성부는,
    상기 제2 전압에 대응되는 제2-1 전압을 생성하는 제2-1 전압 생성부;
    상기 제2 전압에 대응되고, 상기 최종 클락 신호의 주파수에 대응되는 임피던스(impedance)에 대한 제2-2 전압을 생성하는 제2-2 전압 생성부;
    상기 제2-2 전압을 기준값으로 필터링하는 필터링부; 및
    상기 제2-1 전압 및 상기 기준값의 차이를 증폭하여 상기 부궤환 전압으로 출력하는 증폭부;를 포함하는 클락 발생 장치.
  3. 제2 항에 있어서,
    상기 부궤환 전압 생성부는,
    상기 최종 클락 신호를 수신하여 제1 스위칭 신호를 출력하는 스위칭 제어부;를 더 포함하는 클락 발생 장치.
  4. 제2 항에 있어서,
    상기 필터링부는,
    제2 스위칭 신호에 응답하여 상기 제2-2 전압으로부터 상기 기준값을 추출하는 샘플 앤 홀드 회로(Sample & Hold circuit);를 포함하는 클락 발생 장치.
  5. 제1 항에 있어서,
    상기 부궤환 전압 생성부는,
    상기 최종 클락 신호에 응답하여 상기 제2 전압에 대응되는 제2-2 전압을 생성하는 스위치드 커패시터 회로(switched capacitor circuit);
    상기 스위치드 커패시터 회로로부터 인가되는 상기 제2-2 전압을 기준값으로 추출하는 샘플 앤 홀드 회로;
    상기 기준값과 상기 제2 전압에 대응되는 제2-1 전압을 입력으로 하고, 상기 부궤환 전압을 출력으로 하는 제1 증폭기; 및
    상기 제1 증폭기의 오프셋(offset)을 제거하는 제1 오프셋 제거기;를 더 포함하는 클락 발생 장치.
  6. 제1 항에 있어서,
    상기 부궤환 전압 생성부는,
    상기 제2 전압과 제1 노드 사이에서 연결되는 제1 저항;
    상기 제2 전압과 제2 노드 사이에서 연결되고 상기 제1 저항과 같은 저항값을 갖는 제2 저항;
    상기 제1 노드 및 접지 전압 사이에서 연결되는 기준 저항;
    상기 최종 클락 신호에 대응되는 제1-1 스위칭 신호에 응답하여 턴-온 되고 상기 제2 전압과 제3 노드 사이에 연결되는 제1-1 스위치;
    상기 제1-1 스위칭 신호와 활성화 구간을 달리하는 제1-2 스위칭 신호에 응답하여 턴-온 되고 상기 제3 노드 및 상기 접지 전압 사이에 연결되는 제1-2 스위치;
    상기 제3 노드 및 상기 접지 전압 사이에서 상기 제1-2 스위치와 병렬로 연결되는 스위치드 커패시터;
    상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1-1 스위칭 신호보다 제1 시간만큼 먼저 상승하고 하강하고 제2-1 스위칭 신호에 응답하여 턴-온 되는 제2-1 스위치;
    상기 제4 노드 및 제5 노드 사이에 연결되고, 제2-2 스위칭 신호에 응답하여 턴-온 되는 제2-2 스위치;
    상기 제4 노드 및 상기 접지 전압 사이에 연결되는 샘플링 커패시터; 및
    상기 제1 노드의 상기 제2-1 전압이 제1 입력단으로 입력되고, 상기 샘플링 커패시터에 충전된 상기 제2-2 전압의 기준값이 제2 입력단으로 입력되고, 상기 부궤환 전압이 출력단으로 출력되는 제1 증폭기;를 포함하는 클락 발생 장치.
  7. 제6 항에 있어서,
    상기 제1-1 스위칭 신호의 제1 주기 중 제1 시점에서, 상기 제1-1 스위칭 신호는 논리 하이로 천이되고 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이며 상기 제2-1 스위칭 신호는 논리 하이 상태이고,
    상기 제1-1 스위칭 신호의 제1 주기 중 제2 시점에서, 상기 제2-1 스위칭 신호는 논리 로우로 천이되고 상기 제1-1 스위칭 신호는 논리 하이 상태이며 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이고,
    상기 제1-1 스위칭 신호의 제1 주기 중 제3 시점에서, 상기 제1-1 스위칭 신호는 논리 로우로 천이되고 상기 제1-2 스위칭 신호 및 상기 제2-2 스위칭 신호는 논리 로우 상태이며 상기 제2-1 스위칭 신호는 논리 하이 상태이고,
    상기 제1-1 스위칭 신호의 제1 주기 중 제4 시점에서, 상기 제1-2 스위칭 신호는 논리 하이로 천이되고 상기 제1-1 스위칭 신호 및 상기 제2-1 스위칭 신호는 논리 로우 상태이며 상기 제2-2 스위칭 신호는 논리 하이 상태로 설정되는 클락 발생 장치.
  8. 제1 항에 있어서,
    상기 제2 전압 출력부는,
    상기 전원 전압보다 낮은 전압 레벨로 외부로부터 인가되는 기준 전압 및 부궤환 되는 상기 제2 전압의 차이를 증폭하여 상기 제2 전압으로 출력하는 제2 증폭기; 및
    상기 제2 증폭기의 입력단에 연결되고 상기 제2 증폭기의 오프셋을 제거하는 제2 오프셋 제거기;를 포함하는 클락 발생 장치.
  9. 예비 클락 신호에 응답하여 전원 전압에 대응되는 제1 전압 및 제2 전압을 출력하는 내부 전압 출력부;
    상기 제1 전압 및 부궤환 전압의 차이에 대응되는 주기로 상기 예비 클락 신호 및 최종 클락 신호를 생성하는 클락 신호 출력부; 및
    상기 최종 클락 신호에 응답하여 상기 제2 전압에 대응되는 상기 부궤환 전압을 생성하는 부궤환 전압 생성부;를 포함하고,
    상기 부궤환 전압 생성부는,
    제n 노드와 접지 전압 사이에 연결되어 상기 제n 노드에 상기 제2 전압에 대응되는 제2-2 전압을 인가하는 스위치드 커패시터 회로(switched capacitor circuit);
    상기 제n 노드에서 상기 스위치드 커패시터 회로와 직렬로 연결되고 상기 제2-2 전압을 기준값으로 추출하는 샘플 앤 홀드 회로(Sample & Hold circuit); 및
    상기 기준값 및 제2-1 전압을 각각 입력단으로 수신하고, 상기 기준값 및 상기 제2-1 전압의 차이를 증폭하여 상기 부궤환 전압을 출력단으로 출력하는 제1 증폭기;를 포함하는 클락 발생 장치.
  10. 제1 항의 클락 발생 장치; 및
    상기 클락 발생 장치로부터 수신되는 상기 최종 클럭 신호에 동기되어 전력 관리 동작을 수행하는 전력 관리 집적회로(Power Management Integrated Chip, PMIC);를 포함하는 전자 장치.
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