KR20220169150A - 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 상기 듀티 타이밍 검출기를 포함하는 장치 및 토글 신호 수신 장치의 동작 방법 - Google Patents

토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 상기 듀티 타이밍 검출기를 포함하는 장치 및 토글 신호 수신 장치의 동작 방법 Download PDF

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Abstract

듀티 타이밍 검출기가 제공된다. 상기 듀티 타이밍 검출기는 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호와 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 입력 토글 신호와 출력 토글 신호 사이의 듀티 차이를 이용하여 차이 신호를 생성하는 컨트롤 로직, 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터, 차이 신호의 펄스 폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터, DC 입력 전압과 DC 차이 전압을 이용하여, 출력 토글 신호의 듀티를 보상하는 보상 회로 및 듀티 보상된 출력 토글 신호를 생성하여 컨트롤 로직에 제공하는 오실레이터를 포함한다.

Description

토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 상기 듀티 타이밍 검출기를 포함하는 장치 및 토글 신호 수신 장치의 동작 방법{A DUTY TIMING DETECTOR DETECTING DUTY TIMING OF TOGGLE SIGNAL, DEVICE INCLUDING THE DUTY TIMING DETECTOR, AND A OPERATING METHOD OF DEVICE RECEIVING TOGGLE SIGNAL}
본 발명은 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 상기 듀티 타이밍 검출기를 포함하는 장치 및 토글 신호 수신 장치의 동작 방법에 관한 것이다.
토글 신호는 하이 레벨과 로우 레벨을 반복적으로 천이하는 신호이다. 토글 신호는 전자 장치들에서 다양하게 사용된다. 예를 들어, 토글 신호는 클럭 신호 또는 스트로브 신호로서 정확한 타이밍을 가리키는 데에 사용될 수 있다. 다른 예로서, 토글 신호는 펄스 폭 변조(PWM)와 같이, 토글 신호를 수신하는 장치의 동작을 제어하는 데에 사용될 수 있다.
토글 신호를 동작 제어 신호로 사용하는 장치들 중 하나는 직류-직류(DC-DC) 변환기일 수 있다. 직류-직류(DC-DC) 변환기는 입력 전압을 승압 또는 감압하여 출력하도록 구성된다. 직류-직류 변환기는 부하에서 소비되는 전류량에 따라, 토글 신호를 이용하여 출력 전류의 양을 조절할 수 있다.
토글 신호가 동작 제어 신호로 사용될 때에, 토글 신호의 현재 타이밍이 목표 타이밍인지를 검출하는 것은 토글 신호를 수신 또는 사용하는 장치의 상태를 관찰하는데에 도움이 된다.
본 발명이 해결하고자 하는 기술적 과제는, 피드백 구조를 포함하여 오프셋 또는 미스매치 없이, 토글 신호의 듀티 타이밍을 정확하게 검출하는 듀티 타이밍 검출기를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 피드백 구조를 포함하여 오프셋 또는 미스매치 없이, 토글 신호의 듀티 타이밍을 정확하게 검출하는 듀티 타이밍 검출기를 포함하는 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 피드백 구조를 포함하여 오프셋 또는 미스매치 없이, 토글 신호의 듀티 타이밍을 정확하게 검출하는 듀티 타이밍 검출기를 포함하는 토글 신호 수신 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 듀티 타이밍 검출기는 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호와 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 입력 토글 신호와 출력 토글 신호 사이의 듀티 차이를 이용하여 차이 신호를 생성하는 컨트롤 로직, 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터, 차이 신호의 펄스 폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터, DC 입력 전압과 DC 차이 전압을 이용하여, 출력 토글 신호의 듀티를 보상하는 보상 회로 및 듀티 보상된 출력 토글 신호를 생성하여 컨트롤 로직에 제공하는 오실레이터를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 듀티 타이밍 검출기는 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호를 수신하고, 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터, DC 입력 전압에 대하여 미리 정해진 비율로 전압 분배하여, DC 분배 전압 출력하는 전압 분배기, 입력 토글 신호와 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 입력 토글 신호와 출력 토글 신호 사이의 엣지 간격에 대한 차이 신호를 생성하는 래치, DC 분배 전압 및 차이 신호를 기초로, 출력 토글 신호의 듀티를 보상하는 보상 회로 및 듀티 보상된 출력 토글 신호를 생성하여 래치에 제공하는 오실레이터를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 장치는 하이 레벨과 로우 레벨 사이를 반복적으로 천이하는 입력 토글 신호를 이용하여 제1 전압을 제2 전압으로 변환하고, 그리고 제2 전압을 부하로 출력하도록 구성되는 전압 변환기 및 입력 토글 신호의 각 듀티에서 절반이 지나간 타이밍에 출력 토글 신호를 검출하여, 전압 변환기로부터 부하로 전달되는 부하 전류를 검출하는 전류 검출기를 포함하되, 전류 검출기는, 입력 토글 신호와 출력 토글 신호를 수신하고, 토글 신호와 출력 토글 신호 사이의 듀티 차이를 이용하여 차이 신호를 생성하는 컨트롤 로직, 입력 토글 신호의 펄스폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터, 차이 신호의 펄스폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터, DC 입력 전압과 DC 차이 전압을 이용하여, 출력 토글 신호의 듀티를 보상하는 보상 회로 및 듀티 보상된 출력 토글 신호를 생성하여 컨트롤 로직에 제공하는 오실레이터를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 토글 신호 수신 장치의 동작 방법은 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호와 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 입력 토글 신호와 출력 토글 신호 사이의 듀티 차이를 이용하여 제1 시점에 제1 차이 신호를 생성하고, 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하고, 차이 신호의 펄스 폭에 따라 DC 차이 전압을 출력하고, DC 입력 전압과 DC 차이 전압을 이용하여, 출력 토글 신호의 듀티를 보상하고, 제1 시점과 상이한 입력 토글 신호와 출력 토글 신호 사이의 듀티 차이를 이용하여 제2 차이 신호를 생성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기를 설명하기 위한 블록도이다.
도 2는 도 1에 대한 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기의 동작 방법을 설명하기 위한 순서도이다.
도 4 내지 도 6는 본 발명의 몇몇 실시예들에 따른 듀티 타이밍 검출기의 동작을 설명하기 위한 신호들의 타이밍도들이다.
도 7은 본 발명의 몇몇 실시예들에 따른 듀티 타이밍 검출기의 또 다른 동작을 설명하기 위한 신호들의 타이밍도이다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기를 설명하기 위한 도면들이다.
도 10는 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다.
도 11는 도 10의 전압 변환기의 출력 전류의 변화를 설명하기 위한 도면이다.
도 12은 펄스 폭 변조 신호, 제1 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다.
도 14은 펄스 폭 변조 신호, 제2 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다.
도 16은 펄스 폭 변조 신호, 제1 전압 강하, 제2 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 실시 예에 따른 장치의 동작 방법을 설명하기 위한 순서도이다.
도 18는 본 발명의 실시 예에 따른 장치의 동작 방법의 다른 예를 설명하기 위한 순서도이다.
도 19은 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 19의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 참조부호가 사용된다.
도 1은 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기(100)를 설명하기 위한 블록도이다. 도 2는 도 1에 대한 회로도이다.
듀티 타이밍 검출기(100)는 하이 레벨과 로우 레벨을 반복적으로 천이하는 토글 신호에서 듀티 상의 특정한 타이밍(예를 들어, 목표 타이밍)을 검출할 수 있다. 듀티는 토글 신호가 하이 레벨(또는 로우 레벨)을 갖는 구간일 가리킬 수 있다. 듀티 비는 토글 신호의 하나의 주기에 대한 토글 신호의 하이 레벨(또는 로우 레벨)인 구간의 비율을 가리킬 수 있다.
듀티 타이밍 검출기(100)는 제1 저대역 필터(110), 전압 분배기(120), 컨트롤 로직(130), 제2 저대역 필터(140), 보상 회로(150) 및 오실레이터(160)을 포함한다.
제1 저대역 필터(110)는 토글 신호인 입력 토글 신호(IN_stgl)를 수신하여, 입력 토글 신호(IN_stgl)의 평균 전압인 DC 입력 전압(IN_avg)을 출력하여 전압 분배기(120)에 제공한다. 상기 DC 입력 전압(IN_avg)은 일정한 전압 크기를 갖는 DC 성분을 포함하고, AC 성분이 제거된 상태이다. DC 입력 전압(IN_avg)의 크기는 입력 토글 신호(IN_stgl)의 듀티 길이(펄스 폭)에 의해 결정된다.
제1 저대역 필터(110)는 제1 저항(111)과 제1 커패시터(112)를 포함하고, 제1 저항(111)과 제1 커패시터(112)는 RC 1차 저대역 필터로 배치된다. 제1 저항(111)의 저항값은 10MΩ 내지 30MΩ의 범위 내에 있고, 제1 커패시터(112)의 커패시턴스는 10pF 내지 1nF 범위 내에 있을 수 있다.
전압 분배기(120)는 DC 입력 전압(IN_avg)을 제공받고 미리 정해진 비율에 따라 DC 입력 전압(IN_avg)을 분배하여, DC 분배 전압(IN_Div)을 출력하여 보상 회로(150)에 제공한다. 상기 DC 분배 전압(IN_Div)은 일정한 전압 크기를 갖는 DC 성분을 포함하고, AC 성분이 제거된 상태이다. DC 분배 전압(IN_Div)의 크기는 미리 정해진 비율에 결정되고, 미리 정해진 비율은 후술할 분배 저항(122)들의 비에 의해 결정된다.
전압 분배기(120)는 제1 증폭기(121) 및 분배 저항(122)을 포함한다. 제1 증폭기(121)는 입력받은 DC 입력 전압(IN_avg)을 유지시키고, DC 입력 전압(IN_avg)을 분배 저항(122)에 제공한다. 분배 저항(122)은 제a 저항(Ra)과 제b 저항(Rb)을 포함하고, 제a 저항(Ra)과 제b 저항(Rb)은 제1 증폭기(121)와의 접속 노드와 접지 노드 사이에서 서로 직렬로 연결되고, 제a 저항(Ra)과 제b 저항(Rb) 사이 노드에서 DC 분배 전압(IN_Div)이 생성되고, 따라서, 상기 미리 정해진 비율은 아래의 수학식 1과 같다.
Figure pat00001
... 수학식 1
상기 수학식 1에서, 상기
Figure pat00002
은 상기 미리 정해진 비율이고, 상기
Figure pat00003
는 상기 제1 저항(Ra)의 저항값이고, 상기
Figure pat00004
는 상기 제2 저항(Rb)의 저항값이다. 마찬가지로, 몇몇 실시예에 따른 DC 분배 전압(IN_Div)은
Figure pat00005
와 같다.
컨트롤 로직(130)은, 입력 토글 신호(IN_stgl)와 상기 입력 토글 신호(IN_stgl)에 대한 듀티 타이밍 검출기(100)의 출력 토글 신호(OUT_stgl)를 수신하고, 입력 토글 신호(IN_stgl)와 출력 토글 신호(OUT_stgl)의 듀티 차이를 이용하여 입력 토글 신호(IN_stgl)와 출력 토글 신호(OUT_stgl)에 대한 차이 신호(Diff)를 생성하여 제2 저대역 필터(140)에 제공한다.
컨트롤 로직(130)은, 입력 토글 신호(IN_stgl)와 출력 토글 신호(OUT_stgl)를 수신하여 입력 토글 신호(IN_stgl)와 출력 토글 신호(OUT_stgl) 사이의 상승 엣지 간의 간격를 듀티로 하는 차이 신호(Diff)로 출력하는 S-R 래치(131)을 포함하나, 본원의 기술적 사상은 상기 예시에 제한되지 않고 J-K 래치 등이 사용될 수 있다.
S-R 래치(131)는 셋 노드(S)로 입력 토글 신호(IN_stgl)을 제공받고, 리셋 노드(R)로 출력 토글 신호(OUT_stgl)를 제공받을 수 있다. 출력 토글 신호(OUT_stgl)의 듀티가 입력 토글 신호(IN_stgl)의 듀티에 분주된 형태인 경우, 입력 토글 신호(IN_stgl)의 상승 엣지에서 출력(Q)은 하이 레벨을 갖고, 그 이후 출력 토글 신호(OUT_stgl)의 상승 엣지에서 제한 입력을 갖게 되고, 출력(Q)은 로우 레벨로 반전될 수 있다. 이 후, 입력 토글 신호(IN_stgl) 및 출력 토글 신호(OUT_stgl)이 하강하는 경우 출력(Q)은 유지된다.
제2 저대역 필터(140)는 토글 신호인 차이 신호(Diff)를 수신하여, 차이 신호(Diff)의 평균 전압인 DC 차이 전압(Diff_avg)을 출력하여 보상 회로(150)에 제공한다. 상기 DC 차이 전압(Diff_avg)은 일정한 전압 크기를 갖는 DC 성분을 포함하고, AC 성분이 제거된 상태이다. DC 차이 전압(Diff_avg)의 크기는 차이 신호(Diff)의 듀티 길이(펄스 폭)에 의해 결정된다.
제2 저대역 필터(140)는 제2 저항(141)과 제2 커패시터(142)를 포함하고, RC 1차 저대역 필터로 배치된다. 제2 저항(141)의 저항값은 10MΩ 내지 30MΩ의 범위 내에 있고, 제2 커패시터(142)의 커패시턴스는 10pF 내지 1nF 범위 내에 있을 수 있다.
보상 회로(150)는, DC 분배 전압(IN_Div)과 DC 차이 전압(Diff_avg)들의 크기를 비교하여 보상 데이터(CD)인 보상 전압(Vc)를 출력하고 오실레이터(160)에 제공하여, 듀티 타이밍 검출기(100)의 출력 토글 신호(OUT_stgl)의 듀티에 대해 보상 동작을 수행한다.
후술하는 바, 보상 회로(150)는 DC 분배 전압(IN_Div)을 제공받고 DC 분배 전압(IN_Div)을 기초로 보상 동작을 수행하여, 전압 분배기(120)의 상기 미리 정해진 비율을 기초로 보상 동작을 수행한다.
보상 회로(150)는 제2 증폭기(151) 및 적분 커패시터(152)를 포함하고, 상기 제2 증폭기(151) 및 적분 커패시터(152)는 반전 적분기 형태의 OP 증폭기 회로로 배치된다. 통상적으로, DC 분배 전압(IN_Div)은 제2 증폭기(151)의 양성 노드(+)로 입력되고 DC 차이 전압(Diff_avg)은 제2 증폭기(151)의 음성 노드(-)로 입력된다.
따라서, DC 차이 전압(Diff_avg)의 크기가 DC 분배 전압(IN_Div)의 크기보다 큰 경우 보상 회로(150)의 출력인 보상 전압(Vc)은 감소하게 되고, 반대로 DC 차이 전압(Diff_avg)의 크기가 DC 분배 전압(IN_Div)의 크기보다 작은 경우 보상 회로(150)의 출력인 보상 전압(Vc)은 증가하게 된다.
DC 차이 전압(Diff_avg)의 크기가 DC 분배 전압(IN_Div)의 크기가 동일한 경우 보상 전압(Vc)의 크기는 유지된다.
오실레이터(160)는 보상 데이터(CD)인 보상 전압(Vc)를 제공받고, 상기 보상 전압(Vc)을 기초로 듀티 보상된 출력 토글 신호(OUT_stgl)를 생성하여 컨트롤 로직(130)에 제공한다. 따라서, 컨트롤 로직(130)-제2 저대역 필터(140)-보상 회로(150)-오실레이터(160)는 하나의 피드백 폐회로(feedback closed circuit)를 형성한다.
오실레이터(160)는 톱니파 전압 생성기(161) 및 비교기(162)를 포함한다. 톱니파 전압 생성기(161)는 입력 토글 신호(IN_stgl)에 동기되어 톱니파 전압(Vsaw)을 출력하고, 비교기(162)는 상기 톱니파 전압(Vsaw)와 보상 전압(Vc)의 크기 비교를 하여 출력 토글 신호(OUT_stgl)를 출력한다.
톱니파 전압 생성기(161)는 전류 소스(Ia), 커패시터(C), 방전 트랜지스터(Tr) 및 인버터(INV)를 포함한다. 전류 소스(Ia)는 전원 전압(VDD)이 공급되는 전원 노드와 톱니파 전압(Vsaw)이 출력되는 출력 노드의 사이에 연결된다. 전류 소스(Ia)는 출력 노드를 향해 일정한 전류를 출력할 수 있다. 커패시터(C)는 출력 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결된다. 커패시터(C)는 전류 소스(Ia)로부터 출력되는 전류에 의해 충전되어, 톱니파 전압(Vsaw)의 레벨이 연속적으로 상승하는 톱니 구간을 형성할 수 있다.
방전 트랜지스터(Tr)는 출력 노드와 접지 노드의 사이에 연결된다. 방전 트랜지스터(Tr)는 인버터(INV)에 의해 반전된 입력 토글 신호(IN_stgl)에 응답하여 동작한다. 따라서, 방전 트랜지스터(Tr)는 입력 토글 신호(IN_stgl)가 로우 레벨을 가질 때에 턴-온 되는 NMOS 트랜지스터일 수 있다. 입력 토글 신호(IN_stgl)는 커패시터(C)에 충전된 전압을 방전함으로써, 톱니파 전압(Vsaw)의 레벨이 접지 레벨인 휴지 구간을 형성할 수 있다.
비교기(162)는 보상 전압(Vc)을 음성 노드(-)에서 수신할 수 있다. 비교기(162)는 톱니파 전압(Vsaw)을 양성 노드(+)에서 수신할 수 있다. 비교기(162)는 톱니파 전압(Vsaw)이 보상 전압(Vc)보다 낮을 때에 로우 레벨의 출력 토글 신호(OUT_stgl)을 출력할 수 있다. 비교기(150)는 톱니파 전압(Vsaw) 보상 전압(Vc)과 같거나 그보다 높을 때에 하이 레벨의 출력 토글 신호(OUT_stgl)을 출력할 수 있다.
보상 전압(Vc)이 일정한 값을 유지하는 경우 출력 토글 신호(OUT_stgl)은 입력 토글 신호(IN_stgl)의 듀티 상의 타이밍이 목표 타이밍에 도달했음을 가리킬 수 있다. 목표 타이밍은 전압 분배기(120)의 상기 미리 정해진 비율에 따라 결정될 수 있다. 또한, 출력 토글 신호(OUT_stgl)은 입력 토글 신호(IN_stgl)의 듀티가 전압 분배기(120)의 상기 미리 정해진 비율에 의해 분주된 듀티를 가질 수 있다.
본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)는 입력 토글 신호(IN_stgl)의 듀티 상의 목표 타이밍을 검출할 수 있다. 따라서, 입력 토글 신호(IN_stgl)가 정상적으로 발생되고 있는지 검증할 수 있는 수단을 제공한다. 또한, 듀티 타이밍 검출기(100)는 입력 토글 신호(IN_stgl)의 듀티를 분주한 형태의 듀티를 갖는 출력 토글 신호(OUT_stgl)을 생성할 수 있다. 듀티 타이밍 검출기(100)의 듀티 분주 기능은 다양한 분야에서 유용하게 사용될 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기(100)의 동작 방법을 설명하기 위한 순서도이다. 도 4 내지 도 6는 본 발명의 몇몇 실시예들에 따른 듀티 타이밍 검출기(100)의 동작을 설명하기 위한 신호들의 타이밍도들이다.
도 3 및 도 4를 참조하면, 듀티 타이밍 검출기(100)은 입력 토글 신호(IN_stgl)의 듀티를 분주한 형태의 듀티를 갖는 출력 토글 신호(OUT_stgl)을 출력한다(S110).
입력 토글 신호(IN_stgl)은 신호 주기(Ts)에 듀티 비(D)가 적용된 구간 동안 하이 레벨(VDD)의 신호를 갖는다. 출력 토글 신호(OUT_stgl)은 입력 토글 신호(IN_stgl)의 듀티를 (1- β) 비율로 분주한 형태로 하이 레벨(VDD) 구간을 갖는다. 상기 β는, 후술할 차이 신호(Diff)의 듀티가 적용될, 차이 신호(Diff)와 입력 토글 신호(IN_stgl)의 듀티비 간의 비율이다.
컨트롤 로직(130)은, 입력 토글 신호(IN_stgl)과 출력 토글 신호(OUT_stgl)를 수신하여, 입력 토글 신호(IN_stgl)의 상승 엣지와 출력 토글 신호(OUT_stgl)의 상승 엣지 사이에 해당하는 구간에 대응하여 하이 레벨(VDD)의 듀티를 갖는 차이 신호(Diff)를 생성한다(S120).
따라서, 차이 신호(Diff)는 입력 토글 신호(IN_stgl)의 상승 엣지부터 βㆍ DㆍTs 동안 듀티를 갖는다.
도 5를 추가적으로 참조하면, 제1 저대역 필터(110)은 입력 토글 신호(IN_stgl)에 대해 DC 입력 전압(IN_avg)로 변환하고, 제2 저대역 필터(140)은 차이 신호(Diff)에 대해 DC 차이 전압(Diff_avg)로 변환한다(S130).
DC 입력 전압(IN_avg)은 AC 전압 성분이 제거된 DC 전압 성분을 포함하고, DC 입력 전압(IN_avg)의 크기는 입력 토글 신호(IN_stgl)의 평균 전압과 같다.
DC 차이 전압(Diff_avg)은 AC 전압 성분이 제거된 DC 전압 성분을 포함하고, DC 차이 전압(Diff_avg)의 크기는 차이 신호(Diff)의 평균 전압과 같으며 아래의 수학식 2와 같다.
Figure pat00006
... 수학식 2
상기 수학식 2에서, 상기
Figure pat00007
는 차이 신호(Diff)와 입력 토글 신호(IN_stgl)의 듀티비 간의 비율이고, 상기
Figure pat00008
는 입력 토글 신호(IN_stgl)의 듀티 비(D)이고, 상기
Figure pat00009
는 입력 토글 신호(IN_stgl)의 신호 주기(Ts)이고, 상기
Figure pat00010
는 입력 토글 신호(IN_stgl)의 하이 레벨의 전압 크기이다.
전압 분배기(120)은 DC 입력 전압(IN_avg)에 대해 전압 분배하여, DC 분배 전압(IN_div)을 생성한다(S140).
DC 분배 전압(IN_div)은 AC 전압 성분이 제거된 DC 전압 성분을 포함하고, DC 분배 전압(IN_div)의 크기는 입력 토글 신호(IN_stgl)의 평균 전압에 상기 미리 정해진 비율(α)가 적용된 값과 같으며 아래의 수학식 3와 같다.
Figure pat00011
Figure pat00012
...수학식 3
상기 수학식 3에서, 상기
Figure pat00013
는 상기 수학식 1의 미리 정해진 비율이고, 상기
Figure pat00014
는 입력 토글 신호(IN_stgl)의 듀티 비(D)이고, 상기
Figure pat00015
는 입력 토글 신호(IN_stgl)의 신호 주기(Ts)이고, 상기
Figure pat00016
는 입력 토글 신호(IN_stgl)의 하이 레벨의 전압 크기이다.
도 6을 추가적으로 참조하면, 보상 회로(150)은 DC 분배 전압(IN_div)과 DC 차이 전압(Diff_avg)의 크기가 동일한 지 비교한다(S150). DC 분배 전압(IN_div)과 DC 차이 전압(Diff_avg)은 크기 차이는, 상기 수학식 1의 미리 정해진 비율(α)과 상기 수학식 2의 차이 신호(Diff)와 입력 토글 신호(IN_stgl)의 듀티비 간의 비율(β)의 차이에 기인하기 때문에, 보상 회로(150)은 각각의 비율들(α, β)의 크기 비교로 단계 S150을 수행할 수 있다.
각각의 전압의 크기가 동일하지 않은 경우(No), 보상 회로(150)는 DC 분배 전압(IN_div)과 DC 차이 전압(Diff_avg)에 대한 보상 전압(Vc)를 출력하여 보상 동작을 수행한다(S160).
입력 토글 신호(IN_stgl)는 하나의 펄스 신호에 해당하고 순차적으로 발생하는 제1 내지 제n 입력 토글 신호(IN_stgl1-IN_stgln)을 포함하고, 출력 토글 신호(OUT_stgl)는 각각의 제1 내지 제n 입력 토글 신호(IN_stgl1-IN_stgln)에 대응하는 제1 내지 제n 출력 토글 신호(OUT_stgl1-OUT_stgln)을 포함한다.
도 6의 경우, 제1 입력 토글 신호(IN_stgl1)의 제1 입력 상승 엣지 시점(t1)과 제1 출력 토글 신호(OUT_stgl1)의 제1 출력 상승 엣지 시점(t'1) 사이의 제1 차이 구간(Δt1)에 대응하는 DC 차이 전압(Diff_avg)의 크기가, DC 분배 전압(IN_div)보다 크다. 따라서, 앞선 보상 회로(150)의 설명과 같이, 보상 회로(150)는 반전 적분기 동작으로, 보상 전압(Vc)이 감소시켜 DC 분배 전압(IN_div)과 DC 차이 전압(Diff_avg)에 대한 보상 동작을 수행한다.
보상 전압(Vc)의 감소에 따라, 후속하는 제2 출력 상승 엣지 시점(t'2)을 일찍 도래하게 하여, 제2 차이 구간(Δt2)을 좁혀 DC 차이 전압(Diff_avg)과 DC 분배 전압(IN_div) 사이의 간극을 좁힐 수 있다.
이후, 듀티 타이밍 검출기(100)은 단계 S110 내지 단계 S160의 동작을 반복 수행하고, 도 6에서의 상기 제1 입력 토글 신호(IN_stgl1) 및 상기 제1 출력 토글 신호(OUT_stgl1)에 대한 설명이 제2 내지 제n-1 입력 토글 신호(IN_stgl2-IN_stgln-1) 및 상기 제2 내지 제n-1 출력 토글 신호(OUT_stgl2-OUT_stgln-1)에 적용되는 것은 자명하다.
제n 입력 토글 신호(IN_stgln)의 제n 입력 상승 엣지 시점(tn)과 제n 출력 토글 신호(OUT_stgln)의 제n 출력 상승 엣지 시점(t'n) 사이의 제n 차이 구간(Δtn)에 대응하는 DC 차이 전압(Diff_avg)의 크기와 DC 분배 전압(IN_div)가 동일하다. 따라서, 제n 입력 토글 신호(IN_stgln)와 제n 출력 토글 신호(OUT_stgln) 출력 이후, 보상 회로(150)의 보상 동작을 수행없이 듀티 타이밍 검출기(100)는 출력 토글 신호(OUT_stgl)을 통해 목표 타이밍을 검출한다.
도 7은 본 발명의 몇몇 실시예들에 따른 듀티 타이밍 검출기의 또 다른 동작을 설명하기 위한 신호들의 타이밍도이다. 설명의 편의를 위해, 도 7을 참조하여 도 6에서 설명한 것과 다른 점을 중심으로 설명한다.
출력 토글 신호(OUT_stgl')는 각각의 제1 내지 제n 입력 토글 신호(IN_stgl1-IN_stgln)에 대응하는 제1 내지 제n 출력 토글 신호(OUT_stgl'1-OUT_stgl'n)을 포함한다.
도 7의 경우, 제1 입력 토글 신호(IN_stgl1)의 제1 입력 상승 엣지 시점(T1)과 제1 출력 토글 신호(OUT_stgl'1)의 제1 출력 상승 엣지 시점(T'1) 사이의 제1 차이 구간(ΔT1)에 대응하는 DC 차이 전압(Diff_avg')의 크기가, DC 분배 전압(IN_div')보다 작다. 따라서, 앞선 보상 회로(150)의 설명과 같이, 보상 회로(150)는 반전 적분기 동작으로, 보상 전압(Vc)이 증가시켜 DC 분배 전압(IN_div')과 DC 차이 전압(Diff_avg')에 대한 보상 동작을 수행한다.
보상 전압(Vc)의 증가에 따라, 후속하는 제2 출력 상승 엣지 시점(T'2)을 늦게 도래하게 하여, 제2 차이 구간(ΔT2)을 좁혀 DC 차이 전압(Diff_avg')과 DC 분배 전압(IN_div') 사이의 간극을 좁힐 수 있다.
이후, 듀티 타이밍 검출기(100)은 단계 S110 내지 단계 S160의 동작을 반복 수행하고, 앞선 상기 제1 입력 토글 신호(IN_stgl1) 및 상기 제1 출력 토글 신호(OUT_stgl'1)에 대한 설명이 제2 내지 제n-1 입력 토글 신호(IN_stgl2-IN_stgln-1) 및 상기 제2 내지 제n-1 출력 토글 신호(OUT_stgl'2-OUT_stgl'n-1)에 적용되는 것은 자명하다.
제n 입력 토글 신호(IN_stgln)의 제n 입력 상승 엣지 시점(Tn)과 제n 출력 토글 신호(OUT_stgl'n)의 제n 출력 상승 엣지 시점(T'n) 사이의 제n 차이 구간(ΔTn)에 대응하는 DC 차이 전압(Diff_avg')의 크기와 DC 분배 전압(IN_div')가 동일하다. 따라서, 제n 입력 토글 신호(IN_stgln)와 제n 출력 토글 신호(OUT_stgl'n) 출력 이후, 보상 회로(150)의 보상 동작을 수행없이 듀티 타이밍 검출기(100)는 출력 토글 신호(OUT_stgl')을 통해 목표 타이밍을 검출한다.
본원 몇몇 실시예의 듀티 타이밍 검출기(100)은, 아날로그 소자인 저항들의 비율을 통해 듀티 타이밍을 검출하여 센싱가능한 해상도(resolution)이 비제한적이게 되고, 또한 피드백 구조를 듀티 타이밍을 검출하여 정확하게 목표하는 듀티 타이밍을 검출할 수 있다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 듀티 타이밍 검출기(200)를 설명하기 위한 도면들이다. 설명의 편의를 위해, 도 8 및 도 9을 참조하여 도 2에서 설명한 것과 다른 점을 중심으로 설명한다.
듀티 타이밍 검출기(200)의 전압 분배기(120)은 제1 증폭기(121) 입력 전단에 배치되는 제1 초퍼(123)을 더 포함하고, 듀티 타이밍 검출기(200)의 보상 회로(150)은 제2 증폭기(151) 입력 전단에 배치되는 제2 초퍼(153)을 더 포함한다.
제1 초퍼(123)는 제어 전압(control voltage, Vc)에 따라 입력 포트들(123a, 123b)을 출력 포트들(123A, 123B)로 연결할 수 있고, 각각의 출력 포트들(123A, 123B)은 각각의 제1 증폭기의 양성 노드(+), 음성 노드(-)와 접속된다. 제1 초퍼(123)는 제어 전압에 따라 동작하는 제1 스위치(SWp1), 제2 스위치(SWn2), 제3 스위치(SWn2), 및 제4 스위치(SWp2)를 포함할 수 있다.
제1 스위치(SWp1), 제2 스위치(SWn2), 제3 스위치(SWn2), 및 제4 스위치(SWp2)는 제어 전압이 논리적으로 '1'인 경우 ON 되고, 제어 전압이 논리적으로 '0'인 경우 OFF 되는 스위치들이다. 도면에서 제3 스위치(SWn2), 및 제4 스위치(SWp2)를 제어하는 전압(Vcb)는 제어 전압(Vc)이 논리적으로 인버팅된 전압이다.
제어 전압이 논리적으로 '1'인 경우, 제1 스위치(SWp1), 제2 스위치(SWn2)는 ON 되고, 3 스위치(SWn2), 및 제4 스위치(SWp2)는 OFF 된다. 이 경우, 제1 입력 포트(123a)는 제1 출력 포트(123A)와 연결되고, 제2 입력 포트(123b)는 제2 출력 포트(123B)와 연결된다. 제1 입력 포트(123a)와 제1 출력 포트(123A)가 연결되고, 제2 입력 포트(123b)와 제2 출력 포트(123B)가 연결되는 상태를 제1 상태라고 지칭할 수 있다. 제1 상태에서 Vip = Vop이고, Vin = Von이다.
반면, 제어 전압이 논리적으로 '0'인 경우, 제1 스위치(SWp1), 제2 스위치(SWn2)는 OFF 되고, 제3 스위치(SWn2), 제4 스위치(SWp2)는 ON 된다. 이 경우, 제1 입력 포트(123a)는 제2 출력 포트(123B)와 연결되고, 제2 입력 포트(123b)는 제1 출력 포트(123A)와 연결된다. 제1 입력 포트(123a)와 제2 출력 포트(123B)가 연결되고, 제2 입력 포트(123b)와 제1 출력 포트(123A)가 연결되는 상태를 제2 상태라고 지칭할 수 있다. 제2 상태에서 Vip = Von이고, Vin = Vop이다
본원의 몇몇 실시예에 따른 전압 분배기(120)는, 제1 초퍼(123)에 대한 제어 전압(Vc)의 제어를 통해, 증폭기의 노후 등의 의한 드리프트 오프셋을 완화시켜 듀티 타이밍을 검출하는데 정확도를 개선시킬 수 있다.
보상 회로(150)의 제2 초퍼(153) 또한 제1 초퍼(123)과 동일한 구성을 갖고, 앞선 제1 초퍼(123) 및 제1 증폭기(121)에 대한 설명으로 제2 초퍼(153) 및 제2 증폭기(151)의 설명이 대체되는 것은 자명하다.
제1 초퍼(123)와 마찬가지로, 제2 초퍼(153)에 대한 제어 전압의 제어를 통해, 증폭기의 노후 등의 의한 드리프트 오프셋을 완화시켜 듀티 타이밍을 검출하는데 정확도를 개선시킬 수 있다.
이하 도 10 내지 도 19의 설명에서, 출력 토글 신호(OUT_stgl)는 도 3의 단계 S110 내지 단계 S160 동작 수행이 완료된 신호이고, 검출 전압(Vdet)로 기재한다.
도 10는 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다. 예를 들어, 장치(300)는 전력 관리 장치 또는 전력 관리 집적 회로(PMIC)일 수 있다. 도 10를 참조하면, 장치(300)는 전압 변환기(310) 및 전류 검출기(320)를 포함할 수 있다.
전압 변환기(310)는 직류-직류(DC-DC) 변환기일 수 있다. 또한, 전압 변환기(310)는 입력 전압(VIN)보다 낮은 출력 전압(VOUT)을 생성하는 벅 컨버터(Buck converter)일 수 있다. 도 14를 참조하면, 전압 변환기(310)는 제1
스위치(311), 제2 스위치(312), 제1 스위치 제어기(313), 제2 스위치 제어기(314), 제1 충전 소자(315), 제2충전 소자(316), 피드백 제어기(317), 그리고 펄스 폭 변조 신호 생성기(318)를 포함한다.
제1 스위치(311)는 입력 전압(VIN)이 공급되는 입력 노드와 스위치 노드(SW) 사이에 연결된다. 제1 스위치(311)는 제1 스위치 제어기(313)로부터 출력되는 제1 제어 신호(PDRV)에 응답하여 동작할 수 있다. 제1 스위치(311)는 PMOS 트랜지스터일 수 있다.
제2 스위치(312)는 스위치 노드(SW)와 접지 노드 사이에 연결된다. 제2 스위치(312)는 제2 스위치 제어기(314)로부터 출력되는 제2 제어 신호(NDRV)에 응답하여 동작할 수 있다. 제2 스위치(312)는 NMOS 트랜지스터일 수 있다.
제1 스위치 제어기(313)는 제1 스위치(311)를 제어하도록 구성된다. 제1 스위치 제어기(313)는 펄스 폭 변조 신호(PWM)에 응답하여 제1 제어 신호(PDRV)를 활성화 및 비활성화할 수 있다. 예를 들어, 제1 스위치 제어기(313)는 스위치 노드(SW)의 전압 또는 제2 제어 신호(NDRV)를 수신하고, 펄스 폭 변조 신호(PWM), 스위치 노드(SW)의 전압, 그리고 제2 제어 신호(NDRV) 중 적어도 두 개의 신호들에 기반하여 제1 제어 신호(PDRV)를 제어할 수 있다.
제2 스위치 제어기(314)는 제2 스위치(312)를 제어하도록 구성된다. 제2 스위치 제어기(314)는 펄스 폭 변조 신호(PWM)에 응답하여 제2 제어 신호(NDRV)를 활성화 및 비활성화할 수 있다. 예를 들어, 제2 스위치 제어기(314)는 스위치 노드(SW)의 전압 또는 제1 제어 신호(PDRV)를 수신하고, 펄스 폭 변조 신호(PWM), 스위치 노드(SW)의 전압, 그리고 제1 제어 신호(PDRV) 중 적어도 두 개의 신호들에 기반하여 제2 제어 신호(NDRV)를 제어할수 있다.
예를 들어, 제1 스위치 제어기(313) 및 제2 스위치 제어기(314)는 제1 제어 신호(PRDV) 및 제2 제어 신호(NDRV)를 상보적으로 제어할 수 있다. 제1 제어 신호(PDRV) 또는 제2 제어 신호(NDRV)가 천이할 때에, 제1 스위치제어기(313) 및 제2 스위치 제어기(314)는 제1 제어 신호(PDRV) 및 제2 제어 신호(NDRV)가 모두 비활성화 되는 데드 타입을 제공할 수 있다.
제1 충전 소자(315)는 스위치 노드(SW) 및 출력 전압(VOUT)이 출력되는 출력 노드(OUT) 사이에 연결된다. 제1 충전 소자(315)는 인덕터일 수 있다. 제2 충전 소자(316)는 출력 노드(OUT) 및 접지 노드 사이에 연결된다. 제2 충전 소자(316)는 커패시터일 수 있다.
피드백 제어기(317)는 출력 전압(VOUT)의 레벨을 검출할 수 있다. 피드백 제어기(317)는 출력 전압(VOUT)의 레벨이 목표 전압보다 높은지 또는 낮은지에 따라, 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 높은 경우, 피드백 제어기(317)는 출력 전압(VOUT)이 낮아지도록 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 낮은 경우, 피드백 제어기(317)는 출력 전압(VOUT)이 높아지도록 제어 신호(CS)를 출력할 수 있다.
펄스 폭 변조 신호 생성기(318)는 제어 신호(CS)에 응답하여 펄스 폭 변조 신호(PWM)를 생성할 수 있다. 예를 들어, 제어 신호(CS)가 출력 전압(VOUT)이 높아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(318)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 감소(또는 증가)시킬 수 있다. 제어 신호(CS)가 출력 전압(VOUT)이 낮아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(318)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 증가(또는 감소)시킬 수 있다.
전류 검출기(320)는 전압 변환기(310)로부터 부하(Load)로 출력되는 전류를 검출할 수 있다. 전류 검출기(320)는 타이밍 검출기(321), 전압 검출기(322), 그리고 로직(323)을 포함한다.
타이밍 검출기(321)는 전압 변환기(310)로부터 펄스 폭 변조 신호(PWM)를 수신할 수 있다. 타이밍 검출기(321)는 전압 변환기(310)의 펄스 폭 변조 신호(PWM)의 듀티에서 특정한 타이밍을 검출할 수 있다. 타이밍 검출기(321)는 도 1 내지 도 9를 참조하여 설명된 듀티 타이밍 검출기(100)를 포함할 수 있다. 특정한 타이밍은 전압 분배기(120)의 제a 저항(Ra) 및 제b 저항(Rb)의 저항값들의 비율에 따라 결정될 수 있다.
타이밍 검출기(321)는 특정한 타이밍이 검출된 때에, 도 6 및 도 7을 참조하여 설명된 바와 같이 검출 전압(Vdet)을 로우 레벨로부터 하이 레벨로 천이할 수 있다. 펄스 폭 변조 신호(PWM)의 듀티가 종료된 때에, 타이밍 검출기(321)는 검출 전압(Vdet)을 하이 레벨로부터 로우 레벨로 천이할 수 있다. 검출 전압(Vdet)은 특정한 타이밍을 나타낼 뿐 아니라, 펄스 폭 변조 신호(PWM)의 듀티를 분주한 듀티를 가질 수 있다.
전압 검출기(322)는 검출 전압(Vdet)에 응답하여 전압 변환기(310)의 내부의 제1 전압 강하(VDR1)를 검출할 수 있다. 예를 들어, 전압 검출기(322)는 특정한 타이밍에, 즉 검출 전압(Vdet)이 로우 레벨로부터 하이 레벨로 천이하는 타이밍에 제1 전압 강하(VDR1)를 검출할 수 있다.
예를 들어, 전압 검출기(322)는 전압 변환기(310)의 제1 스위치(311)에서 발생하는 제1 전압 강하(VDR1)를 검출하도록 구성된다. 전압 검출기(322)는 제1 스위치(311)의 양단의 전압들을 수신하고, 수신된 전압들의 차이를 제1 전압 강하(VDR1)로 검출할 수 있다. 제1 전압 강하(VDR1)는 부하 전류의 양에 해당하는 레벨을 가질 수 있다.
전압 검출기(322)는 제1 전압 강하(VDR1)를 디지털 또는 아날로그 형태의 전압 정보(VI)로서 로직(323)에 전달할 수 있다. 로직(323)은 전압 정보(VI)에 대해 미리 정해진 계산을 수행할 수 있다. 로직(323)은 전압 정보(VI)를 가공하여 정확한(또는 근사한) 부히 전류의 양을 획득할 수 있다. 로직(323)은 부하 전류의 양을 이용하여 전압 변환기(310)의 동작 또는 동작 모드를 제어할 수 있다. 로직(323)은 부하 전류의 양을 자체적으로 또는 외부 장치의 요청에 따라 외부 장치에 제공할 수 있다.
도 11는 도 10의 전압 변환기의 출력 전류의 변화를 설명하기 위한 도면이다.
도 11에서, 가로 축은 시간(t)을 가리키고, 세로 축은 전류, 예를 들어 제1 충전 소자(315)를 통해 흐르는 인덕터 전류(IL)를 가리킨다. 도 10 및 도 11를 참조하면, 인덕터 전류(IL)의 양은 반복적으로 증가 및 감소할 수 있다. 예를 들어, 제1 스위치(311)가 턴-온 된 때에, 인덕터 전류(IL)의 양은 증가할 수 있다. 제2 스위치(312)가 턴-온 된 때에, 인덕터 전류(IL)의 양은 감소할 수 있다.
인덕터 전류(IL)가 반복적으로 증가 및 감소할 때, 평균 전류(Iavg)는 인덕터 전류(IL)의 최대값과 최소값 사이의 중간값일 수 있다. 인덕터 전류(IL)가 중간 값을 통과하는 목표 타이밍들(Ttar)에서 인덕터 전류(IL)의 양이 검출되면, 평균 전류(Iavg), 즉 부하 전류(ILOAD)의 양이 획득될 수 있다.
도 12은 펄스 폭 변조 신호, 제1 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 설명하기 위한 타이밍도이다. 도 10 및 도 12을 참조하면, 제1 스위치(311)는 펄스 폭 변조 신호(PWM)가 로우 레벨일 때에 턴-온 된다. 따라서, 제1 스위치(311)와 연관되어, 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티가 참조될 수 있다.
반전 신호(PWMb)가 하이 레벨일 때, 제1 스위치(311)가 턴-온 된다. 제1 스위치(311)가 턴-온 되면, 인덕터 전류(IL)가 증가한다. 반전 신호(PWMb)의 듀티에서 절반이 지난 때에, 인덕터 전류(IL)는 부하 전류(ILOAD)에 해당하는 전류량을 갖는다. 따라서, 타이밍 검출기(321)는 반전 신호(PWMb)의 듀티에서 절반이 경과한 때를 목표 타이밍(Ttar)으로 갖도록 구현될 수 있다. 예를 들어, 전압 분배기(120)(도 2 참조)의 제1 저항(Ra)(도 2 참조) 및 제2 저항(Rb)은 동일한 저항값들을 갖도록 구현될 수 있다.
검출 전압(Vdet)이 반전 신호(PWMb)의 듀티에서 절반이 경과한 때를 알리면, 인덕터 전류(IL)로부터 평균 전류(Iavg), 즉 부하 전류(ILOAD)가 획득될 수 있다. 일반적으로, 전류가 유입되는 선로에 저항을 삽입하고, 그리고 저항 양단의 전압을 감지함으로써 전류의 양이 감지될 수 있다.
그러나, 이러한 방식은 저항을 통해 흐르는 전류에 의한 전력 손실을 유발한다. 또한, 전류의 양을 높은 정확도로 측정하기 위해 높은 정확도를 갖는 저항이 필요하며, 이에 따라 저항은 반도체 칩 또는 패키지의 외부에 설치되어야 한다. 이는 면적의 증가를 초래한다.
본 발명의 실시 예에 따르면, 도 10에 도시된 바와 같이 제1 스위치(311)가 턴-온될 때의 양단 전압을 감지하고, 그리고 감지된 전압 강하를 이용하여 전류의 양이 계산된다. 따라서, 전력 손실과 면적 증가가 방지된다.
도 12에 도시된 바와 같이, 제1 전압 강하(VDR1)의 파형은 인덕터 전류(IL)가 상승할 때의 파형을 동일하게 추적한다. 따라서, 목표 타이밍(Ttar)에 제1 전압 강하(VDR1)를 검출함으로써, 부하 전류(ILOAD)에 대응하는 정보가 획득될 수 있다. 제1 전압 강하(VDR1)를 검출함으로써, 추가적인 소자 및 전력 소비 없이 부하 전류(ILOAD)의 정보가 획득된다. 전압 검출기(322)는 제1 전압 강하(VDR1)의 전압 정보(VI)를 로직(323)에 전달할 수 있다.
로직(323)은 전압 정보(VI)로부터 부하 전류(ILOAD)를 계산할 수 있다. 예를 들어, 제1 스위치(311)가 턴-온 될때에, 전류는 전원 노드로부터 제1 스위치(311) 및 제1 충전 소자(315)를 통해 부하(Load)로 전달된다. 제1 스위치(311) 및 제1 충전 소자(315)의 저항 성분은 제1 스위치(311)에 의해 주로 발생한다. 따라서, 로직(323)은 제1 전압 강하(VDR1)를 가리키는 전압 정보(VI)를 제1 스위치(311)의 저항값으로 나눔으로서, 부하 전류(ILOAD)의 값을 획득할 수 있다.
예를 들어, 로직(323)은 제1 스위치(311)의 저항값의 정보를 저장할 수 있다. 로직(323)은 온도에 따라 변화하는 제1 스위치(311)의 저항값의 정보를 저장할 수 있다. 로직(323)은 장치(300)의 내부 또는 외부에 배치된 온도 센서로부터 온도 정보를 획득하고, 온도 정보에 따라 제1 스위치(311)의 저항값을 선택할 수 있다.
예시적으로, 도 10 내지 도 12에서, 전압 변환기(310)는 펄스 폭 변조 신호 생성기(318) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(310)의 펄스 폭 변조 신호 생성기(318)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(313), 제2 스위치 제어기(314), 그리고 타이밍 검출기(321)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 13는 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다. 도 13을 참조하면, 장치(400)는 전압 변환기(410) 및 전류 검출기(420)를 포함할 수 있다. 전압 변환기(410)는 제1 스위치(411), 제2 스위치(412), 제1 스위치 제어기(413), 제2 스위치 제어기(414), 제1 충전 소자(415), 제2 충전 소자(416), 피드백 제어기(417) 및 펄스 폭 변조 신호 생성기(418)를 포함한다.
전압 변환기(410)는 도 10를 참조하여 설명된 전압 변환기(310)와 동일하게 구성되고 동일하게 동작한다. 따라서, 전압 변환기(410)에 대한 중복되는 설명은 생략된다.
전류 검출기(420)는 타이밍 검출기(421), 전압 검출기(422), 그리고 로직(423)을 포함한다. 전압 검출기(422)가 제1 스위치(411)가 아닌 제2 스위치(412)의 제2 전압 강하(VDR2)를 검출하는 것을 제외하면, 전류 검출기(420)는 도 10를 참조하여 설명된 전류 검출기(320)와 실질적으로 동일하게(또는 유사하게) 구성되고 동일하게 동작할 수 있다.
도 13 및 도 14을 참조하면, 제2 스위치(412)는 펄스 폭 변조 신호(PWM)가 하이 레벨일 때에 턴-온 된다. 따라서, 제2 스위치(412)와 연관되어, 펄스 폭 변조 신호(PWM)의 듀티가 참조될 수 있다.
펄스 폭 변조 신호(PWM)가 하이 레벨일 때, 제2 스위치(412)가 턴-온 된다. 제2 스위치(412)가 턴-온 되면, 인덕터 전류(IL)가 증가한다. 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 지난 때에, 인덕터 전류(IL)는 평균 전류(Iavg), 예를 들어 부하 전류(ILOAD)에 해당하는 전류량을 갖는다. 따라서, 타이밍 검출기(421)는 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때를 목표 타이밍(Ttar)으로 갖도록 구현될 수 있다.
검출 전압(Vdet)이 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때를 알리면, 전압 검출기(422)는 제2 전압 강하(VDR2)를 검출할 수 있다. 도 14에 도시된 바와 같이, 제2 전압 강하(VDR2)의 파형은 인덕터 전류(IL)가 하강할 때의 파형을 동일하게 추적한다. 따라서, 목표 타이밍(Ttar)에 제2 전압 강하(VDR2)를 검출함으로써, 부하 전류(ILOAD)에 대응하는 정보가 획득될 수 있다. 전압 검출기(422)는 제2 전압 강하(VDR2)의 전압 정보(VI)를 로직(323)에 전달할 수 있다.
로직(423)은 전압 정보(VI)로부터 부하 전류(ILOAD)를 계산할 수 있다. 예를 들어, 제2 스위치(412)가 턴-온 된 때에, 전류는 접지 노드로부터 제2 스위치(412) 및 제1 충전 소자(415)를 통해 부하(Load)로 전달된다. 제2 스위치(412) 및 제1 충전 소자(415)의 저항 성분은 제2 스위치(412)에 의해 주로 발생한다. 따라서, 로직(423)은 제2 전압 강하(VDR2)를 가리키는 전압 정보(VI)를 제2 스위치(412)의 저항값으로 나눔으로서, 부하 전류(ILOAD)의 값을 획득할 수 있다.
예를 들어, 로직(423)은 제2 스위치(412)의 저항값의 정보를 저장할 수 있다. 로직(423)은 온도에 따라 변화하는 제2 스위치(412)의 저항값의 정보를 저장할 수 있다. 로직(423)은 장치(400)의 내부 또는 외부에 배치된 온도 센서로부터 온도 정보를 획득하고, 온도 정보에 따라 제2 스위치(412)의 저항값을 선택할 수 있다.
예시적으로, 도 13 및 도 14에서, 전압 변환기(410)는 펄스 폭 변조 신호 생성기(418) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(410)의 펄스 폭 변조 신호 생성기(418)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(413), 제2 스위치 제어기(414), 그리고 타이밍 검출기(421)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 14은 펄스 폭 변조 신호, 제2 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 설명하기 위한 타이밍도이다. 도 15를 참조하면, 장치(500)는 전압 변환기(510) 및 전류 검출기(520)를 포함할 수 있다. 전압 변환기(510)는 제1 스위치(511), 제2 스위치(512), 제1 스위치 제어기(513), 제2 스위치 제어기(514), 제1 충전 소자(515), 제2 충전 소자(516), 피드백 제어기(517), 및 펄스 폭 변조 신호 생성기(518)를 포함한다.
전압 변환기(510)는 도 10 또는 도 13을 참조하여 설명된 전압 변환기(310 또는 410)와 동일하게 구성되고 동일하게 동작한다. 따라서, 전압 변환기(510)에 대한 중복되는 설명은 생략된다.
전류 검출기(520)는 타이밍 검출기(521), 전압 검출기(522), 그리고 로직(523)을 포함한다. 도 10 및 도 12을 참조하여 설명된 바와 같이, 타이밍 검출기(521)는 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)(도 16 참조)의 듀티에서 절반이 경과한 때에 제1 검출 전압(Vdet1)을 하이 레벨로 천이할 수 있다.
도 1 및 도 14을 참조하여 설명된 바와 같이, 타이밍 검출기(521)는 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)(도 16 참조)의 듀티에서 절반이 경과한 때에 제2 검출 전압(Vdet2)을 하이 레벨로 천이할 수 있다.
예를 들어, 타이밍 검출기(521)는 반전 신호(PWMb)로부터 제1 검출 전압(Vdet1)를 생성하도록 구성되는 제1 블록 및 펄스 폭 변조 신호(PWM)로부터 제2 검출 전압(Vdet2)를 생성하도록 구성되는 제2 블록을 포함할 수 있다.
도 10 및 도 12을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제1 검출 전압(Vdet1)에 응답하여 제1 스위치(511)로부터 제1 전압 강하(VDR1)를 검출할 수 있다. 제1 전압 강하(VDR1)의 제1 전압 정보(VI1)는 로직(523)으로 전달될 수 있다.
도 13 및 도 14을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제2 검출 전압(Vdet2)에 응답하여 제2 스위치(512)로부터 제2 전압 강하(VDR2)를 검출할 수 있다. 제2 전압 강하(VDR2)의 제2 전압 정보(VI2)는 로직(523)으로 전달될 수 있다.
도 10 및 도 12을 참조하여 설명된 바와 같이, 로직(523)은 제1 스위치(511)의 저항값 및 제1 전압 정보(VI1)를 이용하여 부하 전류(ILOAD)(도 16 참조)를 계산할 수 있다. 도 13 및 도 14을 참조하여 설명된 바와 같이, 로직(523)은 제2 스위치(512)의 저항값 및 제2 전압 정보(VI2)를 이용하여 부하 전류(ILOAD)를 계산할 수 있다.
도 16은 펄스 폭 변조 신호(PWM), 제1 전압 강하(VDR1), 제2 전압 강하(VDR2), 검출 전압(Vdet), 그리고 인덕터 전류(IL)가 변화하는 예들을 보여준다. 도 15 및 도 16을 참조하면, 타이밍 검출기(521)는, 도 12을 참조하여 설명된 것과 같이, 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티에서 절반이 경과한 때에 제1 검출 전압(Vdet1)을 하이 레벨로 천이할 수 있다.
또한, 타이밍 검출기(521)는, 도 14을 참조하여 설명된 것과 같이, 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때에 제2 검출 전압(Vdet2)을 하이 레벨로 천이할 수 있다.
도 12을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제1 검출 전압(Vdet1)에 응답하여 제1 전압 강하(VDR1)를 검출할 수 있다. 도 14을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제2 검출 전압(Vdet2)에 응답하여 제2 전압 강하(VDR2)를 검출할 수 있다. 전압 검출기(522)는 검출된 제1 전압 강하(VDR1) 및 제2 전압 강하(VDR2)를 전압 정보(VI)로서 로직(523)에 전달할 수 있다.
도 12을 참조하여 설명된 바와 같이, 로직(523)은 제1 전압 강하(VDR1)에 대응하는 제1 전압 정보(VI1) 및 제1 스위치(511)의 저항값으로부터 부하 전류(ILOAD)를 계산할 수 있다. 도 18을 참조하여 설명된 바와 같이, 로직(523)은 제2 전압 강하(VDR2)에 대응하는 제2 전압 정보(VI2) 및 제2 스위치(512)의 저항값으로부터 부하 전류(ILOAD)를 계산할 수 있다.
예시적으로, 도 15 및 도 16에서, 전압 변환기(510)는 펄스 폭 변조 신호 생성기(518) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(510)의 펄스 폭 변조 신호 생성기(518)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(513), 제2 스위치 제어기(514), 그리고 타이밍 검출기(521)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 17은 본 발명의 실시 예에 따른 장치(300, 400 또는 500)의 동작 방법을 보여주는 순서도이다. 도 10, 도 13, 도 15 및 도 17을 참조하면, 단계 S210에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 타이밍 검출기(321, 421 또는 521)는 펄스 폭 변조 신호(PWM)(또는 반전 신호(PWMb))의 절반 듀티 타이밍을 검출할 수 있다.
단계 S220에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 전압 검출기(322, 422 또는 522)는 절반 듀티 타이밍에, 전압 변환기(310, 410 또는 510)의 적어도 하나의 스위치((311 또는 312), (411또는 412) 또는 (511 또는 512))의 전압 강하(VDR1 또는 VDR2)를 검출할 수 있다.
단계 S230에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 로직(323, 423 또는 523)은 검출된 전압 강하(VDR1 또는 VDR2)에 기반하여 부하 전류를 계산할 수 있다.
도 18는 본 발명의 실시 예에 따른 장치(300, 400 또는 500)의 동작 방법의 다른 예를 보여주는 순서도이다. 도 10, 도 13, 도 15 및 도 18를 참조하면, 단계 S310에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 펄스 폭 변조 신호(PWM)의 듀티 비를 검출할 수 있다.
단계 S320에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 듀티 비가 제1 문턱(TH1)보다 큰 지 판단할 수 있다. 듀티 비가 제1 문턱(TH1)보다 클 때, 단계 S330에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제2 전압 강하(VDR2)를 이용하여 전류 검출을 수행할 수 있다.
듀티 비가 제1 문턱(TH1) 이하이면, 단계 S340에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 듀티 비가 제2 문턱(TH2)보다 작은지 판단할 수 있다. 제2 문턱(TH2)은 제1 문턱(TH1)보다 작을 수 있다. 듀티 비가 제2 문턱(TH2)보다 작을 때, 단계 S350에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제1 전압 강하(VDR1)를 이용하여 전류 검출을 수행할 수 있다.
듀티 비가 제2 문턱(TH2) 이상이면, 단계 S360에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제1 전압 강하(VDR1) 및 제2 전압 강하(VDR2)의 적어도 하나 또는 모두를 이용하여 전류 검출을 수행할 수 있다.
펄스 폭 변조 신호(PWM)의 듀티 비가 제1 문턱(TH1)보다 클 때, 제2 전압 강하(VDR2)를 이용하여 펄스 폭 변조 신호(PWM)의 듀티로부터 검출 전압(Vdet)을 생성하는 것이 더 안정적이고 용이할 수 있다. 펄스 폭 변조 신호(PWM)의 듀티 비가 제2 문턱(TH2)보다 작을 때, 제1 전압 강하(VDR1)를 이용하여 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티로부터 검출 전압(Vdet)을 생성하는 것이 더 안정적이고 용이할 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 장치를 설명하기 위한 도면이다. 예를 들어, 장치(600)는 전력 관리 장치 또는 전력 관리 집적 회로(PMIC)일 수 있다. 도 19을 참조하면, 장치(600)는 전압 변환기(610) 및 전류 검출기(620)를 포함할 수 있다.
전압 변환기(610)는 직류-직류(DC-DC) 변환기일 수 있다. 또한, 전압 변환기(610)는 입력 전압(VIN)보다 높은 출력 전압(VOUT)을 생성하는 부스트 컨버터(Boost converter)일 수 있다. 전압 변환기(610)는 제1 스위치(611), 제2 스위치(612), 제1 스위치 제어기(613), 제2 스위치 제어기(614), 제1 충전 소자(615), 제2 충전 소자(616), 피드백 제어기(617), 그리고 펄스 폭 변조 신호 생성기(618)를 포함한다.
제1 스위치(611)는 출력 전압(VOUT)이 공급되는 출력 노드(OUT) 및 스위치 노드(SW) 사이에 연결된다. 제1 스위치(611)는 제1 스위치 제어기(613)로부터 출력되는 제1 제어 신호(PDRV)에 응답하여 동작할 수 있다. 제1 스위치(611)는 PMOS 트랜지스터일 수 있다.
제2 스위치(612)는 스위치 노드(SW)와 접지 노드 사이에 연결된다. 제2 스위치(612)는 제2 스위치 제어기(614)로부터 출력되는 제2 제어 신호(NDRV)에 응답하여 동작할 수 있다. 제2 스위치(612)는 NMOS 트랜지스터일 수 있다.
제1 스위치 제어기(613) 및 제2 스위치 제어기(614)는 도 10 내지 도 18를 참조하여 설명된 바와 같이 펄스 폭 변조 신호(PWM)에 응답하여 제1 제어 신호(PDRV) 및 제2 제어 신호(NDRV)를 각각 출력할 수 있다.
제1 충전 소자(615)는 입력 전압(VIN)이 공급되는 입력 노드와 스위치 노드(SW) 사이에 연결된다. 제1 충전 소자(615)는 인덕터일 수 있다. 제2 충전 소자(616)는 출력 노드(OUT) 및 접지 노드 사이에 연결된다. 제2 충전소자(616)는 커패시터일 수 있다.
도 10 내지 도 19을 참조하여 설명된 바와 같이, 피드백 제어기(617)는 출력 전압(VOUT)이 목표 레벨로 유지되도록 제어 신호(CS)를 통해 펄스 폭 변조 신호 생성기(618)를 제어할 수 있다.
전류 검출기(620)는 타이밍 검출기(621), 전압 검출기(622), 그리고 로직(623)을 포함할 수 있다. 전류 검출기(620)는 도 15 및 도 16을 참조하여 설명된 것과 동일하게 구성되고 동일하게 동작할 수 있다. 전류 검출기(620)는 전압 변환기(610)의 부하 전류를 계산할 수 있다.
예시적으로, 도 10 내지 도 12을 참조하여 설명된 바와 같이, 장치(600)의 전압 검출기(622)는 제1 스위치(611)로부터 제1 전압 강하(VDR1)를 검출하여 이용할 수 있다. 도 13 및 도 14을 참조하여 설명된 바와 같이, 장치(600)의 전압 검출기(622)는 제2 스위치(612)로부터 제2 전압 강하(VDR2)를 검출하여 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 듀티 타이밍 검출기 110: 제1 저대역 필터
111: 제1 저항 112: 제1 커패시터
120: 전압 분배기 121: 제1 증폭기
122: 분배 저항 131: S-R 래치
140: 제2 저대역 필터 141: 제1 저항
150: 보상 회로 151: 제2 증폭기
152: 적분 커패시터 160: 오실레이터
161: 톱니파 전압 생성기 162: 비교기

Claims (20)

  1. 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호와 상기 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 상기 입력 토글 신호와 상기 출력 토글 신호 사이의 듀티 차이를 이용하여 차이 신호를 생성하는 컨트롤 로직;
    상기 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터;
    상기 차이 신호의 펄스 폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터;
    상기 DC 입력 전압과 상기 DC 차이 전압을 이용하여, 상기 출력 토글 신호의 듀티를 보상하는 보상 회로 및
    듀티 보상된 상기 출력 토글 신호를 생성하여 상기 컨트롤 로직에 제공하는 오실레이터를 포함하는 듀티 타이밍 검출기.
  2. 제1항에 있어서,
    상기 DC 입력 전압에 대하여 미리 정해진 비율로 전압 분배하여, DC 분배 전압 출력하는 전압 분배기를 더 포함하고,
    상기 보상 회로는 상기 미리 정해진 비율을 기초로 상기 보상 동작 수행하는 듀티 타이밍 검출기.
  3. 제2항에 있어서,
    상기 전압 분배기는 서로 직렬로 연결된 제1 저항 및 제2 저항을 포함하고,
    상기 미리 정해진 비율은, 하기 수학식 1에 의해 계산되는 듀티 타이밍 검출기:
    Figure pat00017
    ... 수학식 1
    상기 수학식 1에서, 상기
    Figure pat00018
    은 상기 미리 정해진 비율이고, 상기
    Figure pat00019
    는 상기 제1 저항의 저항값이고, 상기
    Figure pat00020
    는 상기 제2 저항의 저항값이다.
  4. 제1항에 있어서,
    상기 컨트롤 로직은,
    상기 입력 토글 신호와 상기 출력 토글 신호 사이의 엣지 간격에 대한 차이 신호를 생성하는 래치를 포함하는 듀티 타이밍 검출기.
  5. 제4항에 있어서,
    상기 래치는, S-R 래치인 듀티 타이밍 검출기.
  6. 제1항에 있어서,
    상기 오실레이터는,
    상기 입력 토글 신호에 동기되어 톱니파 전압을 출력하는 톱니파 전압 생성기 및
    상기 톱니파 전압와 상기 보상 회로로부터 보상 전압을 제공받는 비교기를 포함하고,
    상기 보상 전압은 상기 DC 입력 전압과 상기 DC 차이 전압을 이용하여 생성되고,
    상기 비교기는 상기 톱니파 전압과 상기 보상 전압과의 크기를 비교하여 상기 출력 토글 신호를 출력하는 듀티 타이밍 검출기.
  7. 제6항에 있어서,
    상기 톱니파 전압 발생기는,
    전원 전압이 공급되는 전원 노드에 연결된 전류 소스;
    상기 전류 소스와 접지 전압이 공급되는 접지 노드의 사이에 연결되는 커패시터; 및
    상기 전류 소스와 상기 접지 노드의 사이에 상기 커패시터와 병렬 연결되는 트랜지스터를 포함하고,
    상기 트랜지스터는 상기 입력 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이함에 따라 턴-온 되고, 그리고 상기 토글 신호가 상기 로우 레벨로부터 상기 하이 레벨로 천이함에 따라 턴-오프 되고,
    상기 전류 소스와 상기 커패시터 사이의 전압은 상기 톱니파 전압으로 출력되는 듀티 타이밍 검출기.
  8. 제1항에 있어서,
    상기 보상 회로는 반전 적분기 형태의 증폭기 회로를 포함하는 듀티 타이밍 검출기.
  9. 제8항에 있어서,
    상기 보상 회로는 상기 증폭기 회로에 입력되는 폴(polarity)을 결정하는 초퍼(chopper)를 더 포함하는 타이밍 검출기.
  10. 하이 레벨과 로우 레벨이 반복적으로 천이하는 입력 토글 신호를 수신하고, 상기 입력 토글 신호의 펄스 폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터;
    상기 DC 입력 전압에 대하여 미리 정해진 비율로 전압 분배하여, DC 분배 전압 출력하는 전압 분배기;
    상기 입력 토글 신호와 상기 입력 토글 신호에 대한 출력 토글 신호를 수신하고, 상기 입력 토글 신호와 상기 출력 토글 신호 사이의 엣지 간격에 대한 차이 신호를 생성하는 래치;
    상기 DC 분배 전압 및 상기 차이 신호를 기초로, 상기 출력 토글 신호의 듀티를 보상하는 보상 회로 및
    듀티 보상된 상기 출력 토글 신호를 생성하여 상기 래치에 제공하는 오실레이터를 포함하는 듀티 타이밍 검출기.
  11. 제10항에 있어서,
    상기 차이 신호의 펄스 폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터를 더 포함하고,
    상기 보상 회로는, 상기 DC 분배 전압 및 상기 DC 차이 전압을 이용하여 상기 보상 동작을 수행하는 듀티 타이밍 검출기.
  12. 제10항에 있어서,
    상기 래치는, SR latch인 듀티 타이밍 검출기.
  13. 제10항에 있어서,
    상기 전압 분배기는 서로 직렬로 연결된 제1 저항 및 제2 저항을 포함하고,
    상기 미리 정해진 비율은, 하기 수학식 2에 의해 계산되는 듀티 타이밍 검출기:
    Figure pat00021
    ...수학식 2
    상기 수학식 2에서, 상기
    Figure pat00022
    은 상기 미리 정해진 비율이고, 상기
    Figure pat00023
    는 상기 제1 저항의 저항값이고, 상기
    Figure pat00024
    는 상기 제2 저항의 저항값이다.
  14. 제13항에 있어서,
    상기 보상 회로는 상기 미리 정해진 비율에 따라 상기 보상 동작 수행하는 듀티 타이밍 검출기.
  15. 제10항에 있어서,
    상기 보상 회로는 반전 적분기 형태의 증폭기 회로를 포함하는 듀티 타이밍 검출기.
  16. 하이 레벨과 로우 레벨 사이를 반복적으로 천이하는 입력 토글 신호를 이용하여 제1 전압을 제2 전압으로 변환하고, 그리고 상기 제2 전압을 부하로 출력하도록 구성되는 전압 변환기; 및
    상기 입력 토글 신호의 각 듀티에서 절반이 지나간 타이밍에 출력 토글 신호를 검출하여, 상기 전압 변환기로부터 상기 부하로 전달되는 부하 전류를 검출하는 전류 검출기를 포함하되,
    상기 전류 검출기는,
    상기 입력 토글 신호와 상기 출력 토글 신호를 수신하고, 상기 토글 신호와 상기 출력 토글 신호 사이의 듀티 차이를 이용하여 차이 신호를 생성하는 컨트롤 로직,
    상기 입력 토글 신호의 펄스폭에 따라 DC 입력 전압을 출력하는 제1 저대역 필터,
    상기 차이 신호의 펄스폭에 따라 DC 차이 전압을 출력하는 제2 저대역 필터,
    상기 DC 입력 전압과 상기 DC 차이 전압을 이용하여, 상기 출력 토글 신호의 듀티를 보상하는 보상 회로 및
    듀티 보상된 상기 출력 토글 신호를 생성하여 상기 컨트롤 로직에 제공하는 오실레이터를 포함하는 장치.
  17. 제16항에 있어서,
    상기 전류 검출기는,
    상기 출력 토글 신호에 응답하여 상기 전압 변환기의 내부 전압 강하를 검출하도록 구성되는 전압 강하 검출기 및
    상기 전압 강하 검출기에 의해 검출된 상기 내부 전압 강하에 대해 계산을 수행하여 상기 부하 전류를 검출하는 로직을 더 포함하는 장치.
  18. 제16항에 있어서,
    상기 전압 변환기는 상기 제1 전압이 입력되는 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 노드와 상기 제2 전압이 출력되는 출력 노드의 사이에 연결되는 인덕터; 그리고
    상기 출력 노드와 상기 접지 노드의 사이에 연결되는 커패시터를 포함하고,
    상기 제1 트랜지스터는 상기 입력 토글 신호가 상기 로우 레벨일 때에 턴-온 되고, 상기 제2 트랜지스터는 상기 입력 토글 신호가 상기 하이 레벨일 때에 턴-온 되는 장치.
  19. 제16항에 있어서,
    상기 DC 입력 전압에 대하여 미리 정해진 비율로 전압 분배하여, DC 분배 전압 출력하는 전압 분배기를 더 포함하고,
    상기 보상 회로는 상기 미리 정해진 비율에 따라 상기 보상 동작 수행하는 장치.
  20. 제16항에 있어서,
    상기 컨트롤 로직은,
    상기 입력 토글 신호와 상기 출력 토글 신호 사이의 엣지 간격에 대한 차이 신호를 생성하는 래치를 포함하는 장치.
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