KR20230144698A - 이미지 센서 패키지 - Google Patents

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KR20230144698A
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민대성
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Abstract

본 기술의 일 실시 예에 따른 이미지 센서 패키지는 복수의 세라믹 시트들을 포함하며 바닥면에 제 1 전극 패드들이 형성된 베이스 기판, 상기 제 1 전극 패드들에 접합된 솔더 조인트들, 및 상기 제 1 전극 패드들과 상기 솔더 조인트들이 접합된 접합면을 감싸면서 상기 솔더 조인트들의 일부만 외부로 노출되도록 상기 접합면으로부터 일정 높이까지 상기 솔더 조인트들을 감싸는 스트레스 버퍼층을 포함을 포함할 수 있다.

Description

이미지 센서 패키지{IMAGE SENSOR PACKAGE}
본 발명은 이미지 센서 칩과 이미지 시그널 프로세스 칩을 하나의 패키지로 모듈화하면서 이미지 시그널 프로세서 칩의 발열을 효과적으로 방출하고 보드레벨의 신뢰성을 향상시킬 수 있는 이미지 센서 패키지에 관한 것이다.
이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 소자이다. 이미지 센서는 복수의 이미지 픽셀들을 갖는 픽셀 어레이와 픽셀 어레이를 구동하고 픽셀 어레이에서 생성된 전기 신호를 처리하기 위한 회로 등을 포함할 수 있다. 이미지 센서는 사진이나 동영상을 촬영하기 위한 카메라 이외에, 스마트폰, 태블릿 PC, 랩톱 컴퓨터, 텔레비전 등에 폭넓게 적용될 수 있다. 최근에는 카메라와 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 장치에 이미지 센서를 효과적으로 장착하기 위한 다양한 패키지 기술에 대한 연구가 활발히 진행되고 있다.
본 발명은 메가 픽셀급의 이미지 센서 칩과 이미지 시그널 프로세서 칩을 하나의 패키지로 모듈화하면서 이미지 시그널 프로세서 칩에서 발생하는 열을 효율적으로 외부로 방출하고 보드레벨의 신뢰성을 향상시킬 수 있는 이미지 센서 패키지를 제공하고자 한다.
본 발명의 일 실시 예에 따른 이미지 센서 패키지는 복수의 세라믹 시트들을 포함하며 바닥면에 제 1 전극 패드들이 형성된 베이스 기판, 상기 제 1 전극 패드들에 접합된 솔더 조인트들, 및 상기 제 1 전극 패드들과 상기 솔더 조인트들이 접합된 접합면을 감싸면서 상기 솔더 조인트들의 일부만 외부로 노출되도록 상기 접합면으로부터 일정 높이만큼 상기 솔더 조인트들을 감싸는 스트레스 버퍼층을 포함할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메가 픽셀급의 이미지 센서 칩과 이미지 시그널 프로세서 칩을 보다 하나의 패키지에 보다 효율적으로 모듈화함으로써 고객의 사용 편의성을 증대시키고 원가를 절감할 수 있다.
또한, 본 발명은 이미지 센서 패키지에서 칩들의 신호 전송 특성을 향상시키면서 이미지 시그널 프로세서 칩에서 발생되는 열을 보다 효과적으로 외부로 방출할 수 있다.
또한, 본 발명은 이미지 센서 패키지와 PCB 사이의 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이로 인한 보드레벨의 신뢰성 문제를 효과적으로 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서 패키지의 구성을 간략하게 보여주는 평면도.
도 2는 도 1에서 X-X′절취선에 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 3은 본 발명의 다른 실시예에 따른 이미지 센서 패키지의 구성을 간략하게 보여주는 평면도.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서 패키지의 단면의 모습을 예시적으로 보여주는 단면도.
도 5 내지 도 13은 도 2의 구조를 형성하는 과정들을 예시적으로 보여주는 공정 단면도들.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서 패키지의 구성을 간략하게 보여주는 평면도이며, 도 2는 도 1에서 X-X′절취선에 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이며, 도 3은 본 발명의 다른 실시예에 따른 이미지 센서 패키지의 구성을 간략하게 평면도이다.
도 1 및 도 2를 참조하면, 이미지 센서 패키지는 베이스 기판(100), 이미지 시그널 프로세스(Image Signal Process) 칩(200), 이미지 센서(Image Sensor) 칩(300), 투명 기판(400) 및 스트레스 버퍼층(500)을 포함할 수 있다.
베이스 기판(100)은 이미지 시그널 프로세스 칩(200)과 이미지 센서 칩(300)이 내장되는 이미지 센서 패키지의 바디(body)로서, 복수의 세라믹 시트들(111 ~ 117)이 순차적으로 적층된 세라믹 기판을 포함할 수 있다. 베이스 기판(100)의 내부에는, 이미지 시그널 프로세스 칩(200)과 이미지 센서 칩(300)을 서로 전기적으로 연결시키고 이미지 시그널 프로세스 칩(200)과 이미지 센서 칩(300)을 외부 기기{예를 들어, PCB(Printed Circuit Board)}와 전기적으로 연결시키기 위한 도전 라인들(122) 및 관통 전극들(124)이 형성될 수 있다. 도전 라인들(122) 및 관통 전극들(124)은 금속 물질(예를 들어, 구리)을 포함할 수 있다.
베이스 기판(100)은 제 1 면(상부면) 및 제 1 면과 마주보는 제 2 면(바닥면)을 포함할 수 있다. 베이스 기판(100)은 제 1 면으로부터 일정 깊이만큼 베이스 기판(100)의 안쪽으로 들어가게 형성된 제 1 캐비티(cavity)(132), 제 1 캐비티(132)의 바닥면으로부터 일정 깊이만큼 베이스 기판(100)의 안쪽으로 들어가게 형성된 제 2 캐비티(134) 및 제 2 캐비티(134)의 바닥면으로부터 일정 깊이만큼 베이스 기판(100)의 안쪽으로 들어가게 형성된 제 3 캐비티(136)를 포함할 수 있다.
제 1 캐비티(132)는 그 중심부가 베이스 기판(100)의 중심부와 수직 방향(Z 방향)으로 중첩되게 베이스 기판(100)의 상부(upper portion)에 형성될 수 있다. 제 1 캐비티(132)의 X 방향 길이 및 Y 방향 길이는 각각 베이스 기판(100)의 X 방향 길이 및 Y 방향의 길이보다 짧게 형성될 수 있다. 예를 들어, 베이스 기판(100)의 제 1 면이 제 1 캐비티(132)의 외곽을 둘러싸도록 제 1 캐비티(132)가 형성될 수 있다. 제 1 캐비티(132)의 바닥면 즉 세라믹 시트(116)의 상부면에서 세라믹 시트(117)와 접하지 않는 영역에는 이미지 센서 칩(300)과 본딩 와이어(310)로 연결되는 전극 패드들(142)이 형성될 수 있다. 즉, 이미지 센서 칩(300)은 와이어 본딩(Wire Bonding) 방식으로 전극 패드들(142)과 연결될 수 있다. 전극 패드들(142)은 베이스 기판(100)의 내부에 형성된 도전 라인들(122)과 전기적으로 연결될 수 있다. 전극 패드들(142)은 알루미늄과 같은 금속을 포함할 수 있다.
제 2 캐비티(134)는 그 중심부가 제 1 캐비티(132)의 중심부와 수직 방향으로 중첩되며, 제 1 캐비티(132)와 연결되게 제 1 캐비티(132)의 아래에 형성될 수 있다. 제 2 캐비티(134)의 X 방향 길이 및 Y 방향 길이는 각각 제 1 캐비티(132)의 X 방향 길이 및 Y 방향의 길이보다 짧게 형성될 수 있다. 예를 들어, 제 1 캐비티(132)의 바닥면이 제 2 캐비티(134)의 외곽을 일정한 폭으로 둘러싸도록 제 2 캐비티(134)가 형성될 수 있다. 제 2 캐비티(134)는 이미지 센서 칩(300)이 안착되는 공간으로, 이미지 센서 칩(300)의 상부면과 제 1 캐비티(132)의 바닥면이 실질적으로 같은 레벨(높이)이 되도록 하는 깊이로 형성될 수 있다. 또는, 제 2 캐비티(134)는 전극 패드들(142)이 이미지 센서 칩(300)의 상부면과 실질적으로 같은 레벨이 되도록 하는 깊이로 형성될 수 있다. 이미지 센서 칩(300)의 상부면은 이미지 센서 칩(300)에서 와이어 본딩을 위한 패드들이 형성되는 면을 의미할 수 있다.
본 실시예에서는 제 1 캐비티(132)의 바닥면과 제 2 캐비티(134)의 바닥면 사이에 단차가 형성되고 단차가 형성된 영역{제 1 캐비티(132)의 바닥면}에 전극 패드들(142)이 형성되며, 특히 그 단차가 이미지 센서 칩(300)의 상부면과 같은 레벨이 되도록 할 수 있다. 이러한 구조를 통해, 전극 패드들이 제 2 캐비티(134)의 바닥면에 형성되는 경우와 비교하여 본딩 와이어(310)의 길이를 짧게 할 수 있어 이미지 센서 칩(300)에 대한 신호 전송 특성을 향상시킬 수 있다. 제 2 캐비티(134)의 바닥면은 세라믹 시트(115)의 상부면에서 세라믹 시트(116)와 접하지 않는 영역을 의미할 수 있다.
제 3 캐비티(136)는 그 중심부가 제 2 캐비티(134)의 중심부와 수직 방향으로 중첩되며, 제 2 캐비티(134)와 연결되게 제 2 캐비티(134)의 아래에 형성될 수 있다. 제 3 캐비티(136)의 X 방향 길이 및 Y 방향 길이는 각각 제 2 캐비티(134)의 X 방향 길이 및 Y 방향의 길이보다 짧게 형성될 수 있다. 이때, 제 3 캐비티(136)의 X 방향 길이는 이미지 센서 칩(300)의 X 방향 길이보다 짧게 형성되고, 제 3 캐비티(136)의 Y 방향 길이는 이미지 센서 칩(300)의 Y 방향 길이보다 길게 형성될 수 있다. 예를 들어, X 방향으로는 이미지 센서 칩(300)의 양단부가 제 2 캐비티(134)의 바닥면과 접하도록 부착되고, Y 방향으로는 제 3 캐비티(136)가 이미지 센서 칩(300)에 의해 완전히 덮혀지지 않고 이미지 센서 칩(300)의 양측 영역에서 제 3 캐비티(136)가 노출되도록 할 수 있다. 도 1에서는, X 방향으로 이미지 센서 칩(300)의 양단부가 제 2 캐비티(134)의 바닥면과 접하도록 형성됨으로써, 제 3 캐비티(136)에서 Y 방향으로 이미지 센서 칩(300)의 양측에 있는 영역들이 노출되는 경우가 도시되었으나, Y 방향으로 이미지 센서 칩(300)의 양단부가 제 2 캐비티(134)의 바닥면과 접하도록 형성될 수도 있으며, 그러한 경우에는 제 3 캐비티(136)에서 X 방향으로 이미지 센서 칩(300)의 양측에 있는 영역들이 노출될 수 있다.
또한, 도 1에서는 Y 방향으로 제 3 캐비티(136)의 길이가 이미지 센서 칩(300)의 길이보다 길게 형성되는 실시예에 대해서만 도시되었으나, 도 3에서와 같이, Y 방향으로도 제 3 캐비티(136′)의 길이가 이미지 센서 칩(300)의 길이보다 짧게 형성됨으로써 제 3 캐비티(136′)가 이미지 센서 칩(300)에 의해 전체적으로 덮혀지도록 형성될 수도 있다. 도 3의 이미지 센서 패키지는 제 3 캐비티(136′)가 이미지 센서 칩(300)에 의해 전체적으로 덮혀지도록 형성되는 것을 제외하고는 도 2의 이미지 센서 패키지와 동일하게 형성될 수 있다.
제 3 캐비티(136)는 이미지 시그널 프로세스 칩(200)이 안착되는 공간으로, 제 1 캐비티(132)와 제 2 캐비티(134) 보다 깊은 깊이로 형성될 수 있다. 예를 들어, 제 3 캐비티(136)는 이미지 시그널 프로세스 칩(200)의 상부면이 제 2 캐비티(134)에 안착된 이미지 센서 칩(300)의 바닥면과 일정 거리 이상 충분히 이격될 수 있도록 하는 깊이로 형성될 수 있다.
베이스 기판(100)의 제 2 면에는 PCB(Printed Circuit Board)와 같은 외부 기기와의 전기적 연결을 위한 전극 패드들(144)가 형성되고 전극 패드들(144) 각각에는 솔더볼(solder ball) 형태의 솔더 조인트(solder joint)들(145)이 접합될 수 있다. 전극 패드들(144)은 베이스 기판(100) 내에 형성된 관통 전극들(124)과 연결될 수 있다. 도 2는 특정 단면의 모습만을 보여주고 있기 때문에, 하나의 전극 패드(144)만 관통 전극(124)과 연결된 모습이 도시되어 있으나, 다른 전극 패드들(144)도 다른 관통 전극들과 전기적으로 연결되어 있음은 통상의 기술자라면 쉽게 알 수 있다.
솔더 조인트들(145)은 외부 접속 단자의 일 실시예로서, 어레이 형태로 베이스 기판(100)의 제 2 면에 배열될 수 있다. 즉, 솔더 조인트들(145)은 볼 그리드 어레이(ball grid array; BGA)로 제공될 수 있다.
이미지 시그널 프로세스 칩(200)은 이미지 센서 칩(300)에서 출력되는 이미지 신호들을 처리하여 이미지를 생성하기 위한 회로 소자들을 포함할 수 있다. 이러한 이미지 시그널 프로세스 칩(200)은 제 3 캐비티(136)의 바닥면에 안착되게 형성되되, 범프(bump)을 통해 제 3 캐비티(136)의 바닥면에 형성된 전극 패드들(미도시)과 플립 칩 본딩(Flip Chip Bonding) 방식으로 연결될 수 있다. 제 3 캐비티(136)의 바닥면은 세라믹 시트(113)의 상부면에서 세라믹 시트(114)와 접하지 않은 영역을 의미할 수 있다.
이처럼, 본 실시예에서는 이미지 시그널 프로세스 칩(200)이 플립 칩 본딩 방식으로 베이스 기판(100)과 연결되도록 함으로써, 와이어 본딩 방식으로 연결되는 경우에 비해, 제 3 캐비티(136)가 차지하는 공간을 작게 할 수 있다. 즉, 와이어 본딩 방식을 이용하는 경우, 와이어 본딩용 전극 패드가 형성되는 공간 및 와이어가 형성되는 공간이 필요한데, 본 실시예에서와 같이 플립 칩 본딩 방식을 사용하는 경우에는 그러한 공간이 필요하지 않아 제 3 캐비티(136)가 차지하는 평면적(제 2 캐비티의 바닥면에서 제 3 캐비티가 차지하는 면적)을 줄일 수 있다. 이처럼 본 실시예에서는 제 3 캐비티(136)를 작게 형성할 수 있음으로써, 제 2 캐비티(134)의 바닥면과 이미지 센서 칩(300)의 접촉 면적을 증가시킬 수 있어 제품(이미지 센서 패키지)의 양산성을 향상시킬 수 있다.
또한, 본 실시예에서는 플립 칩 본딩 방식을 통해 이미지 시그널 프로세스 칩(200)과 베이스 기판(100) 사이의 접속 거리가 최소화됨으로써 신호 전송 특성을 향상시킬 수 있을 뿐 아니라 이미지 시그널 프로세스 칩(200)에서 발생되는 열이 베이스 기판(100)으로 빠르게 전달되도록 할 수 있다.
본 실시예에서는 언더필(under-fill) 공정을 이용하여 이미지 시그널 프로세스 칩(200)과 제 3 캐비티(136)의 바닥면 사이에 실런트(sealant)(210)를 형성함으로써 이미지 시그널 프로세스 칩(200)이 제 3 캐비티(136)의 바닥면에 접합되는 강도를 향상시키면서 동시에 이미지 시그널 프로세스 칩(200)에서 발생된 열이 보다 쉽게 베이스 기판(100)으로 전달되도록 할 수도 있다. 이미지 시그널 프로세스 칩(200)이 플립 칩 본딩 방식으로 베이스 기판(100)에 본딩되는 경우, 이미지 시그널 프로세스 칩(200)이 베이스 기판(100)에 고정되는 힘은 범프의 본딩력에 의존하게 된다. 이러한 경우, 작은 외력에도, 범프가 이미지 시그널 프로세스 칩(200)과 베이스 기판(100) 사이에서 박리(剝離)될 가능성이 높아 이미지 시그널 프로세스 칩(200)이 베이스 기판(100)으로부터 쉽게 이탈될 수 있다. 따라서, 본 실시예에서는 언더필(under-fill) 공정을 이용하여 이미지 시그널 프로세스 칩(200)과 제 3 캐비티(136)의 바닥면 사이에 실런트(210)를 형성할 수 있다. 실런트(210)는 열경화성 에폭시 수지를 포함할 수 있다.
이미지 센서 칩(300)은 투명 기판(400)을 통해 입사된 광을 광전변환하여 이미지를 생성하기 위한 전기적 신호(이미지 신호)들을 생성할 수 있다. 이러한 이미지 센서 칩(300)은 매트릭스 형태로 X 방향 및 Y 방향으로 연속적으로 배열되며 입사광에 대응되는 전기적 신호를 생성하는 복수의 이미지 픽셀들을 포함할 수 있다. 이미지 픽셀들 각각은 광전변환소자(예를 들어, 포토다이오드), 컬러 필터 및 마이크로렌즈를 포함할 수 있다. 이미지 센서 칩(300)은 CIS(CMOS Image Sensor)를 포함할 수 있다.
이미지 센서 칩(300)은 그 바닥면이 이미지 시그널 프로세스 칩(220)의 상부면과 일정 거리 이격되게 위치할 수 있다. 또한, 이미지 센서 칩(300)은 제 3 캐비티(136)를 부분적으로 덮으면서 양단부가 제 2 캐비티(134)의 바닥면에 접하도록 제 2 캐비티(134) 내에 안착될 수 있다. 예를 들어, 이미지 센서 칩(300)은 제 3 캐비티(136)에서 Y 방향으로 이미지 센서 칩(300)의 양측에 있는 영역들이 노출되도록 제 3 캐비티(136) 위에 위치할 수 있다.
이처럼, 본 실시예에서는 이미지 센서 칩(300)과 이미지 시그널 프로세스 칩(220)이 일정 거리 이격되도록 하면서 그 사이에는 에어(air)가 존재하도록 할 수 있다. 더욱이, 이미지 센서 칩(300)이 제 3 캐비티(136)를 완전히 덮지 않고 제 3 캐비티(136)의 일부 영역이 노출되도록 함으로써, 이미지 시그널 프로세스 칩(200)에서 발생된 열 중 일부 열이 이미지 센서 칩(300) 쪽으로 이동하더라도 그 열들이 이미지 센서 칩(300)에 전달되지 않고 제 2 캐비티(134)와 제 1 캐비티(132) 쪽으로 빠져나가도록 할 수 있다. 따라서, 본 실시예에서는 이미지 시그널 프로세스 칩(200)에서 발생된 열이 이미지 센서 칩(300)에 전달되는 것을 최소화할 수 있다.
서로 접하는 이미지 센서 칩(300)의 바닥면과 제 2 캐비티(134)의 바닥면 사이에는 접착 물질(162)이 형성되어 이미지 센서 칩(300)이 베이스 기판(100)에 밀착되도록 할 수 있다. 접착 물질(162)은 자외선 에폭시(UV epoxy)를 포함할 수 있다.
투명 기판(400)은 제 1 캐비티(132)를 전체적으로 덮으면서 베이스 기판(100)의 제 1 면에 접하도록 베이스 기판(100) 위에 형성될 수 있다. 투명 기판(400)은 이미지 센서 패키지 위에 형성된 렌즈(미도시)를 통해 들어온 광이 이미지 센서 칩(300)에 입사되도록 허용하면서 베이스 기판(100)에 내장된 이미지 시그널 프로세스 칩(200)과 이미지 센서 칩(300)을 외부 대기로부터 밀폐시키기 위한 윈도우(window)로서의 역할을 수행할 수 있다. 이를 위해, 투명 기판(400)은 접착 물질(164)에 의해 베이스 기판(100)의 제 1 면에 밀착될 수 있다. 이러한 투명 기판(400)은 적외선 차단 필터(IR cut filter)를 포함할 수 있다. 예를 들어, 투명 기판(400)은 적외선 차단용 필름이 코팅된 유리판을 포함할 수 있다.
스트레스 버퍼층(500)은 솔더 조인트들(145)에 가해지는 스트레스를 완화시켜 이미지 센서 패키지에 대한 보드레벨의 신뢰성을 향상시켜준다. 예를 들어, 스트레스 버퍼층(500)은 이미지 센서 패키지와 이미지 센서 패키지가 실장되는 외부 기기(예를 들어, PCB) 사이의 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이로 인해 솔더 조인트들(145)에 가해지는 스트레스를 완화시킬 수 있다. 이러한 스트레스 버퍼층(500)은 전극 패드들(144)과 솔더 조인트들(145)이 접합되는 영역 및 솔더 조인트들(145)의 일부 영역을 감싸도록 형성될 수 있다. 예를 들어, 스트레스 버퍼층(500)은 솔더 조인트들(145)에서 외부의 PCB에 실장하기 위해 필요한 부분 및 투명 기판(400)의 상부면을 제외하고 이미지 센서 패키지의 바깥쪽 면들을 전체적으로 감싸도록 형성될 수 있다. 베이스 기판(100)의 바닥면에 형성되는 스트레스 버퍼층(500)은 솔더 조인트들(145)을 그 높이의 1/3 ~ 2/3 영역까지 감쌀 수 있는 두께로 형성될 수 있다. 또한, 스트레스 버퍼층(500)은 이미지 센서 패키지에서 발생되는 열을 외부로 방출할 수 있다. 이러한 스트레스 버퍼층(500)은 폴리머 계열의 에폭시를 포함할 수 있다.
이미지 센서 패키지가 솔더 조인트들(145)을 통해 PCB에 실장되는 경우, 이미지 센서 패키지의 베이스 기판(100)과 PCB의 열팽창계수 차이로 인해 전극 패드(144)와 솔더 조인트들(145)의 접합부에 응력이 집중될 수 있으며, 이로 인해 그 접합부에서 균열이 발생하게 되면, 이미지 센서 패키지와 PCB 간의 신호 전송 및 전원 공급이 원활하게 이루어지지 않는 보드레벨의 신뢰성 문제가 발생될 수 있다. 본 실시예의 스트레스 버퍼층(500)은 솔더 조인트들(145)과 전극 패드들(144)이 접합된 부분을 감싸면서 솔더 조인트들(145)의 일부 영역을 감싸도록 형성됨으로써, 전극 패드들(144)과 솔더 조인트들(145)의 접합부에 스트레스가 가해지더라도 그 스트레스를 흡수하여 해당 영역에 균열이 발생되는 것을 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 이미지 센서 패키지의 단면의 모습을 예시적으로 보여주는 단면도이다.
상술한 도 2 및 도 3의 이미지 센서 패키지에서는 스트레스 버퍼층(500)이 투명 기판(400)의 상부면을 제외하고 베이스 기판(100)의 바깥쪽 면들을 전체적으로 감싸도록 형성되었으나, 도 4에서와 같이, 스트레스 버퍼층(500′)은 베이스 기판(100)의 바닥면에만 형성될 수도 있다. 예를 들어, 스트레스 버퍼층(500′)은 베이스 기판(100)의 바닥면에 전체적으로 형성되거나, 베이스 기판(100)의 바닥면에서 전극 패드들(144)과 솔더 조인트들(145)이 접합된 영역 및 그 주변 영역에만 형성될 수 있다.
도 4의 이미지 센서 패키지는 스트레스 버퍼층(500′)이 베이스 기판(100)의 바닥면에만 형성되었다는 것을 제외하고 나머지 부분들은 도 2 또는 도 3과 같은 구조로 형성될 수 있다.
도 5 내지 도 13은 도 2의 구조를 형성하는 과정들을 예시적으로 보여주는 공정 단면도들이다.
먼저 도 5를 참조하면, 도전 라인들(122), 관통 전극들(124) 및 제 1 내지 제 3 캐비티들(132, 134, 136)을 포함하는 베이스 기판(100)이 형성될 수 있다. 베이스 기판(100)은 복수의 세라믹 시트들(111 ~ 117)이 순차적으로 적층됨으로써 형성될 수 있다.
예를 들어, 중앙부에 관통홀이 형성되지 않은 세라믹 시트들(111 ~ 113)이 먼저 순차적으로 적층되고, 중앙부에 제 1 관통홀이 형성된 세라믹 시트들(114, 115)이 세라믹 시트(113) 위에 순차적으로 적층될 수 있다. 다음에, 중앙부에 제 1 관통홀 보다 큰 사이즈(X 방향 및 Y 방향의 크기)의 제 2 관통홀이 형성된 세라믹 시트(116)가 세라믹 시트(115) 위에 적층될 수 있다. 이때, 세라믹 시트(116)는 제 2 관통홀의 중심축이 제 1 관통홀의 중심축과 일치되도록 세라믹 시트(115) 위에 적층될 수 있다. 이어서, 중앙부에 제 2 관통홀 보다 큰 사이즈의 제 3 관통홀이 형성된 세라믹 시트(117)가 세라믹 시트(116) 위에 적층될 수 있다. 이때, 세라믹 시트(117)는 제 3 관통홀의 중심축이 제 2 관통홀의 중심축과 일치되도록 세라믹 시트(116) 위에 적층될 수 있다.
평면상에서 볼 때, 제 1 관통홀들은 제 3 캐비티(136)와 같은 사이즈(X 방향 및 Y 방향의 크기)를 가질 수 있으며, 제 2 관통홀은 제 2 캐비티(134)와 같은 사이즈를 가질 수 있으며, 제 3 관통홀은 제 1 캐비티(132)와 같은 사이즈를 가질 수 있다. 즉, 세라믹 시트들(144, 145)의 관통홀들이 적층된 영역이 제 3 캐비티(136)에 해당하고, 세라믹 시트(116)의 관통홀이 제 2 캐비티(134)에 해당하며, 세라믹 시트(117)의 관통홀이 제 1 캐비티(132)에 해당할 수 있다.
세라믹 시트들(111 ~ 117)의 두께는 서로 같을 수도 있고 다를 수도 있다. 또한, 적층되는 세라믹 시트들의 수, 각 세라믹 시트의 두께 및 세라믹 시트에 형성된 관통홀의 크기는 조절이 가능하다. 예를 들어, 본 실시에에서는 베이스 기판(100)의 하부 영역으로서, 3장의 세라믹 시트들(111 ~ 113)이 적층된 구조가 설명되었으나 두꺼운 1장의 세라믹 시트로 형성될 수도 있다. 또한, 2장의 세라믹 시트들(114, 115) 대신에 두꺼운 1장의 세라믹 시트 또는 얇은 3장 이상의 세라믹 시트들이 사용될 수 있다.
세라믹 시트들(111 ~ 117)이 적층될 때, 해당 세라믹 시트를 관통하는 관통 전극(124)이 형성되고 관통 전극(124)과 전기적으로 연결되는 도전 라인들(122)이 해당 세라믹 시트의 상부면에 형성될 수 있다. 제 3 캐비티(136)의 바닥면에 해당하는 세라믹 시트(113)의 상부면에는 후속 공정에서 형성될 이미지 시그널 프로세스 칩(200)과의 플립칩 본딩을 위한 전극 패드들(미도시)이 관통 전극(124)과 연결되도록 형성될 수 있다. 또한, 제 2 캐비티(134)가 형성되는 세라믹 시트(116)의 상부면에는 후속 공정에서 형성될 이미지 센서 칩(300)과의 와이어 본딩을 위한 전극 패드들(142)이 도전 라인(122)과 연결되도록 형성될 수 있다.
최하층의 세라믹 시트(111)의 바닥면에는 관통 전극들(124)과 연결되는 전극 패드들(144)이 형성될 수 있다. 또한, 세라믹 시트(111)의 바닥면 중앙부에는 열을 외부로 방출하기 위한 방열 패드(150)가 형성될 수 있다.
다음에 도 6을 참조하면, 이미지 시그널 프로세스 칩(200)이 제 3 캐비티(136)의 바닥면에 형성된 전극 패드들(미도시)과 플립칩 본딩 방식으로 연결되도록 제 3 캐비티(136) 내에 형성된다.
이미지 시그널 프로세스 칩(200)과 제 3 캐비티(136)의 바닥면 사이에는, 이미지 시그널 프로세스 칩(200)가 제 3 캐비티(136)의 바닥면에 접합되는 강도를 향상시키면서 동시에 이미지 시그널 프로세스 칩(200)에서 발생된 열이 보다 쉽게 베이스 기판(100)으로 전달되도록 하기 위한 실런트(sealant)(210)가 언더필(under-fill) 공정을 통해 형성될 수 있다.
다음에 도 7을 참조하면, 제 3 캐비티(136)의 일부를 덮으면서 이미지 시그널 프로세스 칩(200)과 일정 거리 이격되도록 제 2 캐비티(134) 내에 이미지 센서 칩(300)이 형성된다.
예를 들어, 도 1에서와 같이, X 방향으로는 이미지 센서 칩(300)의 양단부가 제 2 캐비티(134)의 바닥면과 접하고, Y 방향으로는 제 3 캐비티(136)가 이미지 센서 칩(300)에 의해 완전히 덮혀지지 않고 이미지 센서 칩(300)의 양측 영역에서 제 3 캐비티(136)가 노출되도록, 제 2 캐비티(134) 내에 이미지 센서 칩(300)이 형성될 수 있다.
제 2 캐비티(134)의 바닥면과 이미지 센서 칩(300) 사이에는 접착 물질(162)이 형성됨으로써, 이미지 센서 칩(300)이 외력에 의해 움직이지 않고 제 2 캐비티(134)의 바닥면에 고정되도록 할 수 있다.
만약, 도 3에서와 같이, 제 3 캐비티(136??)의 X 방향 길이와 Y 방향 길이가 각각 이미지 센서 칩(300)의 X 방향의 길이와 Y 방향의 길이보다 짧게 형성되는 경우에는, 캐비티(136??)를 전체적으로 덮도록 제 2 캐비티(134) 내에 이미지 센서 칩(300)이 형성될 수 있다.
다음에 도 8을 참조하면, 이미지 센서 칩(300)이 와이어(310)를 통해 전극 패드(142)와 전기적으로 연결된다.
와이어(310)는 와이어 본딩 공정을 통해 형성될 수 있으며, 와이어 본딩 방식은 루프형 또는 리버스 본딩 방식이 사용될 수 있다.
다음에 도 9를 참조하면, 제 1 내지 제 3 캐비티들(132 ~ 136)이 밀폐되도록 세라믹 시트(117) 위에 투명 기판(400)이 형성된다.
예를 들어, 세라믹 시트(117)의 상부면(베이스 기판의 제 1면)에 접착 물질(164)을 형성하고 제 1 캐비티(132)을 전체적으로 덮도록 투명 기판(400)을 접착 물질(164) 위에 안착시킨 후 이를 압착함으로써, 제 1 내지 제 3 캐비티들(132 ~ 136)를 외부 대기로부터 완전히 밀폐시킬 수 있다.
다음에 도 10을 참조하면, 전극 패드들(144) 위에 솔더 조인트들(145)이 형성된다. 예를 들어, 전극 패드들(144) 각각에는 솔더볼(solder ball)이 융착되어 볼 그리드 어레이(BGA; Ball Grid Array) 구조를 제공할 수 있다.
다음에 도 11을 참조하면, 캐리어 플레이트(carrier plate)(610) 위에 접착층(620)을 부착한 후, 도 10의 결과물들(630)을 접착층(620) 위에 일정 간격으로 올려놓는다. 이때, 투명기판(400)의 상부면이 접착층(620)에 접착되도록 하여 솔더 조인트들(145)이 위로 향하도록 한다.
다음에 도 12를 참조하면, 도 10의 결과물들(630)을 덮도록 도 10의 결과물들(630) 및 접착층(620) 위에 용융된 에폭시 몰드 컴파운드(EMC; Epoxy Mold Compound)(640)를 형성한 후, EMC(640)에 대해 컴프레션 몰딩(compression molding)을 실시하고 솔더 조인트들(145)의 일부 영역을 노출시킨다.
이때, EMC(640)는 솔더 조인트들(145)의 1/3 ~ 2/3 높이까지 형성될 수 있다. 즉, EMC(640)는 솔더 조인트들(145)의 1/3 ~ 2/3 정도의 영역이 노출되도록 형성될 수 있다.
다음에 도 13을 참조하면, 솔더 조인트들(145)의 노출된 영역에 붙어있는 레진 잔류물을 제거하기 위해 디플레쉬(deflash) 공정을 수행한 후 소잉(sawing) 공정을 통해 이미지 센서 패키지들을 분리시킨다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 복수의 세라믹 시트들을 포함하며, 바닥면에 제 1 전극 패드들이 형성된 베이스 기판;
    상기 제 1 전극 패드들에 접합된 솔더 조인트들; 및
    상기 제 1 전극 패드들과 상기 솔더 조인트들이 접합된 접합면을 감싸면서 상기 솔더 조인트들의 일부만 외부로 노출되도록 상기 접합면으로부터 일정 높이까지 상기 솔더 조인트들을 감싸는 스트레스 버퍼층을 포함하는 이미지 센서 패키지.
  2. 청구항 1에 있어서, 상기 스트레스 버퍼층은
    상기 베이스 기판의 바닥면을 전체적으로 감싸는 것을 특징으로 하는 이미지 센서 패키지.
  3. 청구항 1에 있어서, 상기 스트레스 버퍼층은
    상기 베이스 기판의 바깥 측면들 및 바닥면을 감싸는 것을 특징으로 하는 이미지 센서 패키지.
  4. 청구항 1에 있어서, 상기 스트레스 버퍼층은
    상기 솔더 조인트들을 그 높이의 1/3 ~ 2/3 영역까지 감싸는 것을 특징으로 하는 이미지 센서 패키지.
  5. 청구항 4에 있어서, 상기 솔더 조인트들은
    어레이 형태로 배열된 솔더볼들을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  6. 청구항 1에 있어서, 상기 베이스 기판은
    제 1 캐비티;
    상기 제 1 캐비티와 연결되게 상기 제 1 캐비티 아래에 위치하며 상기 제 1 캐비티보다 작은 사이즈를 갖는 제 2 캐비티; 및
    상기 제 2 캐비티와 연결되게 상기 제 2 캐비티 아래에 위치하며 상기 제 2 캐비티보다 작은 사이즈를 갖는 제 3 캐비티를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  7. 청구항 6에 있어서,
    상기 제 1 캐비티 내지 상기 제 3 캐비티가 외부로부터 밀폐되도록 상기 베이스 기판 위에 형성되는 투명 기판을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  8. 청구항 7에 있어서, 상기 스트레스 버퍼층은
    상기 투명 기판의 측면들 및 상기 베이스 기판의 바깥 측면들과 바닥면을 감싸는 것을 특징으로 하는 이미지 센서 패키지.
  9. 청구항 6에 있어서,
    와이어 본딩 방식으로 상기 베이스 기판에 연결되도록 상기 제 2 캐비티 내에 위치하는 제 1 칩; 및
    플립칩 본딩 방식으로 상기 베이스 기판에 연결되도록 상기 제 3 캐비티 내에 위치하는 제 2 칩을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  10. 청구항 9에 있어서, 상기 베이스 기판은
    상기 제 1 캐비티의 바닥면에 위치하며 상기 제 1 칩과 와이어로 연결되는 제 2 전극 패드들을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  11. 청구항 9에 있어서, 상기 제 3 캐비티는
    상기 제 2 칩의 상부면과 상기 제 1 칩의 바닥면 사이가 일정 거리 이격될 수 있는 깊이로 형성되는 것을 특징으로 하는 이미지 센서 패키지.
  12. 청구항 9에 있어서, 상기 제 1 칩은
    상기 제 3 캐비티의 일부가 상기 제 2 캐비티에 노출되도록 상기 제 2 캐비티의 바닥면에 부착되는 것을 특징으로 하는 이미지 센서 패키지.
  13. 청구항 12에 있어서, 상기 제 1 칩은
    제 1 방향으로 양단부가 상기 제 2 캐비티의 바닥면에 접하면서 상기 제 1 방향과 교차되는 제 2 방향으로 상기 이미지 센서 칩 양측의 상기 제 3 캐비티가 노출되도록 상기 제 2 캐비티의 바닥면에 부착되는 것을 특징으로 하는 이미지 센서 패키지.
  14. 청구항 9에 있어서, 상기 제 1 칩은
    상기 제 3 캐비티가 전체적으로 덮혀지도록 상기 제 2 캐비티의 바닥면에 부착되는 것을 특징으로 하는 이미지 센서 패키지.
  15. 청구항 9에 있어서,
    상기 제 1 칩과 상기 제 3 캐비티의 바닥면 사이에 형성되어 실런트를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  16. 청구항 1에 있어서, 상기 복수의 세라믹 시트들은
    관통홀을 포함하지 않는 적어도 하나의 제 1 세라믹 시트;
    상기 제 1 세라믹 시트 위에 적층되며 제 1 관통홀을 포함하는 적어도 하나의 제 2 세라믹 시트;
    상기 적어도 하나의 제 2 세라믹 시트 위에 적층되며 상기 제 1 관통홀보다 큰 사이즈의 제 2 관통홀을 포함하는 적어도 하나의 제 3 세라믹 시트; 및
    상기 적어도 하나의 제 3 세라믹 시트 위에 적층되며 상기 제 2 관통홀보다 큰 사이즈의 제 3 관통홀을 포함하는 적어도 하나의 제 3 세라믹 시트를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  17. 청구항 1에 있어서, 상기 베이스 기판은
    상기 세라믹 시트들 사이에 위치하는 도전 라인들 및 상기 세라믹 시트들을 관통하며 상기 도전 라인들과 연결되는 관통 전극들을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
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