KR20230127432A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230127432A
KR20230127432A KR1020220024571A KR20220024571A KR20230127432A KR 20230127432 A KR20230127432 A KR 20230127432A KR 1020220024571 A KR1020220024571 A KR 1020220024571A KR 20220024571 A KR20220024571 A KR 20220024571A KR 20230127432 A KR20230127432 A KR 20230127432A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor layer
silicon
electrode
transistor
Prior art date
Application number
KR1020220024571A
Other languages
English (en)
Inventor
최예찬
박광우
이진용
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220024571A priority Critical patent/KR20230127432A/ko
Priority to US18/113,310 priority patent/US20230268465A1/en
Priority to EP23158253.7A priority patent/EP4235790A3/en
Priority to CN202310163523.7A priority patent/CN116648096A/zh
Publication of KR20230127432A publication Critical patent/KR20230127432A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H01L33/382—
    • H01L27/124—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • H01L27/1218—
    • H01L27/1225—
    • H01L27/1248—
    • H01L27/1255—
    • H01L29/7869—
    • H01L33/62—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H01L29/78633—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명의 일 실시예는, 기판과, 상기 기판 상에 배치되며 실리콘계 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1실리콘계 트랜지스터와, 제1게이트전극 상의 적어도 하나의 절연층;과, 상기 적어도 하나의 절연층 상의 반도체층을 포함하되 상기 반도체층은 산화물계 반도체를 포함하는, 제1산화물계 트랜지스터와, 제1실리콘계 트랜지스터의 상기 제1반도체층과 상기 제1산화물계 트랜지스터의 상기 반도체층을 전기적으로 연결하는 제1연결전극, 및 상기 기판과 상기 제1실리콘계 트랜지스터 사이에 개재되며, 상기 제1실리콘계 트랜지스터의 상기 제1반도체층의 일부에 중첩되는 하부금속층;을 포함하고,상기 하부금속층의 일부가 상기 제1반도체층의 일 부분과 상기 제1연결전극 간의 제1접속지점에 중첩되는, 표시 장치를 개시한다.

Description

표시 장치{Display apparatus}
본 발명의 실시예들은 표시 장치에 관한 것이다.
일반적으로 발광다이오드를 포함하는 표시 장치는 발광다이오드의 휘도 등을 제어하기 위해 박막트랜지스터들이 표시영역에 배치된다. 박막트랜지스터들은 전달된 데이터신호, 구동전압, 및 공통전압을 이용하여 대응하는 발광다이오드에서 소정의 색을 갖는 빛을 방출하도록 제어한다.
본 발명은 외부 충격에 강건하면서도 유연할 수 있는 표시 장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 실리콘계 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1실리콘계 트랜지스터; 상기 제1게이트전극 상의 적어도 하나의 절연층; 상기 적어도 하나의 절연층 상의 반도체층을 포함하되, 상기 반도체층은 산화물계 반도체를 포함하는, 제1산화물계 트랜지스터; 상기 제1실리콘계 트랜지스터의 상기 제1반도체층과 상기 제1산화물계 트랜지스터의 상기 반도체층을 전기적으로 연결하는 제1연결전극; 및 상기 기판과 상기 제1실리콘계 트랜지스터 사이에 개재되며, 상기 제1실리콘계 트랜지스터의 상기 제1반도체층의 일부에 중첩되는 하부금속층;을 포함하고, 상기 하부금속층의 일부는, 상기 제1반도체층의 일 부분과 상기 제1연결전극 간의 제1접속지점 에 중첩되는, 표시 장치를 개시한다.
상기 제1반도체층은, 절곡된 채널영역 및 상기 채널영역의 일측에 배치되며 상기 제1연결전극과 접속되는 드레인영역을 포함하며, 상기 하부금속층의 상기 일부는 상기 제1반도체층의 상기 절곡된 채널영역 및 상기 드레인영역에 중첩될 수 있다.
상기 하부금속층의 상기 일부는, 상기 제1연결전극과 상기 제1산화물계 트랜지스터의 상기 반도체층 간의 제2접속지점에 중첩될 수 있다.
상기 하부금속층은 정전압의 전압 레벨을 가질 수 있다.
상기 기판과 상기 제1연결전극 사이의 복수의 무기절연층들을 더 포함하되, 상기 복수의 무기절연층들은 상기 적어도 하나의 절연층을 포함하고, 상기 복수의 무기절연층들은, 상기 복수의 무기절연층들의 두께 방향을 따라제1깊이를 갖는 벨리를 포함할 수 있다.
상기 벨리의 적어도 일부는 유기절연물로 채워질 수 있다.
실리콘계 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 중첩하는 제2게이트전극을 포함하는 제2실리콘계 트랜지스터; 및 상기 제2실리콘계 트랜지스터의 상기 제2게이트전극에 전기적으로 연결된 제1하부스캔선을 더 포함하며, 상기 제1하부스캔선은, 평면 상에서 고립된 형상이며, 상기 제1하부스캔선 상에 위치하며 평면 상에서 상기 벨리를 가로지르는 제1상부스캔선과 전기적으로 연결될 수 있다.
상기 제1실리콘계 트랜지스터 상에 중첩된 제1커패시터전극 및 제2커패시터전극을 포함하는 스토리지 커패시터를 더 포함하고, 상기 적어도 하나의 절연층은, 상기 제1커패시터전극과 상기 제2커패시터전극 사이의 제1층간절연층; 및 상기 제1층간절연층 상의 제2층간절연층을 포함하며, 상기 제2커패시터전극은 상기 제2층간절연층의 아래에 배치되고, 상기 제1산화물계 트랜지스터의 상기 반도체층은 상기 제2층간절연층 위에 배치될 수 있다.
평면 상에서, 상기 제2커패시터전극과 상기 제1연결전극은 인접하게 배치되되 서로 중첩하지 않을 수 있다.
평면상에서 서로 인접한 상기 제2커패시터전극의 일측변과 상기 제1연결전극의 일측변 사이의 거리는 약 0.5㎛ 이거나 그보다 클 수 있다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치된 하부금속층; 상기 하부금속층 상에 배치되며, 제1반도체층을 포함하는 제1실리콘계 반도체 패턴; 상기 제1실리콘계 반도체 패턴과 이격된 산화물계 반도체 패턴; 및 상기 제1실리콘계 반도체 패턴의 일부분 및 상기 산화물계 반도체 패턴의 일부분을 전기적으로 연결하기 위는 제1연결전극을 포함하며, 상기 하부금속층의 일부는, 상기 제1실리콘계 반도체 패턴의 상기 일부분과 상기 제1연결전극 간의 접속지점에 중첩될 수 있다.
상기 제1실리콘계 반도체 패턴의 상기 제1반도체층은, 절곡된 채널영역 및 상기 채널영역의 일측에 배치되며 상기 제1연결전극과 접속되는 불순물영역을 포함하며, 상기 하부금속층의 상기 일부는 상기 제1반도체층의 상기 절곡된 채널영역 및 상기 불순물영역에 중첩될 수 있다.
상기 하부금속층의 상기 일부는, 상기 제1연결전극과 상기 산화물계 반도체 패턴 간의 제2접속지점에 중첩될 수 있다.
상기 하부금속층은 정전압의 전압 레벨을 가질 수 있다.
상기 기판과 상기 제1연결전극 사이의 복수의 무기절연층들을 더 포함하되, 상기 복수의 무기절연층들은, 상기 복수의 무기절연층들의 두께 방향을 따라제1깊이를 갖는 벨리를 포함할 수 있다.
상기 벨리의 적어도 일부는 유기절연물로 채워질 수 있다.
상기 제1실리콘계 반도체 패턴 상의 제1하부스캔선을 더 포함하고, 상기 제1실리콘계 반도체 패턴은 상기 제1반도체층과 연결된 제2반도체층을 더 포함하며, 상기 제1하부스캔선은 상기 제2반도체층의 일부와 중첩할 수 있다.
상기 제1하부스캔선은 상기 제1하부스캔선 상에 위치하며 평면상에서 상기 벨리를 가로지르는 제1상부스캔선과 전기적으로 연결될 수 있다.
상기 제1실리콘계 반도체 패턴의 상기 제1반도체층과 중첩하는 제1커패시터를 더 포함하고, 상기 제1커패시터는 제1커패시터전극 및 상기 제1커패시터전극 상의 제2 커패시터전극을 포함할 수 있다.
평면 상에서, 상기 제2커패시터전극과 상기 제1연결전극은 인접하게 배치되되 서로 중첩하지 않을 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 외부충격에 의한표시변형률을 최소화하여 미세 크랙의 발생을 최소화하고 미세 크랙이 발생한다 하더라도 주변으로 전파되는 것을 최소화할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소에 해당하는 발광다이오드 및 이에 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 배치된 부화소회로영역들을 나타낸 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5는 도 4의 B-B'선에 따른 변형 실시예를 나타낸다.
도 6 내지 도 14는 본 발명의 일 실시에에 따른 표시 장치의 표시영역에 배치된 구성요소들을 형성하는 공정에 따른 평면도를 나타낸다.
도 15는 도 12의 일 부분을 확대한 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 장치(10)를 이루는 각종 구성요소들은 기판(100) 상에 배치된다. 기판(100)은 표시영역(DA) 및 표시영역(DA)을 둘러싸는 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
기판(100)의 표시영역(DA)에는 부화소(P)들이 배치된다. 부화소(P)들은 각각 발광다이오드와 같은 표시요소에서 방출되는 빛을 이용하여 이미지를 표시할 수 있다. 각 발광다이오드는 예컨대 적색, 녹색, 청색의 광을 방출할 수 있다.
각 발광다이오드는 부화소회로에 전기적으로 연결될 수 있고, 각 부화소회로는 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 부화소회로들 각각은 주변영역(PA)에 배치된 주변회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에 배치된 주변회로들은, 제1 스캔 구동회로(SDRV1), 제2 스캔 구동회로(SDRV2), 단자부(PAD), 구동전압 공급라인(11) 및 공통전압 공급라인(13)들을 포함할 수 있다.
제1 스캔 구동회로(SDRV1)는 스캔선(SL)을 통해 부화소(P)들에 대응하는 부화소회로들 각각에 스캔 신호를 인가할 수 있다. 제1 스캔 구동회로(SDRV1)는 발광 제어선(EL)을 통해 각 부화소회로에 발광 제어 신호를 인가할 수 있다. 제2 스캔 구동회로(SDRV2)는 표시영역(DA)을 중심으로 제1 스캔 구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1 스캔 구동회로(SDRV1)와 대략 평행할 수 있다. 부화소회로들 중 일부는 제1 스캔 구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(SDRV2)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 스캔 구동회로(SDRV2)는 생략될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결된다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 스캔 구동회로(SDRV1)와 제2 스캔 구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터선(DL)을 통해 부화소(P)들의 부화소회로에 전달될 수 있다.
표시 구동부(32)는 구동전압 공급라인(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급라인(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급라인(11)과 연결된 구동전압선(PL)을 통해 부화소(P)의 부화소회로에 인가되고, 공통전압(ELVSS)은 공통전압 공급라인(13)과 연결되어 표시요소의 대향전극에 인가될 수 있다.
구동전압 공급라인(11)은 표시영역(DA)의 하측에서 x방향을 따라 연장되어 구비될 수 있다. 공통전압 공급라인(13)은 일측이 개방된 루프 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 1의 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기일 수 있다. 또는, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소에 해당하는 발광다이오드 및 이에 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 2를 참조하면, 발광다이오드(LED)는 복수의 트랜지스터들 및 스토리지 커패시터를 포함하는 부화소회로(PC)에 전기적으로 연결될 수 있다.
발광다이오드(LED)는 발광물질로 유기물을 포함하는 유기발광다이오드일 수 있다. 다른 실시예로, 발광다이오드(LED)는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기 발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN 접합 다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기 발광다이오드는 수~수백 마이크로미터, 또는 수~수백 나노미터의 폭을 가질 수 있다. 일부 실시예에서, 발광다이오드(LED)는 양자점 발광다이오드를 포함할 수 있다. 전술한 바와 같이, 발광다이오드(LED)의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다. 이하에서는, 설명의 편의를 위하여 발광다이오드(LED)가 유기발광다이오드를 포함하는 경우로 설명한다.
부화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)를 포함할 수 있다.
부화소회로(PC)는 신호선들, 제1 및 제2초기화전압선(VIL1, VIL2) 및 구동전압선(PL)과 연결된다. 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EML)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화전압선(VIL1, VIL2) 및/또는 구동전압선(PL)은 이웃하는 부화소회로들에서 공유될 수 있다.
구동전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VIL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 부화소회로(PC)로 전달할 수 있다. 제2초기화전압선(VIL2)은 발광다이오드(LED)를 초기화하는 제2초기화전압(Vint2)을 부화소회로(PC)로 전달할 수 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 발광다이오드(LED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 발광다이오드(LED)에 구동전류(ILED)를 공급한다.
제2트랜지스터(T2)는 스위칭 트랜지스터로서, 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온(turn-on)되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N1)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 보상 트랜지스터로서, 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 발광다이오드(LED)와 연결된다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(GC)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제1초기화 트랜지스터로서, 이전 스캔선인 제3스캔선(SL3) 및 제1초기화전압선(VIL1)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 이전 스캔신호인 제3스캔신호(GI)에 따라 턴온되어 제1초기화전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
제5트랜지스터(T5)는 동작제어 트랜지스터이고, 제6트랜지스터(T6)는 발광제어 트랜지스터일 수 있다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EML)에 연결되며, 발광제어선(EML)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 구동전압선(PL)으로부터 발광다이오드(LED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)는 제2초기화 트랜지스터로서, 제2스캔선(SL2), 제2초기화전압선(VIL2) 및 제6트랜지스터(T6)에 전기적으로 연결될 수 있다. 제7트랜지스터(T7)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(GB)에 따라 턴온되어 제2초기화전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 발광다이오드(LED)로 전달하여 발광다이오드(LED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다. 제2스캔선(SL2)의 제2스캔신호(GB)는 해당하는 부화소회로(PC)의 이전 행에 배치된 제1스캔선의 스캔신호일 수 있다.
제1커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함한다. 제1커패시터전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2커패시터전극(CE2)은 구동전압선(PL)에 연결된다. 제1커패시터(Cst)는 스토리지 커패시터로서, 구동전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함한다. 제3커패시터전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4커패시터전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 제1커패시터(Cst)의 제1커패시터전극(CE1)에 연결된다. 제2커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(Sn)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
발광다이오드(LED)는 서로 마주보는 제1전극(예, 애노드)과 제2전극(예, 캐소드) 및 제1전극 및 제2전극 사이의 발광층을 포함할 수 있다. 제2전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 발광다이오드(LED)의 발광층은 제1트랜지스터(T1)로부터 구동전류(ILED)를 전달받아 발광할 수 있다.
일 실시예에 따른 부화소회로(PC)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(GI)가 공급되면, 제3스캔신호(GI)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(GW) 및 제4스캔신호(GC)가 공급되면, 제1스캔신호(GW) 및 제4스캔신호(GC)에 대응하여 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴-온된다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가된다. 제1커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 제1커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EML)으로부터 공급되는 발광제어신호(EM)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(ILED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(ILED)가 발광다이오드(LED)에 공급된다.
제2 초기화 기간 동안, 제2스캔선(SL2)을 통해 제2스캔신호(GB)가 공급되면, 제2스캔신호(GB)에 대응하여 제7트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 발광다이오드(LED)가 초기화된다.
부화소회로(PC)의 제1 내지 제7트랜지스터(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포할 수 있다. 도 2는 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 산화물계 트랜지스터로서 NMOS(n-channel MOSFET)로 구현되며, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6), 및 제7트랜지스터(T7)는 실리콘계 트랜지스터로서 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다. 다른 실시예로, 제3트랜지스터(T3)는 NMOS로 구현되며, 제1트랜지스터(T1), 제2트랜지스터(T2), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 및 제7트랜지스터(T7)는 PMOS로 구현될 수 있다.
구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
부화소회로(PC)는 도 2를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 배치된 부화소회로영역들을 나타낸 개략적으로 나타낸 평면도이다. 도 1을 참조하여 설명한 표시 장치의 표시영역(DA)에는 앞서 도 2를 참조하여 설명한 부화소회로들이 배치된다. 이와 관련하여, 도 3은 표시영역(DA)에 배치된 부화소회로들을 나타낸다. 부화소회로들은 행과 열을 이루는 부화소회로영역(PCA)들에 배치되는데, 이와 관련하여 도 3은 (N)행과 (N-1)행, 그리고 (M-1)열과 (M)열에 배치된 부화소회로영역(PCA)들을 도시한다. 도 3은 (N)행에 배치된 두 개의 인접한 부화소회로영역(PCA)들, 및 (N-1)행에 배치된 두 개의 인접한 부화소회로영역(PCA)들의 일 부분들을 나타낸다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EML) 및 제1 및 제2초기화전압선(VIL1, VIL2)은 각각, 제1방향(x)으로 연장되며 상호 이격 배치될 수 있다. 데이터선(DL) 및 구동전압선(PL)은 각각 제2방향(y)으로 연장되며 상호 이격 배치될 수 있다. 일 실시예로서, 도 3은 구동전압선(PL)이 (M-1)열과 (M)열에서 공유되는 것을 도시한다. 바꾸어 말하면, (M-1)열에 배치된 구동전압선(PL)과 (M)열에 배치된 구동전압선(PL)이 일체로 형성(예, 일체로 연결)될 수 있다. 다른 실시예로서, (M-1)열에 배치된 구동전압선(PL)과 (M)열에 배치된 구동전압선(PL)은 서로 분리 및 이격될 수 있다.
각 부화소회로영역(PCA)에는 복수의 트랜지스터들 및 복수의 커패시터전극들이 배치될 수 있다. 이와 관련하여 도 3은 각 부화소회로영역(PCA)에 7개의 트랜지스터들 및 2개의 커패시터가 배치된 것을 도시한다.
(N)행 및 (M-1)열에 배치된 하나의 부화소회로영역(PCA, 이하 제1부화소회로영역(PCA1)이라 함)을 참조하면, 제1부화소회로영역(PCA1)에는 앞서 도 2를 참조하여 설명한 하나의 부화소회로(PC, 도 2)에 해당하는 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt)가 배치될 수 있다.
제1부화소회로영역(PCA1)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt)와 전기적으로 연결되는 제7트랜지스터(T7)는, (N-1)행에 위치할 수 있다. 바꾸어 말하면, 제1부화소회로영역(PCA1)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt)는 (N-1)행 및 (M-1)열에 배치된 부화소회로영역(이하, 제3부화소회로영역(PCA3)이라 함)에 배치된 제7트랜지스터(T7)에 전기적으로 연결될 수 있다. 예컨대, (N-1)행의 제3부화소회로영역(PCA3)에 배치된 제7트랜지스터(T7)는 제7연결전극(NM7)과 연결라인(ML)을 통해 제1부화소회로영역(PCA1)에 배치된 제6트랜지스터(T6)와 전기적으로 연결될 수 있다. 제1부화소회로영역(PCA1)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt), 그리고 제3부화소회로영역(PCA3)에 배치된 제7트랜지스터(T7)는 동일한 발광다이오드(LED, 도 2)의 온/오프를 위해 동작할 수 있다. (N)행의 제1부화소회로영역(PCA1)에 배치된 제7트랜지스터(T7")는, (N+1)행의 부화소회로영역에 배치된 제1 내지 제6트랜지스터들과 전기적으로 연결될 수 있다. 제3부화소회로영역(PCA3)에 배치된 제7트랜지스터(T7)는 제3부화소회로영역(PCA3)을 지나는 제2스캔선(SL2) 및 제2초기화전압선(VIL2)을 통해 각각 제2스캔신호 및 제2초기화전압을 전달받을 수 있다. 제2스캔선(SL2)은 제3부화소회로영역(PCA3)에 배치된 제2트랜지스터(T2')에 제1스캔신호를 제공하는 제1스캔선(SL1')에 해당할 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6), 및 제7트랜지스터(T7) 각각은 실리콘계 반도체층을 포함하는 트랜지스터(이하, 실리콘계 트랜지스터라 함)로서, 실리콘 반도체 패턴을 따라 형성될 수 있다. 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 각각은 산화물계 반도체층을 포함하는 트랜지스터(이하, 산화물계 트랜지스터라 함)로서, 산화물 반도체 패턴을 따라 형성될 수 있다.
(N)행 및 (M)열에 배치된 부화소회로영역(PCA, 이하 제2부화소회로영역(PCA2)이라 함)은, 제1부화소회로영역(PCA1)과 동일한 구조를 포함할 수 있다. 일 실시예로서, 도 3은 동일한 행에 위치하는 제1부화소회로영역(PCA1)과 제2부화소회로영역(PCA2)이 이들 사이의 가상선(VL, y방향으로의 가상선)을 중심으로 서로 대칭 구조인 것을 도시한다. 다른 실시예로서, 제1부화소회로영역(PCA1)과 제2부화소회로영역(PCA2)은 가상선(VL)을 중심으로 비대칭일 수 있다.
제2부화소회로영역(PCA2)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt)는, (N-1)행 및 (M)열에 배치된 부화소회로영역(이하, 제4부화소회로영역(PCA4)이라 함)에 배치된 제7트랜지스터(T7)에 전기적으로 연결될 수 있다. 바꾸어 말하면, 제2부화소회로영역(PCA2)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt), 그리고 제4부화소회로영역(PCA4)에 배치된 제7트랜지스터(T7)는 동일한 발광다이오드(LED, 도 2)를 구동하기 위한 하나의 부화소회로(PC, 도 2)를 이룰 수 있다.
제3부화소회로영역(PCA3)과 제4부화소회로영역(PCA4) 각각의 구조는, 제1부화소회로영역(PCA1)과 제2부화소회로영역(PCA2) 각각의 구조와 동일하다.
각 부화소회로영역(PCA)에 배치된 제1 내지 제6트랜지스터(T1, T2, T3, T4, T5, T6), 제1커패시터(Cst), 및 제2커패시터(Cbt)는 앞서 도 2를 참조하여 설명한 바와 같은 전기적 연결 구조를 가질 수 있으며, 그 구체적인 구조는 도 5 내지 도 14를 참조하여 후술한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 4에 도시된 제1트랜지스터와 제3트랜지스터는 도 3의 IV-IV'선에 따라 취한 단면에 해당한다. 이하에서는 도 4를 참조하여 적층 순서에 따라 설명한다.
도 4의 A-A'선에 따른 단면을 참조하면, 기판(100)은 글라스재, 세라믹재, 금속재, 플라스틱 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 제1유기 베이스층(101), 제1무기 배리어층(102), 제2유기 베이스층(103), 및 제2무기 배리어층(104)을 포함할 수 있다. 제1유기 베이스층(101) 및 제2유기 베이스층(103)은 각각 고분자 수지를 포함할 수 있다. 제1무기 배리어층(102) 및 제2무기 배리어층(104)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물 및/또는 실리콘산화물과 같은 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
하부금속층(BML)이 기판(100) 상에 배치될 수 있다. 하부금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)에서 선택된 하나 또는 그 이상의 물질을 포함할 수 있다. 일부 실시예로서, 하부금속층(BML)은 몰리브덴의 단일층이거나, 몰리브덴층과 티타늄층이 적층된 이중층 구조를 가지거나, 티타늄층, 알루미늄층, 및 티타늄층이 적층된 삼중층 구조를 가질 수 있다.
버퍼층(111)은 하부금속층(BML) 상에 배치될 수 있다. 버퍼층(111)은 실리콘질화물 및/또는 실리콘산화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
버퍼층(111) 상에는 실리콘계 트랜지스터들의 반도체층이 배치될 수 있다. 이와 관련하여 도 4는 제1실리콘 반도체 패턴(PSL1)의 일 부분에 해당하는 제1트랜지스터(T1)의 제1반도체층(A1)을 도시한다. 제1반도체층(A1)은 제1채널영역(C1) 및 제1채널영역(C1)의 양측에 배치되며 불순물이 도핑된 불순물 영역들을 포함할 수 있으며, 이와 관련하여 도 4는 제1채널영역(C1)의 일측에 배치된 불순물영역 중 하나인 제2영역(D1)을 도시한다.
제1게이트절연층(112)은 제1실리콘 반도체 패턴(PSL1) 상에 배치될 수 있다. 제1게이트절연층(112)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
제1게이트전극(G1) 및 제1커패시터전극(CE1)은 제1게이트절연층(112) 상에 배치될 수 있다. 도 4는 제1게이트전극(G1)이 제1커패시터전극(CE1)과 일체로 형성된 것을 도시한다. 바꾸어 말하면, 제1게이트전극(G1)은 제1커패시터전극(CE1)의 기능을 수행할 수 있거나, 또는 제1커패시터전극(CE1)은 제1게이트전극(G1)의 기능을 수행할 수 있다.
제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제1층간절연층(113)은 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1) 상에 배치될 수 있다. 제1층간절연층(113)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
제2커패시터전극(CE2)은 제1층간절연층(113) 상에 배치될 수 있다. 제2커패시터전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 제2커패시터전극(CE2)은 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)과 중첩할 수 있다. 제2커패시터전극(CE2)은 제1트랜지스터(T1)의 제1게이트전극(G1)과 제3트랜지스터(T3)를 전기적으로 연결하기 위한 노드연결전극(171)이 제1게이트전극(G1)과 접속하도록 홀(CE2-H)을 포함할 수 있다. 홀(CE2-H)은 제1게이트전극(G1)의 일부와 중첩할 수 있다.
제2층간절연층(114)은 제2커패시터전극(CE2) 상에 배치될 수 있다. 제2층간절연층(114)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
제2층간절연층(114) 상에는 산화물 반도체층들이 배치될 수 있다. 이와 관련하여 도 4는 산화물 반도체 패턴(OSL)의 일 부분에 해당하는 제3트랜지스터(T3)의 제3반도체층(A3)을 도시한다. 제3반도체층(A3)은 제3채널영역(C3) 및 제3채널영역(C3)의 양측에 배치된 도전성 영역들을 포함할 수 있으며, 이와 관련하여 도 4는 제3채널영역(C3)의 일측에 배치된 도전성 영역들 중 하나인 제2영역(D3)을 도시한다.
제3게이트전극(G3)은 제3반도체층(A3)의 아래 및/또는 위에 배치될 수 있다. 일 실시예로서, 도 4는 제3게이트전극(G3)이 제3반도체층(A3)의 아래에 배치된 제3하부게이트전극(G3a) 및 제3반도체층(A3)의 위에 배치된 제3상부게이트전극(G3b)을 포함하는 것을 도시한다. 다른 실시예로, 제3하부게이트전극(G3a) 및 제3상부게이트전극(G3b) 중 어느 하나는 생략될 수 있다.
제3하부게이트전극(G3a)은 제2커패시터전극(CE2)과 동일한 물질을 포함하고, 동일한 층(예컨대, 제1층간절연층(113)) 상에 위치할 수 있다. 제3상부게이트전극(G3b)은 제2게이트절연층(115)을 사이에 두고 제3반도체층(A3) 위에 배치될 수 있다. 제3상부게이트전극(G3b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
도 4는 제2게이트절연층(115)이 제3상부게이트전극(G3b)과 제3반도체층(A3) 사이에만 배치된 것을 도시하나, 본 발명은 이에 한정되지 않는다. 제2게이트절연층(115)은 다른 절연층, 예컨대 제1게이트절연층(112)과 같이 기판(100)을 전체적으로 커버하도록 형성될 수 있다. 제2게이트절연층(115)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
제3층간절연층(116)은 제3상부게이트전극(G3b) 상에 배치될 수 있다. 제3층간절연층(116)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물과 같은 무기 절연물을 포함하는 무기절연층일 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 가질 수 있다.
노드연결전극(171) 및 제1연결전극(NM1)은 제3층간절연층(116) 상에 배치될 수 있다. 노드연결전극(171) 및 제1연결전극(NM1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다.
제1연결전극(NM1)은 제1반도체층(A1)과 제3반도체층(A3)을 전기적으로 연결할 수 있다. 제1연결전극(NM1)은 제1콘택홀(CNT1)을 통해 제1반도체층(A1)의 일 부분(예, 도 4의 D1)에 접속하고 제2콘택홀(CNT2)을 통해 제3반도체층(A3)의 일 부분(예, 도 4의 D3)에 접속할 수 있다. 제1콘택홀(CNT1)은 제1반도체층(A1)과 제1연결전극(NM1) 사이에 개재된 무기절연층들, 예컨대 제1게이트절연층(112), 제1층간절연층(113) 제2층간절연층(114), 및 제3층간절연층(116)을 관통할 수 있다. 제2콘택홀(CNT2)은 제3반도체층(A3)과 제1연결전극(NM1) 사이에 개재된 제3층간절연층(116)을 관통할 수 있다.
제1콘택홀(CNT1)의 깊이는 제2콘택홀(CNT2)의 깊이 보다 크다. 손가락이나 스타일러스 펜과 같은 터치 입력이 가해지거나 의도하지 않은 압력이 표시영역(DA)에 가해지는 경우, 표시영역(DA)에 배치된 부화소회로의 구성요소들 중 구조적으로 약한 부분에 집중된 굽힘 변형과 수직 눌림에 의해 면 방향(예, xy방향)의 인장에 의해 미세 크랙이 발생할 수 있다. 미세 크랙은 상대적으로 구조적으로 약한 부분에 생길 수 있다. 예컨대, 제1콘택홀(CNT1)의 의 내측면을 따라 형성되는 제1연결전극(NM1)은 제1콘택홀(CNT1)의 하부인 "A" 부분 부근에서 미세 크랙이 발생할 수 있다. 미세 크랙이 무기절연층들(예컨대, 버퍼층(111), 제1게이트절연층(112), 제1층간절연층(113), 제2층간절연층(114) 등)을 통해 주변으로 전파되는 경우, 제1트랜지스터(T1) 주변에 약한 명암점이 발생되는 등의 불량이 발생할 수 있다. 여기서, 명암점이라 함은 표시영역을 통해 블랙이미지가 구현되도록 표시 장치를 구동함에도 불구하고, 채도를 갖는 빛(예컨대, 적색, 녹색, 또는 청색의 빛)이 국소적으로 방출되는 것을 나타낼 수 있다. 그러나, 본 발명의 실시예에 따르면 제1트랜지스터(T1)의 제1반도체층(A1) 아래의 하부금속층(BML)이 제1연결전극(NM1)과 제1반도체층(A1) 간의 제1접속지점(예, 제1콘택홀, CNT1)에 중첩되므로, 전술한 문제를 방지하거나 최소화할 수 있다.
제1연결전극(NM1)과 제3반도체층(A3) 간의 제2접속지점(예, 제2콘택홀, CNT2)은 제1콘택홀(CNT1)과 인접하게 배치될 수 있다. 일부 실시예로서, 하부금속층(BML)은 하부금속층(BML)이 제1연결전극(NM1)과 제1반도체층(A1) 간의 제1접속지점, 및 제1연결전극(NM1)과 제3반도체층(A3) 간의 제2접속지점에 모두 중첩할 수 있다.
하부금속층(BML)은 정전압의 전압 레벨을 가질 수 있다. 예컨대, 하부금속층(BML)은 도 1을 참조하여 설명한 구동전압 공급라인(11, 도 1)에 전기적으로 연결되어 구동전압 공급라인(11, 도 1)과 동일한 전압 레벨(예컨대, 구동전압, ELVDD, 도 2)을 가질 수 있다. 하부금속층(BML)은 제1트랜지스터(T1)의 제1반도체층(A1)의 하부에 (-) 전하가 모여드는 것을 방지하여, (-) 전하들에 의한 잔상이 발생하는 문제를 방지하거나 최소화할 수 있다.
제1유기절연층(121)은 제1연결전극(NM1) 및 노드연결전극(171) 상에 형성될 수 있다. 제1유기절연층(121)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
제2유기절연층(123)은 제1유기절연층(121) 상에 배치되고, 구동전압선(PL)은 제2유기절연층(123) 상에 배치될 수 있다. 제3유기절연층(125)은 구동전압선(PL) 상에 배치될 수 있다. 구동전압선(PL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 티타늄(Ti), 및/또는 텅스텐(W)을 포함할 수 있다. 일부 실시예로서, 구동전압선(PL)은 티타늄층, 알루미늄층, 티타늄층의 삼중층 구조를 포함할 수 있다.
제2유기절연층(123) 및 제3유기절연층(125)은 각각 BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
발광다이오드(LED)는 제3유기절연층(125) 상에 형성될 수 있다. 발광다이오드(LED)는 제3유기절연층(125) 상의 제1전극(210), 발광층(220), 및 제2전극(230)을 포함할 수 있다. 발광층(220)은 저분자 또는 고분자 유기물을 포함할 수 있다. 제1전극(210)과 제2전극(230) 사이에는 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer), 및 전자 주입층(EIL: Electron Injection Layer)에서 선택된 적어도 하나 이상의 층이 더 배치될 수 있다.
제1전극(210)의 가장자리는 뱅크층(130)에 의해 커버될 수 있으며, 제1전극(210)의 내측 부분은 뱅크층(130)의 개구(130OP)를 통해 발광층(220)에 중첩할 수 있다. 제1전극(210)은 발광다이오드(LED) 별로 형성되는데 반해, 제2전극(230)은 복수의 발광다이오드(LED)에 대응하여 형성될 수 있다. 바꾸어 말하면, 복수의 발광다이오드(LED)는 제2전극(230)을 공유할 수 있으며, 제1전극(210), 발광층(220), 및 제2전극(230)의 일 부분의 적층 구조가 발광다이오드(LED)에 해당할 수 있다.
봉지층(300)은 발광다이오드(LED) 상에 배치될 수 있다. 봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 도 4는 일 실시예로, 봉지층(300)이 제1무기봉지층(310), 유기봉지층(320), 제2무기봉지층(330)을 포함하는 것을 도시한다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 실리콘산화물, 실리콘질화물, 및/또는 실리콘산질화물을 포함할 수 있으며, 유기봉지층(320)은 유기절연물을 포함할 수 있다.
도 3 및 도 4의 B-B'선에 따른 단면을 참조하면, 기판(100) 상에 배치된 무기절연층들은 이웃하는 부화소회로영역(PCA) 사이에 구비되는 벨리(VY)를 포함할 수 있다. 예컨대, 벨리(VY)는 도 4에 도시된 바와 같이 기판(100) 상의 무기절연층들, 예컨대 버퍼층(111), 제1게이트절연층(112), 제1층간절연층(113), 제2층간절연층(114), 및 제3층간절연층(116)의 적어도 일부를 관통할 수 있다. 벨리(VY)의 제1깊이는 버퍼층(111), 제1게이트절연층(112), 제1층간절연층(113), 제2층간절연층(114), 및 제3층간절연층(116)의 두께의 합과 같거나 그보다 작을 수 있다.
벨리(VY)의 적어도 일부는 유기절연물로 채워질 수 있다. 예컨대, 도 4에 도시된 바와 같이, 제1 및 제3트랜지스터(T1, T3) 상에 배치된 제1유기절연층(121)의 일부가 벨리(VY) 내에 존재할 수 있다. 벨리(VY) 구조를 통해 외부 충격(예컨대, 손가락이나 스타일러스 펜과 같이 국소적인 면적으로 소정의 압력을 가하는 이벤트시 발생하는 충격)에 강건하면서도 유연한 표시 장치를 제공할 수 있다. 기판(100)과 발광다이오드(LED) 사이에서 발생하는 미세 크랙은 앞서 언급한 바와 같이 구조적으로 약한 부분에 생길 수 있다. 여기서 구조적으로 약한 부분이라고 함은 앞서 도 4의 "A" 부분과 같은 구조적 형상에 의해, 또는 증착 공정에 의해 형성되는 층(또는 전극)의 밀도가 저하되는 부분을 나타낼 수 있다. 벨리(VY)는 전술한 미세 크랙의 발생을 억제하고 미세 크랙의 수평 방향(기판(100)의 상면과 나란한 방향)으로의 전파를 방지할 수 있다.
도 4는 벨리(VY)의 적어도 일부를 채우는 유기절연물이 제1유기절연층(121)의 일부인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
도 5는 도 4의 B-B'선에 따른 변형 실시예를 나타낸다.
다른 실시예로서, 벨리(VY)의 적어도 일부를 채우는 유기절연물은 부화소회로에 구비되는 트랜지스터들과 중첩하지 않는 유기절연물일 수 있다. 예컨대, 도 5에 도시된 바와 같이 벨리(VY)의 적어도 일부를 채우는 유기절연물(127)은, 표시영역(DA) 내에서 벨리(VY) 내에만 존재할 수 있다.
도 6 내지 도 14는 본 발명의 일 실시에에 따른 표시 장치의 표시영역에 배치된 구성요소들을 형성하는 공정에 따른 평면도를 나타내고, 도 15는 도 12의 일 부분을 확대한 평면도이다. 설명의 편의상 도 6 내지 도 14는 앞서 도 3을 참조하여 설명한 제1 및 제2부화소회로영역(PCA1, PCA2)에 배치되는 구성요소들의 형성 공정에 따른 평면도를 나타낸다.
도 3, 도 4, 및 도 6을 참조하면, 기판(100, 도 4) 상에 하부금속층(BML)을 형성한다. 하부금속층(BML)은 앞서 도 4를 참조하여 설명한 물질을 포함할 수 있다. 예컨대, 하부금속층(BML)은 몰리브덴, 티타늄, 알루미늄과 같은 금속을 포함할 수 있다. 하부금속층(BML)은 예컨대, 몰리브덴의 단일층, 몰리브덴과 티타늄의 이중층, 또는 티타늄층, 알루미늄층 및 티타늄층의 삼중층일 수 있다.
하부금속층(BML)은 도 6에 도시된 바와 같이 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 위치하는 일 부분(이하, 메인부분이라 함, BML-m)을 포함할 수 있다. 메인부분(BML-m)은 x방향 및 y방향을 따라 연장된 다른 부분(이하, 브랜치부분이라 함, BML-b)들과 연결될 수 있다. 메인부분(BML-m)은 비교적 일정한 폭을 가질 수 있다. 이와 관련하여, 도 3 및 도 6은 메인부분(BML-m)의 x방향으로의 폭 및 y방향으로의 폭이 비교적 일정한 것을 도시한다.
도 3 및 도 6를 참조하면, 제1 및 제2부화소회로영역(PCA1, PCA2)에 배치된 하부금속층(BML)은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 중심으로 대칭일 수 있다. 제1부화소회로영역(PCA1)에 배치된 메인부분(BML-m)과 제2부화소회로영역(PCA2)에 배치된 메인부분(BML-m)은 직접 연결될 수 있다.
다른 실시예로서, 제1부화소회로영역(PCA1)에 배치된 메인부분(BML-m)과 제2부화소회로영역(PCA2)에 배치된 메인부분(BML-m)은 직접 연결되지 않고, 이들 사이에는 메인부분(BML-m) 보다 폭(예, y 방향으로의 폭)이 작은 추가 브랜치부분이 개재될 수 있다. 바꾸어 말하면, 인접한 부화소회로(PC)들 각각에 배치된 메인부분(BML-m)들은 추가 브랜치부분을 통해 서로 연결될 수 있다.
도 3, 도 4, 및 도 7을 참조하면, 하부금속층(BML) 상에 버퍼층(111, 도 4)이 형성된 후, 실리콘 반도체 패턴이 형성될 수 있다. 이와 관련하여 도 7은 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치되는 제1실리콘 반도체 패턴(PSL1) 및 제2실리콘 반도체 패턴(PSL2)을 도시한다. 제1 및 제2부화소회로영역(PCA1, PCA2)에 배치된 제1 및 제2부화소회로영역(PCA1, PCA2)들은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 중심으로 대칭일 수 있다. 제1실리콘 반도체 패턴(PSL1) 및 제2실리콘 반도체 패턴(PSL2)은 실리콘계 물질, 예컨대 다결정 실리콘을 포함할 수 있다.
동일한 부화소회로영역에 배치되는 제1실리콘 반도체 패턴(PSL1) 및 제2실리콘 반도체 패턴(PSL2)은 서로 이격될 수 있다. 제1실리콘 반도체 패턴(PSL1)은 다양한 형상으로 굴곡질 수 있으며, 도 3을 참조하여 설명한 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 및 제6트랜지스터(T6)는 제1실리콘 반도체 패턴(PSL1)을 따라 형성될 수 있다. 이와 관련하여, 도 7은 제1실리콘 반도체 패턴(PSL1)을 따라 제1트랜지스터(T1)의 제1반도체층(A1), 제2트랜지스터(T2)의 제2반도체층(A2), 제5트랜지스터(T5)의 제5반도체층(A5), 및 제6트랜지스터(T6)의 제6반도체층(A6)이 배치된 것을 도시한다. 바꾸어 말하면, 제1실리콘 반도체 패턴(PSL1)은 제1반도체층(A1), 제2반도체층(A2), 제5반도체층(A5), 및 제6반도체층(A6)을 포함할 수 있다. 제1반도체층(A1), 제2반도체층(A2), 제5반도체층(A5), 및 제6반도체층(A6)은 서로 연결되어 일체로 형성될 수 있다.
제1반도체층(A1)은 제1채널영역(C1) 및 제1채널영역(C1)의 양측에 배치된 제1 및 제2영역(B1, D1)을 포함한다. 제1반도체층(A1)의 제1 및 제2영역(B1, D1)은 불순물이 도핑된 영역으로서 제1채널영역(C1) 보다 전기전도성이 크다. 제1 및 제2영역(B1, D1) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다. 제1채널영역(C1)은 평면 상에서 굴곡진 형상(예컨대, 오메가 형상의 굴곡진 형상)을 가질 수 있으며, 전술한 형상에 따라 좁은 공간 내에서 제1채널영역(C1)의 길이를 증가시킬 수 있다.
제1반도체층(A1)은 하부금속층(BML)과 중첩할 수 있다. 예컨대, 제1반도체층(A1)의 제1채널영역(C1), 그리고 제1 및 제2영역(B1, D1) 중 적어도 어느 하나는 하부금속층(BML)과 중첩할 수 있다. 예컨대, 도 3 및 도 6에 도시된 바와 같이, 제1반도체층(A1)의 제1채널영역(C1) 및 제2영역(D1)은 하부금속층(BML)의 일부인 메인부분(BML-m)과 중첩할 수 있다.
제2반도체층(A2)은 제2채널영역(C2) 및 제2채널영역(C2)의 양측에 배치된 제1 및 제2영역(B2, D2)을 포함한다. 제2반도체층(A2)의 제1 및 제2영역(B2, D2)은 불순물이 도핑된 영역으로서 제2채널영역(C2) 보다 전기전도성이 크다. 제1 및 제2영역(B2, D2) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
제5반도체층(A5)은 제5채널영역(C5) 및 제5채널영역(C5)의 양측에 배치된 제1 및 제2영역(B5, D5)을 포함한다. 제5반도체층(A5)의 제1 및 제2영역(B5, D5)은 불순물이 도핑된 영역으로서 제5채널영역(C5) 보다 전기전도성이 크며, 제1 및 제2영역(B5, D5) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
제6반도체층(A6)은 제6채널영역(C6) 및 제6채널영역(C6)의 양측에 배치된 제1 및 제2영역(B6, D6)을 포함한다. 제6반도체층(A6)의 제1 및 제2영역(B6, D6)은 불순물이 도핑된 영역으로서 제6채널영역(C6) 보다 전기전도성이 크며, 제1 및 제2영역(B6, D6) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
일 실시예로, 제1반도체층(A1)의 제1영역(B1)은 제2반도체층(A2)의 제2영역(D2) 및 제5반도체층(A5)의 제2영역(D5)과 일체로 연결될 수 있고, 제1반도체층(A1)의 제2영역(D1)은 제6반도체층(A6)의 제1영역(B6)과 일체로 연결될 수 있다.
제2실리콘 반도체 패턴(PSL2)을 따라 도 3을 참조하여 설명한 제7트랜지스터(T7")가 형성될 수 있다. 이와 관련하여, 도 7은 제2실리콘 반도체 패턴(PSL2)을 따라 제7트랜지스터(T7")의 제7반도체층(A7")이 형성된 것을 도시한다. 도 7의 제7반도체층(A7")은 앞서 도 3을 참조하여 설명한 (N+1) 행의 부화소회로영역에 배치된 제1 내지 제6트랜지스터들과 전기적으로 연결된 제7트랜지스터(T7", 도 3)의 반도체층에 해당한다.
제7반도체층(A7")은 제7채널영역(C7") 및 제7채널영역(C7")의 양측에 배치된 제1 및 제2영역(B7", D7")을 포함한다. 제7반도체층(A7")의 제1 및 제2영역(B7, D7")은 불순물이 도핑된 영역으로서 제7채널영역(C7") 보다 전기전도성이 크며, 제1 및 제2영역(B7", D7") 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
도 3, 도 4, 및 도 8을 참조하면, 제1 및 제2실리콘 반도체 패턴(PSL1, PSL2) 상에 제1게이트절연층(112)을 형성하고, 제1게이트절연층(112) 상에 제1트랜지스터(T1)의 제1게이트전극(G1), 제2트랜지스터(T2)의 제2게이트전극(G2), 제5트랜지스터(T5)의 제5게이트전극(G5), 제6트랜지스터(T6)의 제6게이트전극(G6), 및 제7트랜지스터(T7")의 제7게이트전극(G7")이 배치될 수 있다. 제1게이트절연층(112) 상에 제1커패시터전극(CE1), 제1하부스캔선(SL1a) 및 하부발광제어선(EMLa)이 배치될 수 있다.
제1게이트전극(G1)은 평면상에서 고립된 형상(isolated shape)으로서, 제1게이트전극(G1)은 제1커패시터전극(CE1)을 포함할 수 있다. 바꾸어 말하면, 제1게이트전극(G1)과 제1커패시터전극(CE1)은 일체로 형성될 수 있으며, 제1커패시터전극(CE1)이 제1게이트전극(G1)을 포함한다고 나타낼 수 있다.
제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)은 제1반도체층(A1)의 제1채널영역(C1)을 전체적으로 커버하도록 형성될 수 있다. 하부금속층(BML)의 메인부분(BML-m)은 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1) 보다 큰 면적을 가질 수 있다. 하부금속층(BML)의 메인부분(BML-m)은 제1반도체층(A1)의 제1채널영역(C1)을 전체적으로 커버하며, 제1채널영역(C1)에 인접한 제1반도체층(A1)의 제2영역(D1)을 전체적으로 커버할 수 있다.
제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치된 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 기준으로 대칭일 수 있다. 제1하부스캔선(SL1a) 및 하부발광제어선(EMLa) 각각은 가상선(VL)을 가로지르도록 제1 및 제2부화소회로영역(PCA1, PCA2)에서 연장될 수 있다.
제1하부스캔선(SL1a) 및 하부발광제어선(EMLa)은 각각 x방향을 따라 연장될 수 있다. 제1하부스캔선(SL1a) 및 하부발광제어선(EMLa)은 평면상에서 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)을 사이에 두고 상호 이격될 수 있다.
제1하부스캔선(SL1a)은 제2게이트전극(G2) 및 제3커패시터전극(CE3)을 포함할 수 있다. 제1하부스캔선(SL1a)의 일부는 다른 부분 보다 y방향으로의 폭이 큰 부분을 포함하며, 상대적으로 폭이 큰 부분이 제3커패시터전극(CE3)에 해당할 수 있다. 하부발광제어선(EMLa)은 제5게이트전극(G5) 및 제6게이트전극(G6)을 포함할 수 있다.
제1하부스캔선(SL1a)은 제7게이트전극(G7")을 포함할 수 있다. 제1하부스캔선(SL1a)은 앞서 도 3을 참조하여 설명한 (N+1) 행에 배치된 부화소회로영역에 배치된 제1 내지 제6트랜지스터들과 연결된 제7트랜지스터(T7", 도 3)의 제2스캔선의 서브층(즉, 제2하부스캔선(SL2a"))에 해당할 수 있다.
제1하부스캔선(SL1a) 및 하부발광제어선(EMLa)은 제1게이트전극(G1) 및/또는 제1커패시터전극(CE1)과 동일한 물질을 포함할 수 있으며, 그 구체적 물질은 앞서 도 4를 참조하여 설명한 바와 같다.
도 3, 도 4, 및 도 9를 참조하면, 도 8의 구조 상에 제1층간절연층(113, 도 4)을 형성한 후, 제2커패시터전극(CE2), 제3하부게이트선(SL3aa), 및 제4하부게이트선(SL4aa)을 형성할 수 있다. 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치된 제2커패시터전극(CE2)은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 기준으로 대칭일 수 있다. 제3하부게이트선(SL3aa), 및 제4하부게이트선(SL4aa) 각각은 가상선(VL)을 가로지르도록 제1 및 제2부화소회로영역(PCA1, PCA2)에서 연장될 수 있다.
제2커패시터전극(CE2)은 제1커패시터전극(CE1)과 중첩하되, 제1커패시터전극(CE1)의 일부를 노출하는 홀(CE2-H)을 포함할 수 있다. 홀(CE2-H)은 평면상에서, 제2커패시터전극(CE2)을 이루는 물질 부분으로 전체적으로 둘러싸인 구조일 수 있다. 제2커패시터전극(CE2)은 평면상에서 도넛 형상일 수 있다. 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)은 제1커패시터(Cst)를 형성할 수 있다.
제3하부게이트선(SL3aa) 및 제4하부게이트선(SL4aa)은 각각 x방향을 따라 연장될 수 있다. 제3하부게이트선(SL3aa) 및 제4하부게이트선(SL4aa)은 제1하부스캔선(SL1a)을 사이에 두고 상호 이격될 수 있다. 제4하부게이트선(SL4aa)은 제3하부게이트전극(G3a)을 포함하고, 제3하부게이트선(SL3aa)은 제4하부게이트전극(G4a)을 포함할 수 있다.
제2커패시터전극(CE2), 제3하부게이트선(SL3aa) 및 제4하부게이트선(SL4aa)은 동일한 물질을 포함하며, 동일한 층(예, 제1층간절연층, 도 4의 113) 상에 배치된다. 제3하부게이트선(SL3aa) 및 제4하부게이트선(SL4aa)은 앞서 도 4를 참조하여 설명한 제2커패시터전극(CE2)의 물질과 같다.
도 3, 도 4, 및 도 10을 참조하면, 도 9의 구조 상에 제2층간절연층(114, 도 4)을 형성한 후, 산화물 반도체 패턴(OSL)을 형성할 수 있다. 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치된 산화물 반도체 패턴(OSL)은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 기준으로 대칭일 수 있다.
이와 관련하여 도 10은 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치되는 산화물 반도체 패턴(OSL)을 도시한다. 산화물 반도체 패턴(OSL)은 산화물계 반도체 물질, 예컨대 Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 산화물 반도체 패턴(OSL)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체, ITZO(In-Sn-Zn-O) 반도체, 또는 IGTZO(In-Ga-Sn-Zn-O)반도체를 포함할 수 있다.
산화물 반도체 패턴(OSL)은 제3트랜지스터(T3, 도 3)의 제3반도체층(A3) 및 제4트랜지스터(T4, 도 3)의 제4반도체층(A4)을 포함할 수 있다. 제3반도체층(A3) 및 제4반도체층(A4)은 서로 연결되어 일체로 형성될 수 있다.
제3반도체층(A3)은 제3채널영역(C3) 및 제3채널영역(C3)의 양측에 배치된 제1 및 제2영역(B3, D3)을 포함한다. 제3반도체층(A3)의 제1 및 제2영역(B3, D3)은 도전화된 영역으로서, 제3채널영역(C3) 보다 전기전도성이 크다. 제1 및 제2영역(B3, D3) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
제4반도체층(A4)은 제4채널영역(C4) 및 제4채널영역(C4)의 양측에 배치된 제1 및 제2영역(B4, D4)을 포함한다. 제4반도체층(A4)의 제1 및 제2영역(B4, D4)은 도전화된 영역으로서, 제4채널영역(C4) 보다 전기전도성이 크다. 제1 및 제2영역(B4, D4) 중 하나는 소스영역이고 다른 하나는 드레인영역일 수 있다.
산화물 반도체 패턴(OSL)은 제4커패시터전극(CE4)을 포함할 수 있다. 산화물 반도체 패턴(OSL) 중 제3커패시터전극(CE3, 도 8)과 중첩하는 부분이 제4커패시터전극(CE4)에 해당할 수 있다. 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)은 제2커패시터(Cbt, 도 3)를 형성할 수 있다.
도 10은 제1 및 제2부화소회로영역(PCA1, PCA2) 각각의 산화물 반도체 패턴(OSL)이 서로 연결된 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1부화소회로영역(PCA1)의 산화물 반도체 패턴(OSL)과 제2부화소회로영역(PCA2)의 산화물 반도체 패턴(OSL)은 서로 연결되지 않을 수 있다.
도 3, 도 4, 및 도 11을 참조하면, 도 10의 구조 상에 제3상부게이트선(SL3ba) 및 제4상부게이트선(SL4ba)이 형성될 수 있다. 제3상부게이트선(SL3ba) 및 제4상부게이트선(SL4ba) 각각은 가상선(VL)을 가로지르도록 제1 및 제2부화소회로영역(PCA1, PCA2)에서 연장될 수 있으며, 가상선(VL)을 기준으로 대칭일 수 있다.
제4상부게이트선(SL4ba)의 적어도 일부는 산화물 반도체 패턴(OSL)을 사이에 두고 제4하부게이트선(SL4aa)과 중첩할 수 있다. 제4상부게이트선(SL4ba)은 제3상부게이트전극(G3b)을 포함한다.
제3상부게이트선(SL3ba)의 적어도 일부는 산화물 반도체 패턴(OSL)을 사이에 두고 제3하부게이트선(SL3aa)과 중첩할 수 있다. 제3상부게이트선(SL3ba)은 제4상부게이트전극(G4b)을 포함한다.
제3상부게이트선(SL3ba) 및 제4상부게이트선(SL4ba)은 앞서 도 4를 참조하여 설명한 제3상부게이트전극(G3b)과 동일한 물질을 포함할 수 있다.
도 3, 도 4, 및 도 12를 참조하면, 도 11의 구조 상에 제3층간절연층(116, 도 4)을 형성한 후, 제1 내지 제11연결전극(NM1, NM2, NM3, NM4, NM5, NM6, NM7, NM8, NM9, NM10, NM11) 및 노드연결전극(171)을 형성할 수 있다. 제1 및 제2부화소회로영역(PCA1, PCA2) 각각에 배치된 제1 내지 제11연결전극(NM1, NM2, NM3, NM4, NM5, NM6, NM7, NM8, NM9, NM10, NM11) 및 노드연결전극(171)은 제1 및 제2부화소회로영역(PCA1, PCA2) 사이의 가상선(VL)을 기준으로 대칭일 수 있다.
도 12 및 도 15를 참조하면, 제1연결전극(NM1)은 제1실리콘 반도체 패턴(PSL1)의 제1반도체층(A1)과 산화물 반도체 패턴(OSL)의 제3반도체층(A3)을 전기적으로 연결할 수 있다. 도 15에 도시된 바와 같이, 제1연결전극(NM1)은 제1콘택홀(CNT1)을 통해 제1반도체층(A1)의 일 부분인 제2영역(D1)에 접속하고 제2콘택홀(CNT2)을 통해 제3반도체층(A3)의 일 부분인 제2영역(D3)에 접속할 수 있다.
제1연결전극(NM1)과 제1반도체층(A1) 간의 제1접속지점(예, 제1콘택홀, CNT1)은 구조적으로 취약한 부분으로서, 미세 크랙이 발생하기 쉽다. 미세 크랙의 발생 및/또는 미세 크랙이 발생하더라도 주변으로 전파되는 것을 방지하기 위하여, 하부금속층(BML)은 제1연결전극(NM1)과 제1반도체층(A1) 간의 제1접속지점의 하부로 연장될 수 있다. 이와 관련하여 도 15는, 하부금속층(BML)의 메인부분(BML-m)이 제1반도체층(A1)의 제1채널영역(C1)과 제2영역(D2)에 중첩하되, 제1연결전극(NM1)과 제1반도체층(A1) 간의 제1접속지점인 제1콘택홀(CNT1)에 중첩하도록 연장된 것을 도시한다. 하부금속층(BML)의 메인부분(BML-m)은 전술한 제1반도체층(A1)의 제1채널영역(C1)과 제2영역(D2) 뿐만 아니라, 제1게이트전극(G1)의 전체 면적과 중첩할 수 있다.
제1연결전극(NM1)은 전체적으로 하부금속층(BML)의 메인부분(BML-m)과 중첩할 수 있다. 예컨대, 하부금속층(BML)의 메인부분(BML-m)은 제1연결전극(NM1)과 제3반도체층(A3) 간의 제2접속지점(예, 제2콘택홀, CNT2)에 중첩할 수 있다.
제1연결전극(NM1)은 제2커패시터전극(CE2)과 인접하되 비중첩한다. 평면 상에서 제1연결전극(NM1)의 일측변은 제2커패시터전극(CE2)의 일측변과 제1거리(d1)를 가지도록 이격될 수 있다. 제1거리(d1)는 제1연결전극(NM1)과 제2커패시터전극(CE2) 사이의 최단거리로서, 약 0.5㎛ 이거나 그보다 클 수 있다. 제1연결전극(NM1)과 그 아래에 형성되는 제2커패시터전극(CE2)과의 구조적 간섭에 의한 미세 크랙의 발생을 방지하거나 최소화하기 위하여, 제1거리(d1)는 약 1㎛ 이거나 그 보다 크게 형성하는 것이 더 좋을 수 있다.
노드연결전극(171)은 제1게이트전극(G1)과 제3반도체층(A3)의 제1영역(B3)을 전기적으로 연결할 수 있다.
다시 도 12를 참조하면, 제2연결전극(NM2)은 콘택홀(CNT)들을 이용하여 제4하부게이트선(SL4aa)및 제4상부게이트선(SL4ba)을 전기적으로 연결할 수 있다. 제4하부게이트선(SL4aa)및 제4상부게이트선(SL4ba)은 제4하부스캔선(SL4a)을 형성할 수 있다.
제3연결전극(NM3)은 콘택홀(CNT)들을 이용하여 제3하부게이트선(SL3aa) 및 제3상부게이트선(SL3ba)을 전기적으로 연결할 수 있다. 제3하부게이트선(SL3aa) 및 제3상부게이트선(SL3ba)은 제3하부스캔선(SL3a)을 형성할 수 있다.
제4연결전극(NM4)은 제1하부스캔선(SL1a)과 접속될 수 있고, 제5연결전극(NM5)은 하부발광제어선(EMLa)과 접속될 수 있다. 제6연결전극(NM6)은 제6반도체층(A6)의 일 부분과 접속될 수 있고, 제7연결전극(NM7")은 제7반도체층(A7")의 일 부분(예, 도 7의 제1영역(B7"))과 접속될 수 있다. 제8연결전극(NM8)은 제4반도체층(A4)의 일 부분과 접속될 수 있다. 제9연결전극(NM9)은 제7반도체층(A7)의 다른 부분(예, 도 7의 제2영역(D7"))과 접속될 수 있다. 제10연결전극(NM10)은 제2반도체층(A2)에 연결될 수 있고, 제11연결전극(NM11)은 제2커패시터전극(CE2)에 접속될 수 있다.
제1 및 제2부화소회로영역(PCA1, PCA2)은 평면상에서 벨리(VY)로 둘러싸일 수 있다. 도 12의 벨리(VY)는 앞서 도 4 도는 도 5를 참조하여 설명한 벨리(VY)로서, 무기절연층들 각각의 일부가 제거되면서 형성된 벨리(VY)는 유기절연물에 의해 적어도 부분적으로 채워질 수 있다.
도 3, 도 4, 도 12 및 도 13를 참조하면, 도 12의 구조 상에 제1유기절연층(121, 도 4)을 형성한 후, 제1상부스캔선(SL1b), 제3상부스캔선(SL3b), 제4상부스캔선(SL4b), 상부발광제어선(ELMb), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2"), 제20연결전극(NM20) 및 제21연결전극(NM21)을 형성할 수 있다. 제1상부스캔선(SL1b), 제3상부스캔선(SL3b), 제4상부스캔선(SL4b), 상부발광제어선(ELMb), 제1초기화전압선(VIL1), 및 제2초기화전압선(VIL2")은 가상선(VL)을 가로지르도록 x방향을 따라 연장될 수 있다.
제1상부스캔선(SL1b)은 제4연결전극(NM4, 도 12)에 접속할 수 있다. 제1상부스캔선(SL1b)은 제4연결전극(NM4, 도 12)을 매개로 제1하부스캔선(SL1a, 도 12)에 전기적으로 연결될 수 있다. 도 12에 도시된 제1하부스캔선(SL1a)은 x방향으로 연장되되 고립된 형상을 가지며, 따라서 제1하부스캔선(SL1a)의 양 단부는 벨리(VY)를 지나서 연장되지 못한다. 반면, 도 13에 도시된 제1상부스캔선(SL1b)은 x방향으로 연장되되 벨리(VY)를 가로지를 수 있다. 제1하부스캔선(SL1a)은 벨리(VY)를 사이에 두고 동일한 행에 배치된 다른 제1하부스캔선과 제1상부스캔선(SL1b)을 통해 전기적으로 연결될 수 있다.
제3상부스캔선(SL3b)은 제3연결전극(NM3, 도 12)에 접속할 수 있다. 제3상부스캔선(SL3b)은 제3연결전극(NM3, 도 12)을 매개로 제3하부스캔선(SL3a, 도 12)에 전기적으로 연결될 수 있다. 도 12에 도시된 제3하부스캔선(SL3a)은 x방향으로 연장되되 고립된 형상을 가지며, 따라서 제3하부스캔선(SL3b)의 양 단부는 벨리(VY)를 지나서 연장되지 못한다. 반면, 도 13에 도시된 제3상부스캔선(SL3b)은 x방향으로 연장되되 벨리(VY)를 가로지를 수 있다. 제3하부스캔선(SL3a, 도 12)은 벨리(VY)를 사이에 두고 동일한 행에 배치된 다른 제3하부스캔선과 제3상부스캔선(SL3b)을 통해 전기적으로 연결될 수 있다.
제4상부스캔선(SL4b)은 제2연결전극(NM2, 도 12)에 접속할 수 있다. 제4상부스캔선(SL4b)은 제2연결전극(NM2, 도 12)을 매개로 제4하부스캔선(SL4a, 도 12)에 전기적으로 연결될 수 있다. 도 12에 도시된 제4하부스캔선(SL4a)은 x방향으로 연장되되 고립된 형상을 가지며, 따라서 제4하부스캔선(SL4a)의 양 단부는 벨리(VY)를 지나서 연장되지 못한다. 반면, 도 13에 도시된 제4상부스캔선(SL4b)은 x방향으로 연장되되 벨리(VY)를 가로지를 수 있다. 제4하부스캔선(SL4a, 도 12)은 벨리(VY)를 사이에 두고 동일한 행에 배치된 다른 제4하부스캔선과 제4상부스캔선(SL4b)을 통해 전기적으로 연결될 수 있다.
상부발광제어선(ELMb)은 제4연결전극(NM5, 도 12)에 접속할 수 있다. 상부발광제어선(ELMb)은 제4연결전극(NM5, 도 12)을 매개로 하부발광제어선(EMLa, 도 12)에 전기적으로 연결될 수 있다. 도 12에 도시된 하부발광제어선(EMLa)은 x방향으로 연장되되 고립된 형상을 가지며, 따라서 하부발광제어선(EMLa)의 양 단부는 벨리(VY)를 지나서 연장되지 못한다. 반면, 도 13에 도시된 상부발광제어선(ELMb)은 x방향으로 연장되되 벨리(VY)를 가로지를 수 있다. 하부발광제어선(EMLa)은 벨리(VY)를 사이에 두고 동일한 행에 배치된 다른 하부발광제어선(EMLa)과 상부발광제어선(ELMb)을 통해 전기적으로 연결될 수 있다.
제1초기화전압선(VIL1)은 제8연결전극(NM8, 도 12)에 접속할 수 있고, 제2초기화전압선(VIL2")은 제9연결전극(NM9, 도 12)에 접속할 수 있다. 제1초기화전압선(VIL1)은 제4트랜지스터(T4, 도 3)에 제1초기화신호를 제공할 수 있다. 제2초기화전압선(VIL2")은 제7트랜지스터(T7", 도 3)에 제2초기화신호를 제공할 수 있다.
제20연결전극(NM20)은 제10연결전극(NM10, 도 12)에 접속되고, 제21연결전극(NM21)은 제11연결전극(NM11, 도 12)에 접속될 수 있다. 연결라인(ML)은 제6연결전극(NM6, 도 12)에 접속될 수 있다. 연결라인(ML)은 제1 및 제2부화소회로영역(PCA1, PCA2)에 배치된 제6트랜지스터(T6, 도 3)과 앞서 도 3을 참조하여 설명한 (N-1)행에 배치된 제7트랜지스터(T7, 도 3)의 전기적 연결을 위해 y방향을 따라 연장된다. 다른 하나의 연결라인(ML")은 (N)행에 배치된 제1 및 제2부화소회로영역(PCA1, PCA2)에 배치된 제7트랜지스터(T7", 도 3)과 (N+1)행에 배치된 제6트랜지스터를 전기적으로 연결하기 위해 y방향을 따라 연장된다.
제1상부스캔선(SL1b), 제3상부스캔선(SL3b), 제4상부스캔선(SL4b), 상부발광제어선(ELMb), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2"), 연결라인(ML, ML"), 제20연결전극(NM20), 및 제21연결전극(NM21)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예로, 제1상부스캔선(SL1b), 제3상부스캔선(SL3b), 제4상부스캔선(SL4b), 상부발광제어선(ELMb), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2"), 연결라인(ML, ML"), 제20연결전극(NM20), 및 제21연결전극(NM21)은 티타늄층, 알루미늄층, 및 티타늄층이 적층된 삼중층 구조를 포함할 수 있다.
도 3, 도 4, 도 13 및 도 14를 참조하면, 도 13의 구조 상에 제2유기절연층(123, 도 4)을 형성한 후, 데이터선(DL), 구동전압선(PL), 및 제30연결전극(NM30)을 형성한다. 데이터선(DL) 및 구동전압선(PL)은 y방향을 따라 연장된다.
데이터선(DL)은 제20연결전극(NM20, 도 13)에 접속된다. 데이터선(DL)은 제20연결전극(NM20, 도 13) 및 그 아래의 제10연결전극(NM10, 도 12)을 매개로 제2반도체층(A2, 도 12)에 데이터신호를 제공할 수 있다.
구동전압선(PL)은 제21연결전극(NM21, 도 13)에 접속된다. 구동전압선(PL)은 제21연결전극(NM21, 도 13) 및 그 아래의 제11연결전극(NM11, 도 12)을 매개로 제2커패시터전극(CE2, 도 12)에 전기적으로 연결될 수 있다.
제30연결전극(NM30)은 연결라인(ML)에 접속된다. 제30연결전극(NM30)은 도 4를 참하여 설명한 발광다이오드의 제1전극(210, 도 4)에 연결될 수 있다.
데이터선(DL) 및 구동전압선(PL)은 벨리(VY)를 가로질러 y방향을 따라 연장될 수 있다. 데이터선(DL) 및 구동전압선(PL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 형성될 수 있다. 일 실시예로, 데이터선(DL), 구동전압선(PL), 및 상부연결라인(MLb, MLb")은 타늄층, 알루미늄층, 및 티타늄층이 적층된 구조를 포함할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10; 공통전압공급선
11, 12, 13: 제1 내지 제3공통전압입력부
20: 구동전압공급선
VSL: 공통전압선
HVSL, HVLS1-HVSL3, HVSL1'-HVSL3': 수평공통전압선
DL: 데이터선
CL: 연결선

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 실리콘계 반도체를 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1실리콘계 트랜지스터;
    상기 제1게이트전극 상의 적어도 하나의 절연층;
    상기 적어도 하나의 절연층 상의 반도체층을 포함하되, 상기 반도체층은 산화물계 반도체를 포함하는, 제1산화물계 트랜지스터;
    상기 제1실리콘계 트랜지스터의 상기 제1반도체층과 상기 제1산화물계 트랜지스터의 상기 반도체층을 전기적으로 연결하는 제1연결전극; 및
    상기 기판과 상기 제1실리콘계 트랜지스터 사이에 개재되며, 상기 제1실리콘계 트랜지스터의 상기 제1반도체층의 일부에 중첩되는 하부금속층;을 포함하고,
    상기 하부금속층의 일부는,
    상기 제1반도체층의 일 부분과 상기 제1연결전극 간의 제1접속지점에 중첩되는 , 표시 장치.
  2. 제1항에 있어서,
    상기 제1반도체층은,
    절곡된 채널영역 및 상기 채널영역의 일측에 배치되며 상기 제1연결전극과 접속되는 드레인영역을 포함하며,
    상기 하부금속층의 상기 일부는 상기 제1반도체층의 상기 절곡된 채널영역 및 상기 드레인영역에 중첩되는, 표시 장치.
  3. 제1항에 있어서,
    상기 하부금속층의 상기 일부는,
    상기 제1연결전극과 상기 제1산화물계 트랜지스터의 상기 반도체층 간의 제2접속지점에 중첩되는, 표시 장치.
  4. 제1항에 있어서,
    상기 하부금속층은 정전압의 전압 레벨을 갖는, 표시 장치.
  5. 제1항에 있어서,
    상기 기판과 상기 제1연결전극 사이의 복수의 무기절연층들을 더 포함하되, 상기 복수의 무기절연층들은 상기 적어도 하나의 절연층을 포함하고,
    상기 복수의 무기절연층들은, 상기 복수의 무기절연층들의 두께 방향을 따라제1깊이를 갖는 벨리를 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 벨리의 적어도 일부는 유기절연물로 채워진, 표시 장치.
  7. 제5항에 있어서,
    실리콘계 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 중첩하는 제2게이트전극을 포함하는 제2실리콘계 트랜지스터; 및
    상기 제2실리콘계 트랜지스터의 상기 제2게이트전극에 전기적으로 연결된 제1하부스캔선을 더 포함하며,
    상기 제1하부스캔선은,
    평면 상에서 고립된 형상이며, 상기 제1하부스캔선 상에 위치하며 평면 상에서 상기 벨리를 가로지르는 제1상부스캔선과 전기적으로 연결된, 표시 장치.
  8. 제1항에 있어서,
    상기 제1실리콘계 트랜지스터 상에 중첩된 제1커패시터전극 및 제2커패시터전극을 포함하는 스토리지 커패시터를 더 포함하고,
    상기 적어도 하나의 절연층은,
    상기 제1커패시터전극과 상기 제2커패시터전극 사이의 제1층간절연층; 및
    상기 제1층간절연층 상의 제2층간절연층을 포함하며,
    상기 제2커패시터전극은 상기 제2층간절연층의 아래에 배치되고, 상기 제1산화물계 트랜지스터의 상기 반도체층은 상기 제2층간절연층 위에 배치되는, 표시 장치.
  9. 제8항에 있어서,
    평면 상에서, 상기 제2커패시터전극과 상기 제1연결전극은 인접하게 배치되되 서로 중첩하지 않는, 표시 장치.
  10. 제9항에 있어서,
    평면상에서 서로 인접한 상기 제2커패시터전극의 일측변과 상기 제1연결전극의 일측변 사이의 거리는 약 0.5㎛ 이거나 그보다 큰, 표시 장치.
  11. 기판;
    상기 기판 상에 배치된 하부금속층;
    상기 하부금속층 상에 배치되며, 제1반도체층을 포함하는 제1실리콘계 반도체 패턴;
    상기 제1실리콘계 반도체 패턴과 이격된 산화물계 반도체 패턴; 및
    상기 제1실리콘계 반도체 패턴의 일부분 및 상기 산화물계 반도체 패턴의 일부분을 전기적으로 연결하기 위는 제1연결전극을 포함하며,
    상기 하부금속층의 일부는,
    상기 제1실리콘계 반도체 패턴의 상기 일부분과 상기 제1연결전극 간의 접속지점에 중첩되는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1실리콘계 반도체 패턴의 상기 제1반도체층은,
    절곡된 채널영역 및 상기 채널영역의 일측에 배치되며 상기 제1연결전극과 접속되는 불순물영역을 포함하며,
    상기 하부금속층의 상기 일부는 상기 제1반도체층의 상기 절곡된 채널영역 및 상기 불순물영역에 중첩되는, 표시 장치.
  13. 제11항에 있어서,
    상기 하부금속층의 상기 일부는,
    상기 제1연결전극과 상기 산화물계 반도체 패턴 간의 제2접속지점에 중첩되는, 표시 장치.
  14. 제11항에 있어서,
    상기 하부금속층은 정전압의 전압 레벨을 갖는, 표시 장치.
  15. 제11항에 있어서,
    상기 기판과 상기 제1연결전극 사이의 복수의 무기절연층들을 더 포함하되, 상기 복수의 무기절연층들은, 상기 복수의 무기절연층들의 두께 방향을 따라 제1깊이를 갖는 벨리를 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 벨리의 적어도 일부는 유기절연물로 채워진, 표시 장치.
  17. 제15항에 있어서,
    상기 제1실리콘계 반도체 패턴 상의 제1하부스캔선을 더 포함하고,
    상기 제1실리콘계 반도체 패턴은 상기 제1반도체층과 연결된 제2반도체층을 더 포함하며, 상기 제1하부스캔선은 상기 제2반도체층의 일부와 중첩하는, 표시 장치.
  18. 제17항에 있어서,
    상기 제1하부스캔선은 상기 제1하부스캔선 상에 위치하며 평면상에서 상기 벨리를 가로지르는 제1상부스캔선과 전기적으로 연결된, 표시 장치.
  19. 제11항에 있어서,
    상기 제1실리콘계 반도체 패턴의 상기 제1반도체층과 중첩하는 제1커패시터를 더 포함하고,
    상기 제1커패시터는 제1커패시터전극 및 상기 제1커패시터전극 상의 제2커패시터전극을 포함하는, 표시 장치.
  20. 제19항에 있어서,
    평면 상에서, 상기 제2커패시터전극과 상기 제1연결전극은 인접하게 배치되되 서로 중첩하지 않는, 표시 장치.
KR1020220024571A 2022-02-24 2022-02-24 표시 장치 KR20230127432A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220024571A KR20230127432A (ko) 2022-02-24 2022-02-24 표시 장치
US18/113,310 US20230268465A1 (en) 2022-02-24 2023-02-23 Display apparatus
EP23158253.7A EP4235790A3 (en) 2022-02-24 2023-02-23 Display apparatus
CN202310163523.7A CN116648096A (zh) 2022-02-24 2023-02-24 显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220024571A KR20230127432A (ko) 2022-02-24 2022-02-24 표시 장치

Publications (1)

Publication Number Publication Date
KR20230127432A true KR20230127432A (ko) 2023-09-01

Family

ID=85381045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220024571A KR20230127432A (ko) 2022-02-24 2022-02-24 표시 장치

Country Status (4)

Country Link
US (1) US20230268465A1 (ko)
EP (1) EP4235790A3 (ko)
KR (1) KR20230127432A (ko)
CN (1) CN116648096A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102626961B1 (ko) * 2016-07-27 2024-01-17 엘지디스플레이 주식회사 하이브리드 타입의 박막 트랜지스터 및 이를 이용한 유기발광 표시장치
KR102462421B1 (ko) * 2017-11-15 2022-11-03 삼성디스플레이 주식회사 디스플레이 장치
KR20200144204A (ko) * 2019-06-17 2020-12-29 삼성디스플레이 주식회사 표시 장치
KR20210084733A (ko) * 2019-12-27 2021-07-08 삼성디스플레이 주식회사 표시장치
KR20210113499A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
EP4235790A3 (en) 2023-09-06
EP4235790A2 (en) 2023-08-30
US20230268465A1 (en) 2023-08-24
CN116648096A (zh) 2023-08-25

Similar Documents

Publication Publication Date Title
EP3624190B1 (en) Display device
CN114255704B (zh) 显示基板及显示装置
KR20210027654A (ko) 표시 장치
KR20210070462A (ko) 표시장치
KR20220112901A (ko) 표시 장치
KR20230127432A (ko) 표시 장치
CN221632570U (zh) 显示装置
KR20240066313A (ko) 표시 장치
KR20230131347A (ko) 디스플레이 장치
KR20220158913A (ko) 디스플레이 장치
CN114388585A (zh) 显示装置
KR20220082180A (ko) 표시패널
WO2024044894A1 (zh) 触控显示面板及显示装置
CN220368986U (zh) 显示设备
KR20240077528A (ko) 표시 장치
US11844255B2 (en) Display device having a second electrode layer connected to an auxiliary electrode layer, display panel and manufacturing method thereof
KR20240113024A (ko) 표시 장치
KR20240049739A (ko) 표시 장치
KR20240036772A (ko) 표시 장치
KR20240144687A (ko) 표시 장치
KR20240144671A (ko) 표시 장치
KR20240080609A (ko) 표시 장치
KR20240067187A (ko) 표시 장치
CN118695653A (zh) 显示设备
KR20240144732A (ko) 표시 장치