CN116648096A - 显示设备 - Google Patents

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CN116648096A
CN116648096A CN202310163523.7A CN202310163523A CN116648096A CN 116648096 A CN116648096 A CN 116648096A CN 202310163523 A CN202310163523 A CN 202310163523A CN 116648096 A CN116648096 A CN 116648096A
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CN
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display device
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semiconductor layer
electrode
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崔誉灿
朴光雨
李震龙
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Abstract

一种显示设备包括：基底；第一硅基晶体管，所述第一硅基晶体管包括第一半导体层和第一栅极电极，所述第一半导体层包括硅基半导体，并且所述第一栅极电极与所述第一半导体层重叠；至少一个绝缘层，在所述第一栅极电极上；第一氧化物基晶体管，所述第一氧化物基晶体管包括半导体层，所述半导体层包括氧化物基半导体；第一连接电极，将所述第一半导体层电连接到所述第一氧化物基晶体管的所述半导体层；以及底金属层，设置在所述基底和所述第一硅基晶体管之间，并且与所述第一硅基晶体管的所述第一半导体层的部分重叠。所述底金属层的部分与在所述第一半导体层的部分和所述第一连接电极之间的第一连接点重叠。

Description

显示设备
相关申请的交叉引用
本申请要求于2022年2月24日提交的第10-2022-0024571号韩国专利申请的优先权以及从中获得的所有权益，该韩国专利申请的内容通过引用的方式整体并入此处。
技术领域
实施例涉及一种显示设备。
背景技术
通常，在包含发光二极管的显示设备中，在显示区域中布置薄膜晶体管以控制发光二极管的亮度等。薄膜晶体管通过传输至其的数据信号、驱动电压和公共电压来控制与其对应的发光二极管以发射预设颜色的光。
发明内容
实施例包括抗外部冲击强并且是柔性的显示设备。然而，这样的技术问题只是一个示例，并且本公开不限于此。
附加的特征将部分地在随后的说明书中阐述，并且部分从说明书中将是显而易见的，或者可以通过本公开所呈现的实施例的实践得知。
在本公开的实施例中，一种显示设备包括：基底；第一硅基晶体管，所述第一硅基晶体管设置在所述基底之上，并且包括第一半导体层和第一栅极电极，所述第一半导体层包括硅基半导体，并且所述第一栅极电极与所述第一半导体层重叠；至少一个绝缘层，在所述第一栅极电极上；第一氧化物基晶体管，包括在所述至少一个绝缘层上的半导体层，所述半导体层包括氧化物基半导体；第一连接电极，将所述第一硅基晶体管的所述第一半导体层电连接到所述第一氧化物基晶体管的所述半导体层；以及底金属层，设置在所述基底和所述第一硅基晶体管之间，并且与所述第一硅基晶体管的所述第一半导体层重叠。所述底金属层的部分与在所述第一半导体层的部分和所述第一连接电极之间的第一连接点重叠。
在实施例中，所述第一半导体层可以包括弯曲的沟道区、以及布置在所述沟道区一侧上并且连接到所述第一连接电极的漏极区。所述底金属层的所述部分可以与所述第一半导体层的弯曲的所述沟道区以及所述漏极区重叠。
在实施例中，所述底金属层的所述部分可以与在所述第一连接电极和所述第一氧化物基晶体管的所述半导体层之间的第二连接点重叠。
在实施例中，所述底金属层可以具有恒定电压的电压电平。
在实施例中，所述显示设备还可以包括在所述基底和所述第一连接电极之间的多个无机绝缘层。所述多个无机绝缘层可以包括所述至少一个绝缘层，并且具有第一深度的谷可以在厚度方向上限定在所述多个无机绝缘层中。
在实施例中，所述谷的至少部分可以填充有有机绝缘材料。
在实施例中，所述显示设备还可以包括：第二硅基晶体管，所述第二硅基晶体管包括第二半导体层和第二栅极电极，其中，所述第二半导体层包括硅基半导体，并且所述第二栅极电极与所述第二半导体层重叠；以及第一下扫描线，所述第一下扫描线电连接到所述第二硅基晶体管的所述第二栅极电极，其中所述第一下扫描线在平面图中可以具有孤立的形状，并且在所述平面图中可以电连接到设置在所述第一下扫描线上且与所述谷交叉的第一上扫描线。
所述显示设备还可以包括存储电容器，所述存储电容器包括在所述第一硅基晶体管上彼此重叠的第一电容器电极和第二电容器电极。所述至少一个绝缘层可以包括在所述第一电容器电极和所述第二电容器电极之间的第一层间绝缘层、以及在所述第一层间绝缘层之上的第二层间绝缘层。所述第二电容器电极可以设置在所述第二层间绝缘层下面，并且所述第一氧化物基晶体管的所述半导体层可以设置在所述第二层间绝缘层上。
在实施例中，在平面图中，所述第二电容器电极可以与所述第一连接电极相邻，并且可以不与所述第一连接电极重叠。
在实施例中，在所述平面图中，在彼此相邻的所述第二电容器电极的一侧边与所述第一连接电极的一侧边之间的距离可以大于或等于约0.5微米(μm)。
在本公开的实施例中，一种显示设备，包括：基底；底金属层，设置在所述基底上；第一硅基半导体图案，设置在所述底金属层上并且包括第一半导体层；氧化物基半导体图案，与所述第一硅基半导体图案分开；以及第一连接电极，将所述第一硅基半导体图案的部分电连接到所述氧化物基半导体图案的部分。所述底金属层的部分与在所述第一硅基半导体图案的部分和所述第一连接电极之间的第一连接点重叠。
在实施例中，所述第一硅基半导体图案的所述第一半导体层可以包括弯曲的沟道区以及杂质区，所述杂质区布置在所述沟道区的一侧并且连接到所述第一连接电极。所述底金属层的所述部分可以与所述第一半导体层的弯曲的所述沟道区以及所述杂质区重叠。
在实施例中，所述底金属层的所述部分可以与在所述第一连接电极和所述氧化物基半导体图案之间的第二连接点重叠。
在实施例中，所述底金属层可以具有恒定电压的电压电平。
在实施例中，所述显示设备还可以包括在所述基底与所述第一连接电极之间的多个无机绝缘层。具有第一深度的谷可以在厚度方向上被限定在所述多个无机绝缘层中。
在实施例中，所述谷的至少部分可以填充有有机绝缘材料。
在实施例中，所述显示设备还可以包括在所述第一硅基半导体图案上的第一下扫描线。所述第一硅基半导体图案还可以包括连接到所述第一半导体层的第二半导体层，并且所述第一下扫描线可以与所述第二半导体层的部分重叠。
在实施例中，在平面图中，所述第一下扫描线可以电连接到设置在所述第一下扫描线上且与所述谷交叉的第一上扫描线。
在实施例中，所述显示设备还可以包括与所述第一硅基半导体图案的所述第一半导体层重叠的第一电容器。所述第一电容器可以包括第一电容器电极和在所述第一电容器电极上的第二电容器电极。
在实施例中，在平面图中，所述第二电容器电极可以与所述第一连接电极相邻，并且可以不与所述第一连接电极重叠。
附图说明
从结合附图所做的以下的描述中，本公开的实施例的以上和其他特征和优点将更加明显，其中：
图1是显示设备的实施例的示意性平面图；
图2是与显示设备的子像素中的一个对应的发光二极管及其连接的子像素电路的实施例的示意性等效电路图；
图3是显示设备的显示区域中布置的子像素电路区域的实施例的示意性平面图；
图4是沿图3的线A-A'和B-B'截取的显示设备的实施例的截面图；
图5是沿图3的线B-B'截取的显示设备的修改的实施例的截面图；
图6至图14是示出了形成布置在显示设备的显示区域中的元件的工艺的实施例的平面图；以及
图15是图12的部分的放大平面图。
具体实施方式
现在将详细参考实施例，在附图中示出其示例性实施例，其中全文同样的附图标记指示同样的元件。就此而言，示出的实施例可以具有不同的形式并且不应被解释为限于本文阐述的描述。因此，以下通过参考附图来仅描述实施例以解释描述的特征。如这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。在整个公开中，表述“a、b和c中的至少一个”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或它们的变体。
由于本公开允许各种变化和众多实施例，一些实施例将在附图中示出并在书面说明中描述。将参照下面参照附图详细描述的实施例阐明本公开的效果和特征、以及实现这些效果和特征的方法。然而，本公开不限于以下实施例并且可以以各种形式体现。
在下文中，将参照附图描述实施例，其中全文同样的附图标记指示同样的元件，并且省略对其重复的描述。
如本文所使用的，当诸如层、区或板等的各种元件设置“在”另一元件“上”时，该元件不仅可以“直接”设置“在”另一个元件“上”，而且另一元件可以设置在其间。此外，为了便于说明，可能夸大或缩小了附图中元件的尺寸。作为示例，附图中所示的每个元件的尺寸和厚度是为了便于说明而任意表示的，并且因此，本公开不必限于此。
x方向、x方向和z方向不限于直角坐标系的三个轴，并且可以在广义上解释。例如，x方向、y方向和z方向可以彼此垂直，或者可以表示彼此不垂直的不同方向。
考虑到讨论中的测量以及与特定量的测量相关的误差(即，测量系统的局限性)，本文使用的“大约”或“近似”包括所陈述的值，并且表示在由本领域普通技术人员确定的特定值的可接受的偏差范围内。例如，术语“大约”能够表示在一个或多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％以内。
除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有的含义与本发明所属领域的普通技术人员所通常理解的含义相同。还将理解的是，除非在文中明确地如此定义，否则术语(诸如在通用词典中定义的术语)应当被解释为具有与它们在相关领域和本发明的背景中的含义相一致的含义，而不应当以理想化的或过于形式化的含义来解释。
图1是显示设备10的实施例的示意性平面图。
参照图1，构成显示设备10的各种元件设置在基底100之上。基底100包括显示区域DA和围绕显示区域DA的外围区域PA。显示区域DA可以通过被封装构件覆盖而免受外部空气或湿气等的影响。
子像素P布置在基底100的显示区域DA中。子像素P可以各自通过从诸如发光二极管的显示元件发出的光来显示图像。每个发光二极管可以发射例如红光、绿光或蓝光。然而，本发明不限于此，并且每个发光二极管可以发射各种其他颜色的光。
每个发光二极管可以电连接到子像素电路。每个子像素电路可以包括晶体管和存储电容器。多个子像素电路可以各自电连接到布置在外围区域PA中的外围电路。布置在外围区域PA中的外围电路可以包括第一扫描驱动电路SDRV1、第二扫描驱动电路SDRV2、端子部件PAD、驱动电压供应线11和公共电压供应线13。
第一扫描驱动电路SDRV1可以通过扫描线SL向每个子像素电路施加扫描信号，子像素电路对应于子像素P。第一扫描驱动电路SDRV1可以通过发射控制线EL向每个像素电路施加发射控制信号。第二扫描驱动电路SDRV2可以与第一扫描驱动电路SDRV1相对布置，显示区域DA位于第二扫描驱动电路SDRV2和第一扫描驱动电路SDRV1之间，并且第二扫描驱动电路SDRV2与第一扫描驱动电路SDRV1近似平行。多个子像素电路的一些可以电连接到第一扫描驱动电路SDRV1，并且其余的可以电连接到第二扫描驱动电路SDRV2。在可替代的实施例中，可以省略第二扫描驱动电路SDRV2。
端子部件PAD可以布置在基底100的一侧上。端子部件PAD可以通过不被绝缘层覆盖而暴露并连接到显示电路板30。显示驱动器32可以布置在显示电路板30上。
显示驱动器32可以产生传输到第一扫描驱动电路SDRV1和第二扫描驱动电路SDRV2的控制信号。显示驱动器32可以产生数据信号，并且产生的数据信号可以通过扇出布线FW和连接到扇出布线FW的数据线DL传输到像素电路。
显示驱动器32可以向驱动电压供应线11供应驱动电压ELVDD(在下文中，也称为第一电源电压ELVDD)，并且向公共电压供应线13提供公共电压ELVSS(在下文中，也称为第二电源电压ELVSS)。驱动电压ELVDD可以通过连接到驱动电压供应线11的驱动电压线PL施加到子像素P的子像素电路，并且公共电压ELVSS可以通过公共电压供应线13施加到显示元件的对电极。
驱动电压供应线11可以在显示区域DA下方并在x方向上延伸。公共电压供应线13可以具有环路形状，该环路形状具有一个开口侧以部分地围绕显示区域DA。
图1的显示设备10是用于显示运动图像或静止图像的设备，并且可以包括诸如移动电话、智能电话、平板个人计算机、移动通信终端、电子记事簿、电子书、便携式多媒体播放器(“PMP”)、导航仪或超移动个人计算机(“UMPC”)等的便携式电子设备。在其他的实施例中，显示设备10可以用作包括电视机、笔记本计算机、监视器、广告牌或物联网(“IoT”)等的各种产品的显示屏。此外，实施例中的显示设备10可以用于包括智能手表、手表电话、眼镜式显示器和头戴式显示器(“HMD”)的可穿戴装置中。此外，实施例中的显示设备10可以用作用于汽车的仪表板、用于汽车的中央仪表板或布置在仪表盘上的中央信息显示器(“CID”)、替代汽车侧视镜的车内镜显示器、以及作为汽车后座娱乐的布置在前座背面的显示器。
图2是与显示设备10(参照图1)的子像素P(参照图1)中的一个对应的发光二极管LED及其连接的子像素电路PC的实施例的示意性等效电路图。
参照图2，发光二极管LED可以电连接到子像素电路PC。子像素电路PC包括多个晶体管和存储电容器。
发光二极管LED可以包括有机发光二极管，该有机发光二极管包括作为发射材料的有机材料。在另一实施例中，发光二极管LED可以是包括无机材料的无机发光二极管。无机发光二极管可以包括PN结二极管，该PN结二极管包括无机材料半导体基材料。当向PN结二极管施加正向电压时，空穴和电子被注入，并且空穴和电子复合产生的能量被转换成光能，并且因此，可以发射预设颜色的光。无机发光二极管可以具有几微米至几百微米或者几纳米至几百纳米的宽度。在实施例中，发光二极管LED可以是量子点发光二极管。如上所述，发光二极管LED的发射层可以包括有机材料、无机材料、量子点、有机材料和量子点、或无机材料和量子点。在下文中，为了便于描述，将描述发光二极管LED包括有机发光二极管的情况。
子像素电路PC可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7。第一晶体管T1和/或第二晶体管T2也可以称为第一硅基晶体管。第三晶体管T3或第四晶体管T4也可以称为第一氧化物基晶体管。第一晶体管T1至第七晶体管T7的顺序是非限制性的，其中第一晶体管可以是第二晶体管等。
子像素电路PC连接到信号线、第一初始化电压线VIL1、第二初始化电压线VIL2以及驱动电压线PL。信号线可以包括数据线DL、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4和发射控制线EML。在另一实施例中，信号线中的至少一条(例如，第一初始化电压线VIL1、第二初始化电压线VIL2和/或驱动电压线PL)可以由相邻的子像素电路共享。
驱动电压线PL可以将第一电源电压ELVDD传输到第一晶体管T1。第一初始化电压线VIL1可以将第一初始化电压Vint1传输到子像素电路PC。第一初始化电压Vint1将第一晶体管T1初始化。第二初始化电压线VIL2可以将第二初始化电压Vint2传输到子像素电路PC。第二初始化电压Vint2将发光二极管LED初始化。
第一晶体管T1通过第五晶体管T5连接到驱动电压线PL，并且通过第六晶体管T6电连接到发光二极管LED。第一晶体管T1用作驱动晶体管，根据第二晶体管T2的开关操作接收数据信号DATA，并且向发光二极管LED供应驱动电流ILED。第一晶体管T1也可以称为第一硅基晶体管。
第二晶体管T2用作开关晶体管，连接到第一扫描线SL1和数据线DL，并且通过第五晶体管T5连接到驱动电压线PL。第二晶体管T2根据通过第一扫描线SL1传输的第一扫描信号GW导通，并执行将通过数据线DL传输的数据信号DATA传输到节点N1的开关操作。第二晶体管T2也可以称为第二硅基晶体管。
第三晶体管T3用作补偿晶体管，连接到第四扫描线SL4，并且通过第六晶体管T6连接到发光二极管LED。第三晶体管T3可以根据第四扫描信号GC导通，以二极管式地连接第一晶体管T1。第四扫描信号GC通过第四扫描线SL4传输。第三晶体管T3也可以称为第一氧化物基晶体管。
第四晶体管T4用作第一初始化晶体管，连接到作为前一扫描线的第三扫描线SL3，并且第一初始化电压线VIL1根据作为通过第三扫描线SL3传输的前一扫描信号的第三扫描信号GI导通，并且将第一初始化电压Vint1从第一初始化电压线VIL1传输到第一晶体管T1的栅极电极，从而将第一晶体管T1的栅极电极的电压初始化。第四晶体管T4也可以称为第二氧化物基晶体管。
第五晶体管T5可以是操作控制晶体管，并且第六晶体管T6可以是发射控制晶体管。第五晶体管T5和第六晶体管T6可以连接到发射控制线EML，根据通过发射控制线EML传输的发射控制信号EM同时导通，并且可以限定电流路径以使得驱动电流ILED在从驱动电压线PL到发光二极管LED的方向上流动。
第七晶体管T7用作第二初始化晶体管并且可以电连接到第二扫描线SL2、第二初始化电压线VIL2和第六晶体管T6。第七晶体管T7根据通过第二扫描线SL2传输的第二扫描信号GB导通，并且将第二初始化电压Vint2从第二初始化电压线VIL2传输到发光二极管LED，从而将发光二极管LED初始化。在可替代的实施例中，可以省略第七晶体管T7。第二扫描线SL2的第二扫描信号GB可以是布置在相关子像素电路PC的前一行中的第一扫描线SL1的扫描信号。
第一电容器Cst可以包括第一电容器电极CE1和第二电容器电极CE2。第一电容器电极CE1连接到第一晶体管(也称为第一硅基晶体管)T1的栅极电极，并且第二电容器电极CE2连接到驱动电压线PL。第一电容器Cst用作存储电容器，并且可以通过存储和维持与在第一晶体管T1的栅极电极和驱动电压线PL的两个相对端之间的电压差对应的电压来维持施加到第一晶体管T1的栅极电极的电压。
第二电容器Cbt可以包括第三电容器电极CE3和第四电容器电极CE4。第三电容器电极CE3连接到第一扫描线SL1和第二晶体管T2的栅极电极。第四电容器电极CE4连接到第一晶体管T1的栅极电极和第一电容器Cst的第一电容器电极CE1。第二电容器Cbt用作升压电容器。当第一扫描线SL1的第一扫描信号GW是使第二晶体管T2截止的电压时，第二电容器Cbt可以通过增加节点N2的电压来降低显示黑色的电压(黑色电压)。
发光二极管LED可以包括彼此面对的第一电极(例如，阳极)和第二电极(例如，阴极)以及位于第一电极和第二电极之间的发射层。第二电极可以接收第二电源电压ELVSS。发光二极管LED的发射层可以接收来自第一晶体管T1的驱动电流ILED并发射光。
下面对实施例中的子像素电路PC的预定操作进行描述。
当在第一初始化周期期间通过第三扫描线SL3供应第三扫描信号GI时，第四晶体管T4根据第三扫描信号GI导通，并且第一晶体管T1通过由第一初始化电压线VIL1供应的第一初始化电压Vint1被初始化。
当在数据编程周期期间分别通过第一扫描线SL1和第四扫描线SL4供应第一扫描信号GW和第四扫描信号GC时，第二晶体管(也称为第二硅基晶体管)T2和第三晶体管(也称为第一氧化物基晶体管)T3分别根据第一扫描信号GW和第四扫描信号GC导通。在这种情况下，第一晶体管T1由于被导通的第三晶体管T3而被二极管式地连接并且正向偏置。然后，从数据线DL提供的数据信号DATA被补偿了第一晶体管T1的阈值电压的电压被施加到第一晶体管T1的栅极电极。第一电源电压ELVDD和补偿电压被施加到第一电容器Cst的两个相对端，并且对应于在两个相对端之间的电压差的电荷被存储在第一电容器Cst中。
在发射周期期间，第五晶体管T5和第六晶体管T6根据从发射控制线EML供应的发射控制信号EM导通。产生与在第一晶体管T1的栅极电极和第一电源电压ELVDD之间的电压差对应的驱动电流ILED，并且驱动电流ILED通过第六晶体管T6供应到发光二极管LED。
当在第二初始化周期期间通过第二扫描线SL2供应第二扫描信号GB时，第七晶体管T7根据第二扫描信号GB导通，并且发光二极管LED通过由第二初始化电压线VIL2供应的第二初始化电压Vint2被初始化。
子像素电路PC的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7中的至少一个可以包括包含氧化物的半导体层，并且其余的可以包括包含硅的半导体层。在图2中示出了第三晶体管T3和第四晶体管T4实现为N沟道金属氧化物半导体场效应晶体管(“NMOS”)，并且第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7是硅基晶体管，并实现为P沟道金属氧化物半导体场效应晶体管(“PMOS”)。在另一实施例中，第三晶体管T3可以实现为NMOS，并且第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可以实现为PMOS。
具体地，直接影响显示设备的亮度的第一晶体管T1可以包括包含具有高可靠性的多晶硅的半导体层，并且因此，可以通过该配置实现高分辨率的显示设备。
由于氧化物半导体具有高载流子迁移率和低漏电流，所以即使当驱动时间长时，电压降也不大。也就是说，因为即使在以低频驱动显示设备时，根据电压降的图像颜色变化也不大，所以可以以低频驱动显示设备。因为氧化物半导体具有上述的低漏电流的优点，所以连接到第一晶体管T1的栅极电极的第三晶体管T3和第四晶体管T4中的至少一个采用氧化物半导体，可以防止可能流向第一晶体管T1的栅极电极的漏电流，并且同时，可以降低功耗。
子像素电路PC不限于参照图2所述的薄膜晶体管的数量、存储电容器的数量和电路设计，并且薄膜晶体管的数量、存储电容器的数量和电路设计可以有各种变化。
图3是显示设备10(参照图1)的显示区域DA(参照图1)中布置的子像素电路区域的实施例的示意性平面图。上面参照图2描述的子像素电路PC布置在上面参照图1描述的显示设备10的显示区域DA中。对于此，图3示出了布置在显示区域DA中的子像素电路。子像素电路布置在形成行和列的子像素电路区域PCA中。对于此，图3示出了布置在第N行、第(N-1)行、第(M-1)列和第M列中的子像素电路区域PCA。图3示出了布置在第N行中的两个相邻的子像素电路区域PCA的部分、以及排列在第(N-1)行中的两个相邻的子像素电路区域PCA的部分。
第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、第四扫描线SL4、发射控制线EML以及第一初始化电压线VIL1和第二初始化电压线VIL2可以各自在第一方向(x方向)上延伸并且彼此分开。数据线DL和驱动电压线PL可以各自在第二方向(y方向)上延伸并且彼此分开。在实施例中，在图3中示出了驱动电压线PL由第(M-1)列和第M列共享。换言之，布置在第(M-1)列中的驱动电压线PL可以与布置在第M列中的驱动电压线PL形成或提供(例如，延伸)为一体。在另一实施例中，布置在第(M-1)列中的驱动电压线PL可以与布置在第M列中的驱动电压线PL分离和分开。
多个晶体管和多个电容器电极可以布置在每个子像素电路区域PCA中。对于此，在图3中示出了七个晶体管和两个电容器布置在每个子像素电路区域PCA中。
参照布置在第N行和第(M-1)列中的一个子像素电路区域PCA(在下文中，也称为第一子像素电路区域PCA1)，对应于上面参照图2描述的子像素电路PC(参照图2)的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst和第二电容器Cbt可以布置在第一子像素电路区域PCA1中。
电连接到布置在第一子像素电路区域PCA1中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6、第一电容器Cst和第二电容器Cbt的第七晶体管T7可以设置在第(N-1)行中。换言之，布置在第一子像素电路区域PCA1中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst和第二电容器Cbt可以电连接到布置在第(N-1)行和第(M-1)列中的子像素电路区域PCA(在下文中，也称为第三子像素电路区域PCA3)中的第七晶体管T7。在实施例中，布置在第(N-1)行中的第三子像素电路区域PCA3中的第七晶体管T7可以通过第六连接电极NM6和连接线ML电连接到布置在第一子像素电路区域PCA1中的第六晶体管T6。布置在第一子像素电路区域PCA1中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6、第一电容器Cst和第二电容器Cbt和布置在第三子像素电路区域PCA3中的第七晶体管T7可以操作以导通/截止相同的发光二极管LED(参照图2)。布置在第N行中的第一子像素电路区域PCA1中的第七晶体管T7"可以电连接到布置在第(N+1)行(未示出)中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。布置在第三子像素电路区域PCA3中的第七晶体管T7可以分别通过穿过第三子像素电路区域PCA3的第二扫描线SL2和第二初始化电压线VIL2来接收第二扫描信号GB(参照图2)和第二初始化电压Vint2(参照图2)。第二扫描线SL2可以对应于向布置在第三子像素电路区域PCA3中的第二晶体管T2'提供第一扫描信号GW(参照图2)的第一扫描线SL1'。
第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每者可以是包括硅基半导体层的晶体管(在下文中，也称为硅基晶体管)，并且沿着硅半导体图案形成或设置。第三晶体管T3和第四晶体管T4中的每者都可以是包括氧化物基半导体层的晶体管(在下文中，也称为氧化物基晶体管)，并且沿着氧化物半导体图案形成或设置。
布置在第N行和第M列中的子像素电路区域PCA(在下文中，也称为第二子像素电路区域PCA2)可以包括与第一子像素电路区域PCA1的结构相同的结构。在实施例中，在图3中示出了在相同的行中的第一子像素电路区域PCA1和第二子像素电路区域PCA2具有相对于其间的虚拟线VL(在y方向上的虚拟线)对称的结构。在另一实施例中，第一子像素电路区域PCA1和第二子像素电路区域PCA2可以相对于虚拟线VL不对称。
布置在第二子像素电路区域PCA2中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst和第二电容器Cbt可以电连接到布置在第(N-1)行和第M列中的子像素电路区域PCA(在下文中，也称为第四子像素电路区域PCA4)中的第七晶体管T7。换言之，布置在第二子像素电路区域PCA2中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst和第二电容器Cbt和布置在第四子像素电路区域PCA4中的第七晶体管T7可以构成驱动相同的发光二极管LED(参照图2)的子像素电路PC(参照图2)。
第三子像素电路区域PCA3和第四子像素电路区域PCA4中的每一者的结构与第一子像素电路区域PCA1和第二子像素电路区域PCA2中的每一者的结构相同。
布置在每个子像素电路区域PCA中的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容器Cst和第二电容器Cbt可以具有上面参照图2描述的电连接结构，并且其预定的结构在下面参照图5至图14进行描述。
图4是沿图3的线A-A'和B-B'截取的显示设备10(参照图1)的实施例的截面图。由于图4对应于沿图3的线A-A'截取的子像素电路区域PCA的截面，因此第一晶体管T1和第三晶体管T3示出于图4中。在下文中，参照图4根据堆叠顺序进行描述。
参照沿图3的线A-A'截取的显示设备的截面，基底100可以包括玻璃、陶瓷、金属、塑料或者柔性或可弯曲材料。在基底100是柔性或可弯曲的情况下，基底100可以包括聚合物树脂，该聚合物树脂包括聚醚砜(“PES”)、聚丙烯酸酯(“PA”)、聚醚酰亚胺(“PEI”)、聚萘二甲酸乙二醇酯(“PEN”)、聚对苯二甲酸乙二醇酯(“PET”)、聚苯硫醚(“PPS”)、聚芳酯(“PAT”)、聚酰亚胺(“PI”)、聚碳酸酯(“PC”)和醋酸丙酸纤维素(“CAP”)中至少一种。
基底100可以具有上述材料的单层结构或多层结构，并且在多层结构的情况下还可以包括无机层。在实施例中，基底100可以包括第一有机基体层101、第一无机阻挡层102、第二有机基体层103和第二无机阻挡层104。第一有机基体层101和第二有机基体层103可以各自包括聚合物树脂。第一无机阻挡层102和第二无机阻挡层104用作防止外部异物渗透的阻挡层，并且可以包括包含诸如氮化硅和/或氧化硅的无机绝缘材料的单层或多层结构。
底金属层BML可以设置在基底100上。底金属层BML可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)中的至少一种材料。在实施例中，底金属层BML可以具有钼单层结构、钼层和钛层堆叠的双层结构、或者钛层、铝层和钛层堆叠的三层结构。
多个无机绝缘层可以由层111、112、113、114、115和116限定，这些层在下面的描述中更详细地限定。所有这些层可以特别地以堆叠顺序定位在底金属层BML上方。在与第一连接点CNT1相邻的区域中，多个绝缘层可以定位在底金属层BML和第一连接电极NM1之间。
缓冲层111可以设置在底金属层BML上。缓冲层111可以包括包含诸如氮化硅和/或氧化硅的无机绝缘材料的无机绝缘层，并且包括包含上述材料的单层或多层结构。
硅基晶体管的半导体层可以设置在缓冲层111上。对于此，图4示出了第一晶体管T1的对应于第一硅半导体图案(也称为第一硅基半导体图案)PSL1的部分的第一半导体层A1。第一半导体层A1可以包括第一沟道区C1和布置在第一沟道区C1的相对两侧并掺杂有杂质的杂质区。对于此，图4示出了第二区D1，其是布置在第一沟道区C1的一侧上的杂质区之一。
第一栅极绝缘层112可以设置在第一硅半导体图案PSL1上。第一栅极绝缘层112可以为无机绝缘层，包括诸如氧化硅、氮化硅和/或氮氧化硅等无机绝缘材料，并且包括包含上述材料的单层或多层结构。
第一栅极电极G1和第一电容器电极CE1可以设置在第一栅极绝缘层112上。在图4中示出了第一栅极电极G1与第一电容器电极CE1形成或提供为一体。换言之，第一栅极电极G1可以执行第一电容器电极CE1的功能，或者第一电容器电极CE1可以执行第一栅极电极G1的功能。
第一栅极电极G1和/或第一电容器电极CE1可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。
第一层间绝缘层113可以设置在第一栅极电极G1和/或第一电容器电极CE1上。第一层间绝缘层113可以为无机绝缘层，包括诸如氧化硅、氮化硅和/或氮氧化硅等无机绝缘材料，并且包括包含上述材料的单层或多层结构。
第二电容器电极CE2可以设置在第一层间绝缘层113上。第二电容器电极CE2可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。第二电容器电极CE2可以与第一栅极电极G1和/或第一电容器电极CE1重叠。可以在第二电容器电极CE2中限定用于在节点连接电极171和第一栅极电极G1之间的连接的孔CE2-H。节点连接电极171用于在第一晶体管T1的第一栅极电极G1和第三晶体管T3之间的电连接。孔CE2-H可以与第一栅极电极G1的部分重叠。
第二层间绝缘层114可以设置在第二电容器电极CE2上。第二层间绝缘层114可以包括无机绝缘层，包括诸如氧化硅、氮化硅和/或氮氧化硅等无机绝缘材料，并且包括包含上述材料的单层或多层结构。
氧化物半导体层可以设置在第二层间绝缘层114上。对于此，图4示出了第三晶体管T3的对应于氧化物半导体图案OSL(也称为氧化物基半导体图案)的部分的第三半导体层A3。第三半导体层A3可以包括第三沟道区C3以及设置在第三沟道区C3的相对两侧的导电区。对于此，图4示出了第二区D3，其是布置在第三沟道区C3的一侧上的导电区之一。第三晶体管T3也可以称为氧化物基晶体管或第一氧化物基晶体管。多个无机绝缘层可以由层111、112、113、114、115和116限定，其中，氧化物基晶体管可以定位在这些绝缘层中的两个之间。所有这些层可以特别地以堆叠顺序定位在底金属层BML上方。在与第一连接点CNT1相邻的区域中，多个绝缘层可以定位在底金属层BML和第一连接电极NM1之间，其中，氧化物基晶体管可以定位在多个绝缘层的两个层之间。
第三栅极电极G3可以设置在第三半导体层A3下方和/或之上。在实施例中，在图4中示出了第三栅极电极G3包括第三下栅极电极G3a和第三上栅极电极G3b。第三下栅极电极G3a设置在第三半导体层A3下方，并且第三上栅极电极G3b设置在第三半导体层A3之上。在另一实施例中，可以省略第三下栅极电极G3a和第三上栅极电极G3b之一。
第三下栅极电极G3a可以包括与第二电容器电极CE2的材料相同的材料，并且与第二电容器电极CE2布置在相同的层(例如，第一层间绝缘层113)上。第三上栅极电极G3b可以设置在第三半导体层A3之上，第二栅极绝缘层115位于第三上栅极电极G3b和第三半导体层A3之间。第三上栅极电极G3b可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。
虽然在图4中示出了第二栅极绝缘层115仅设置在第三上栅极电极G3b和第三半导体层A3之间，第三半导体层A3也被称为氧化物基晶体管的半导体层或第一氧化物基晶体管半导体层，但是实施例不限于此。如同另一绝缘层，例如第一栅极绝缘层112，第二栅极绝缘层115可以覆盖整个基底100。第二栅极绝缘层115可以包括无机绝缘层，包括诸如氧化硅、氮化硅和/或氮氧化硅等无机绝缘材料，并且包括包含上述材料的单层或多层结构。
第三层间绝缘层116可以设置在第三上栅极电极G3b上。第三层间绝缘层116可以包括无机绝缘层，包括诸如氧化硅、氮化硅和/或氮氧化硅等无机绝缘材料，并且包括包含上述材料的单层或多层结构。
节点连接电极171和第一连接电极NM1可以设置在第三层间绝缘层116上。节点连接电极171和第一连接电极NM1可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。
第一连接电极NM1可以将第一半导体层A1电连接到第三半导体层A3。第一连接电极NM1可以通过第一接触孔CNT1连接到第一半导体层A1的部分(例如，图4的第二区D1)，并且通过第二接触孔CNT2连接到第三半导体层A3的部分(例如，图4的第二区D3)。第一接触孔CNT1可以穿过无机绝缘层，例如，设置在第一半导体层A1和第一连接电极NM1之间的第一栅极绝缘层112、第一层间绝缘层113、第二层间绝缘层114和第三层间绝缘层116。第二接触孔CNT2可以穿过设置在第三半导体层A3和第一连接电极NM1之间的第三层间绝缘层116。
第一接触孔CNT1的深度在z方向上大于第二接触孔CNT2的深度。在施加诸如手指或触控笔的触摸输入或者施加意外压力到显示区域DA的情况下，由于集中在布置在显示区域DA中的子像素电路PC(参照图2)的元件的结构薄弱部分上的弯曲变形和垂直压力、以及在平面方向(例如，图3中所示的x方向和y方向限定的平面的方向)的张力，可能发生细微裂纹。在结构相对薄弱的部分中可能发生细微裂纹。在实施例中，在沿着第一接触孔CNT1的内表面形成或设置的第一连接电极NM1中，可能在第一接触孔CNT1下部分的区“A”附近发生细微裂纹。在细微裂纹通过无机绝缘层(例如，缓冲层111、第一栅极绝缘层112、第一层间绝缘层113或第二层间绝缘层114等)扩散到周围的情况下,可能在第一晶体管T1附近发生缺陷(诸如发生亮点和暗点)。这里，亮点和暗点可以表示即使显示设备被驱动以在显示区域中显示黑色图像，也可能局部地发射具有色度的光(例如，红光、绿光或蓝光)。相比之下，在实施例中，因为第一晶体管T1的第一半导体层A1下方的底金属层BML与在第一连接电极NM1和第一半导体层A1之间的第一连接点(例如，第一接触孔CNT1)重叠，所以可以防止或减少上述问题。
在第一连接电极NM1和第三半导体层A3之间的第二连接点(例如，第二接触孔CNT2)可以与第一接触孔CNT1相邻。在实施例中，底金属层BML可以与在第一连接电极NM1和第一半导体层A1之间的第一连接点以及在第一连接电极NM1和第三半导体层A3之间的第二连接点重叠。
底金属层BML可以具有恒定电压的电压电平。在实施例中，底金属层BML可以电连接到参照图1所述的驱动电压供应线11(参照图1)，并且可以具有与驱动电压供应线11(参照图1)的电压电平相同的电压电平(例如，驱动电压ELVDD(参照图2))。底金属层BML可以通过防止(-)电荷聚集在第一晶体管T1的第一半导体层A1的下部来防止或减少因(-)电荷引起的残像的发生。
第一有机绝缘层121可以形成或设置在第一连接电极NM1和节点连接电极171上。第一有机绝缘层121可以包括诸如亚克力、苯并环丁烯(“BCB”)、聚酰亚胺(“PI”)或六甲基二硅氧烷(“HMDSO”)的有机材料。
第二有机绝缘层123可以设置在第一有机绝缘层121上，并且驱动电压线PL可以设置在第二有机绝缘层123上。第三有机绝缘层125可以设置在驱动电压线PL上。驱动电压线PL可以包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钛(Ti)和/或钨(W)。在实施例中，驱动电压线PL可以具有钛层、铝层和钛层的三层结构。
第二有机绝缘层123和第三有机绝缘层125可以各自包括诸如苯并环丁烯(“BCB”)、聚酰亚胺(“PI”)或六甲基二硅氧烷(“HMDSO”)的有机绝缘材料。
发光二极管LED可以设置在第三有机绝缘层125上。发光二极管LED可以包括在第三有机绝缘层125上的第一电极210、发射层220和第二电极230。发射层220可以包括低分子量有机材料或聚合物有机材料。空穴注入层(“HIL”)、空穴传输层(“HTL”)、电子传输层(“ETL”)和电子注入层(“EIL”)中的至少一者可以进一步设置在第一电极210和第二电极230之间。
第一电极210的边缘可以被堤层130覆盖，并且第一电极210的内部分可以通过堤层130的开口130OP与发射层220重叠。尽管第一电极210可以为每个发光二极管LED形成或提供，但是第二电极230可以对应于多个发光二极管LED。换言之，多个发光二极管LED可以共享第二电极230。第一电极210、发射层220和第二电极230的部分的堆叠结构可以对应于发光二极管LED。
封装层300可以设置在发光二极管LED上。封装层300可以包括至少一个无机封装层和至少一个有机封装层。在实施例中，图4中示出了封装层300包括第一无机封装层310、有机封装层320和第二无机封装层330。第一无机封装层310和第二无机封装层330可以各自包括氧化硅、氮化硅和/或氮氧化硅。有机封装层320可以包括有机绝缘材料。
参照沿图3的线B-B'截取的显示设备的截面，可以在设置在相邻子像素电路区域PCA之间的基底100上的无机绝缘层中限定谷VY。在实施例中，如图4中所示，谷VY可以穿过基底100上的至少一些无机绝缘层，例如缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二层间绝缘层114和第三层间绝缘层116的部分。谷VY的第一深度可以小于或等于缓冲层111、第一栅极绝缘层112、第一层间绝缘层113、第二层间绝缘层114和第三层间绝缘层116的厚度之和。谷VY可以与基底100接触，这特别地意味着，谷VY露出基底100的一部分。
谷VY的至少部分可以填充有有机绝缘材料。在实施例中，如图4中所示，第一有机绝缘层121可以有部分在谷VY内。第一有机绝缘层121设置在第一晶体管T1和第三晶体管T3上。通过谷结构，可以提供灵活且稳健抵抗外部冲击(在将预设压力施加到诸如手指或触控笔的局部区域的事件期间发生的冲击)的显示设备。发生在基底100和发光二极管LED之间的细微裂纹可能发生在如上所述的结构薄弱部分中。这里，结构薄弱部分可以表示其中形成或提供的层(或电极)的密度由于结构的形状(诸如图4的区“A”)或通过沉积工艺而劣化的部分。谷VY可以抑制细微裂纹的发生并且防止细微裂纹在水平方向(平行于基底100的上表面的方向)上扩散。
虽然在图4中示出了填充谷VY的至少部分的有机绝缘材料是第一有机绝缘层121的部分，但是实施例不限于此。
图5是沿图3的线B-B'截取的显示设备的变形实施例的截面图。
在另一实施例中，填充谷VY的至少部分的有机绝缘材料可以是不与子像素电路的晶体管重叠的有机绝缘材料。在实施例中，如图5中所示，填充谷VY的至少部分的有机绝缘材料127可以仅在显示区域DA中的谷VY内。
图6至图14是示出了形成布置在显示设备的显示区域中的元件的工艺的实施例的平面图，并且图15是图12的部分的放大平面图。为便于描述，图6至图14是根据形成布置在上面参照图3描述的第一子像素电路区域PCA1和第二子像素电路区域PCA2中的元件的工艺的平面图。
参照图3、图4和图6，底金属层BML形成或设置在基底100(参照图4)上。底金属层BML可以包括上面参照图4描述的材料。在实施例中，底金属层BML可以包括诸如钼(Mo)、钛(Ti)和铝(Al)的金属。底金属层BML可以是例如单个钼层、钼和钛的双层、或者钛层、铝层和钛层的三层。
如图6中所示，底金属层BML可以包括设置在第一子像素电路区域PCA1和第二子像素电路区域PCA2中的每一者中的部分(在下文中，也称为主部分BML-m)。主部分BML-m可以连接到在x方向和y方向上延伸的其他部分(在下文中，也称为分支部分BML-b)。主部分BML-m可以具有相对恒定的宽度。对于此，如图3和图6中所示，主部分BML-m在x方向上的宽度和主部分BML-m在y方向上的宽度是相对恒定的。
底金属层BML在第一方向上可以比第一半导体层A1大，并且特别地在第一方向上比第一栅极电极G1大。
参照图3至图6，布置在第一子像素电路区域PCA1和第二子像素电路区域PCA2中的底金属层BML可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL彼此对称。布置在第一子像素电路区域PCA1中的主部分BML-m可以直接连接到布置在第二子像素电路区域PCA2中的主部分BML-m。
在另一实施例中，布置在第一子像素电路区域PCA1中的主部分BML-m可以不直接连接到布置在第二子像素电路区域PCA2中的主部分BML-m，并且在主部分BML-m之间可以布置具有小于主部分BML-m的宽度的宽度的附加分支部分。换言之，分别布置在相邻子像素电路区域PCA中的主部分BML-m可以通过附加分支部分彼此连接。
参照图3、图4和图7，缓冲层111(参照图4)形成或设置在底金属层BML上，并且然后可以形成或设置硅半导体图案。对于此，图7示出了分别布置在第一子像素电路区域PCA1和第二子像素电路区域PCA2中的第一硅半导体图案PSL1和第二硅半导体图案PSL2。第一子像素电路区域PCA1和第二子像素电路区域PCA2可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL彼此对称。第一硅半导体图案PSL1和第二硅半导体图案PSL2可以各自包括硅基材料，例如多晶硅。
布置在相同的子像素电路区域PCA中的第一硅半导体图案PSL1和第二硅半导体图案PSL2可以彼此分开。第一硅半导体图案PSL1可以弯曲成各种形状。第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6可以沿着第一硅半导体图案PSL1形成或设置。对于此，在图7中示出了第一晶体管T1的第一半导体层A1、第二晶体管T2的第二半导体层A2、第五晶体管T5的第五半导体层A5和第六晶体管T6的第六半导体层A6沿着第一硅半导体图案PSL1布置。换言之，第一硅半导体图案PSL1可以包括第一半导体层A1、第二半导体层A2、第五半导体层A5和第六半导体层A6。第一半导体层A1、第二半导体层A2、第五半导体层A5和第六半导体层A6可以彼此连接，并且因此，形成或提供为一体。
第一半导体层A1可以包括第一沟道区C1、第一区B1和第二区D1。第一区B1与第二区D1设置在第一沟道区C1的相对两侧上。第一半导体层A1的第一区B1和第二区D1是掺杂有杂质的区，并且具有比第一沟道区C1的导电率高的导电率。第一区B1和第二区D1中的一者可以是源极区，并且另一者可以是漏极区。第一沟道区C1可以在平面图中具有弯曲形状(在实施例中，具有欧米茄形状的弯曲形状)。根据上述形状，第一沟道区C1的长度可以在狭窄空间内增加。
第一半导体层A1可以与底金属层BML重叠。在实施例中，第一半导体层A1的第一沟道区C1、第一区B1和第二区D1中的至少一者可以与底金属层BML重叠。在实施例中，如图3和图6中所示，第一半导体层A1的第一沟道区C1和第二区D1可以与作为底金属层BML的部分的主部分BML-m重叠。
第二半导体层A2可以包括第二沟道区C2、第一区B2和第二区D2。第一区B2与第二区D2设置在第二沟道区C2的相对两侧上。第二半导体层A2的第一区B2和第二区D2是掺杂有杂质的区，并且具有比第二沟道区C2的导电率高的导电率。第一区B2和第二区D2中的一者可以是源极区，并且另一者可以是漏极区。
第五半导体层A5可以包括第五沟道区C5、第一区B5和第二区D5。第一区B5与第二区D5设置在第五沟道区C5的相对两侧上。第五半导体层A5的第一区B5和第二区D5是掺杂有杂质的区，并且具有比第五沟道区C5的导电率高的导电率。第一区B5和第二区D5中的一者可以是源极区，并且另一者可以是漏极区。
第六半导体层A6可以包括第六沟道区C6、第一区B6和第二区D6。第一区B6与第二区D6设置在第六沟道区C6的相对两侧上。第六半导体层A6的第一区B6和第二区D6是掺杂有杂质的区，并且具有比第六沟道区C6的导电率高的导电率。第一区B6和第二区D6中的一者可以是源极区，并且另一者可以是漏极区。
在实施例中，第一半导体层A1的第一区B1可以延伸至第二半导体层A2的第二区D2和第五半导体层A5的第二区D5，作为一体。在另一实施例中，第一半导体层A1的第二区D1可以延伸到第六半导体层A6的第一区B6，作为一体。
参照图3描述的第七晶体管T7"可以沿着第二硅半导体图案PSL2形成或设置。对于此，图7中示出了第七晶体管T7"的第七半导体层A7"沿着第二硅半导体图案PSL2形成或设置。图7的第七半导体层A7"对应于第七晶体管T7"(参照图3)的半导体层，第七晶体管T7"电连接到布置在上面参考图3描述的第(N+1)行(未示出)中的子像素电路区域中的第一晶体管至第六晶体管。
第七半导体层A7"可以包括第七沟道区C7"、第一区B7"和第二区D7"。第一区B7"与第二区D7"设置在第七沟道区C7"的相对两侧上。第七半导体层A7"的第一区B7"和第二区D7"是掺杂有杂质的区，并且具有比第七沟道区C7"的导电率高的导电率。第一区B7"和第二区D7"中的一者可以是源极区，并且另一者可以是漏极区。
参照图3、图4和图8，第一栅极绝缘层112可以形成或设置在第一硅半导体图案PSL1和第二硅半导体图案PSL2上。第一晶体管T1的第一栅极电极G1、第二晶体管T2的第二栅极电极G2、第五晶体管T5的第五栅极电极G5、第六晶体管T6的第六栅极电极G6和第七晶体管T7"的第七栅极电极G7"可以设置在第一栅极绝缘层112上。第一电容器电极CE1、第一下扫描线SL1a和下发射控制线EMLa可以设置在第一栅极绝缘层112上。
第一栅极电极G1在平面图中具有孤立的形状，并且可以包括第一电容器电极CE1。换言之，第一栅极电极G1和第一电容器电极CE1可以形成或提供为一体，并且它可以表示为第一电容器电极CE1包括第一栅极电极G1。
第一栅极电极G1和/或第一电容器电极CE1可以覆盖第一半导体层A1的整个第一沟道区C1。底金属层BML的主部分BML-m可以具有比第一栅极电极G1和/或第一电容器电极CE1的面积大的面积。底金属层BML的主部分BML-m可以覆盖第一半导体层A1的整个第一沟道区C1，并且覆盖第一半导体层A1的整个第二区D1。第二区D1与第一沟道区C1相邻。
布置在第一子像素电路区域PCA1中的第一栅极电极G1和/或第一电容器电极CE1与布置在第二子像素电路区域PCA2中的第一栅极电极G1和/或第一电容器电极CE1可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL对称。第一下扫描线SL1a和下发射控制线EMLa中的每一者可以从第一子像素电路区域PCA1和第二子像素电路区域PCA2延伸以与虚拟线VL交叉。
第一下扫描线SL1a和下发射控制线EMLa中的每一者可以在x方向上延伸。在平面图中，第一下扫描线SL1a可以与下发射控制线EMLa分开，第一栅极电极G1和/或第一电容器电极CE1位于第一下扫描线SL1a和下发射控制线EMLa之间。
第一下扫描线SL1a可以包括第二栅极电极G2和第三电容器电极CE3。第一下扫描线SL1a的部分可以包括在y方向上具有比其他部分的宽度大的宽度的部分。具有相对更大宽度的部分可以对应于第三电容器电极CE3。下发射控制线EMLa可以包括第五栅极电极G5和第六栅极电极G6。
第一下扫描线SL1a可以包括第七栅极电极G7"。第一下扫描线SL1a可以对应于第七晶体管T7"(参照图3)的第二扫描线的子层(即，第二下扫描线SL2a")，第七晶体管T7"连接到布置在上面参照图3描述的第(N+1)行(未示出)中的子像素电路区域中的第一晶体管至第六晶体管。
第一下扫描线SL1a和下发射控制线EMLa可以各自包括与第一栅极电极G1和/或第一电容器电极CE1的材料相同的材料，并且其预定的材料与上面参照图4描述的材料相同。
参照图3、图4和图9，形成或提供第一层间绝缘层113(参照图4)，并且然后，可以形成或提供第二电容器电极CE2、第三下栅极线SL3aa和第四下栅极线SL4aa。布置在第一子像素电路区域PCA1和第二子像素电路区域PCA2中的第二电容器电极CE2可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL对称。第三下栅极线SL3aa和第四下栅极线SL4aa中的每一者可以从第一子像素电路区域PCA1和第二子像素电路区域PCA2延伸以与虚拟线VL交叉。
第二电容器电极CE2可以与第一电容器电极CE1重叠，并且可以在第二电容器电极CE2中限定暴露第一电容器电极CE1的部分的孔CE2-H。在平面图中，整个孔CE2-H可以被形成第二电容器电极CE2的材料部分所围绕。第二电容器电极CE2在平面图中可以具有环形。第一电容器电极CE1和第二电容器电极CE2可以构成第一电容器Cst。
第三下栅极线SL3aa和第四下栅极线SL4aa中的每一者可以在x方向上延伸。第三下栅极线SL3aa可以与第四下栅极线SL4aa分开，第一下扫描线SL1a位于第三下栅极线SL3aa与第四下栅极线SL4aa之间。第四下栅极线SL4aa可以包括第三下栅极电极G3a，并且第三下栅极线SL3aa可以包括第四下栅极电极G4a。
第二电容器电极CE2、第三下栅极线SL3aa、第四下栅极线SL4aa可以包括相同的材料，并且设置在相同的层(例如，第一层间绝缘层113(参照图4))上。第三下栅极线SL3aa和第四下栅极线SL4aa包括与上面参照图4描述的第二电容器电极CE2的材料相同的材料。
参照图3、图4和图10，在图9的结构上形成或设置第二层间绝缘层114(参照图4)，并且然后，可以形成或设置氧化物半导体图案OSL。布置在第一子像素电路区域PCA1和第二子像素电路区域PCA2的每一者中的氧化物半导体图案OSL可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL对称。
对于此，图10示出了布置在第一子像素电路区域PCA1和第二子像素电路区域PCA2的每一者中的氧化物半导体图案OSL。氧化物半导体图案OSL可以包括氧化物基半导体材料，例如Zn氧化物、In-Zn氧化物或Ga-In-Zn氧化物等。在实施例中，氧化物半导体图案OSL可以包括在ZnO中包含诸如铟(In)、镓(Ga)或锡(Sn)的金属的In-Ga-Zn-O(IGZO)、In-Sn-Zn-O(ITZO)或In-Ga-Sn-Zn-O(IGTZO)半导体。
氧化物半导体图案OSL可以包括第三晶体管T3(参照图3)的第三半导体层A3和第四晶体管T4(参照图3)的第四半导体层A4。第三半导体层A3和第四半导体层A4可以彼此连接并且形成或提供为一体。
第三半导体层A3可以包括第三沟道区C3、第一区B3和第二区D3。第一区B3与第二区D3设置在第三沟道区C3的相对两侧上。第三半导体层A3的第一区B3和第二区D3是掺杂有杂质的区，并且具有比第三沟道区C3的导电率高的导电率。第一区B3和第二区D3中的一者可以是源极区，并且另一者可以是漏极区。
第四半导体层A4可以包括第四沟道区C4、第一区B4和第二区D4。第一区B4与第二区D4设置在第四沟道区C4的相对两侧上。第四半导体层A4的第一区B4和第二区D4是掺杂有杂质的区，并且具有比第四沟道区C4的导电率高的导电率。第一区B4和第二区D4中的一者可以是源极区，并且另一者可以是漏极区。
氧化物半导体图案OSL可以包括第四电容器电极CE4。氧化物半导体图案OSL的与第三电容器电极CE3(参照图8)重叠的部分可以对应于第四电容器电极CE4。第三电容器电极CE3和第四电容器电极CE4可以构成第二电容器Cbt(参照图3)。
虽然图10中示出了第一子像素电路区域PCA1和第二子像素电路区域PCA2中的氧化物半导体图案OSL彼此连接，但是实施例不限于此。在另一实施例中，第一子像素电路区域PCA1中的氧化物半导体图案OSL可以不连接到第二子像素电路区域PCA2中的氧化物半导体图案OSL。
参照图3、图4和图11，可以在图10的结构上形成或设置第三上栅极线SL3ba和第四上栅极线SL4ba。第三上栅极线SL3ba和第四上栅极线SL4ba中的每一者可以从第一子像素电路区域PCA1和第二子像素电路区域PCA2延伸以与虚拟线VL交叉，并且相对于虚拟线VL对称。
第四上栅极线SL4ba的至少部分可以与第四下栅极线SL4aa重叠，氧化物半导体图案OSL位于第四上栅极线SL4ba的该至少部分和第四下栅极线SL4aa之间。第四上栅极线SL4ba包括第三上栅极电极G3b。
第三上栅极线SL3ba的至少部分可以与第三下栅极线SL3aa重叠，氧化物半导体图案OSL位于第三上栅极线SL3ba的该至少部分和第三下栅极线SL3aa之间。第三上栅极线SL3ba包括第四上栅极电极G4b。
第三上栅极线SL3ba和第四上栅极线SL4ba可以包括与上面参照图4描述的第三上栅极电极G3b的材料相同的材料。
参照图3、图4和图12，在图11的结构上形成或设置第三层间绝缘层116(参照图4)，并且然后，可以形成或设置第一连接电极NM1、第二连接电极NM2、第三连接电极NM3、第四连接电极NM4、第五连接电极NM5、第六连接电极NM6、第七连接电极NM7、第八连接电极NM8、第九连接电极NM9、第十连接电极NM10、第十一连接电极NM11以及节点连接电极171。布置在第一子像素电路区域PCA1中的第一连接电极NM1、第二连接电极NM2、第三连接电极NM3、第四连接电极NM4、第五连接电极NM5、第六连接电极NM6、第七连接电极NM7、第八连接电极NM8、第九连接电极NM9、第十连接电极NM10、第十一连接电极NM11以及节点连接电极171与布置在第二子像素电路区域PCA2中的第一连接电极NM1、第二连接电极NM2、第三连接电极NM3、第四连接电极NM4、第五连接电极NM5、第六连接电极NM6、第七连接电极NM7、第八连接电极NM8、第九连接电极NM9、第十连接电极NM10、第十一连接电极NM11以及节点连接电极171可以相对于在第一子像素电路区域PCA1和第二子像素电路区域PCA2之间的虚拟线VL对称。
参照图12和图15，第一连接电极NM1可以将第一硅半导体图案PSL1的第一半导体层A1电连接到氧化物半导体图案OSL的第三半导体层A3。如图15中所示，第一连接电极NM1可以通过第一接触孔CNT1连接到作为第一半导体层A1的部分的第二区D1，并且通过第二接触孔CNT2连接到作为第三半导体层A3的部分的第二区D3。
在第一连接电极NM1和第一半导体层A1之间的第一连接点(例如，第一接触孔CNT1)是结构薄弱部分。在那部分很容易发生细微裂纹。为了防止发生细微裂纹和/或即使发生细微裂纹也防止细微裂纹扩散到周围，底金属层BML可以延伸到在第一连接电极NM1和第一半导体层A1之间的第一连接点CNT1下方。这意味着，第一连接点CNT1可以在第一连接电极NM1和第一半导体层A1之间形成连接，并且底金属层BML可以定位在第一连接点CNT1下方。当底金属层BML的部分与第一连接点CNT1重叠时，底金属层BML也可以定位在第一连接点CNT1下方。对于此，图15中示出了底金属层BML的主部分BML-m与第一半导体层A1的第一沟道区C1重叠，并且延伸以与作为在第一连接电极NM1和第一半导体层A1之间的第一连接点的第一接触孔CNT1重叠。底金属层BML的主部分BML-m可以不仅与第一半导体层A1的第一沟道区C1和第二区D1重叠，而且与第一栅极电极G1的整个区域重叠。
第一连接电极NM1可以与底金属层BML的整个主部分BML-m重叠。在实施例中，底金属层BML的主部分BML-m可以与在第一连接电极NM1和第三半导体层A3之间的第二连接点(例如，第二接触孔CNT2(也称为第二连接点CNT2))重叠。换言之，底金属层BML可以与第一连接点CNT1和第二连接点CNT2重叠。从而，底金属层BML可以定位在第一连接点CNT1下方和第二连接点CNT2下方。第一连接点CNT1可以具有比第二连接点CNT2大的深度。因此，第一连接点CNT1可以定位比第二连接点CNT2靠近底金属层BML。
第一连接电极NM1与第二电容器电极CE2相邻但不与第二电容器电极CE2重叠。在平面图中，第一连接电极NM1的一个侧面可以在x方向上与第二电容器电极CE2的一个侧面分开第一距离d1。第一距离d1是在第一连接电极NM1和第二电容器电极CE2之间的最短距离并且可以大于或等于约0.5微米(μm)。为了防止或减少因在第一连接电极NM1与其下方的第二电容器电极CE2之间的结构干扰而导致的细微裂纹的发生，可以优选的是，第一距离d1大于或等于约1μm。
节点连接电极171可以将第一栅极电极G1电连接到第三半导体层A3的第一区B3。
重新参照图12，第二连接电极NM2可以通过接触孔CNT将第四下栅极线SL4aa电连接到第四上栅极线SL4ba。第四下栅极线SL4aa和第四上栅极线SL4ba可以构成第四下扫描线SL4a。
第三连接电极NM3可以通过接触孔CNT将第三下栅极线SL3aa电连接到第三上栅极线SL3ba。第三下栅极线SL3aa和第三上栅极线SL3ba可以构成第三下扫描线SL3a。
第四连接电极NM4可以连接到第一下扫描线SL1a，并且第五连接电极NM5可以连接到下发射控制线EMLa。第六连接电极NM6可以连接到第六半导体层A6的部分，并且第七连接电极NM7可以连接到第七半导体层A7"的部分(例如，图7的第一区B7")。第八连接电极NM8可以连接到第四半导体层A4的部分。第九连接电极NM9可以连接到第七半导体层A7"的另一部分(例如，图7的第二区D7")。第十连接电极NM10可以连接到第二半导体层A2，并且第十一连接电极NM11可以连接到第二电容器电极CE2。
在平面图中，第一子像素电路区域PCA1和第二子像素电路区域PCA2可以被谷VY围绕。图12的谷VY是上面参照图4或图5描述的谷VY。通过去除每个无机绝缘层的部分而限定的谷VY可以部分地填充有有机绝缘材料。
参照图3、图4、图12和图13，在图12的结构上形成或设置第一有机绝缘层121(参照图4)，并且然后，可以形成或设置第一上扫描线SL1b、第三上扫描线SL3b、第四上扫描线SL4b、上发射控制线EMLb、第一初始化电压线VIL1、第二初始化电压线VIL2"、第二十连接电极NM20和第二十一连接电极NM21。第一上扫描线SL1b、第三上扫描线SL3b、第四上扫描线SL4b、上发射控制线EMLb、第一初始化电压线VIL1、第二初始化电压线VIL2"可以在x方向上延伸以与虚拟线VL交叉。
第一上扫描线SL1b可以连接到第四连接电极NM4(参照图12)。第一上扫描线SL1b可以通过第四连接电极NM4(参照图12)电连接到第一下扫描线SL1a(参照图12)。图12中所示的第一下扫描线SL1a可以在x方向上延伸并且具有孤立的形状，并且因此，第一下扫描线SL1a的两个相对端没有延伸超过谷VY。相比之下，图13中所示的第一上扫描线SL1b可以在x方向上延伸并与谷VY交叉。第一下扫描线SL1a可以通过第一上扫描线SL1b电连接到布置在相同行中的另一第一下扫描线，其间有谷VY。
第三上扫描线SL3b可以连接到第三连接电极NM3(参照图12)。第三上扫描线SL3b可以通过第三连接电极NM3(参照图12)电连接到第三下扫描线SL3a(参照图12)。图12中所示的第三下扫描线SL3a可以在x方向上延伸并且具有孤立的形状，并且因此，第三下扫描线SL3a的两个相对端没有延伸超过谷VY。相比之下，图13中所示的第三上扫描线SL3b可以在x方向上延伸并与谷VY交叉。第三下扫描线SL3a可以通过第三上扫描线SL3b电连接到布置在相同行中的另一第三下扫描线，其间有谷VY。
第四上扫描线SL4b可以连接到第二连接电极NM2(参照图12)。第四上扫描线SL4b可以通过第二连接电极NM2(参照图12)电连接到第四下扫描线SL4a(参照图12)。在平面图中，图12中所示的第四下扫描线SL4a可以在x方向上延伸并且具有孤立的形状，并且因此，第四下扫描线SL4a的两个相对端没有延伸超过谷VY。相比之下，图13中所示的第四上扫描线SL4b可以在x方向上延伸并与谷VY交叉。第四下扫描线SL4a可以通过第四上扫描线SL4b电连接到布置在相同行中的另一第四下扫描线，其间有谷VY。
上发射控制线EMLb可以连接到第五连接电极NM5(参照图12)。上发射控制线EMLb可以通过第五连接电极NM5(参照图12)电连接到下发射控制线EMLa(参照图12)。图12中所示的下发射控制线EMLa可以在x方向上延伸并且具有孤立的形状，并且因此，下发射控制线EMLa的两个相对端没有延伸超过谷VY。相比之下，图13中所示的上发射控制线EMLb可以在x方向上延伸并与谷VY交叉。下发射控制线EMLa可以通过上发射控制线EMLb电连接到布置在相同行中的另一发射控制线，其间有谷VY。
第一初始化电压线VIL1可以连接到第八连接电极NM8(参照图12)，并且第二初始化电压线VIL2"可以连接到第九连接电极NM9(参照图12)。第一初始化电压线VIL1可以向第四晶体管T4(参照图3)提供第一初始化信号。第二初始化电压线VIL2"可以向第七晶体管T7"(参照图3)提供第二初始化信号。
第二十连接电极NM20可以连接到第十连接电极NM10(参照图12)，并且第二十一连接电极NM21可以连接到第十一连接电极NM11(参照图12)。连接线ML可以连接到第六连接电极NM6(参照图12)。连接线ML在y方向上延伸，用于电连接第六晶体管T6(参照图3)和第七晶体管T7(参照图3)。第六晶体管T6布置在图3中第N行中的第一子像素电路区域PCA1和/或第二子像素电路区域PCA2中，并且第七晶体管T7布置在上面参照图3描述的第(N-1)行中。另一连接线ML"在y方向上延伸以电连接第七晶体管T7"到第六晶体管T6。第七晶体管T7"布置在第N行中并且布置在第一子像素电路区域PCA1和/或第二子像素电路区域PCA2中，并且第六晶体管T6布置在第(N+1)行(未示出)中。
第一上扫描线SL1b、第三上扫描线SL3b、第四上扫描线SL4b、上发射控制线EMLb、第一初始化电压线VIL1、第二初始化电压线VIL2"、连接线ML和ML"、第二十连接电极NM20和第二十一连接电极NM21可以各自包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。在实施例中，第一上扫描线SL1b、第三上扫描线SL3b、第四上扫描线SL4b、上发射控制线EMLb、第一初始化电压线VIL1、第二初始化电压线VIL2"、连接线ML和ML"、第二十连接电极NM20和第二十一连接电极NM21可以各自具有钛层、铝层和钛层堆叠的三层结构。
参照图3、图4、图13和图14，在图13的结构上形成或设置第二有机绝缘层123(参照图4)，并且然后，形成或设置数据线DL、驱动电压线PL和第三十连接电极NM30。数据线DL和驱动电压线PL可以在y方向上延伸。
数据线DL连接到第二十连接电极NM20(参照图13)。数据线DL可以通过其下方的第二十连接电极NM20(参照图13)和第十连接电极NM10(参照图12)向第二半导体层A2(参照图12)提供数据信号。
驱动电压线PL连接到第二十一连接电极NM21(参照图13)。驱动电压线PL可以通过其下方的第二十一连接电极NM21(参照图13)和第十一连接电极NM11(参照图12)电连接到第二电容器电极CE2(参照图12)。
第三十连接电极NM30连接到连接线ML。第三十连接电极NM30可以连接到参照图4描述的发光二极管LED(参照图4)的第一电极210(参照图4)。
数据线DL和驱动电压线PL可以横跨谷VY在y方向上延伸。数据线DL和驱动电压线PL可以各自包括铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且包括包含上述材料的单层或多层结构。在实施例中，数据线DL、驱动电压线PL以及连接线ML和ML"可以各自具有钛层、铝层和钛层堆叠的三层结构。
在实施例中，可以通过降低因外部冲击引起的显示变形率来减少细微裂纹的发生。即使当细微裂纹发生时，也可以减少细微裂纹向周围扩散。然而，本公开的范围不受此效果限制。
应当理解的是，本文描述的实施例应当仅被认为是描述性的，而不是为了限制的目的。每个实施例中的特征或优点的描述通常应当被认为可用于其他实施例中的其他类似特征或优点。虽然已经参照附图描述了实施例，但是本领域技术人员将理解的是，在不脱离所附权利要求中所限定的精神和范围的情况下，可以对其中的形式和细节进行各种改变。

Claims (20)

1.一种显示设备，其中，所述显示设备包括：
基底；
第一硅基晶体管，设置在所述基底之上，并且包括彼此重叠的第一半导体层和第一栅极电极，所述第一半导体层包括硅基半导体；
至少一个绝缘层，在所述第一栅极电极上；
第一氧化物基晶体管，包括在所述至少一个绝缘层上的半导体层，所述半导体层包括氧化物基半导体；
第一连接电极，将所述第一硅基晶体管的所述第一半导体层电连接到所述第一氧化物基晶体管的所述半导体层；以及
底金属层，设置在所述基底和所述第一硅基晶体管之间，并且与所述第一硅基晶体管的所述第一半导体层重叠，
其中，所述底金属层的部分与在所述第一半导体层的部分和所述第一连接电极之间的第一连接点重叠。
2.根据权利要求1所述的显示设备，其中，所述第一半导体层包括弯曲的沟道区、以及布置在所述沟道区一侧上并且连接到所述第一连接电极的漏极区，
其中，所述底金属层的所述部分与所述第一半导体层的弯曲的所述沟道区以及所述漏极区重叠。
3.根据权利要求1所述的显示设备，其中，所述底金属层的所述部分与在所述第一连接电极和所述第一氧化物基晶体管的所述半导体层之间的第二连接点重叠。
4.根据权利要求1所述的显示设备，其中，所述底金属层具有恒定电压的电压电平。
5.根据权利要求1所述的显示设备，其中，所述显示设备还包括：多个无机绝缘层，在所述基底和所述第一连接电极之间，其中，所述多个无机绝缘层包括所述至少一个绝缘层；
并且，具有第一深度的谷在厚度方向上限定在所述多个无机绝缘层中。
6.根据权利要求5所述的显示设备，其中，所述谷的至少部分填充有有机绝缘材料。
7.根据权利要求5所述的显示设备，其中，所述显示设备还包括：
第二硅基晶体管，包括第二半导体层和第二栅极电极，其中，所述第二半导体层包括硅基半导体，并且所述第二栅极电极与所述第二半导体层重叠；以及
第一下扫描线，电连接到所述第二硅基晶体管的所述第二栅极电极，
其中，所述第一下扫描线在平面图中具有孤立的形状，并且在所述平面图中电连接到设置在所述第一下扫描线上且与所述谷交叉的第一上扫描线。
8.根据权利要求1所述的显示设备，其中，所述显示设备还包括存储电容器，所述存储电容器包括在所述第一硅基晶体管上彼此重叠的第一电容器电极和第二电容器电极，
其中，所述至少一个绝缘层包括：
第一层间绝缘层，在所述第一电容器电极和所述第二电容器电极之间；以及
第二层间绝缘层，在所述第一层间绝缘层之上，并且
其中，所述第二电容器电极设置在所述第二层间绝缘层下面，并且所述第一氧化物基晶体管的所述半导体层设置在所述第二层间绝缘层上。
9.根据权利要求8所述的显示设备，其中，在平面图中，所述第二电容器电极与所述第一连接电极相邻，并且所述第二电容器电极不与所述第一连接电极重叠。
10.根据权利要求9所述的显示设备，其中，在所述平面图中，在彼此相邻的所述第二电容器电极的一侧边与所述第一连接电极的一侧边之间的距离大于或等于0.5微米。
11.一种显示设备，其中，所述显示设备包括：
基底；
底金属层，设置在所述基底上；
第一硅基半导体图案，设置在所述底金属层上并且包括第一半导体层；
氧化物基半导体图案，与所述第一硅基半导体图案分开；以及
第一连接电极，将所述第一硅基半导体图案的部分电连接到所述氧化物基半导体图案的部分，
其中，所述底金属层的部分与在所述第一硅基半导体图案的部分和所述第一连接电极之间的第一连接点重叠。
12.根据权利要求11所述的显示设备，其中，所述第一硅基半导体图案的所述第一半导体层包括弯曲的沟道区以及杂质区，所述杂质区布置在所述沟道区的一侧并且连接到所述第一连接电极，
其中，所述底金属层的所述部分与所述第一半导体层的弯曲的所述沟道区以及所述杂质区重叠。
13.根据权利要求11所述的显示设备，其中，所述底金属层的所述部分与在所述第一连接电极和所述氧化物基半导体图案之间的第二连接点重叠。
14.根据权利要求11所述的显示设备，其中，所述底金属层具有恒定电压的电压电平。
15.根据权利要求11所述的显示设备，其中，所述显示设备还包括：多个无机绝缘层，在所述基底与所述第一连接电极之间，其中，具有第一深度的谷在厚度方向上限定在所述多个无机绝缘层中。
16.根据权利要求15所述的显示设备，其中，所述谷的至少部分填充有有机绝缘材料。
17.根据权利要求15所述的显示设备，其中，所述显示设备还包括：第一下扫描线，在所述第一硅基半导体图案上，
其中，所述第一硅基半导体图案还包括连接到所述第一半导体层的第二半导体层，并且所述第一下扫描线与所述第二半导体层的部分重叠。
18.根据权利要求17所述的显示设备，其中，在平面图中，所述第一下扫描线电连接到设置在所述第一下扫描线上且与所述谷交叉的第一上扫描线。
19.根据权利要求11所述的显示设备，其中，所述显示设备还包括：第一电容器，与所述第一硅基半导体图案的所述第一半导体层重叠，
其中，所述第一电容器包括第一电容器电极和在所述第一电容器电极上的第二电容器电极。
20.根据权利要求19所述的显示设备，其中，在平面图中，所述第二电容器电极与所述第一连接电极相邻，并且所述第二电容器电极不与所述第一连接电极重叠。
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