KR20240080609A - 표시 장치 - Google Patents

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KR20240080609A
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박제형
김상진
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엘지디스플레이 주식회사
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Abstract

본 명세서는 표시 장치에 관한 발명으로, 본 명세서의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 제1 전원 배선, 및 복수의 제1 전원 배선과 교차하도록 배치되고, 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함한다. 따라서, 표시 장치의 휘도를 개선하고, 얼룩 발생을 방지할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 표시 장치의 휘도를 개선하고, 얼룩 발생을 방지할 수 있는 표시 장치를 제공하는 것이다.
정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 전기 습윤 표시 장치(Electro-Wetting Display; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등을 들 수 있다.
유기 발광 표시 장치로 대표되는 전계 발광 표시 장치는 자체 발광 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각, 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
본 명세서의 실시예가 해결하고자 하는 과제는 휘도 균일도가 개선된 표시 장치를 제공하는 것이다.
본 명세서의 실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 제1 전원 배선, 및 복수의 제1 전원 배선과 교차하도록 배치되고, 복수의 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함한다.
본 명세서의 다른 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 전원 배선, 및 표시 영역에서 복수의 전원 배선과 교차하여 연결되고, 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 금속층을 포함한다.
본 명세서의 또 다른 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 전원 배선, 및 표시 영역 및 비표시 영역에서 복수의 전원 배선과 교차하도록 배치되고, 비표시 영역에서 복수의 전원 배선에 전기적으로 연결되는 차폐층을 포함하고, 복수의 전원 배선은 비표시 영역에서 기판을 둘러싸는 형상을 가진다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 표시 장치는 표시 영역에서 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 제2 전원 배선을 제1 전원 배선과 교차하도록 배치되도록 추가함으로써, 표시 영역에서 제1 전원 배선과 제2 전원 배선이 메쉬 형태를 이루면서 전기적으로 연결되어, 컨택 저항 증가에 따른 휘도 감소 문제를 방지하여 휘도 균일도를 개선할 수 있다.
본 명세서의 표시 장치는 마스크 저감 공정에 적용할 수 있어 제조 공정이 단순화되고, 제조 비용을 저감할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 하나의 서브 화소의 구조를 나타내는 등가 회로도이다.
도 3은 도 2의 서브 화소의 개략적인 평면도이다.
도 4는 도 3의 IV-IV'에 따른 단면도이다.
도 5는 도 3의 V-V'에 따른 단면도이다.
도 6은 도 1의 X 영역의 개략적인 평면도이다.
도 7은 도 6의 VII-VII'에 따른 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 명세서의 실시예에 대해 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에서는 설명의 편의를 위해 표시 장치의 다양한 구성 요소 중 기판(110)만을 도시하였다.
기판(110)은 표시 장치에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 기판(110)은 투명한 절연 물질, 예를 들어, 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에는 복수의 서브 화소가 배치된다. 기판(110) 상에는 복수의 게이트 배선과 복수의 데이터 배선이 교차되어 배치될 수 있다. 복수의 서브 화소 각각을 색을 발광할 수 있다. 복수의 서브 화소 각각이 발광함에 기초하여 영상이 구현될 수 있다. 복수의 서브 화소 각각은 게이트 배선과 데이터 배선에 연결될 수 있다. 발광하는 복수의 서브 화소가 배치되는 영역은 표시 영역(AA)으로 표현될 수 있다. 표시 영역(AA)의 외곽에 배치되고 복수의 화소가 배치되지 않는 영역은 비표시 영역(NA)으로 표현될 수 있다.
표시 영역(AA)에는 영상을 표시하기 위한 표시부 및 표시부를 구동하기 위한 회로부가 형성될 수 있다. 예를 들어, 표시 장치가 유기 발광 표시 장치인 경우, 표시부는 발광 소자를 포함할 수 있다. 즉, 표시부는 애노드, 애노드 상의 유기 발광층 및 유기 발광층 상의 캐소드를 포함할 수 있다. 유기 발광층은, 예를 들어, 정공 수송층, 정공 주입층, 유기 발광층, 전자 주입층 및 전자 수송층으로 구성될 수 있다. 다만, 표시 장치가 액정 표시 장치인 경우, 표시부는 액정층을 포함하도록 구성될 수도 있다. 이하에서는 설명의 편의를 위해 표시 장치가 유기 발광 표시 장치인 것을 가정하여 설명하나, 이에 제한되는 것은 아니다.
회로부는 발광 소자를 구동하기 위한 다양한 트랜지스터, 커패시터 및 배선을 포함할 수 있다. 예를 들어, 회로부는 구동 트랜지스터, 스위칭 트랜지스터, 스토리지 커패시터, 게이트 배선 및 데이터 배선 등과 같은 다양한 구성 요소로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다.
비표시 영역(NA)은 벤딩 되어 전면에서 보이지 않거나 케이스(미도시)에 의해 가려질 수 있으며 베젤 영역이라고도 지칭될 수 있다.
비표시 영역(NA)은 도 1에 도시된 바와 같이 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 다만, 이에 제한되지 않고, 비표시 영역(NA)은 표시 영역(AA)에서 연장된 영역으로 정의될 수 있다. 또한, 비표시 영역(NA)은 표시 영역(AA)의 복수의 변으로부터 연장되는 것으로 정의될 수도 있다.
도 1에서는 비표시 영역(NA)이 외곽부가 굴곡진(curved) 형태의 표시 영역(AA)을 둘러싸고 있는 것으로 도시하였으나, 표시 영역(AA)과 비표시 영역(NA)의 형태 및 배치는 이에 제한되지 않는다. 즉, 표시 영역(AA) 및 비표시 영역(NA)은 플렉서블 표시 장치를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 예를 들어, 표시 장치가 자동차의 앞 유리 중 운전자나 조수석에서 바라보는 일부 표면, 또는 자동차 앞 유리 전체에 적용될 경우, 표시 영역(AA) 및 비표시 영역(NA)의 에지부는 자동차의 앞 유리의 에지부와 같이, 직선이 아닌 가장 자리가 굴곡진(curved) 형태일 수 있다. 다만, 본 명세서는 이에 제한되지 않고, 표시 영역(AA)의 예시적 형태는 사각형, 오각형, 육각형, 원형, 타원형 등일 수도 있다.
비표시 영역(NA)에는 표시 영역(AA)의 유기 발광 소자를 구동하기 위한 다양한 배선 및 회로 등이 배치될 수 있다. 예를 들어, 비표시 영역(NA)에는 표시 영역(AA)의 다수의 서브 화소 및 회로로 신호를 전달하기 위한 링크 배선, GIP(Gate-In-Panel) 배선, 서브 화소에 전원 전압을 전달하는 전원 배선(VDD), 또는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있으나, 이에 제한되지 않는다.
실시예에서, 전원 배선(VDD)는 비표시 영역(NA)에 배치될 수 있다. 전원 배선(VDD)는 비표시 영역(NA)에 대응하는 기판(110) 상에서 기판(110)의 외곽을 따라 배치될 수 있다. 예를 들어, 전원 배선(VDD)는 기판(110)을 둘러싸는 형상으로 배치될 수 있다.
실시예에서, 전원 배선(VDD)은 비표시 영역(NA)의 적어도 일부에서 광을 차단하는 역할을 수행하는 차폐층과 연결될 수 있다. 예를 들어, 차폐층은 표시 영역(AA)과 비표시 영역(NA)을 가로지르도록 배치될 수 있는데, 이러한 경우 전원 배선(VDD)은 비표시 영역(NA)의 적어도 일부에서 차폐층의 적어도 일부와 중첩될 수 있다. 전원 배선(VDD)과 차폐층은 중첩되는 부분에서 서로 연결될 수 있다. 전원 배선(VDD)과 차폐층이 연결되는 부분에는 컨택홀이 형성될 수 있고, 컨택홀을 통해 전원 배선(VDD)과 차폐층이 연결될 수 있다.
또한, 도시하지는 않았지만 표시 장치는 복수의 터치 전극을 포함하는 터치 감지부를 포함할 수 있다. 복수의 터치 전극에는 터치 신호를 전달하는 터치 라우팅 배선이 배치될 수 있다.
표시 장치는, 다양한 신호를 생성하거나 표시 영역(AA) 내의 화소를 구동하기 위한 다양한 부가 요소들을 더 포함할 수 있다. 화소를 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전(Electro Static Discharge; ESD) 회로 등을 포함할 수 있다. 표시 장치는 화소의 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 표시 장치는 터치 감지 기능, 사용자 인증 기능(예; 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 더 포함할 수 있다. 상기 언급된 부가 요소들은 비표시 영역(NA) 및/또는 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
이하에서는, 표시 장치의 복수의 서브 화소의 화소 회로에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.
도 2는 본 명세서의 일 실시예에 따른 하나의 서브 화소의 구조를 나타내는 등가 회로도이다.
도 2를 참조하면, 표시 장치의 표시 영역(AA)에 배치된 복수의 서브 화소는 각각 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 화소 구동 회로를 구비한다. 화소 구동 회로는 구동 트랜지스터(DT), 제1 내지 제5 트랜지스터(T1~T5) 및 스토리지 커패시터(Cstg)를 포함한다.
발광 소자(ED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 발광 소자(ED)는 애노드 전극과 캐소드 전극 사이에 배치된 다층의 유기 화합물층을 포함할 수 있다. 애노드 전극은 각 서브 화소에 배치되는 화소 전극일 수 있으며, 각 서브 화소의 구동 트랜지스터(DT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극은 복수의 서브 화소에 공통으로 배치되는 공통 전극일 수 있으며, 구동 전압(VDD)이 인가될 수 있다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 발광 소자(ED)의 애노드 전극은 제4 노드(N4)에 접속되고, 발광 소자의 캐소드 전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
예를 들어, 애노드 전극은 화소 전극일 수 있고, 캐소드 전극은 공통 전극일 수 있다. 이와 반대로, 애노드 전극은 공통 전극일 수 있고, 캐소드 전극은 화소 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극은 화소 전극이고, 캐소드 전극은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 이 경우, 발광 소자(ED)가 유기 발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 소스-게이트 간 전압(Vsg)에 따라 발광 소자(ED)에 인가되는 구동 전류를 제어한다. 구동 트랜지스터(DT)의 소스 전극은 구동 전압(VDD) 배선에 접속되고, 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제2 노드(N2)에 접속된다.
제1 트랜지스터(T1)는 데이터 배선에 연결되는 소스 전극, 제3 노드(N3)에 연결되는 드레인 전극 및 제1 스캔 신호(SCAN 1)가 인가되는 게이트 전극을 포함한다. 그 결과, 제1 트랜지스터(T1)는 제1 스캔 신호(SCAN 1)에 응답하여, 데이터 배선으로부터 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(DT)의 소스 전극인 제3 노드 (N3)에 인가한다.
제2 트랜지스터(T2)는 제2 노드(N2)에 접속되는 소스 전극, 제1 노드(N1)에 접속되는 드레인 전극 및 제2 스캔 신호(SCAN 2)가 인가되는 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 제2 스캔 신호(SCAN 2)에 응답하여, 구동 트랜지스터(DT)의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다.
제3 트랜지스터(T3)는 기준 전압(Vref)의 입력단에 연결되는 소스 전극, 제3 노드(N3)에 연결되는 드레인 전극 및 발광 신호(EM)가 인가되는 게이트 전극을 포함한다. 그 결과, 제3 트랜지스터(T3)는 발광 신호(EM)에 응답하여 기준 전압(Vref)을 제3 노드(N3)에 인가한다.
제4 트랜지스터(T4)는 제2 노드(N2)에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 발광 신호(EM)가 인가되는 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 발광 신호(EM)에 응답하여 제4 트랜지스터(T4)의 소스 전극인 제2 노드(N2)와 제4 트랜지스터(T4)의 드레인 전극인 제4 노드(N4) 간의 전류 패스를 형성한다. 즉, 제4 트랜지스터(T4)는 발광 신호(EM)에 응답하여 구동 트랜지스터(DT)와 발광 소자(ED) 간의 전 류 패스를 형성한다.
제5 트랜지스터(T5)는 제4 노드(N4)에 연결되는 드레인 전극, 기준 전압(Vref)의 입력단에 연결되는 소스 전극 및 제2 스캔 신호(SCAN 2)가 인가되는 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 제2 스캔 신호(SCAN 2)에 응답하여 기준 전압(Vref)을 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 전극 및 제3 노드(N3)에 연결되는 제2 전극을 포함한다. 스토리지 커패시터(Cst)에 구동 트랜지스터(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 충전된다. 따라서, 데이터 전압(Vdata)은 구동 트랜지스터(DT)의 문턱 전압(Vth)만큼 보상되기 때문에서 화소들 간에 구동 트랜지스터(DT)의 특성 편차가 보상될 수 있다.
예를 들어, 서브 화소는 보조 커패시터(Cgv)를 더 포함할 수 있다.
보조 커패시터(Cgv)는 구동 전압(VDD) 배선과 제1 노드(N1) 사이에 연결된다. 보조 커패시터(Cgv)는 구동 트랜지스터(DT)의 게이트 전극의 전압이 원치 않는 커플링 현상에 의해서 변하는 것을 방지한다.
각 서브 화소는 도 2에 도시된 바와 같이 6개의 트랜지스터(DT, T1~T5)와 1 개의 커패시터(Cst)를 포함하는 구조를 가질 수 있으나, 이에 제한되지 않고, 경우에 따라서 1개 이상의 트랜지스터를 더 포함하거나, 또는 1개 이상의 커패시터를 더 포함할 수도 있다.
도 3은 도 2의 서브 화소의 개략적인 평면도이다. 도 4는 도 3의 IV-IV'에 따른 단면도이다. 도 5는 도 3의 V-V'에 따른 단면도이다.
도 3을 참조하면, 서브 화소에는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 구동 트랜지스터(DT) 및 하나의 스토리지 커패시터(Cst)가 배치된다.
또한, 서브 화소에는 고전위 전원 전압을 전달하는 제1 전원 배선 (VDD1), 제1 전원 배선(VDD1)과 교차하도록 배치되고, 서브 화소에 전원 전압을 공급하는 제2 전원 배선(VDD2), 데이터 전압을 전달하는 데이터 배선(DL), 제1 스캔 신호를 전달하는 제1 스캔 배선(scan1), 제2 스캔 신호를 전달하는 제2 스캔 배선(scan2), 발광 제어 신호를 전달하는 발광 제어 신호 배선(EM), 기준 전압을 전달하는 기준 전압(Vref) 배선이 지나가도록 배치될 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)는 도 2를 참조하여 상세히 설명하였으므로, 중복 설명은 생략한다. 다만, 평면 상에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)의 배치는 도 3에 도시된 실시예에 제한되지 않으며 다양하게 변경될 수 있다.
이하에서는, 하나의 서브 화소의 단면 구조에 대한 보다 상세한 설명을 위해 도 4 및 도 5를 함께 참조한다.
도 4를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치는 기판(SUB) 상부에 트랜지스터층(TRL)이 배치되고, 트랜지스터층(TRL) 상부에 평탄화층(PLN)이 배치될 수 있다. 또한, 평탄화층(PLN) 상부에 발광 소자층(EDL)이 배치되고, 발광 소자층(EDL) 상부에 봉지층(ENCAP)이 배치되며, 봉지층(ENCAP) 상부에 터치 감지층(TSL)이 배치되고, 터치 감지층(TSL) 상부에 보호층(PAC)이 배치될 수 있다.
기판(SUB)은 표시 장치에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 기판(SUB, 110)은 제1 기판(110a)과 제2 기판(110b) 및 층간 절연막(110c)을 포함할 수 있다. 층간 절연막(110c)은 제1 기판(110a)과 제2 기판(110b) 사이에 배치될 수 있다. 이와 같이 기판(SUB)을 제1 기판(110a)과 제2 기판(110b) 및 층간 절연막(110c)으로 구성함으로써, 수분 침투를 방지할 수 있다. 예를 들어, 제1 기판(110a) 및 제2 기판(110b)은 폴리이미드(polyimide; PI) 기판일 수 있다.
트랜지스터층(TRL)에는, 구동 트랜지스터(DT) 등의 트랜지스터를 형성하기 위한 각종 패턴(131, 132, 133, 134), 각종 절연막(111a, 111b, 112, 113a, 113b) 및 금속 패턴(TM)이 배치될 수 있다.
이하, 트랜지스터층(TRL)의 적층 구조에 대하여 더욱 상세히 설명한다.
멀티 버퍼층(multi-buffer layer)(111a)이 제2 기판(110b) 위에 배치되고, 액티브 버퍼층(111b)이 멀티 버퍼층(111a) 위에 배치될 수 있다. 멀티 버퍼층(111a) 위에 차폐층(130)이 배치될 수 있다. 여기서, 차폐층(130)은 광을 차단하는 역할을 수행할 수 있다.
실시예에서, 차폐층(130)은 광이 차단되는 물질로 구성될 수 있다. 예를 들어 차폐층(130)은 불투명한 금속 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
차폐층(130) 위에 액티브 버퍼층(111b)이 배치될 수 있다. 액티브 버퍼층(111b) 위에 구동 트랜지스터(DT)의 액티브층(134)이 배치될 수 있다. 예를 들어, 액티브층(134)은 폴리 실리콘(p-Si), 아몰포스 실리콘(a-Si), 또는 산화물 반도체로 형성될 수 있으나, 이에 제한되는 것은 아니다.
액티브층(134) 위에 게이트 절연막(112)이 배치될 수 있다. 게이트 절연막(112)은 산화 실리콘(SiOx), 실리콘 질화물(SiNx) 또는 이들의 복층으로 이루어질 수 있다
또한, 게이트 절연막(112) 위에 구동 트랜지스터(DT)의 게이트 전극(131)이 배치될 수 있다. 게이트 전극(131)은 다양한 도전성 물질, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(131) 위에 제1 층간 절연막(113a)이 배치될 수 있다. 제1 층간 절연막(113a) 위에 금속 패턴(TM)이 배치될 수 있다. 제1 층간 절연막(113a) 위에 배치된 금속 패턴(TM)을 덮으면서 제2 층간 절연막(113b)이 배치될 수 있다.
제2 층간 절연막(113b) 위에는 구동 트랜지스터(DT)의 소스 전극(132) 및 드레인 전극(133)이 배치될 수 있다.
소스 전극(132) 및 드레인 전극(133)은, 제2 층간 절연막(113b), 제1 층간 절연막(113a) 및 게이트 절연막(112)에 구비된 컨택 홀을 통해, 액티브층(134)의 일측과 타측에 각각 연결될 수 있다. 소스 전극(132) 및 드레인 전극(133)은 다양한 도전성 물질, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도시하지는 않았으나, 소스 전극(132) 및 드레인 전극(133) 구동 위에 트랜지스터(DT)를 보호하기 위한 패시베이션층이 위치할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터층(TRL) 상부에 평탄화층(PLN)이 위치할 수 있다. 평탄화층(PLN, 114)은 구동 트랜지스터(DT)를 보호하고 그 상부를 평탄화한다. 평탄화층(114) 상부에 발광 소자층(EDL)이 위치할 수 있다.
이하, 발광 소자층(EDL)의 적층 구조를 상세히 살펴본다.
평탄화층(114) 위에 애노드(121)가 배치될 수 있다. 이때, 애노드(121)는 평탄화층(114)에 구비된 컨택 홀을 통해 구동 트랜지스터(DT)의 소스 전극(132)과 전기적으로 연결될 수 있다. 애노드(121)는 금속성 물질로 형성될 수 있다.
표시 장치가 발광 소자(120)에서 발광된 빛이 발광 소자(120)가 배치된 기판(SUB)의 상부로 발광되는 상부 발광(top emission) 방식인 경우, 애노드(121)는 투명 도전층 및 투명 도전층 상의 반사층을 더 포함할 수 있다. 투명 도전층은, 예를 들어, ITO, IZO 등과 같은 투명 도전성 산화물로 이루어질 수 있고, 반사층은, 예를 들어, 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 이루어질 수 있다.
뱅크(115a)가 애노드(121)를 덮으면서 배치될 수 있다. 뱅크(115a)는 서브 화소의 발광 영역에 대응되는 부분이 오픈(open)될 수 있다. 뱅크(115a)가 오픈 된 부분(이하, 오픈 영역이라 함)으로 애노드(121)의 일부가 노출될 수 있다. 이때, 뱅크(116)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx)과 같은 무기 절연 물질 또는 벤조사이클로부텐계 수지, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
스페이서(115b)가 뱅크(115a) 위에 배치될 수 있다. 스페이서(115b)는 뱅크(115a)와 동일한 물질로 형성될 수 있다. 발광층(122)이 뱅크(115a)의 오픈 영역과 그 주변에 배치될 수 있다. 이에 따라, 발광층(122)은 뱅크(115a)의 오픈 영역을 통해 노출된 애노드(121) 위에 배치될 수 있다. 발광층(122) 위에 캐소드(123)가 배치될 수 있다. 애노드(121), 발광층(122) 및 캐소드(123)에 의해 발광 소자(120)가 형성될 수 있다. 발광층(122)은 다수의 유기막을 포함할 수 있다.
상술한 발광 소자층(EDL) 상부에 보호층(116)이 위치할 수 있다. 예를 들어, 보호층(116)은 원자층 증착(atomic layer deposition, ALD) 공정을 통해 증착될 수 있으며, 발광 소자(120)에 수분 또는 산소의 침투를 차단할 수 있다.
상술한 보호층(116) 상부에 봉지층(ENCAP)이 위치할 수 있다. 봉지층(ENCAP)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 봉지층(ENCAP)은 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c)을 포함할 수 있다.
이때, 제1 봉지층(117a) 및 제3 봉지층(117c)은 무기막으로 구성되고, 제2 봉지층(117b)은 유기막으로 구성될 수 있다. 제1 봉지층(117a), 제2 봉지층(117b) 및 제3 봉지층(117c) 중에서 제2 봉지층(117b)이 가장 두껍고 평탄화층 역할을 수 있다.
제1 봉지층(117a)은 캐소드(123) 위에 배치되고, 발광 소자(120)와 가장 인접하게 배치될 수 있다. 제1 봉지층(117a)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(117a)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등으로 구성될 수 있다. 제1 봉지층(117a)이 저온 분위기에서 증착 되기 때문에, 증착 공정 시, 고온 분위기에 취약한 유기물을 포함하는 발광층(122)이 손상되는 것을 방지할 수 있다.
제2 봉지층(117b)은 제1 봉지층(117a)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(117b)은 제1 봉지층(117a)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(117b)은 플렉서블 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할 및 평탄화 성능을 강화하는 역할을 할 수 있다.
예를 들어, 제2 봉지층(117b)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등의 유기 절연 재질로 구성될 수 있다. 예를 들어, 제2 봉지층(117b)은 잉크젯 방식을 통해 형성될 수도 있으나, 이에 제한되지 않는다.
제3 봉지층(117c)은 제2 봉지층(117b)이 형성된 기판(SUB) 상부에 제2 봉지층(117b) 및 제1 봉지층(117a) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 이때, 제3 봉지층(117c)은 외부의 수분이나 산소가 제1 봉지층(117a) 및 제2 봉지층(117b)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(117c)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), 산화질화 실리콘(SiON), 또는 산화 알루미늄(Al2O3) 등과 같은 무기 절연 재질로 구성될 수 있다.
상술한 봉지층(ENCAP) 상부에 터치 감지층(TSL)이 배치될 수 있다.
봉지층(ENCAP) 상부에 터치 버퍼막(118a)이 배치되고, 터치 버퍼막(118a) 위에 터치 메탈이 배치될 수 있다.
터치 메탈은 서로 다른 층에 위치하는 터치 센서 메탈(TE)과 브릿지 메탈(BE)을 포함할 수 있다. 터치 센서 메탈(TE)과 브릿지 메탈(BE) 사이에는 터치 층간 절연막(118b)이 배치될 수 있다.
예를 들어, 터치 센서 메탈은 서로 인접하게 배치되는 제1 터치 센서 메탈, 제2 터치 센서 메탈 및 제3 터치 센서 메탈을 포함할 수 있다. 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 서로 전기적으로 연결되지만, 제1 터치 센서 메탈 및 제2 터치 센서 메탈 사이에 제3 터치 센서 메탈이 있는 경우, 제1 터치 센서 메탈 및 제2 터치 센서 메탈은 다른 층에 있는 브릿지 메탈(BE)을 통해 전기적으로 연결될 수 있다. 브릿지 메탈(BE)은 터치 층간 절연막(118b)에 의해 제3 터치 센서 메탈과 절연될 수 있다.
터치 감지층(TSL)의 형성 시에, 공정에 이용되는 약액(현상액 또는 식각액 등) 또는 외부로부터의 수분 등이 발생할 수 있다. 터치 버퍼막(118a)을 배치하고 그 위에 터치 감지층(TSL)을 배치함으로써, 터치 감지층(TSL)의 제조 시의 약액이나 수분 등이 유기물을 포함하는 발광층(122)으로 침투하는 것을 방지해줄 수 있다. 이에 따라, 터치 버퍼막(118a)은 약액 또는 수분에 취약한 발광층(122)의 손상을 방지할 수 있다.
터치 버퍼막(118a)은 고온에 취약한 유기물을 포함하는 발광층(122)의 손상을 방지하기 위해, 일정 온도(예; 100℃) 이하의 저온에서 형성 가능하고 1 내지 3의 낮은 유전율을 가지는 유기 절연 재질로 형성될 수 있다. 예를 들어, 터치 버퍼막(118a)은 아크릴 계열, 에폭시 계열 또는 실록산(siloxane) 계열의 재질로 형성될 수 있다. 플렉서블 표시 장치의 휘어짐에 따라, 봉지층(ENCAP)이 손상될 수 있으며, 터치 버퍼막(118a) 상부에 위치하는 터치 센서 메탈(141)이 깨질 수 있다. 플렉서블 표시 장치가 휘어지더라도, 유기 절연 재질로 구성되어 평탄화 성능을 가지는 터치 버퍼막(118a)은, 봉지층(ENCAP)의 손상 및 터치 메탈을 구성하는 메탈(TE, BE)의 깨짐 현상을 방지해줄 수 있다.
보호층(PAC, 119)이 터치 메탈(140)을 덮도록 배치될 수 있다. 보호층(119)은 유기 절연막으로 구성될 수 있다. 보호층(119)에 의해 보호층(119) 하부에 배치된 터치 감지층(TSL)에 의한 단차를 보완하여, 사용자에게 터치 감지층(TSL)에 기인한 얼룩이 시인되는 문제를 개선할 수 있다.
이하에서는 표시 장치의 표시 영역(AA)에 배치된 복수의 전원 배선(VDD1, VDD2)에 대한 보다 상세한 설명을 위해 도 5를 함께 참조하여 설명한다.
도 5를 참조하면, 표시 영역(AA)에서 기판(110) 상에 복수의 제1 전원 배선(VDD1) 및 복수의 제2 전원 배선(VDD2)이 배치된다. 구체적으로, 게이트 절연막(112) 상에 제2 전원 배선(VDD2)이 배치되고, 제2 전원 배선(VDD2) 상에 하나 이상의 제1 절연층(113a, 113b)이 배치되고, 하나 이상의 제1 절연층(113a, 113b) 상에 제1 전원 배선(VDD1)이 배치된다. 도 3을 함께 참조하면, 복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)은 서로 교차하도록 배치되어, 교차 지점에서 서로 전기적으로 연결된다. 일 예로, 복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)은 서로 교차하도록 배치됨에 따라 메쉬(mesh) 형상이 구현될 수 있다.
복수의 제1 전원 배선(VDD1)은 데이터 배선(예: 도 3의 데이터 배선(DL))과 평행하게 배치될 수 있다. 예를 들어, 복수의 제1 전원 배선(VDD1)은 데이터 배선과 평행하는 방향으로 연장되어 배치될 수 있다. 복수의 제1 전원 배선(VDD1)은 구동 트랜지스터(DT)의 소스 전극(132) 및/또는 드레인 전극(133)과 동일 층에 형성될 수 있다. 복수의 제1 전원 배선(VDD1)은 구동 트랜지스터(DT)의 소스 전극(132) 및/또는 드레인 전극(133)과 동일한 물질로 형성될 수 있다. 예를 들어, 복수의 제1 전원 배선(VDD1)은 구동 트랜지스터(DT)의 소스 전극(132) 및/또는 드레인 전극(133)과 동일 층에 동일한 물질로 형성될 수 있다.
복수의 제2 전원 배선(VDD2)은 제1 전원 배선(VDD1)과 상이한 방향으로 연장될 수 있다. 예를 들어, 복수의 제2 전원 배선(VDD2)은 복수의 제1 전원 배선(VDD1)과 수직한 방향으로 연장될 수 있다. 복수의 제2 전원 배선(VDD2)은 구동 트랜지스터(DT)의 게이트 전극(131)과 동일 층에 형성될 수 있다. 복수의 제2 전원 배선(VDD2)은 구동 트랜지스터(DT)의 게이트 전극(131)과 동일한 물질로 형성될 수 있다. 예를 들어, 복수의 제2 전원 배선(VDD2)은 구동 트랜지스터(DT)의 게이트 전극(131)과 동일 층에 동일한 물질로 형성될 수 있다.
복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)은 하나 이상의 제1 절연층(113a, 113b)에 포함된 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 복수의 전원 배선(VDD1, VDD2)이 서로 교차하도록 배치되어 메쉬 형상을 이룰 경우는 복수의 전원 배선 각각이 하나의 방향으로만 연장되어 형성된 경우에 비해 크로스토크(crosstalk)가 저감될 수 있다.
일부 표시 장치는 표시 영역에서 복수의 전원 배선이 서로 교차하도록 배치된 메쉬 형상을 이루기 위하여, 복수의 전원 배선에 차폐층을 전기적으로 연결하는 구조가 이용될 수 있다. 이러한 경우 공정 비용 및 공정 시간을 저감하기 위해 마스크를 저감할 경우, 표시 영역에서 복수의 전원 배선과 차폐층을 연결하기 위한 컨택홀 형성 시, 차폐층의 일부도 함께 에칭될 수도 있다. 차폐층의 일부가 에칭되는 경우, 차폐층의 상면뿐만 아니라 차폐층의 측면부에서 복수의 전원 배선과 접촉되는 접촉 불량이 발생할 수 있다. 접촉 불량이 발생한 경우, 접촉 불량이 발생하지 않은 경우에 비해, 구동 트랜지스터의 샘플링 전압이 증가함에 따라 구동 트랜지스터의 게이트-소스 전압(Vgs)이 감소하여 휘도가 감소하고, 흑얼룩이 발생할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치에서는 표시 영역(AA)에서 제1 전원 배선(VDD1)과 전기적으로 연결되는 제2 전원 배선(VDD2)으로서 구동 트랜지스터(DT)의 게이트 전극(131)과 동일한 물질로 이루어진 제2 전원 배선(VDD2)을 사용하여, 복수의 제1 전원 배선(VDD1) 및 복수의 제2 전원 배선(VDD2)이 메쉬 형상을 가지고 서로 전기적으로 연결되도록 구성하였다.
복수의 제2 전원 배선(VDD2)은 구동 트랜지스터(DT)의 게이트 전극(131)과 동시에 동일한 공정으로 형성될 수 있기 때문에, 복수의 제2 전원 배선(VDD2)을 형성하기 위한 별도의 공정 및 마스크가 추가되지 않는다. 따라서, 복수의 제2 전원 배선(VDD2)을 추가적으로 형성하여도, 제조 비용 및 공정 시간이 증가하지 않는다.
본 명세서의 실시예에 따르면, 기판(110)과 구동 트랜지스터(DT) 사이에 배치되고, 복수의 제1 전원 배선(VDD1)과 교차하도록 배치된 차폐층(130)을 포함할 수 있다.
본 명세서의 실시예에 따르면, 복수의 제1 전원 배선(VDD1)은, 복수의 제1 전원 배선(VDD1)과 차폐층(130) 사이에 배치된 복수의 제2 전원 배선(VDD2)과 전기적으로 연결된다.
이에 따라, 표시 영역(AA) 내에서 복수의 제1 전원 배선(VDD1)과 차폐층(130) 사이에는 컨택홀이 배치되지 않는다. 따라서, 본 명세서는 표시 영역(AA)에서의 휘도 불균일 문제를 해소할 수 있다.
이하에서는 표시 장치의 표시 영역(AA)과 비표시 영역(NA) 사이에 배치된 복수의 전원 배선에 대한 보다 상세한 설명을 위해 도 6 및 도 7을 함께 참조하여 설명한다.
도 6은 도 1의 X 영역의 개략적인 평면도이다. 도 7은 도 6의 VII-VII'에 따른 단면도이다.
도 6 및 도 7은 비표시 영역(NA)에 배치된 복수의 제1 전원 배선(VDD1)의 연결을 확인하기 위한 도면이다. 이에, 설명의 편의를 위하여 표시 장치의 구성요소 중 복수의 제1 전원 배선(VDD1), 복수의 제2 전원 배선(VDD2) 및 차폐층(130)만을 도시하였으며, 중복 설명은 생략하도록 한다.
비표시 영역(NA)에 배치된 복수의 제1 전원 배선(VDD1)을 기준으로 표시 영역(AA)으로부터 떨어진 영역에는 GIP(Gate in Panel)로 지칭되는 구동 회로 등이 배치될 수 있으나, 이에 제한되지 않는다.
본 명세서의 실시예에 따르면, 차폐층(130)과 복수의 제2 전원 배선(VDD2) 사이에 배치된 하나 이상의 제2 절연층(111b, 112)을 더 포함할 수 있다. 예를 들어, 제2 절연층(111b, 112)은 액티브 버퍼층(111b) 및 게이트 절연막(112)을 포함할 수 있다.
하나 이상의 제2 절연층(111b, 112)은, 비표시 영역(NA)에 배치된 복수의 제2 컨택홀(CNT2)을 포함할 수 있다. 비표시 영역(NA)에 배치된 제2 컨택홀(CNT2)에서 복수의 제2 전원 배선(VDD2)과 차폐층(130)이 서로 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따르면, 복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2) 사이에 배치된 하나 이상의 제1 절연층(113a, 113b)은, 비표시 영역(NDA)에 배치된 복수의 제3 컨택홀(CNT3)을 포함할 수 있다.
제3 컨택홀(CTN3)에서 복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)은 서로 전기적으로 연결될 수 있다.
복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)은 비표시 영역(NA)에서 하나 이상의 제2 절연층(113a, 113b)의 복수의 제3 컨택 홀(CNT3)에서 서로 전기적으로 연결될 수 있다.
즉, 본 명세서의 일 실시예에 따르면, 비표시 영역(NA)에서 차폐층(130)은 복수의 제2 전원 배선(VDD2)에 전기적으로 연결되고, 복수의 제2 전원 배선(VDD2)을 통해 복수의 제1 전원 배선(VDD1)에 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 비표시 영역(NA)에서 차폐층(130)은 복수의 제1 전원 배선(VDD1)과 전기적으로 연결되고, 표시 영역(AA)에서는 차폐층(130)이 복수의 제1 전원 배선(VDD1)과 전기적으로 분리됨으로써 컨택 저항 상승에 따른 표시 영역의 휘도 불균일을 방지할 수 있다.
더불어, 표시 영역(AA)에서는 복수의 제1 전원 배선(VDD1)과 복수의 제2 전원 배선(VDD2)이 메쉬 형상을 가지고 전기적으로 연결됨으로써 표시 영역(AA)에서 발생할 수 있는 무빙 크로스토크(moving crosstalk)를 저감할 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 제1 전원 배선, 및 복수의 제1 전원 배선과 교차하도록 배치되고, 복수의 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함한다.
본 명세서의 다른 특징에 따르면, 복수의 제1 전원 배선과 복수의 제2 전원 배선 사이에 배치된 하나 이상의 제1 절연층을 더 포함하고, 복수의 제1 전원 배선과 복수의 제2 전원 배선은 표시 영역에서 하나 이상의 제1 절연층의 복수의 제1 컨택홀에서 서로 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 기판과 복수의 트랜지스터 중 구동 트랜지스터의 액티브층 사이에 배치되고, 복수의 제1 전원 배선과 교차하도록 배치된 차폐층을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 차폐층과 복수의 제2 전원 배선 사이에 배치된 하나 이상의 제2 절연층을 더 포함하고, 차폐층과 복수의 제2 전원 배선은 비표시 영역에서 하나 이상의 제2 절연층의 복수의 제2 컨택홀에서 서로 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 복수의 제1 전원 배선과 복수의 제2 전원 배선은 비표시 영역에서 하나 이상의 제1 절연층의 복수의 제3 컨택 홀에서 서로 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 복수의 서브 화소는 각각 발광 소자와, 구동 트랜지스터, 제1 내지 제5 트랜지스터 및 스토리지 커패시터를 포함하는 화소 구동 회로를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 비표시 영역에서 복수의 제1 전원 배선은 기판을 둘러싸는 형상을 가질 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 전원 배선, 및 표시 영역에서 복수의 전원 배선과 교차하여 연결되고, 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 금속층을 포함한다.
본 명세서의 다른 특징에 따르면, 금속층 아래에 배치된 차폐층을 더 포함하고, 차폐층은 비표시 영역에서 금속층에 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 차폐층은 비표시 영역에서 복수의 전원 배선에 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 비표시 영역에서 복수의 전원 배선은 기판을 둘러싸는 형상을 가질 수 있다.
본 명세서의 또 다른 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터, 복수의 서브 화소와 연결된 복수의 전원 배선, 및 표시 영역 및 비표시 영역에서 복수의 전원 배선과 교차하도록 배치되고, 비표시 영역에서 복수의 전원 배선에 전기적으로 연결되는 차폐층을 포함하고, 복수의 전원 배선은 비표시 영역에서 기판을 둘러싸는 형상을 가진다.
본 명세서의 또 다른 특징에 따르면, 표시 영역에서 복수의 전원 배선과 교차하여 연결되고, 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 금속층을 더 포함할 수 있다.
본 명세서의 또 다른 특징에 따르면, 복수의 제1 전원 배선은 복수의 트랜지스터 중 구동 트랜지스터의 소스 전극 또는 드레인 전극과 동일한 물질로 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110a: 제1 기판
110b: 제2 기판
110c: 층간 절연막
111a: 멀티 버퍼층
111b: 액티브 버퍼층
112: 게이트 절연막
113a: 제1 층간 절연막
113b: 제2 층간 절연막
114: 평탄화층
115a: 뱅크
115b: 스페이서
116: 보호층
117a: 제1 봉지층
117b: 제2 봉지층
117c: 제3 봉지층
118a: 터치 버퍼막
118b: 터치 층간 절연막
119: 보호층
120: 발광 소자
121: 애노드
122: 발광층
123: 캐소드
130: 차폐층
131: 게이트 전극
132: 소스 전극
133: 드레인 전극
134: 액티브층
AA: 표시 영역
BE: 브릿지 메탈
TE: 터치 센서 메탈
TM: 금속 패턴
NA: 비표시 영역
ED: 발광 소자
EDL: 발광 소자층
ENCAP: 봉지층
PAC: 보호층
PLN: 평탄화층
SUB: 기판
TRL: 트랜지스터층
TSL: 터치 감지층
DT: 구동 트랜지스터
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
Cstg: 스토리지 커패시터
Cgv: 보조 커패시터
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
VDD1: 제1 전원 배선
VDD2: 제2 전원 배선

Claims (14)

  1. 복수의 서브 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터;
    상기 복수의 서브 화소와 연결된 복수의 제1 전원 배선; 및
    상기 복수의 제1 전원 배선과 교차하도록 배치되고, 상기 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 전원 배선과 상기 복수의 제2 전원 배선 사이에 배치된 하나 이상의 제1 절연층을 더 포함하고,
    상기 복수의 제1 전원 배선과 상기 복수의 제2 전원 배선은 상기 표시 영역에서 상기 하나 이상의 제1 절연층의 복수의 제1 컨택홀에서 서로 전기적으로 연결되는, 표시 장치.
  3. 제1항에 있어서,
    상기 기판과 상기 복수의 트랜지스터 중 구동 트랜지스터의 액티브층 사이에 배치되고, 상기 복수의 제1 전원 배선과 교차하도록 배치된 차폐층을 더 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 차폐층과 상기 복수의 제2 전원 배선 사이에 배치된 하나 이상의 제2 절연층을 더 포함하고,
    상기 차폐층과 상기 복수의 제2 전원 배선은 상기 비표시 영역에서 상기 하나 이상의 제2 절연층의 복수의 제2 컨택홀에서 서로 전기적으로 연결되는, 표시 장치.
  5. 제4항에 있어서,
    상기 복수의 제1 전원 배선과 상기 복수의 제2 전원 배선은 상기 비표시 영역에서 상기 하나 이상의 제1 절연층의 복수의 제3 컨택 홀에서 서로 전기적으로 연결되는, 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 서브 화소는 각각 발광 소자, 구동 트랜지스터, 제1 내지 제5 트랜지스터 및 스토리지 커패시터를 포함하는 화소 구동 회로를 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 비표시 영역에서 상기 복수의 제1 전원 배선은 상기 기판을 둘러싸는 형상을 가지는, 표시 장치.
  8. 복수의 서브 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터;
    상기 복수의 서브 화소와 연결된 복수의 전원 배선; 및
    상기 표시 영역에서 상기 복수의 전원 배선과 교차하여 연결되고, 상기 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 금속층을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 금속층 아래에 배치된 차폐층을 더 포함하고,
    상기 차폐층은 상기 비표시 영역에서 상기 금속층에 전기적으로 연결되는, 표시 장치.
  10. 제9항에 있어서,
    상기 차폐층은 상기 비표시 영역에서 상기 복수의 전원 배선에 전기적으로 연결되는, 표시 장치.
  11. 제10항에 있어서,
    상기 비표시 영역에서 상기 복수의 전원 배선은 상기 기판을 둘러싸는 형상을 가지는, 표시 장치.
  12. 복수의 서브 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 복수의 서브 화소에 각각 배치되는 복수의 트랜지스터;
    상기 복수의 서브 화소와 연결된 복수의 전원 배선; 및
    상기 표시 영역 및 상기 비표시 영역에서 상기 복수의 전원 배선과 교차하도록 배치되고, 상기 비표시 영역에서 상기 복수의 전원 배선에 전기적으로 연결되는 차폐층을 포함하고,
    상기 복수의 전원 배선은 상기 비표시 영역에서 상기 기판을 둘러싸는 형상을 가지는, 표시 장치.
  13. 제12항에 있어서,
    상기 표시 영역에서 상기 복수의 전원 배선과 교차하여 연결되고, 상기 복수의 트랜지스터의 게이트 전극과 동일한 물질로 이루어진 금속층을 더 포함하는, 표시 장치.
  14. 제12항에 있어서,
    상기 복수의 제1 전원 배선은 상기 복수의 트랜지스터 중 구동 트랜지스터의 소스 전극 또는 드레인 전극과 동일한 물질로 이루어지는, 표시 장치.
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