KR20230115937A - Soi 웨이퍼의 제조 방법 및 soi 접합 웨이퍼 - Google Patents

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Abstract

본 발명의 일 실시형태는 제1 실리콘 기판의 표면에 절연층이 배치된 제1 웨이퍼 및 제2 실리콘 기판, 희생층 및 SOI층이 순차 적층된 제2 웨이퍼를 준비하는 단계; 상기 제1 웨이퍼의 절연층과 제2 웨이퍼의 SOI층이 대향하도록 접합하는 단계; 및 상기 제2 웨이퍼의 제2 실리콘 기판 상에 적층 방향으로 복수의 개구부를 형성하여 희생층을 노출시키는 단계;를 포함하는 SOI 웨이퍼의 제조 방법을 제공할 수 있다.

Description

SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼{Method for manufacturing silicon on insulator wafer and the silicon on insulator bonded wafer manufactured by the same}
본 발명은 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼에 관한 것으로서, 보다 구체적으로는 박막 균일도가 향상되고 저온 공정에 적용이 가능한 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼에 관한 것이다.
최근 메모리 및 비메모리 소자의 집적도 향상의 요청이 늘어나고 있다. 이에 따라 집적도의 증가를 위한 스케일 다운(Scale Down)이 지속적으로 연구되고 있으나, 일정 수준 이하의 나노 스케일을 구현하기 어려운 문제점이 있다.
소자의 집적도를 높이기 위한 방법으로 다양한 방법으로 구현한 3D 소자들이 제안되고 있다. 3D 소자는 3차원 공간에 반도체 소자를 제작하여, 하부 웨이퍼 상에 상부 웨이퍼를 본딩한 후 상부 소자를 형성하는 방법으로 제조할 수 있다.
고집적화를 위해 사용되는 SOI 웨이퍼는 일반적으로, 절연층이 형성된 핸들링 웨이퍼 상에 SOI층 및 희생층을 가지는 실리콘 웨이퍼를 접합한 후, 상기 SOI 층이 핸들링 웨이퍼 상에 남도록 2장의 웨이퍼를 분리하여 제조된다. 이 때, 웨이퍼 스케일의 희생층을 식각액으로 식각하는 경우 웨이퍼 가장자리부분이 overetch되는 등의 문제가 발생할 수 있고, 하부 박막 균일도가 저하되는 문제가 생길 수 있다.
더욱이 3차원으로 적층한 구조에서, 고온으로 상부 소자를 제조할 경우 하부 소자가 열에 의해 손상되는 문제가 있다. 이 같은 문제는 집적도를 높이기 위해 웨이퍼를 박막화 할수록 커지게되며, 집적도가 높은 3D 소자를 제조하는데 큰 장애가 될 수 있어, SOI 웨이퍼에 대해 저온 공정에의 적용이 요청되고 있다.
본 발명은 상기의 과제를 해결하기 위하여 안출된 것으로, 본 발명의 여러 목적 중 하나는 박막 균일도가 향상된 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공하는 것이다.
본 발명의 여러 목적 중 하나는 저온 공정에 적용이 가능한 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공하는 것이다.
본 발명의 여러 목적 중 하나는 표면 거칠기 특성이 향상된 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공하는 것이다.
본 발명은 상기 과제를 해결하기 안출된 것으로, 본 발명의 일 실시형태는 제1 실리콘 기판의 표면에 절연층이 배치된 제1 웨이퍼 및 제2 실리콘 기판, 희생층 및 SOI층이 순차 적층된 제2 웨이퍼를 준비하는 단계; 상기 제1 웨이퍼의 절연층과 제2 웨이퍼의 SOI층이 대향하도록 접합하는 단계; 및 상기 제2 웨이퍼의 제2 실리콘 기판 상에 적층 방향으로 복수의 개구부를 형성하여 희생층을 노출시키는 단계;를 포함하는 SOI 웨이퍼의 제조 방법을 제공할 수 있다.
이 때, 상기 개구부를 통해 식각액을 주입하여 희생층을 제거하는 단계를 추가로 포함할 수 있다.
하나의 예시에서, 상기 개구부는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것일 수 있다.
또한, 상기 개구부의 내부에 위치하는 가상 선분의 최대 길이는 200 μm 이하일 수 있다.
한편, 상기 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하일 수 있다.
다른 예시에서, 상기 개구부는 적층 방향에 수직인 라인 형상을 가지는 것일 수 있다.
이 때, 상기 개구부와 인접한 개구부와의 평균 거리는 100 mm 이하일 수 있다.
또한, 상기 개구부의 적층 방향에 수평인 절단면이 테이퍼 형상일 수 있다.
본 발명의 다른 실시형태는 제1 실리콘 기판, 절연층, SOI층, 희생층 및 제2 실리콘 기판이 순차 적층되고, 상기 제2 실리콘 기판은 적층 방향으로 배치되는 복수의 개구부를 포함하며, 상기 개구부를 통해 상기 희생층이 적층 방향으로 노출되는 SOI 접합 웨이퍼를 제공할 수 있다.
하나의 예시에서, 상기 개구부는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것일 수 있다.
또한 상기 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하일 수 있다.
다른 예시에서, 상기 개구부는 적층 방향에 수직인 라인 형상을 가지는 것일 수 있다.
이 때, 상기 개구부와 인접한 개구부와의 평균 거리는 100 mm 이하일 수 있다.
또한, 상기 개구부의 적층 방향에 수평인 절단면이 테이퍼 형상일 수 있다.
본 발명의 여러 효과 중 하나는 박막 균일도가 향상된 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 저온 공정에 적용이 가능한 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 표면 거칠기 특성이 향상된 SOI 웨이퍼의 제조 방법 및 SOI 접합 웨이퍼를 제공할 수 있는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 모놀리식 적층 소자용 웨이퍼의 제조 방법을 개략적으로 나타낸 단면도이다.
도 2 도 3은 본 발명에 따른 모놀리식 적층 소자용 접합 웨이퍼를 모식적으로 도시한 사시도이다.
도 4는 도 2의 변형 형태를 도시한 사시도이다.
도 5는 도 2의 단면도이다.
도 6은 본 발명의 실시예에서 제1 웨이퍼와 제2 웨이퍼를 접합한 후 단면을 촬영한 TEM 이미지이다.
도 7a 및 도 7b는 본 발명의 실시예에서 제조한 SOI 접합 웨이퍼의 개구부에 대한 단면을 촬영한 TEM 이미지이다.
도 8a 및 도 8b는 본 발명의 실시예에서 희생층을 선택적으로 식각한 단면을 촬영한 TEM 이미지이다.
도 9a 및 도 9b는 본 발명의 실시예에서 식각 시간을 달리한 경우의 희생층의 식각 정도를 촬영한 TEM 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명은 SOI 웨이퍼의 제조 방법에 관한 것이다. 도 1은 본 발명에 따른 SOI 웨이퍼의 제조 방법을 모식적으로 나타낸 것이다. 도 1을 참조하면, 본 발명의 일 실시형태에 따른 SOI 웨이퍼의 제조 방법은 제1 실리콘 기판(11)의 표면에 절연층(12)이 배치된 제1 웨이퍼 및 제2 실리콘 기판(21), 희생층(22) 및 SOI 층(23)이 순차 적층된 제2 웨이퍼를 준비하는 단계(도 1a); 상기 제1 웨이퍼의 절연층(12)과 제2 웨이퍼의 SOI 층(23)이 대향하도록 접합하는 단계(도 1b); 및 상기 제2 웨이퍼의 제2 실리콘 기판(21) 상에 적층 방향으로 복수의 개구부(30)를 형성하여 희생층(22)을 노출시키는 단계(도 1c);를 포함할 수 있다.
상기 개구부(30)가 적층 방향으로 형성된다는 것은, 상기 제1 웨이퍼의 절연층(12)과 제2 웨이퍼의 SOI층(23)이 대향하도록 접합된 접합면에 수직인 방향으로 개구부(30)가 형성되는 것을 의미할 수 있다. 또한 상기 개구부(30)가 적층 방향으로 형성된다는 것은 상기 개구부가 두께 방향으로 형성되는 것을 의미할 수 있다.
종래 SOI 웨이퍼의 제조 방법은. 표면에 절연막을 가지는 일방 웨이퍼 상에 SOI층, 희생층 및 분리층을 가지는 타방 웨이퍼를 접합한 후, 희생층을 식각액으로 식각하여 SOI층을 노출시키는 방법을 사용하였다. 이 때, 상기 식각은 상기 접합 웨이퍼의 가장자리로 노출된 희생층으로부터 시작하여, 웨이퍼의 중앙 영역의 희생층이 제거될 때까지 수행된다.
상기 공정에 의할 경우, 웨이퍼의 가장자리 부분과, 웨이퍼의 중앙 영역은 서로 식각액에 노출되는 시간이 달라질 수 밖에 없다. 이로 인해 웨이퍼의 가장자리 부분은 중앙부 영역에 비해 과식각(overetch)이 일어나게 되며, SOI 층의 표면 거칠기가 저하되고 박막 두께 균일도가 낮아지게 된다.
이에 비해 본 발명에 따른 SOI 웨이퍼의 제조 방법은 제1 웨이퍼의 절연층(12)과 제2 웨이퍼의 SOI 층(23)이 대향하도록 접합한 후 상기 제2 웨이퍼의 제2 실리콘 기판(21) 상에 적층 방향으로 복수의 개구부(30)를 형성하여 희생층을 노출시키는 단계를 포함함으로써 희생층(22)의 균일한 식각을 유도할 수 있어 균일도가 높은 SOI 층을 형성할 수 있다.
본 발명에 따른 SOI 웨이퍼의 제조 방법은 제1 실리콘 기판(11)의 표면에 절연층(12)이 배치된 제1 웨이퍼 및 제2 실리콘 기판(21), 희생층(22) 및 SOI층(23)이 순차 적층된 제2 웨이퍼를 준비하는 단계를 포함할 수 있다. 상기 제1 및 제2실리콘 기판(11, 21)은 실리콘 웨이퍼를 의미할 수 있으며, 상기 제1 웨이퍼는 제1 실리콘 기판(11) 상에 절연층(12)이 배치된 구조를 가질 수 있다. 상기 절연층(12)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 제2 웨이퍼는 제2 실리콘 기판(21), 희생층(22) 및 SOI 층(23)이 순차 적층된 구조를 가질 수 있다. 상기 희생층은(22) 후술하는 식각액에 대한 식각 선택성이 높은 성분을 포함할 수 있으며, 식각액에 의해 용이하게 식각되어 제거될 수 있다. 반면, SOI 층(23)은 상기 식각액에 대해 저항성을 가질 수 있다. 이로 인해 전술한 바와 같이 개구부(30)를 통해 식각액을 주입하는 경우, 희생층(22)이 선택적으로 제거될 수 있다.
본 발명의 일 예시에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 제1 실리콘 기판(11) 및/또는 제2 실리콘 기판(21)의 평균 두께는 1 mm 이하일 수 있다. 상기 제1 실리콘 기판(11) 및/또는 제2 실리콘 기판(21)의 평균 두께는 1 mm 이하, 900 μm 이하, 800 μm 이하, 700 μm 이하, 600 μm 이하, 500 μm 이하, 400 μm 이하, 300 μm 이하, 200 μm 이하 또는 100 μm 이하일 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 실리콘 기판(11) 및/또는 제2 실리콘 기판(21)을 얇은 두께로 사용함으로써 본 발명에 의해 제조되는 SOI 웨이퍼는 3D 소자에 적용이 가능하며, 높은 집적도를 가질 수 있다. 상기 제1 실리콘 기판(11) 및/또는 제2 실리콘 기판(21)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0 μm 초과일 수 있다.
상기 SOI 층(23)은 실리콘게르마늄을 포함하는 층일 수 있다. 상기 SOI 층(23)은 예를 들어 일반식 Si1-xGex(0≤x≤1)로 표시되는 화합물을 포함할 수 있다. 상기 일반식에서 x가 0인 경우 상기 SOI층(23)은 Si층이 될 수 있고, x가 1인 경우 상기 SOI층(23)은 Ge층이 될 수 있으며, x가 0 및 1이 아닌 경우 상기 SOI 층(23)은 SiGe층이 될 수 있다.
또한 상기 희생층(22)은 일반식 Si1-yGey(0<y<1)로 표시되는 화합물을 포함할 수 있다. 상기 희생층(22)은 식각 선택성을 위해 Ge를 포함할 수 있으며, SOI 층(23)의 성분에 따라 상기 y는 적절한 값을 가질 수 있고, 예를 들어 x<y일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 희생층(22)은 Ge 함량이 균일한 SiGe층이거나, 또는 층 내에서 두께 방향으로 Ge 함량이 연속적으로 증가 또는 감소하는 그레이드(graded) SiGe층일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 절연층(12), SOI 층(23) 및/또는 희생층(22)의 평균 두께는 100 μm 이하일 수 있다. 상기 절연층(12), SOI 층(23) 및/또는 희생층(22)의 평균 두께는 100 μm 이하, 80 μm 이하, 60 μm 이하, 40 μm 이하, 20 μm 이하 또는 10 μm 이하일 수 있으나, 이에 제한되는 것은 아니다. 상기 절연층, SOI 층 및/또는 희생층을 박막으로 형성하는 경우, 고집적도를 가지는 3D 소자를 형성할 수 있다. 상기 절연층, SOI 층 및/또는 희생층의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0 nm 초과일 수 있다.
본 발명에 따른 SOI 웨이퍼의 제조 방법은 제1 웨이퍼의 절연층(12)과 제2 웨이퍼의 SOI층(23)이 대향하도록 접합하는 단계를 포함할 수 있다. 상기 접합은 제1 웨이퍼의 절연층(12)과 제2 웨이퍼의 SOI 층(23)을 세정 및 건조한 후 가압하면서 수행될 수 있다. 상기 접합은, 예를 들어 100℃ 내지 600℃의 온도에서 이루어질 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 본 발명의 SOI 웨이퍼의 제조 방법은 개구부(30)를 통해 식각액을 주입하여 희생층(22)을 제거하는 단계(도 1d)를 추가로 포함할 수 있다. 상기 식각액에 의해 희생층(22)이 제거되어 전술한 접합된 웨이퍼가 분리될 수 있다. 상기 접합 웨이퍼의 분리에 의해 제2 웨이퍼 상의 SOI층(23)이 상기 제1 웨이퍼의 절연층(12) 상에 부착된 SOI 웨이퍼를 제조할 수 있다. (도 1e)
상기 식각액은 상기 희생층을 산화시키는 용액과 상기 희생층이 산화되어 형성된 산화막을 제거하는 용액의 혼합 용액으로 이루어질 수도 있다. 예를 들어, 상기 희생층이 SiGe으로 이루어진 경우, 상기 희생층을 산화시키는 용액은 질산 또는 아세트산이며, 상기 산화막을 제거하는 용액은 OH기가 포함된 알칼리 용액 또는 플루오르(F)기가 포함되어있는 용액일 수 있다. 상기 식각액은, HNA 용액, 예를 들어 HNO3, HF, CH3COOH 및 H2O를 혼합한 용액일 수 있으나, 이에 제한되는 것은 아니다.
하나의 예시에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 개구부(30)는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것일 수 있다. 도 2 및 도 3은 본 예시에 따른 SOI 웨이퍼의 제조 방법의 일례를 개략적으로 도시한 사시도이다. 도 2 및 도 3을 참조하면, 본 예시에 따른 SOI 웨이퍼의 제조 방법의 개구부(30)는 제2 웨이퍼의 제2 실리콘 기판 상에 복수개 형성될 수 있으며, 제1 방향 및 제2 방향으로 이루어진 평면 상에 배치될 수 있다. 이 때, 상기 개구부(30)를 적층 방향(제3 방향)에서 보았을 때의 형상이 원형 또는 다각형 형상일 수 있다.
이 때, 상기 개구부의 내부에 위치하는 가상 선분의 최대 길이는 200 μm 이하일 수 있다. 상기 가상 선분은 적층 방향(제3 방향)에 대하여 수직인 선분을 의미할 수 있으며, 상기 개구부의 어느 한 지점으로부터 다른 지점까지 제3 방향에 수직인 방향으로 연장된 가상의 선을 의미할 수 있다. 상기 개구부 내부에 위치하는 가상 선분의 최대 길이는 상기 개구부의 어느 한 지점으로부터 다른 지점까지 제3 방향에 수직인 방향으로 최대 거리를 의미할 수 있다. 상기 개구부의 내부에 위치하는 가상 선분의 최대 길이의 하한은 특별히 제한되는 것은 아니나, 예를 들어 5 nm 이상일 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 복수의 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하일 수 있다. 도 2 및 도3을 참조하면, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 제2 웨이퍼의 제2 실리콘 기판 상의 개구부는 복수개 형성될 수 있다. 이 때, 상기 복수의 개구부는 다른 개구부와 이격되어 배치되는데, 어느 하나의 개구부와, 상기 개구부에 가장 인접한 다른 개구부 사이의 최소 거리는 100 mm 이하일 수 있다. 상기 복수의 개구부와 인접한 개구부와의 최소 거리의 하한은 특별히 제한되는 것은 아니나, 예를 들어 1 μm 이상일 수 있으나, 이에 제한되는 것은 아니다. 복수의 개구부와 인접한 개구부와의 최소 거리가 상기 범위를 넘는 경우 개구부가 위치한 영역에서 과식각이 일어날 수 있으며, 상기 범위 미만인 경우 공정 효율이 저하될 수 있다.
다른 예시에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 개구부는 적층 방향에 수직인 라인 형상을 가지는 것일 수 있다. 도 4는 본 예시에 따른 SOI 웨이퍼의 제조 방법을 모식적으로 나타낸 사시도이다. 도 4를 참조하면, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 개구부는 제2 웨이퍼의 실리콘 기판 상에 복수대 형성될 수 있으며, 라인 형상을 가질 수 있다.
상기 복수개의 라인 형상의 개구부는 서로 평행한 형태로 이격되어 배치될 수 있다. 상기 평행은 엄밀한 의미의 평행은 물론, 오차 범위를 포함하는 것을 의미할 수 있으며, 시각적으로 관찰했을 때 평행한 것으로 보이는 줄무늬 형상을 포함할 수 있다.
이 때, 상기 라인 형상의 개구부의 폭의 최대값은 200 μm 이하일 수 있다. 상기 개구부의 폭은 상기 개구부의 어느 한 지점으로부터 다른 지점까지 제3 방향에 수직인 방향으로 연장된 가상의 선의 길이를 의미할 수 있다. 상기 개구부의 내부에 위치하는 가상 선분의 최대 길이의 하한은 특별히 제한되는 것은 아니나, 예를 들어 5 nm 이상일 수 있다.
본 발명의 일 실시예에서, 상기 라인 형상의 복수의 개구부와 인접한 개구부와의 평균 이격 거리는 100 mm 이하일 수 있다. 도 4를 참조하면, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 제2 웨이퍼의 실리콘 기판 상의 라인 형상의 개구부는 복수개 형성될 수 있다. 이 때, 상기 복수의 개구부는 다른 개구부와 이격되어 배치되는데, 어느 하나의 개구부와, 상기 개구부에 가장 인접한 다른 개구부 사이의 평균 거리는 100 mm 이하일 수 있다. 상기 개구부와 개구부의 이격 거리는, 상기 개구부의 어느 한 지점으로부터 인접하는 다른 개구부에 대한 최단 거리를 의미할 수 있다.
상기 복수의 개구부와 인접한 개구부와의 평균 이격 거리의 하한은 특별히 제한되는 것은 아니나, 예를 들어 1 μm 이상일 수 있으나, 이에 제한되는 것은 아니다. 복수의 개구부와 인접한 개구부와의 최소 거리가 상기 범위를 넘는 경우 개구부가 위치한 영역에서 과식각이 일어날 수 있으며, 상기 범위 미만인 경우 공정 효율이 저하될 수 있다.
한편, 본 발명의 일 실시예에서, 본 발명에 따른 SOI 웨이퍼의 제조 방법의 개구부의 적층 방향에 수평인 절단면은 테이퍼 형상일 수 있다. 도 5는 본 발명에 따른 SOI 웨이퍼의 제조 방법의 중간 단계에서의 절단면을 도시한 것이다. 도 5를 참조하면, 상기 테이퍼 형상은 개구부(30)의 외측으로부터 희생층(22) 방향으로 갈수록 좁아지는 형상을 가질 수 있다. 상기 개구부(30)의 내벽은 제2 웨이퍼의 희생층(22)과 SOI 층(23)의 계면에 대하여 기울어진 형상을 가질 수 있으며, 상기 개구부(30)의 중심부로부터 멀어지는 형상으로 기울어져 배치될 수 있다.
상기 실시예에서, 상기 개구부(30)의 내벽과 제2 웨이퍼의 희생층(22)과 SOI 층(23)의 계면이 이루는 각도(θ)는 15° 이상 및/또는 95°이하의 범위 내일 수 있다. 상기 내벽의 각도는 16° 이상, 17° 이상, 18° 이상, 19° 이상 또는 10° 이상일 수 있으며, 95° 이하, 94° 이하, 93° 이하, 92° 이하, 91° 이하 또는 90° 이하일 수 있다.
상기 개구부의 형상은, 제2 웨이퍼의 실리콘 기판에 개구부를 형성하는 과정에서 이루어진 것일 수 있다. 상기 개구부를 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 TMAH(tetramethylammonium hydroxide) 등의 식각액을 이용한 습식 식각 또는 레이저 드릴, 플라즈마 등을 이용한 건식 식각을 사용할 수 있으나 이에 제한되는 것은 아니다.
본 발명은 또한 SOI 접합 웨이퍼에 관한 것이다. 본 발명의 다른 실시형태는 제1 실리콘 기판, 절연층, SOI층, 희생층 및 제2 실리콘 기판이 순차 적층되고, 상기 제2 실리콘 기판은 적층 방향으로 배치되는 복수의 개구부를 포함하며, 상기 개구부를 통해 상기 희생층이 적층 방향으로 노출되는 SOI 접합 웨이퍼를 제공할 수 있다.
상기 SOI 접합 웨이퍼는 전술한 SOI 웨이퍼의 제조 방법의 중간 단계의 접합체일 수 있다. 상기 SOI 접합 웨이퍼는 전술한 SOI 웨이퍼의 제조 방법에서, 제1 웨이퍼의 절연층과 제2 웨이퍼의 SOI층이 대향하도록 접합시킨 후 상기 제2 웨이퍼의 실리콘 기판 상에 적층 방향으로 복수의 개구부를 형성하여 희생층을 노출시킨 구조일 수 있다.
상기 구조에서 제1 실리콘 기판 및 절연층은 전술한 제1 웨이퍼로부터 유래한 것일 수 있고, 상기 SOI 층, 희생층 및 제2 실리콘 기판은 전술한 제2 웨이퍼로부터 유래한 것일 수 있다.
하나의 예시에서, 본 발명에 따른 SOI 접합 웨이퍼의 개구부는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것일 수 있다.
이 때, 상기 개구부의 내부에 위치하는 가상 선분의 최대 길이는 200 μm 이하일 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 SOI 접합 웨이퍼의 복수의 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하일 수 있다.
다른 예시에서, 본 발명에 따른 SOI 접합 웨이퍼의 개구부는 적층 방향에 수직인 라인 형상을 가지는 것일 수 있다.
이 때, 상기 라인 형상의 개구부의 폭의 최대값은 200 μm 이하일 수 있다.
본 발명의 일 실시예에서, 상기 라인 형상의 복수의 개구부와 인접한 개구부와의 평균 이격 거리는 100 mm 이하일 수 있다.
상기 복수의 개구부와 인접한 개구부와의 평균 이격 거리의 하한은 특별히 제한되는 것은 아니나, 예를 들어 100 nm 이상일 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 발명의 일 실시예에서, 본 발명에 따른 SOI 접합 웨이퍼의 개구부의 적층 방향에 수평인 절단면은 테이퍼 형상일 수 있다.
상기 실시예에서, 상기 개구부의 내벽과 제2 웨이퍼의 희생층과 실리콘 기판의 계면이 이루는 각도(*?*)는 15° 이상 및/또는 95°이하의 범위 내일 수 있다. 상기 내벽의 각도는 16° 이상, 17° 이상, 18° 이상, 19° 이상 또는 20° 이상일 수 있으며, 95° 이하, 94° 이하, 93° 이하, 92° 이하, 91° 이하 또는 90° 이하일 수 있다.
상기 제1 웨이퍼, 제2 웨이퍼, 개구부 및 테이퍼 형상 등에 관한 설명은 전술한 바와 동일하므로 생략하기로 한다.
이하 실시예를 통해 본 발명을 더욱 상세히 설명한다. 다만, 본 발명의 사상이 후술하는 실시예들로 한정되는 것은 아니다.
SOI 접합 웨이퍼의 제조
1μm 두께의 제1 실리콘 기판 상에 UHV-CVD를 이용하여 SiO2 층(절연층)을 형성하여 제1 웨이퍼를 제조하였다. 그리고 1 μm 두께의 제2 실리콘 기판 상에 UHV-CVD를 이용하여 SiGe층(희생층) 및 Si층(SOI층)을 형성하여 제2 웨이퍼를 제조하였다. 상기 제조된 제1 웨이퍼와 제2 웨이퍼를 절연층과 SOI층이 접하도록 접합하였다.
도 6은 상기 접합된 웨이퍼의 단면을 촬영한 TEM 이미지이다. 접합된 웨이퍼에서 SiO2층의 두께는 52 nm로, SiGe층의 두께는 49 nm로, Si층의 두께는 45 nm로 각각 측정되었다. 도 6을 참조하면, 제1 실리콘 기판과 제2 실리콘 기판 상에 고르게 각 층이 형성된 것을 확인할 수 있으며, 두 웨이퍼가 밀착되어 접합된 모습을 확인할 수 있다.
접합된 두 웨이퍼의 제2 실리콘 기판을 식각액을 통해 식각하여 개구부를 형성하였다. 개구부는 5 μm 간격의 라인 형상으로 형성하였으며, SiO2막을 마스크로 사용하고, TMAH(tetramethylammonium hydroxide)를 식각액으로 하여 70 ℃의 온도에서 식각하여 형성하였다.
도 7a 및 도 7b는 식각을 통해 개구부를 형성한 SOI 접합 웨이퍼를 촬영한 TEM 이미지이다. 도 7a는 식각을 수행한 후의 이미지이며, 도 7b는 도 7a를 확대한 이미지이다. 도 7a 및 도 7b를 참조하면, 식각액을 통해 형성한 개구부는 일정한 각도의 테이퍼를 가지는 것을 알 수 있으며, 상기 테이퍼의 각도는 약 54.7°로 측정되었다.
습식 식각을 통한 희생층의 제거
개구부를 통해 접합 웨이퍼의 희생층을 제거할 수 있음을 확인하기 위해, 식각액을 사용하여 전술한 접합 웨이퍼를 식각하였다. 희생층의 제거는 2 부피%의 HF를 포함하는 HNA 용액을 식각액으로 사용하였으며, 40 ℃의 온도에서 식각을 수행하였다.
도 8a는 습식 식각을 통해 희생층의 일부를 제거한 상태의 단면도를 촬영한 TEM 이미지이고, 도 8b는 도 8a의 확대도이다. 도 8a 및 8b를 참조하면, 본 발명의 실시예에 따른 SOI 웨이퍼의 제조 방법은 접합 웨이퍼의 적층 방향으로 형성된 개구부를 통해 식각액을 주입할 수 있으며, 복수의 개구부를 통해 주입되는 식각액을 통해 개구부에 노출된 여러 영역에서 희생층을 선택적으로 제거할 수 있음을 알 수 있다.
도 9a 및 도 9b는 는 습식 식각을 통해 희생층의 일부를 제거한 상태의 단면도를 촬영한 TEM 이미지이다. 도 9a는 약 60초간 식각을 수행한 후의 단면도이며, 도 9b는 약 90초간 식각을 수행한 후의 단면을 촬영한 것이다. 도 9a 및 9b를 참조하면, 개구부를 통해 주입된 식각액에 노출되는 시간에 따라 희생층이 제거되는 영역이 증가하는 것을 알 수 있다.
상기 실험 결과를 통해 본 발명에 따른 SOI 웨이퍼의 제조 방법은 복수의 개구부를 통해 희생층의 여러 영역을 동시에 선택적으로 식각이 가능하며, 식각 시간을 조절하여 희생층을 완전히 제거함으로써 접합된 웨이퍼를 효과적으로 분리할 수 있는 것을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1,1': SOI 접합 웨이퍼
11: 제1 실리콘 기판
12: 절연층
21: 제2 실리콘 기판
22: 희생층
23: SOI층
30, 30': 개구부

Claims (14)

  1. 제1 실리콘 기판의 표면에 절연층이 배치된 제1 웨이퍼 및 제2 실리콘 기판, 희생층 및 SOI층이 순차 적층된 제2 웨이퍼를 준비하는 단계;
    상기 제1 웨이퍼의 절연층과 제2 웨이퍼의 SOI층이 대향하도록 접합하는 단계; 및
    상기 제2 웨이퍼의 제2 실리콘 기판 상에 적층 방향으로 복수의 개구부를 형성하여 희생층을 노출시키는 단계;를 포함하는 SOI 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 개구부를 통해 식각액을 주입하여 희생층을 제거하는 단계를 추가로 포함하는 SOI 웨이퍼의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것인 SOI 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 개구부의 내부에 위치하는 가상 선분의 최대 길이는 200 μm 이하인 SOI 웨이퍼의 제조 방법.
  5. 제3항에 있어서,
    상기 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하인 SOI 웨이퍼의 제조 방법.
  6. 제1항에 있어서,
    상기 개구부는 적층 방향에 수직인 라인 형상을 가지는 것인 SOI 웨이퍼의 제조 방법.
  7. 제6항에 있어서,
    상기 개구부와 인접한 개구부와의 평균 거리는 100 mm 이하인 SOI 웨이퍼의 제조 방법.
  8. 제1항에 있어서,
    상기 개구부의 적층 방향에 수평인 절단면이 테이퍼 형상인 SOI 웨이퍼의 제조 방법.
  9. 제1 실리콘 기판, 절연층, SOI층, 희생층 및 제2 실리콘 기판이 순차 적층되고,
    상기 제2 실리콘 기판은 적층 방향으로 배치되는 복수의 개구부를 포함하며,
    상기 개구부를 통해 상기 희생층이 적층 방향으로 노출되는 SOI 접합 웨이퍼.
  10. 제9항에 있어서,
    상기 개구부는 적층 방향에서 보았을 때 원형 또는 다각형 형상을 가지는 것인 SOI 접합 웨이퍼.
  11. 제10항에 있어서,
    상기 개구부와 인접한 개구부와의 최소 거리는 100 mm 이하인 SOI 접합 웨이퍼.
  12. 제9항에 있어서,
    상기 개구부는 적층 방향에 수직인 라인 형상을 가지는 것인 SOI 접합 웨이퍼.
  13. 제12항에 있어서,
    상기 개구부와 인접한 개구부와의 평균 거리는 100 mm 이하인 SOI 접합 웨이퍼.
  14. 제9항에 있어서,
    상기 개구부의 적층 방향에 수평인 절단면이 테이퍼 형상인 SOI 접합 웨이퍼.
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