KR20230089962A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하고, 연신 가능한 하부 기판, 하부 기판의 상에 배치되고, 표시 영역에 형성되는 복수의 제1 판(plate) 패턴 및 복수의 제1 배선(line) 패턴과 비표시 영역에 형성되는 복수의 제2 판(plate) 패턴 및 복수의 제2 배선(line) 패턴을 포함하는 패턴층, 복수의 제1 판(plate) 패턴 상에 형성되는 복수의 화소, 복수의 화소를 연결하는 복수의 제1 연결 배선, 복수의 제2 판(plate) 패턴 상에 형성되는 게이트 드라이버, 복수의 제2 판(plate) 패턴 상에 형성되는 파워 서플라이, 비표시 영역에 배치되는 복수의 제2 연결 배선 및 게이트 드라이버와 파워 서플라이와 복수의 화소를 덮고, 연신 가능한 상부 기판을 포함하고, 비표시 영역은 표시 영역의 외측에 위치하는 제1 영역, 제1 영역의 외측에 위치하고, 복수의 게이트 드라이버가 배치되는 제2 영역 및 제2 영역의 외측에 위치하고, 복수의 파워 서플라이가 배치되는 제3 영역을 포함하고, 제1 영역에 배치되는 복수의 제2 연결 배선은 앵커홀(anchor hole)을 통해 복수의 제2 연결 배선과 다른 층에 배치된 금속 패턴과 접촉한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 연신 가능한 스트레쳐블 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시부, 배선 등을 형성하여, 특정 방향으로 신축이 가능하고 다양한 형상으로 변화가 가능하게 제조되는 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명에서 해결하고자 하는 과제는 반복적인 연신에도 배선이 손상되지 않는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 표시 장치의 모든 영역을 이축 연신할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 리프트오프 공정시 배선 뜯김을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 구동 전압의 드롭을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하고, 연신 가능한 하부 기판, 하부 기판의 상에 배치되고, 표시 영역에 형성되는 복수의 제1 판(plate) 패턴 및 복수의 제1 배선(line) 패턴과 비표시 영역에 형성되는 복수의 제2 판(plate) 패턴 및 복수의 제2 배선(line) 패턴을 포함하는 패턴층, 복수의 제1 판(plate) 패턴 상에 형성되는 복수의 화소, 복수의 화소를 연결하는 복수의 제1 연결 배선, 복수의 제2 판(plate) 패턴 상에 형성되는 게이트 드라이버, 복수의 제2 판(plate) 패턴 상에 형성되는 파워 서플라이, 비표시 영역에 배치되는 복수의 제2 연결 배선 및 게이트 드라이버와 파워 서플라이와 복수의 화소를 덮고, 연신 가능한 상부 기판을 포함하고, 비표시 영역은 표시 영역의 외측에 위치하는 제1 영역, 제1 영역의 외측에 위치하고, 복수의 게이트 드라이버가 배치되는 제2 영역 및 제2 영역의 외측에 위치하고, 복수의 파워 서플라이가 배치되는 제3 영역을 포함하고, 제1 영역에 배치되는 복수의 제2 연결 배선은 앵커홀(anchor hole)을 통해 복수의 제2 연결 배선과 다른 층에 배치된 금속 패턴과 접촉한다.
본 발명의 다른 실시예에 따른 표시 장치는 연성 기판, 연성 기판 상에 형성되는 복수의 강성 패턴, 복수의 강성 패턴 중 서로 이격되는 복수의 제1 판 패턴 상부에 형성되는 복수의 화소 및 복수의 강성 패턴 중 서로 이격되는 복수의 제2 판 패턴 중 일부의 상부에 형성되는 파워 서플라이를 포함하고, 파워 서플라이는 복수의 화소의 구동 전압을 공급하고, 제1 방향 및 제2 방향으로 서로 이격되는 파워 블록으로 구성된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 버퍼 배선에 앵커홀을 형성함으로써, 표시 장치의 연신 신뢰성이 안정적으로 확보될 수 있다.
본 발명은 버퍼 배선을 앵커홀을 통해 고정시킴으로써, 리프트 오프시 표시 장치가 손상되지 않을 수 있다.
본 발명은 비표시 영역이 이축 방향으로 연신되어, 표시 장치의 활용 가능성이 향상될 수 있다.
본 발명에서 파워 서플라이가 파워 블록 사이에 전기적으로 연결되는 추가 파워 블록을 포함하여, 구동 전압의 강하를 최소화시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 대한 확대 평면도이다.
도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 4는 도 2에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
도 5는 도 2에 도시된 절단선 Ⅴ-Ⅴ'에 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 비표시 영역의 확대 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 제1 영역의 확대 평면도이다.
도 9는 도 8에 도시된 절단선 IX-IX'에 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 제3 영역의 확대 평면도이다.
도 11은 도 10에 도시된 절단선 XI-XI'에 따라 절단한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 제3 영역의 확대 평면도이다.
도 13은 도 12에 도시된 절단선 XIII-XIII'에 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
그리고, 본 발명 상에서 언급된 '연결(connect)' 또는 '접촉(contact)' 등이 사용되는 경우, '바로' 또는 '직접' 이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치하여 연결 또는 접촉될 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
본 발명의 일 실시예에 따른 표시 장치는 휘거나 늘어나도 화상 표시가 가능한 표시 장치이며, 스트레쳐블 표시 장치, 신축성 표시 장치 및 연신가능한 표시 장치으로도 지칭될 수 있다. 표시 장치는 종래의 일반적인 표시 장치와 비교하여 높은 가요성(Flexibility)을 가질 뿐만 아니라, 연신성(Stretchability)를 가질 수 있다. 이에, 사용자가 표시 장치를 휘게 하거나 늘어나게 할 수 있을 뿐만 아니라, 사용자의 조작에 따라 표시 장치의 형상이 자유롭게 변경될 수 있다. 예를 들어, 사용자가 표시 장치의 끝 단을 잡고 잡아당기는 경우 표시 장치는 사용자가 잡아당기는 방향으로 늘어날 수 있다. 또는, 사용자가 표시 장치를 평평하지 않은 외면에 배치시키는 경우, 표시 장치는 벽면의 외면의 형상을 따라 휘어지도록 배치될 수 있다. 또한, 사용자에 의해 가해지는 힘이 제거되는 경우, 표시 장치는 다시 본래의 형태로 복원될 수 있다.
<스트레쳐블 기판 및 패턴층>
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 대한 확대 평면도이다. 구체적으로, 도2는 도 1에 도시된 A 영역의 확대 평면도이다.
도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 하부 기판(111), 패턴층(120), 복수의 화소(PX), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 파워 서플라이(PS)를 포함할 수 있다. 그리고, 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 충진층(190) 및 상부 기판(112)을 더 포함할 수 있다.
하부 기판(111)은 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 그리고, 상부 기판(112)은 표시 장치(100)의 여러 구성요소들을 커버하고 보호하기 위한 기판이다. 즉, 하부 기판(111)은 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)이 형성된 패턴층(120)을 지지하는 기판이다. 그리고, 상부 기판(112)는 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)를 덮는 기판이다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 예를 들어, 하부 기판(111) 및 상부 기판(112) 각각은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 있으며, 이에, 유연한 성질을 가질 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 재질은 동일할 수 있으나 이에 제한되지 않고 다양하게 변형될 수 있다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 이에, 하부 기판(111)은 하부 스트레쳐블 기판, 하부 신축 기판, 하부 연신 기판, 하부 연성 기판, 하부 가요성 기판, 제1 스트레쳐블 기판, 제1 신축 기판, 제1 연신 기판, 제1 연성 기판 또는 제1 가요성 기판으로도 지칭될 수 있고, 상부 기판(112)은 상부 스트레쳐블 기판, 상부 신축 기판, 상부 연신 기판, 상부 연성 기판, 상부 가요성 기판, 제2 스트레쳐블 기판, 제2 신축 기판 제2 연신 기판, 제2 연성 기판 또는 제2 가요성 기판으로도 지칭될 수 있다. 또한 하부 기판(111) 및 상부 기판(112)의 탄성 계수(Modulus of elasticity)가 수 MPa 내지 수 백 MPa일 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 연성 파괴율(ductile breaking rate)이 100% 이상일 수 있다. 여기서, 연성 파괴율이란 연신되는 객체가 파괴되거나 크랙되는 시점에서의 연신율을 의미한다. 하부 기판의 두께는 10um 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
하부 기판(111)은 표시 영역(Active Area; AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(Non-active Area; NA)을 가질 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소(PX)가 배치된다. 그리고, 각각의 화소(PX)는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들을 포함할 수 있다. 다양한 구동 소자들은 적어도 하나의 박막 트랜지스터(Thin Film Transistor; TFT) 및 커패시터(Capacitor)를 의미할 수 있으나, 이에 한정되지 않는다. 그리고, 복수의 화소(PX) 각각은 다양한 배선과 연결될 수 있다. 예를 들어, 복수의 화소(PX) 각각은 게이트 배선, 데이터 배선, 고전위 전원 배선, 저전위 전원 배선, 기준 전압 배선 등과 같은 다양한 배선과 연결될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다. 비표시 영역(NA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 둘러싸는 영역일 수 있다. 다만, 이에 한정되지 않고, 비표시 영역(NA)은 하부 기판(111) 중 표시 영역(AA)을 제외한 영역에 해당하고, 이는 다양한 형상으로 변형 및 분리될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 구성요소가 배치된다. 비표시 영역(NA)에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 배치될 수 있다. 그리고, 비표시 영역(NA)에는 게이트 드라이버(GD) 및 데이터 드라이버(DD)와 연결되는 복수의 패드가 배치될 수 있으며, 각각의 패드는 표시 영역(AA)의 복수의 화소(PX) 각각과 연결될 수 있다.
하부 기판(111) 상에는 하부 기판(111) 보다는 낮는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어진 패턴층(120)이 배치될 수 있다. 예를 들어, 패턴층(120)은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수 있다.
그리고, 패턴층(120)은 표시 영역(AA)에 배치되는 복수의 제1 판(plate) 패턴(121) 및 복수의 제1 배선(line) 패턴(122)과, 비표시 영역(NA)에 배치되는 복수의 제2 판(plate) 패턴(123) 및 복수의 제2 배선(line) 패턴(124)을 포함할 수 있다.
복수의 제1 판 패턴(121)은 하부 기판(111)의 표시 영역(AA)에 배치되어, 복수의 제1 판 패턴(121) 상에는 복수의 화소(PX)가 형성된다. 그리고, 복수의 제2 판 패턴(123)은 하부 기판(111)의 비표시 영역(NA)에 배치되어, 복수의 제2 판 패턴(123) 상에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성된다.
상술한, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 서로 이격되는 아일랜드 형태로 배치되어, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 각각은 개별적으로 분리될 수 있다. 이에, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 제1 아일랜드 패턴(first island pattern) 및 제2 아일랜드 패턴(second island pattern) 혹은 제1 개별 패턴(first individual pattern) 및 제2 개별 패턴(second individual pattern)으로 지칭될 수 있다. 서로 이격되어 배치된 제1 판 패턴(121)은 제1 배선 패턴(122)에 의해 연결될 수 있다. 그리고, 비표시 영역(NA)에서, 서로 이격되어 배치된 제2 판 패턴(123)은 제2 배선 패턴(124)에 의해 연결될 수 있다.
구체적으로, 비표시 영역(NA)에 배치되는 복수의 제2 판 패턴(123)은 앵커홀(Anchor hole)이 배치되는 복수의 제1 서브 판 패턴(123a), 게이트 드라이버(GD)가 배치되는 복수의 제2 서브 판 패턴(123b), 및 파워 서플라이(PS)가 배치되는 복수의 제3 서브 판 패턴(123c)을 포함한다.
보다 상세하게는 도 1에 도시된 바와 같이, 복수의 제1 서브 판 패턴(123a)은 제1 방향(X)으로 표시 영역(AA)에 인접하게 배치되고, 제2 방향(Y)으로 이격되어 배치될 수 있다. 즉, 제1 방향(X)을 기준으로, 표시 영역(AA)의 양 측에는 제1 서브 판 패턴(123a)이 배치될 수 있다. 다만 이에 한정되지 않고, 표시 영역(AA)의 제1 방향(X)에 대한 일 측에만 제1 서브 판 패턴(123a)이 배치될 수 있다. 그리고, 복수의 제1 서브 판 패턴(123a) 상에는 복수의 연결 배선을 결속시키는 앵커홀(Anchor hole)이 배치될 수 있다.
그리고, 복수의 제2 서브 판 패턴(123b)은 복수의 제1 서브 판 패턴(123a)에 제1 방향(X)으로 인접하게 배치되고, 제2 방향(Y)으로 이격되어 배치될 수 있다. 즉, 제1 방향(X)을 기준으로, 복수의 제1 서브 판 패턴(123a)의 양 측에는 복수의 제2 서브 판 패턴(123b)이 배치될 수 있다. 다만 이에 한정되지 않고, 복수의 제1 서브 판 패턴(123a)의 일 측에만 제2 서브 판 패턴(123b)이 배치될 수 있다.
그리고, 복수의 제2 서브 판 패턴(123b)에는 게이트 드라이버(GD)가 실장될 수 있다. 게이트 드라이버(GD)는 제1 판 패턴(121) 상의 다양한 구성요소 제조 시 게이트 인 패널(Gate In Panel; GIP) 방식으로 제2 서브 판 패턴(123b) 상에 형성될 수 있다. 이에, 복수의 제2 서브 판 패턴(123b) 상에는 다양한 트랜지스터, 커패시터, 배선 등과 같은 게이트 드라이버(GD)를 구성하는 다양한 회로 구성이 배치될 수 있다. 다만, 이에 제한되지 않고 게이트 드라이버(GD)는 COF(Chip on Film) 방식으로 실장될 수도 있다.
그리고, 복수의 제3 서브 판 패턴(123c)은 복수의 제2 서브 판 패턴(123b)에 제1 방향(X)으로 인접하게 배치되고, 제2 방향(Y)으로 이격되어 배치될 수 있다. 즉, 복수의 제2 서브 판 패턴(123b)의 제1 방향(X)에 대한 양 측에는 복수의 제3 서브 판 패턴(123c)이 배치될 수 있다. 다만 이에 한정되지 않고, 복수의 제2 서브 판 패턴(123b)의 제1 방향(X)에 대한 일 측에만 제3 서브 판 패턴(123c)이 배치될 수 있다. 그리고, 복수의 제3 서브 판 패턴(123c)에는 파워 서플라이(PS)가 실장될 수 있다. 파워 서플라이(PS)는 제1 판 패턴(121) 상의 다양한 구성요소 제조 시 패터닝되는 복수의 파워 블록으로 제3 서브 판 패턴(123c) 상에 형성될 수 있다. 이에, 제3 서브 판 패턴(123c)에는 상에는 서로 다른층에 배치되는 파워 블록이 배치될 수 있다.
도 1을 참조하면, 복수의 제1 서브 판 패턴(123a)의 크기는 복수의 제1 판 패턴(121)의 크기보다 작을 수 있다. 구체적으로, 복수의 제1 서브 판 패턴(123a)의 크기 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 작을 수 있다. 상술한 바와 같이, 복수의 제1 서브 판 패턴(123a) 각각에는 앵커홀(AH) 배치되고, 앵커홀(AH)이 차지하는 면적이 화소(PX)가 차지하는 면적보다 더 작으므로, 복수의 제1 서브 판 패턴(123a) 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 작을 수 있다.
그리고, 복수의 제2 서브 판 패턴(123b)의 크기는 복수의 제1 판 패턴(121)의 크기보다 클 수 있다. 구체적으로, 복수의 제2 서브 판 패턴(123b) 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 클 수 있다. 상술한 바와 같이, 복수의 제2 서브 판 패턴(123b) 각각에는 게이트 드라이버(GD)가 배치되고, 복수의 제2 서브 판 패턴(123b) 각각에는 게이트 드라이버(GD)의 하나의 스테이지가 배치될 수 있다. 이에, 게이트 드라이버(GD)의 하나의 스테이지를 구성하는 다양한 회로 구성이 차지하는 면적이 화소(PX)가 차지 면적보다 상대적으로 더 크므로, 복수의 제2 서브 판 패턴(123b) 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 클 수 있다.
도 1에서는 복수의 제2 판 패턴(123)이 비표시 영역(NA)에서 제1 방향(X)의 양측에 배치되는 것으로 도시되었으나, 이에 제한되지 않고 비표시 영역(NA)의 임의의 영역에 배치될 수 있다. 또한, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)이 사각형의 형태로 도시되었으나, 이에 제한되지 않고, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 다양한 형태로 변형가능하다.
도 1 및 도 3을 참조하면, 패턴층(120)은 표시 영역(AA)에 배치되는 복수의 제1 배선(line) 패턴(122)과 비표시 영역(NA)에 배치되는 복수의 제2 배선(line) 패턴(124)을 더 포함할 수 있다.
복수의 제1 배선 패턴(122)은 표시 영역(AA)에 배치될 수 있다. 그리고, 복수의 제1 배선 패턴(122)은 서로 인접하는 제1 판 패턴(121)을 연결하는 패턴으로, 제1 연결 패턴으로 지칭될 수 있다. 즉, 복수의 제1 판 패턴(121) 사이에는 복수의 제1 배선 패턴(122)이 배치된다.
복수의 제2 배선 패턴(124)은 비표시 영역(NA)에 배치될 수 있다. 그리고, 복수의 제2 배선 패턴(124)은 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123)을 연결할 수 있다. 예를 들어, 표시 영역(AA)의 가장자리에 위치한 제1 판 패턴(121)과 비표시 영역(NA)에서 상기 제1 판 패턴(121)과 인접한 영역에 배치된 제2 판 패턴(123)을 연결할 수 있다. 또한, 복수의 제2 배선 패턴(124)은 서로 인접하는 복수의 제2 판 패턴(123)을 연결하는 패턴일 수 있다. 따라서, 복수의 제2 배선 패턴(124)은 제2 연결 패턴으로 지칭될 수 있다. 즉, 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123) 사이, 및 서로 인접한 복수의 제2 판 패턴(123) 사이에는 복수의 제2 배선 패턴(124)이 배치된다.
도 1을 참조하면, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 굴곡진 형상을 가진다. 예를 들면, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 사인파 형상을 가질 수 있다. 다만, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 1에 도시된 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 개수 및 형상은 예시적인 것이며, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
그리고, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 강성 패턴이다. 즉, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)과 비교하여 강성(Rigid)일 수 있다. 즉, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)의 탄성 계수(Modulus of elasticity)는 하부 기판(111)의 탄성 계수(Modulus of elasticity) 보다 높을 수 있다. 탄성 계수(Modulus of elasticity)는 기판에 가해지는 응력에 대하여 변형되는 비율을 나타내는 파라미터로서, 탄성 계수가 상대적으로 높을 경우 경도(Hardness)가 상대적으로 높을 수 있다. 이에, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124) 각각은 복수의 제1 강성 패턴, 복수의 제2 강성 패턴, 복수의 제3 강성 패턴 및 복수의 제4 강성 패턴으로 지칭될 수 있다. 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)의 탄성 계수는 하부 기판(111) 및 상부 기판(112)의 탄성 계수보다 1000배 이상 높을 수 있으나, 이에 제한되는 것은 아니다.
복수의 강성 기판인 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)보다 낮은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있다. 이때, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니고, 서로 다른 물질로 이루어질 수도 있다.
몇몇 실시예에서, 하부 기판(111)은 복수의 제1 하부 패턴 및 제2 하부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 하부 패턴은 하부 기판(111) 중 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하는 영역에 배치되고, 제2 하부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)이 배치된 영역을 제외한 영역에 배치되거나 표시 장치(100) 전체 영역에 배치될 수도 있다.
또한, 상부기판(111)은 복수의 제1 상부패턴 및 제2 상부패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 상부패턴은 상부기판(111) 중 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하는 영역에 배치되고, 제2 상부패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)이 배치된 영역을 제외한 영역에 배치되거나 표시 장치(100) 전체 영역에 배치될 수도 있다.
이때, 복수의 제1 하부 패턴 및 제1 상부 기판의 탄성 계수는 제2 하부 패턴 및 제2 상부 패턴의 탄성 계수보다 클 수 있다. 예를 들어, 복수의 제1 하부 패턴 및 제1 상부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 동일한 물질로 이루어질 수 있으며, 제2 하부 패턴 및 제2 상부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)보다 낮은 탄성 계수를 갖는 물질로 이루어질 수 있다.
즉, 제1 하부 패턴 및 제1 상부 패턴은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있고, 제2 하부 패턴 및 및 제2 상부 패턴은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있다.
<비표시 영역 구동 소자>
게이트 드라이버(GD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 게이트 전압을 공급하는 구성요소이다. 게이트 드라이버(GD)는 복수의 제2 판 패턴(123) 중 제2 서브 판 패턴(123b) 상에 형성된 복수의 스테이지를 포함하고, 게이트 드라이버(GD)의 각각의 스테이지는 복수의 게이트 연결 배선을 통해 서로 전기적으로 연결될 수 있다. 따라서, 어느 하나의 스테이지에서 출력된 게이트 전압을 다른 스테이지에 전달할 수 있다. 그리고, 각각의 스테이지는 각각의 스테이지와 연결된 복수의 화소(PX)에 순차적으로 게이트 전압을 공급할 수 있다.
파워 서플라이(PS)는 게이트 드라이버(GD)에 연결되어, 게이트 구동 전압 및 게이트 클럭 전압을 공급할 수 있다. 그리고, 파워 서플라이(PS)는 복수의 화소(PX)에 연결되어, 복수의 화소(PX) 각각에 화소 구동 전압을 공급할 수 있다. 또한, 파워 서플라이(PS)는 복수의 제2 판 패턴(123) 중 제3 서브 판 패턴(123c) 상에 형성될 수 있다. 즉 파워 서플라이(PS)는 제2 판 패턴(123)상에서 게이트 드라이버(GD)에 인접되게 형성될 수 있다. 그리고, 복수의 제3 서브 판 패턴(123c)에 형성된 파워 서플라이(PS) 각각은 게이트 드라이버(GD) 및 복수의 화소(PX)에 전기적으로 연결될 수 있다. 즉, 복수의 제3 서브 판 패턴(123c)에 형성된 복수의 파워 서플라이(PS)는 게이트 전원 연결 배선 및 화소 전원 연결 배선에 의해 연결될 수 있다. 이에, 복수의 파워 서플라이(PS) 각각은 게이트 구동 전압, 게이트 클럭 전압 및 화소 구동 전압을 공급할 수 있다.
인쇄 회로 기판(PCB)은 표시 소자를 구동하기 위한 신호 및 전압을 제어부로부터 표시 소자로 전달하는 구성이다. 이에, 인쇄 회로 기판(PCB)은 구동 기판으로도 지칭될 수 있다. 인쇄 회로 기판(PCB)에는 IC 칩, 회로부 등과 같은 제어부가 장착될 수 있다. 또한, 인쇄 회로 기판(PCB)에는 메모리, 프로세서 등도 장착될 수 있다. 그리고, 표시 장치(100)에 구비되는 인쇄 회로 기판(PCB)은 연신성(stretchability)을 확보하기 위하여, 연신 영역과 비연신 영역을 포함할 수 있다. 그리고 비연신 영역에는 IC 칩, 회로부, 메모리, 프로세서 등도 장착될 수 있고, 연신 영역에는 IC 칩, 회로부, 메모리, 프로세서와 전기적으로 연결되는 배선들이 배치될 수 있다.
데이터 드라이버(DD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 데이터 전압을 공급하는 구성요소이다. 데이터 드라이버(DD)는 IC칩 형태로 구성될 수 있어 데이터 집적 회로(D-IC)로도 지칭될 수 있다. 그리고, 데이터 드라이버(DD)는 인쇄 회로 기판(PCB)의 비연신 영역에 탑재될 수 있다. 즉, 데이터 드라이버(DD)는 COB(Chip On Board)의 형태로 인쇄 회로 기판(PCB)에 실장될 수 있다. 다만, 도 1에서는 데이터 드라이버(DD)가 COB(Chip On Board) 방식으로 실장되는 것으로 도시하였으나, 이에 제한되지 않고, 데이터 드라이버(DD)는 COF(Chip on Film), COG(Chip On Glass), TCP (Tape Carrier Package) 등의 방식으로 실장될 수도 있다.
또한, 도 1에서는 표시 영역(AA)에 배치된 일렬의 제1 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 복수개 열의 제1 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 영역(AA)에 대한 보다 상세한 설명을 위해 도 4, 도 5를 함께 참조한다.
<표시 영역의 평면 및 단면 구조>
도 4는 도 2에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
도 5는 도 2에 도시된 절단선 Ⅴ-Ⅴ'에 따라 절단한 단면도이다.
설명의 편의를 위하여 도 1 내지 도 3을 함께 참조하여 설명한다.
도 1, 도 2를 참조하면, 표시 영역(AA)에서 하부 기판(111) 상에는 복수의 제1 판 패턴(121)이 배치된다. 복수의 제1 판 패턴(121)은 서로 이격되어 하부 기판(111) 상에 배치된다. 예를 들어, 복수의 제1 판 패턴(121)은 도 1에 도시된 바와 같이, 하부 기판(111) 상에서 매트릭스 형태로 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 제1 판 패턴(121)에는 복수의 서브 화소(SPX)를 포함하는 화소(PX)가 배치된다. 그리고, 서브 화소(SPX) 각각은 표시 소자인 발광소자(170) 및 발광소자(170)를 구동하기 위한 구동 트랜지스터(160) 및 스위칭 트랜지스터(150)를 포함할 수 있다. 다만, 서브 화소(SPX)에서 표시 소자는 발광소자로 제한되는 것이 아니라, 유기 발광 다이오드로 변경될 수 있다. 그리고, 복수의 서브 화소(SPX)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함할 수 있으나, 이에 제한되지 않고, 복수의 서브 화소(SPX)의 색상은 필요에 따라 다양하게 변형될 수 있다.
복수의 서브 화소(SPX)는 복수의 화소 연결 배선(181, 182)과 연결될 수 있다. 즉, 복수의 서브 화소(SPX)는 제1 방향(X)으로 연장되는 제1 화소 연결 배선(181)과 전기적으로 연결될 수 있다. 그리고, 복수의 서브 화소(SPX)는 제2 방향(Y)으로 연장되는 제2 화소 연결 배선(182)과 전기적으로 연결될 수 있다.
한편, 표시 영역(AA)에 배치되는 복수의 화소 연결 배선(181, 182)을 제1 연결 배선으로 지칭할 수 있고, 비표시 영역(NA)에 배치되는 버퍼 배선, 게이트 연결 배선 또는 파워 배선을 제2 연결 배선으로 지칭할 수 있다.
이하에서는 도 3을 참조하여, 표시 영역(AA)의 단면 구조에 대해서 구체적으로 설명한다.
도 3을 참조하면, 복수의 제1 판 패턴(121) 상에는 복수의 무기 절연층이 배치된다. 예를 들어, 복수의 무기 절연층은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)을 포함할 수 있지만, 이에 제한되지 않고, 복수의 제1 판 패턴(121) 상에는 다양한 무기 절연층이 추가적으로 배치되거나 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 중 하나 이상이 생략될 수도 있다.
구체적으로, 복수의 제1 판 패턴(121) 상에 버퍼층(141)이 배치된다. 버퍼층(141)은 하부 기판(111) 및 복수의 제1 판 패턴(121) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 제1 판 패턴(121) 상에 형성된다. 버퍼층(141)은 절연 물질로 구성될 수 있다. 예를 들어, 버퍼층(141)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON)중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다. 다만, 버퍼층(141)은 표시 장치(100)의 구조나 특성에 따라 생략될 수도 있다.
표시 영역(AA)에서, 버퍼층(141)은 하부 기판(111)이 복수의 제1 판 패턴(121)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 표시 영역(AA)에서, 버퍼층(141)은 복수의 제1 판 패턴(121) 사이의 영역에는 형성되지 않고, 복수의 제1 판 패턴(121)의 형상으로 패터닝되어 복수의 제1 판 패턴(121) 상부에만 형성될 수 있다.
또한, 비표시 영역(NA)에서, 버퍼층(141)은 하부 기판(111)이 복수의 제2 판 패턴(123)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 비표시 영역(NA)에서, 버퍼층(141)은 복수의 제2 판 패턴(123) 사이의 영역에는 형성되지 않고, 복수의 제2 판 패턴(123)의 형상으로 패터닝되어 복수의 제2 판 패턴(123) 상부에만 형성될 수 있다.
이와 같이, 버퍼층(141)은 하부 기판(111)이 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 버퍼층(141)은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 사이의 영역에는 형성되지 않고, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)의 형상으로 패터닝되어 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 상부에만 형성될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 버퍼층(141)을 강성 패턴인 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩되는 영역에만 형성하여 표시 장치(100)가 휘거나 늘어나는 등 변형되는 경우에도 표시 장치(100)의 다양한 구성요소들의 손상을 방지할 수 있다. 또한, 버퍼층(141)
도 3을 참조하면, 버퍼층(141) 상에는 게이트 전극(151), 액티브층(152), 소스 전극(153) 및 드레인 전극(154)을 포함하는 스위칭 트랜지스터(150) 및 게이트 전극(161), 액티브층(162), 소스 전극 및 드레인 전극(164)을 포함하는 구동 트랜지스터(160)가 형성된다.
먼저, 도 3을 참조하면, 버퍼층(141) 상에는 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162)이 배치된다. 예를 들어, 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162) 각각은 산화물 반도체로 형성될 수도 있다 또는, 스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162)은 비정질 실리콘(amorpho113 silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
스위칭 트랜지스터(150)의 액티브층(152) 및 구동 트랜지스터(160)의 액티브층(162) 상에는 게이트 절연층(142)이 배치된다. 게이트 절연층(142)은 스위칭 트랜지스터(150)의 게이트 전극(151)과 스위칭 트랜지스터(150)의 액티브층(152)을 전기적으로 절연시키고, 구동 트랜지스터(160)의 게이트 전극(161)과 구동 트랜지스터(160)의 액티브층(162)을 전기적으로 절연시키기 위한 층이다. 그리고, 게이트 절연층(142)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(142)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(142) 상에는 스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161)이 배치된다. 스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161)은 게이트 절연층(142) 상에서 서로 이격되도록 배치된다. 그리고, 스위칭 트랜지스터(150)의 게이트 전극(151)은 스위칭 트랜지스터(150)의 액티브층(152)과 중첩하고, 구동 트랜지스터(160)의 게이트 전극(161)은 구동 트랜지스터(160)의 액티브층(162)과 중첩한다.
스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161) 각각은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
스위칭 트랜지스터(150)의 게이트 전극(151) 및 구동 트랜지스터(160)의 게이트 전극(161) 상에는 제1 층간 절연층(143)이 배치된다. 제1 층간 절연층(143)은 구동 트랜지스터(160)의 게이트 전극(161)과 중간 금속층(IM)을 절연시킨다. 제1 층간 절연층(143)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연층(143) 상에는 중간 금속층(IM)이 배치된다. 그리고, 중간 금속층(IM)은 구동 트랜지스터(160)의 게이트 전극(161)과 중첩한다. 이에, 중간 금속층(IM)과 구동 트랜지스터(160)의 게이트 전극(161)의 중첩 영역에서, 저장 커패시터가 형성된다. 구체적으로 구동 트랜지스터(160)의 게이트 전극(161), 제1 층간 절연층(143) 및 중간 금속층(IM)은 저장 커패시터를 형성된다. 다만, 중간 금속층(IM)의 배치 영역은 이에 한정되지 않고, 중간 금속층(IM)은 다른 전극과 중첩되어 다양하게 저장 커패시터를 형성할 수 있다.
중간 금속층(IM)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
중간 금속층(IM) 상에는 제2 층간 절연층(144)이 배치된다. 제2 층간 절연층(144)은 스위칭 트랜지스터(150)의 게이트 전극(151)과 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)을 절연시킨다. 그리고, 제2 층간 절연층(144)은 중간 금속층(IM)과 구동 트랜지스터(160)의 소스 전극 및 드레인 전극(164)을 절연시킨다. 제2 층간 절연층(144)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연층(144) 상에는 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)이 배치된다. 그리고, 제2 층간 절연층(144) 상에는 구동 트랜지스터(160)의 소스 전극 및 드레인 전극(164)이 배치된다. 스위칭 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)은 동일 층에서 이격되어 배치된다. 그리고, 도 3에서는 구동 트랜지스터(160)의 소스 전극이 생략되었으나, 구동 트랜지스터(160)의 소스 전극 또한 드레인 전극(164)과 동일 층에서 이격되어 배치된다. 스위칭 트랜지스터(150)에서, 소스 전극(153) 및 드레인 전극(154)은 액티브층(152)과 접하는 방식으로 액티브층(152)과 전기적으로 연결될 수 있다. 그리고, 구동 트랜지스터(160)에서, 소스 전극 및 드레인 전극(164)은 액티브층(162)과 접하는 방식으로 액티브층(162)과 전기적으로 연결될 수 있다. 그리고, 스위칭 트랜지스터(150)의 드레인 전극(154)은 구동 트랜지스터(160)의 게이트 전극(161)과 컨택홀을 통해 접하는 방식으로 구동 트랜지스터(160)의 게이트 전극(161)과 전기적으로 연결될 수 있다.
소스 전극(153) 및 드레인 전극(154, 164)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 명세서에서는 구동 트랜지스터(160)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다.
제2 층간 절연층(144) 상에는 게이트 패드(GP) 및 데이터 패드(DP)가 배치될 수 있다.
구체적으로, 도 4를 참조하면, 게이트 패드(GP)는 게이트 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 게이트 패드(GP)는 제1 화소 연결 배선(181)과 컨택홀을 통해 연결된다. 그리고, 제1 화소 연결 배선(181)으로부터 공급된 게이트 전압은 게이트 패드(GP)로부터 제1 판 패턴(121) 상에 형성된 배선을 통해 스위칭 트랜지스터(150)의 게이트 전극(151)으로 전달될 수 있다.
그리고, 데이터 패드(DP)는 데이터 전압을 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 데이터 패드(DP)는 제2 화소 연결 배선(182)과 컨택홀을 통해 연결된다. 그리고, 제2 화소 연결 배선(182)으로부터 공급된 데이터 전압은 데이터 패드(DP)로부터 제1 판 패턴(121) 상에 형성된 배선을 통해 스위칭 트랜지스터(150)의 소스 전극(153)으로 전달될 수 있다.
게이트 패드(GP) 및 데이터 패드(DP)는 소스 전극(153) 및 드레인 전극(154, 164)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3를 참조하면, 스위칭 트랜지스터(150) 및 구동 트랜지스터(160) 상에 패시베이션층(145)이 형성된다. 즉, 패시베이션층(145)는 스위칭 트랜지스터(150) 및 구동 트랜지스터(160)를 수분 및 산소 등의 침투로부터 보호하기 위해, 스위칭 트랜지스터(150) 및 구동 트랜지스터(160)를 덮는다. 패시베이션층(145)은 무기물로 이루어질 수 있고, 단층 또는 복층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그리고, 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)은 패터닝되어 복수의 제1 판 패턴(121)과 중첩되는 영역에만 형성될 수 있다. 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 또한 버퍼층(141)와 동일하게 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙이 발생되는 등 손상될 수 있다. 이에, 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)은 복수의 제1 판 패턴(121) 사이의 영역에는 형성되지 않고, 복수의 제1 판 패턴(121)의 형상으로 패터닝되어 복수의 제1 판 패턴(121) 상부에만 형성될 수 있다.
패시베이션층(145) 상에 평탄화층(146)이 형성된다. 평탄화층(146)은 스위칭 트랜지스터(150) 및 구동 트랜지스터(160) 상부를 평탄화한다. 평탄화층(146)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에, 평탄화층(146)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 평탄화층(146)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 평탄화층(146)은 복수의 제1 판 패턴(121) 상에서 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 상면 및 측면을 덮도록 배치될 수 있다. 그리고, 평탄화층(146)은 복수의 제1 판 패턴(121)과 함께 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)을 둘러싼다. 구체적으로, 평탄화층(146)은 패시베이션층(145)의 상면 및 측면, 제1 층간 절연층(143)의 측면, 제2 층간 절연층(144)의 측면, 게이트 절연층(142)의 측면, 버퍼층(141)의 측면 및 복수의 제1 판 패턴(121)의 상면의 일부를 덮도록 배치될 수 있다. 이에, 평탄화층(146)은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 측면에서의 단차를 보완할 수 있고, 평탄화층(146)과 평탄화층(146)의 측면에 배치되는 화소 연결 배선(181, 182)의 접착 강도를 증가시킬 수 있다.
도 3을 참조하면, 평탄화층(146)의 측면의 경사각은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)의 측면들이 이루는 경사각보다 작을 수 있다. 예를 들어, 평탄화층(146)의 측면은 패시베이션층(145)의 측면, 제1 층간 절연층(143), 제2 층간 절연층(144)의 및 측면, 게이트 절연층(142)의 측면 및 버퍼층(141)의 측면이 이루는 경사보다 완만한 경사를 가질 수 있다. 이에, 평탄화층(146)의 측면과 접하게 배치되는 화소 연결 배선(181, 182)이 완만한 경사를 가지고 배치되어, 표시 장치(100)의 연신 시, 화소 연결 배선(181, 182)에 발생하는 응력이 저감되고, 화소 연결 배선(181, 182)이 크랙되거나 평탄화층(146)의 측면에서 박리되는 현상을 억제할 수 있다.
도 2 내지 4를 참조하면, 화소 연결 배선(181, 182)은 복수의 제1 판 패턴(121) 상의 패드를 전기적으로 연결하는 배선을 의미한다. 화소 연결 배선(181, 182)은 복수의 제1 배선 패턴(122) 상에 배치된다. 그리고, 화소 연결 배선(181, 182)은 복수의 제1 판 패턴(121) 상의 게이트 패드(GP) 및 데이터 패드(DP)에 전기적으로 연결되기 위하여, 복수의 제1 판 패턴(121) 상에도 연장될 수 있다. 그리고 도 5를 참조하면, 복수의 제1 판 패턴(121) 사이의 영역 중 화소 연결 배선(181, 182)이 배치되지 않는 영역에는 제1 배선 패턴(122)이 배치되지 않는다.
화소 연결 배선(181, 182)은 제1 화소 연결 배선(181), 제2 화소 연결 배선(182)을 포함한다. 제1 화소 연결 배선(181) 및 제2 화소 연결 배선(182)은 복수의 제1 판 패턴(121) 사이에 배치된다. 구체적으로, 제1 화소 연결 배선(181)은 화소 연결 배선(181, 182) 중 복수의 제1 판 패턴(121) 사이에서 X 축 방향으로 연장되는 배선을 의미하고, 제2 화소 연결 배선(182)은 화소 연결 배선(181, 182) 중 복수의 제1 판 패턴(121)사이에서 Y 축 방향으로 연장되는 배선을 의미한다.
화소 연결 배선(181, 182)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일반적인 표시 장치의 경우, 복수의 게이트 배선, 복수의 데이터 배선 등과 같은 다양한 배선은 복수의 서브 화소 사이에서 직선 형상으로 연장되어 배치되며, 하나의 신호 배선에 복수의 서브 화소가 연결된다. 이에, 일반적인 표시 장치의 경우, 게이트 배선, 데이터 배선, 고전위 전원 배선, 기준 전압 배선 등과 같은 다양한 배선은 기판 상에서 끊김 없이 유기 발광 표시 장치의 일 측에서 타 측으로 연장한다.
이와 달리, 본 발명의 일 실시예에 따른 표시 장치(100)의 경우, 일반적인 유기 발광 표시 장치에서 사용되는 것으로 볼 수 있는 직선 형상의 게이트 배선, 데이터 배선, 고전위 전원 배선, 기준 전압 배선 등과 같은 다양한 배선은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 상에만 배치된다. 즉, 본 발명의 일 실시에에 따른 표시 장치(100)에서 직선 형상의 배선은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)상에만 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 판 패턴(121) 또는 제2 판 패턴(123) 상에서의 불연속적인 배선들을 연결하기 위해, 서로 인접하는 2개의 제1 판 패턴(121) 또는 2개의 제2 판 패턴(123) 상의 패드가 화소 연결 배선(181, 182)에 의해 연결될 수 있다. 즉, 화소 연결 배선(181, 182)은 인접하는 2개의 제1 판 패턴(121) 상의 게이트 패드(GP) 혹은 데이터 패드(DP)를 전기적으로 연결한다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 배선, 데이터 배선, 고전위 전원 배선, 기준 전압 배선 등과 같은 다양한 배선을 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 사이에서 전기적으로 연결하도록 복수의 화소 연결 배선(181, 182)을 포함할 수 있다. 예를 들면, 제1 방향(X)으로 인접하여 배치된 복수의 제1 판 패턴(121) 상에는 게이트 배선이 배치될 수 있고, 게이트 배선의 양 끝단에는 게이트 패드(GP)가 배치될 수 있다. 이때, 제1 방향(X)으로 인접하여 배치된 복수의 제1 판 패턴(121) 상의 복수의 게이트 패드(GP) 각각은 게이트 배선으로 기능하는 제1 화소 연결 배선(181)에 의해 서로 연결될 수 있다. 이에, 복수의 제1 판 패턴(121) 상에 배치된 게이트 배선과 제2 판 패턴(123) 상에 배치된 제1 화소 연결 배선(181)이 하나의 게이트 배선으로 기능할 수 있다. 또한, 표시 장치(100)에 포함될 수 있는 모든 다양한 배선 중 제1 방향(X)으로 연장하는 배선, 예를 들어, 발광 신호 배선, 저전위 전원 배선, 고전위 전원 배선 또한 또한 상술한 바와 같이 제1 화소 연결 배선(181)에 의해 전기적으로 연결될 수 있다.
도 2 및 도 4를 참조하면, 제1 화소 연결 배선(181)은 제1 방향(X)으로 인접하여 배치된 복수의 제1 판 패턴(121) 상의 게이트 패드(GP) 중 나란히 배치된 2개의 제1 판 패턴(121) 상의 게이트 패드(GP)들을 서로 연결할 수 있다. 제1 화소 연결 배선(181)은 게이트 배선, 발광 신호 배선, 고전위 전원 배선 또는 저전위 전원 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 예를 들면, 제1 화소 연결 배선(181)은 게이트 배선으로 기능할 수 있고, 제1 방향(X)으로 나란히 배치된 2개의 제1 판 패턴(121) 상의 게이트 패드(GP)를 전기적으로 연결할 수 있다. 이에, 앞서 설명한 바와 같이, 제1 방향(X)으로 배치된 복수의 제1 판 패턴(121) 상의 게이트 패드(GP)는 게이트 배선으로 기능하는 제1 화소 연결 배선(181)에 의하여 연결될 수 있고, 하나의 게이트 전압이 전달될 수 있다.
그리고, 도 3을 참조하면, 제2 화소 연결 배선(182)은 제2 방향(Y)으로 인접하여 배치된 복수의 제1 판 패턴(121) 상의 데이터 패드(DP) 중 나란히 배치된 2개의 제1 판 패턴(121) 상의 데이터 패드(DP)들을 서로 연결할 수 있다. 제2 화소 연결 배선(182)은 데이터 배선, 고전위 전원 배선, 저전위 전원 배선 또는 기준 전압 배선으로 기능할 수 있으나, 이에 제한되지는 않는다. 예를 들면, 제2 화소 연결 배선(182)은 데이터 배선으로 기능할 수 있고, 제2 방향(Y)으로 나란히 배치된 2개의 제1 판 패턴(121) 상의 데이터 배선을 전기적으로 연결할 수 있다. 이에, 앞서 설명한 바와 같이, 제2 방향(Y)으로 배치된 복수의 제1 판 패턴(121) 상의 내부 배선은 데이터 배선으로 기능하는 복수의 제2 화소 연결 배선(182)에 의하여 연결될 수 있고, 하나의 데이터 전압이 전달될 수 있다.
도 4에 도시된 바와 같이, 제1 화소 연결 배선(181)은 제1 판 패턴(121) 상에 배치된 평탄화층(146)의 상면 및 측면과 접하며 제1 배선 패턴(122)의 상면으로 연장되어 형성될 수 있다. 또한, 도 3에 도시된 바와 같이, 제2 화소 연결 배선(182)은 제1 판 패턴(121) 상에 배치된 평탄화층(146)의 상면 및 측면 과 접하며 제1 배선 패턴(122)의 상면으로 연장되어 형성될 수 있다.
다만, 도 5에 도시된 바와 같이, 제1 화소 연결 배선(181) 및 제2 화소 연결 배선(182)이 배치되지 않는 영역에는 강성 패턴이 배치될 필요가 없으므로, 제1 화소 연결 배선(181) 및 제2 화소 연결 배선(182)의 하부에 강성 패턴인 제1 배선 패턴(122)이 배치되지 않는다.
한편, 도 3를 참조하면, 연결 패드(CNT), 화소 연결 배선(181, 182) 및 평탄화층(146) 상에 뱅크(147)가 형성된다. 뱅크(147)는 인접하는 서브 화소(SPX)를 구분하는 구성요소이다. 뱅크(147)는 패드(PD), 화소 연결 배선(181, 182) 및 평탄화층(146)의 적어도 일부를 덮도록 배치된다. 뱅크(147)는 절연 물질로 이루어질 수 있다. 또한, 뱅크(147)는 블랙 물질을 포함하여 이루어질 수 있다. 뱅크(147)는 블랙 물질을 포함함으로써 표시 영역(AA)을 통해 시인될 수 있는 배선들을 가리는 역할을 한다. 뱅크(147)는, 예를 들어, 투명한 카본(carbon) 계열의 혼합물로 이루어질 수 있고, 구체적으로 카본 블랙(carbon black)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 뱅크(147)는 투명한 절연 물질로 이루어질 수도 있다. 그리고, 도 3에서 뱅크(147)의 높이는 발광소자(170)의 높이보다 낮은 것을 도시하였으나, 이에 한정되지 않고, 뱅크(147)의 높이는 발광소자(170)의 높이와 같을 수 있다.
도 3를 참조하면, 연결 패드(CNT)과 제1 화소 연결 배선(181) 상에는 발광소자(170)가 배치된다. 발광소자(170)는 n형층(171), 활성층(172), p형층(173), n전극(174) 및 p전극(175)을 포함한다. 본 발명의 일 실시예에 따른 표시 장치(100)의 발광소자(170)는 한쪽 면에 n전극(174)과 p전극(175)이 형성되는 플립 칩(filp-chip)의 구조를 가진다.
n형층(171)은 우수한 결정성을 갖는 질화갈륨(GaN)에 n형 불순물을 주입하여 형성될 수 있다. n형층(171)은 발광될 수 있는 물질로 이루어지는 별도의 베이스 기판 상에 배치될 수도 있다.
n형층(171) 상에는 활성층(172)이 배치된다. 활성층(172)은 발광소자(170)에서 빛을 발하는 발광층으로, 질화물 반도체, 예를 들어, 인듐질화갈륨(InGaN)으로 이루어질 수 있다. 활성층(172) 상에는 p형층(173)이 배치된다. p형층(173)은 질화갈륨(GaN)에 p형 불순물을 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따른 발광소자(170)는, 이상에서 설명한 바와 같이, n형층(171), 활성층(172) 및 p형층(173)을 차례대로 적층한 후, 소정 부분을 식각한 후, n전극(174)과 p전극(175)을 형성하는 방식으로 제조된다. 이때, 소정 부분은 n전극(174)과 p전극(175)을 이격시키기 위한 공간으로, n형층(171)의 일부가 노출되도록 소정 부분이 식각된다. 다시 말해, n전극(174)과 p전극(175)이 배치될 발광소자(170)의 면은 평탄화된 면이 아닌 서로 다른 높이 레벨을 가질 수 있다.
이와 같이, 식각된 영역에는 n전극(174)이 배치되며, n전극(174)은 도전성 물질로 이루어질 수 있다. 그리고, 식각되지 않은 영역에는 p전극(175)이 배치되며, p전극(175)도 도전성 물질로 이루어질 수 있다. 예를 들면, 식각 공정으로 노출된 n형층(171) 상에는 n전극(174)이 배치되고, p형층(173) 상에는 p전극(175)이 배치된다.p전극(175)은 n전극(174)과 동일한 물질로 이루어질 수 있다.
접착층(AD)은 연결 패드(CNT) 및 제1 화소 연결 배선(181)의 상면과 연결 패드(CNT) 및 제1 화소 연결 배선(181) 사이에 배치되어, 발광소자(170)가 연결 패드(CNT) 및 제1 화소 연결 배선(181) 상에 접착될 수 있다. 이때, n전극(174)은 제1 화소 연결 배선(181) 상에 배치되고, p전극(175)은 연결 패드(CNT) 상에 배치될 수 있다.
접착층(AD)은 절연성 베이스 부재에 도전볼이 분산된 도전성 접착층일 수 있다. 이에, 접착층(AD)에 열 또는 압력이 가해지는 경우, 열 또는 압력이 가해진 부분에서 도전볼이 전기적으로 연결되어 도전 특성을 갖고, 가압되지 않은 영역은 절연 특성을 가질 수 있다. 예를 들어, n전극(174)은 접착층(AD)를 통해 제1 화소 연결 배선(181)과 전기적으로 연결되고, p전극(175)은 접착층(AD)를 통해 연결 패드(CNT)와 전기적으로 연결된다. 접착층(AD)을 제1 화소 연결 배선(181)의 상면과 연결 패드(CNT) 상에 잉크젯 등의 방식으로 도포한 후, 발광소자(170)를 접착층(AD) 상에 전사하고, 발광소자(170)를 가압하고 열을 가하는 방식으로 연결 패드(CNT)과 p전극(175) 및 제1 화소 연결 배선(181)과 n전극(174)을 전기적으로 연결시킬 수 있다. 다만, n전극(174)과 제1 화소 연결 배선(181) 사이에 배치된 접착층(AD)의 부분 및 p전극(175)과 연결 패드(CNT) 사이에 배치된 접착층(AD)의 부분을 제외한 다른 접착층(AD)의 부분은 절연 특성을 가진다. 한편, 접착층(AD)은 분리된 형태로 연결 패드(CNT) 및 제1 화소 연결 배선(181) 각각에 배치될 수도 있다.
그리고, 연결 패드(CNT)는 구동 트랜지스터(160)의 드레인 전극(164)에 전기적으로 연결되어, 구동 트랜지스터(160)로부터 발광소자(170)의 구동을 위한 구동 전압을 인가 받는다. 그리고, 제1 화소 연결 배선(181)에는 발광소자(170)의 구동을 위한 저전위 구동 전압이 인가된다. 이에, 표시 장치(100)가 온(on)되면 연결 패드(CNT) 및 제1 화소 연결 배선(181) 각각에 인가되는 서로 상이한 전압 레벨이 각각 n전극(174)과 p전극(175)으로 전달되어 발광소자(170)가 발광된다.
상부 기판(112)은 상부 기판(112)의 아래에 배치되는 다양한 구성요소들을 지지하는 기판이다. 구체적으로, 상부 기판(112)은 상부 기판(112)을 구성하는 물질을 하부 기판(111) 및 제1 판 패턴(121) 상에 코팅한 후 경화시키는 방식으로 형성하여, 하부 기판(111), 제1 판 패턴(121), 제1 배선 패턴(122) 및 화소 연결 배선(181, 182)에 접하도록 배치될 수 있다.
상부 기판(112)은 하부 기판(111)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 기판(112)은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 폴리 우레탄(polyurethane; PU), PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있으며, 이에, 유연한 성질을 가질 수 있다. 그러나, 상부 기판(112)의 재질은 이에 제한되는 것은 아니다.
한편, 도 3에는 도시되지 않았으나, 상부 기판(112) 상에는 편광층이 배치될 수도 있다. 편광층은 표시 장치(100)의 외부로부터 입사되는 광을 편광시켜, 외광 반사를 감소시키는 기능을 할 수 있다. 또한, 편광층이 아닌 다른 광학 필름 등이 상부 기판(112) 상에 배치될 수 있다.
또한, 하부 기판(111) 전면에 배치되어, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이를 충진시키는 충진층(190)이 배치될 수 있다. 충진층(190)은 경화성 접착제로 구성될 수 있다. 구체적으로, 충진층(190)을 구성하는 물질을 하부 기판(111) 전면에 코팅한 후 경화시키는 방식으로 형성하여, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이에 충진층(190)을 배치시킬 수 있다. 예를 들어, 충진층(190)은 OCA (optically clear adhesive)일 수 있으며, 아크릴계 접착제, 실리콘계 접착제 및 우레탄계 접착제등으로 구성될 수 있다.
<표시 영역의 회로 구조>
도 6은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
이하에서는 설명의 편의상, 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀(SPX)이 2T(Transistor)1C(Capacitor)의 화소 회로일 경우의 구조 및 이의 동작에 대해서 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 3 및 도 6를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀(SPX)은 스위칭(switching) 트랜지스터(150), 구동(driving) 트랜지스터(160) 저장 커패시터(C) 및 발광소자(170)를 포함하여 구성될 수 있다.
스위칭 트랜지스터(150)는 제1 화소 연결 배선(181)을 통해 공급된 게이트신호(SCAN)에 따라, 제2 화소 연결 배선(182)을 통해 공급되는 데이터신호(DATA)를 구동 트랜지스터(160)와 저장 커패시터(C)에 인가한다.
그리고, 스위칭 트랜지스터(150)의 게이트 전극(151)은 제1 화소 연결 배선(181)에 전기적으로 연결되고, 스위칭 트랜지스터(150)의 소스 전극(153)은 제2 화소 연결 배선(182)에 연결되고, 스위칭 트랜지스터(150)의 드레인 전극(154)은 구동 트랜지스터(160)의 게이트 전극(161)에 연결된다.
구동 트랜지스터(160)는 저장 커패시터(C)에 저장된 데이터 전압(DATA)에 대응하여, 제1 화소 연결 배선(181)을 통해 공급되는 고전위 전원(VDD)과 데이터 전압(DATA)에 따른 구동 전류가 흐르게 동작할 수 있다.
그리고, 구동 트랜지스터(160)의 게이트 전극(161)은 스위칭 트랜지스터(150)의 드레인 전극(154)에 전기적으로 연결되고, 구동 트랜지스터(160)의 소스 전극은 제1 화소 연결 배선(181)에 연결되고, 구동 트랜지스터(160)의 드레인 전극(164)은 발광소자(170)에 연결된다.
발광소자(170)는 구동 트랜지스터(160)에 의해 형성된 구동 전류에 따라 발광하도록 동작할 수 있다. 그리고, 전술한 바와 같이, 발광소자(170)의 n전극(174)는 제1 화소 연결 배선(181)에 연결되어 저전위 전원(VSS)이 인가되고, 발광소자(170)의 p전극(174)는 구동 트랜지스터(160)의 드레인 전극(164)에 연결되어 구동 전류에 해당하는 구동 전압이 인가될 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀(SPX)은 스위칭 트랜지스터(150), 구동 트랜지스터(160), 저장 커패시터(C) 및 발광소자(170)를 포함하는 2T1C 구조로 구성되지만, 보상회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 강성 기판인 제1 기판에 복수의 서브 픽셀을 포함할 수 있고, 복수의 서브 픽셀(SPX) 각각은 스위칭 트랜지스터, 구동 트랜지스터 저장 커패시터 및 발광소자를 포함하여 구성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치는 하부 기판에 의해 연신 될 수 있을 뿐만 아니라, 각각의 제1 기판에 2T1C구조의 화소 회로를 구비하여, 각각의 게이트 타이밍에 맞춰, 데이터 전압에 따른 빛을 발광할 수 있다.
<비표시 영역의 패턴층>
도 7은 본 발명의 일 실시예에 따른 표시 장치의 비표시 영역의 확대 평면도이다.
구체적으로 도 7은 도 1에 도시된 B 영역의 확대 평면도이다. 참고로, 도 7에서 얇은 굴곡선(wavy line)은 제2 배선 패턴만 배치되는 것을 의미하고, 굵은 굴곡선(wavy line)은 제2 배선 패턴 상에 제2 연결 배선인 버퍼 배선, 게이트 연결 배선 또는 파워 배선이 배치되는 것을 의미한다.
도 7에 도시된 바와 같이, 비표시 영역(NA)은 표시 영역(AA)의 외측에 위치하는 제1 영역(A1), 제1 영역(A1)의 외측에 위치하는 제2 영역(A2) 및 상기 제2 영역(A2)의 외측에 위치하는 제3 영역(A3)을 포함한다. 예를 들어, 비표시 영역(NA)은 표시 영역(AA)에 인접하여 배치된 제1 영역(A1), 제1 영역(A1)에 인접하여 배치된 제2 영역(A2), 및 제2 영역(A2)에 인접하여 배치된 제3 영역(A3)을 포함한다. 제2 영역(A2)은 제1 영역(A1)과 제3 영역(A3)의 사이에 배치될 수 있다.
그리고, 제1 영역(A1)에는 앵커홀(AH)이 배치되고, 제2 영역(A2)에는 게이트 드라이버(GD)가 배치되고, 제3 영역(A3)에는 파워 서플라이(PS)를 구성하는 파워 블록(Power Block; PB)이 배치된다.
즉, 제1 방향(X)을 기준으로, 표시 영역(AA)의 외측에 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)이 순차적으로 위치한다. 이에, 제1 방향(X)을 기준으로, 표시 영역(AA)과 인접한 영역에서 앵커홀(AH), 게이트 드라이버(GD) 및 파워 서플라이(PS)가 순차적으로 배치된다.
비표시 영역(NA)에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성되는 복수의 제2 판 패턴(123)이 배치될 수 있다. 그리고, 상기 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123)을 연결하고, 서로 인접하는 복수의 제2 판 패턴(123)을 연결하는 제2 배선 패턴(124)이 배치된다. 제2 배선 패턴(124)은 제2 연결 패턴으로 지칭될 수 있다. 예를 들어, 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123)사이에는 제2 배선 패턴(124)이 배치될 수 있고, 서로 인접하는 복수의 제2 판 패턴(123)을 제2 배선 패턴(124)이 배치될 수 있다.
구체적으로, 비표시 영역(NA)에 배치되는 복수의 제2 판 패턴(123)은 제1 영역(A1)에 위치하고 앵커홀(AH)이 배치되는 복수의 제1 서브 판 패턴(123a), 제2 영역(A2)에 위치하고 게이트 드라이버(GD)가 배치되는 복수의 제2 서브 판 패턴(123b), 및 제3 영역(A3)에 위치하고 파워 서플라이(PS)가 배치되는 복수의 제3 서브 판 패턴(123c)을 포함한다.
보다 상세하게는, 비표시 영역(NA)의 일측에는, 제1 영역(A1)에서 제2 방향(Y)을 따라 복수의 제1 서브 판 패턴(123a)이 일렬로 배치되고, 재2 영역(A2)에서 제2 방향(Y)을 따라 복수의 제2 서브 판 패턴(123b)이 일렬로 배치되고, 제3 영역(A3)에서 제2 방향(Y)을 따라 복수의 제3 서브 판 패턴(123c)이 복수의 열로 배치된다.
예를 들어, 복수의 제1 서브 판 패턴(123a)은 제1 영역(A1)에 배치되고 제2 방향(Y)으로만 서로 이격되고, 복수의 제2 서브 판 패턴(123b)은 제2 영역(A2)에 배치되고 제2 방향(Y)으로만 서로 이격되며, 복수의 제3 서브 판 패턴(123c)은 제3 영역(A3)에 배치되고 제1 방향(X) 및 제2 방향(Y)으로 서로 이격될 수 있다.
그리고, 복수의 제1 서브 판 패턴(123a)의 크기는 복수의 제2 서브 판 패턴(123b)의 크기보다 작을 수 있다. 구체적으로, 복수의 제1 서브 판 패턴(123a)의 각각의 크기는 복수의 제2 서브 판 패턴(123b) 각각의 크기보다 작을 수 있다. 상술한 바와 같이, 복수의 제1 서브 판 패턴(123a) 각각에는 앵커홀(AH) 배치될 수 있다. 그리고, 복수의 제1 서브 판 패턴(123a)에 배치되는 앵커홀(AH)의 면적은 복수의 제2 서브 판 패턴(123b)에 배치되는 게이트 드라이버(GD)의 면적보다 더 작을 수 있다.
그리고, 비표시 영역(NA)에 배치되는 복수의 제2 배선 패턴(124)은 제1 영역(A1)에 위치하는 제1 서브 배선 패턴(124a), 제2 영역(A2)에 위치하는 제2 서브 배선 패턴(124b), 및 제3 영역(A3)에 위치하는 제3 서브 배선 패턴(124c)을 포함한다.
제1 서브 배선 패턴(124a)은 표시 영역(AA)에 배치되는 제1 판 패턴(121)과 비표시 영역(NA)에 배치되는 제2 판 패턴(123)의 제1 서브 판 패턴(123a)을 연결할 수 있다. 그리고, 제1 서브 배선 패턴(124a)은 비표시 영역(NA)에 배치되는 제1 서브 판 패턴(123a)과 제2 서브 판 패턴(123b)을 연결한다.
보다 상세하게는, 제1 서브 배선 패턴(124a)은 제1-1 서브 배선 패턴(124a-1) 및 제1-2 서브 배선 패턴(124a-2)을 포함할 수 있다. 제1-1 서브 배선 패턴(124a-1)은 제1 방향(X)으로 연장되고, 제1 판 패턴(121)과 제1 서브 판 패턴(123a)을 연결하고, 제1 서브 판 패턴(123a)과 제2 서브 판 패턴(123b)을 연결할 수 있다. 그리고, 제1-2 서브 배선 패턴(124a-2)은 제1-1 서브 배선 패턴(124a-1) 및 제2 방향(Y)으로 연장되고, 복수의 제1 서브 판 패턴(123a)을 연결할 수 있다.
제2 서브 배선 패턴(124b)은 제2 방향(Y)으로 연장되고, 복수의 제2 서브 판 패턴(123b)을 연결한다.
그리고, 제3 서브 배선 패턴(124c)은 제3-1 서브 배선 패턴(124c-1) 및 제3-2 서브 배선 패턴(124c-2)을 포함한다. 제3-1 서브 배선 패턴(124c-1)은 제1 방향(X)으로 연장되고, 제1 방향(X)으로 이격된 제3 서브 판 패턴(123c)을 연결할 수 있다. 그리고, 제3-2 서브 배선 패턴(124c-2)은 제2 방향(Y)으로 연장되고, 제2 방향(Y)으로 이격된 복수의 제3 서브 판 패턴(123c)을 연결할 수 있다.
한편, 제2 영역(A2)에 배치된 제2 서브 배선 패턴(124b) 상에는 복수의 게이트 연결 배선(184)이 배치되어, 복수의 게이트 드라이버(GD)를 전기적으로 연결할 수 있다. 즉, 제2 서브 배선 패턴(124b) 상에 배치되는 복수의 게이트 연결 배선(184)에는 게이트 구동 전압 및 게이트 클럭 전압이 인가되어, 복수의 게이트 드라이버(GD) 각각이 게이트 전압을 출력할 수 있도록 한다. 다만, 도 7에서는 복수의 제2 서브 배선 패턴(124b) 중 일부에만 게이트 연결 배선(184)이 배치되는 것으로 도시되었지만, 이에 한정되지 않고, 복수의 제2 서브 배선 패턴(124b) 전부에 게이트 연결 배선(184)이 배치될 수 있다.
또한, 제2 서브 배선 패턴(124b) 상에 형성되는 게이트 연결 배선(184)은 제2 서브 배선 패턴(124b)의 형상과 동일할 수 있다. 구체적으로 복수의 게이트 연결 배선(184) 각각은 굴곡진 형상을 가질 수 있다. 예를 들면, 복수의 게이트 연결 배선(184) 각각은 사인파 형상을 가질 수 있다. 다만, 복수의 게이트 연결 배선(184) 각각의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 게이트 연결 배선(184) 각각은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 8에 도시된 복수의 게이트 연결 배선(184) 각각의 개수 및 형상은 예시적인 것이며, 복수의 게이트 연결 배선(184) 각각의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
단, 도 7에서, 모든 제2 서브 배선 패턴(124b) 상에 게이트 연결 배선(184)이 배치되는 것이 아니라, 게이트 연결 배선(184)이 배치되지 않는 제2 서브 배선 패턴(124b)도 존재할 수 있다. 상술한, 게이트 연결 배선(184)이 배치되지 않는 제2 서브 배선 패턴(124b)은 제2 방향(Y)으로의 연신에 대한 강성을 확보하기 위하여 추가적으로 배치된 구조물일 수 있다.
<제1 영역의 구성>
도 8은 본 발명의 일 실시예에 따른 표시 장치의 제1 영역의 확대 평면도이다.
도 9는 도 8에 도시된 절단선 IX-IX'에 따라 절단한 단면도이다.
도 8에 도시된 바와 같이, 제1 영역(A1)에는 게이트 드라이버(GD)와 복수의 화소(PX)를 연결하는 배선인 버퍼 배선(183)이 배치된다. 그리고, 제1 영역(A1)에는 버퍼 배선(183)을 고정시키는 앵커홀(AH)이 배치될 수 있다. 예를 들어, 버퍼 배선(183)은 제1 판 패턴(121)과 제1 서브 판 패턴(123a)을 연결하는 제1 서브 배선 패턴(124a) 상에 형성되어, 제1 서버 판 패턴(123a)에 배치되는 게이트 드라이버(GD)와 제1 판 패턴(121)에 배치되는 화소(PX)를 연결할 수 있다.
그리고, 도 8을 참조하면, 제1 판 패턴(121)과 제1 서브 판 패턴(123a) 사이에 위치하는 제1-1 서브 배선 패턴(124a-1)의 양측 끝단의 폭은 제1-1 서브 배선 패턴(124a-1)의 중앙 영역의 폭 보다 클 수 있다. 그리고, 제1 서브 판 패턴(123a)과 제2 서브 판 패턴(123b) 사이에 형성되는 제1-1 서브 배선 패턴(124a-1) 또한 양측 끝단의 폭은 중앙 영역의 폭보다 클 수 있다.
따라서, 제1-1 서브 배선 패턴(124a-1)상에 형성된 버퍼 배선(183)에 있어서, 제1 판 패턴(121), 제1 서브 판 패턴(123a) 또는 제2 서브 판 패턴(123b) 과 중첩하는 영역에 배치된 버퍼 배선(183)의 폭은 제1-1 서브 배선 패턴(124a-1)과 중첩하는 영역에 배치된 버퍼 배선(183)의 폭보다 클 수 있다.
즉, 버퍼 배선(183)의 중앙 영역의 폭이 상대적으로 얇으므로, 버퍼 배선(183)은 보다 적은 힘으로 연신될 수 있다. 이에, 버퍼 배선(183)의 연신율은 향상될 수 있다.그리고, 버퍼 배선(183)의 양측 끝단의 폭이 상대적으로 두꺼우므로, 버퍼 배선(183)이 제1 판 패턴(121), 제1 서브 판 패턴(123a) 또는 제2 서브 판 패턴(123b)에 접촉되어 고정될 수 있는 면적이 증가한다. 이에, 버퍼 배선(183)이 반복적으로 연신 되더라도, 제1 판 패턴(121), 제1 서브 판 패턴(123a) 또는 제2 서브 판 패턴(123b)과 분리되지 않을 수 있다. 이에, 버퍼 배선(183)의 연신 신뢰성은 향상될 수 있다.
각각의 버퍼 배선(183)은 게이트 드라이버(GD)와 복수의 화소(PX)를 연결하기 위해서, 제1 방향(X)으로 연장되고, 복수의 버퍼 배선(183)은 제2 방향(Y)으로 배열된다.
그리고 복수의 버퍼 배선(183)은 제1 서브 판 패턴(123a) 및 제1 서브 배선 패턴(124a)에 걸쳐 배치된다. 구체적으로, 제1 서브 배선 패턴(124a)은 제1 방향(X)으로 연장되는 제1-1 서브 배선 패턴(124a-1)과 제2 방향(Y)으로 연장되는 제1-2 서브 배선 패턴(124a-2)으로 구성되나, 버퍼 배선(183)은 제1 방향(X)으로만 연장된다. 이에, 버퍼 배선(183)은 제1 서브 판 패턴(123a) 및 제1-1 서브 배선 패턴(124a-1) 상에 형성될 수 있다. 그리고, 버퍼 배선(183)은 제1-2 서브 배선 패턴(124a-2) 상에는 형성되지 않을 수 있다. 또한, 제1-1 서브 배선 패턴(124a-1) 상에 형성되는 버퍼 배선(183)은 제1-1 서브 배선 패턴(124a-1)의 형상과 동일할 수 있다. 구체적으로 복수의 버퍼 배선(183) 각각은 굴곡진 형상을 가진다. 예를 들면, 복수의 버퍼 배선(183) 각각은 사인파 형상을 가질 수 있다. 다만, 복수의 버퍼 배선(183) 각각의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 버퍼 배선(183) 각각은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 8에 도시된 복수의 버퍼 배선(183) 각각의 개수 및 형상은 예시적인 것이며, 복수의 버퍼 배선(183) 각각의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
그리고, 제1 서브 판 패턴(123a) 상에 형성되는 버퍼 배선(183)은 제1 방향(X)으로 연장되는 직선 형태일 수 있다. 다만, 제1 서브 판 패턴(123a) 상에 형성되는 버퍼 배선(183)의 형상은 이에 한정되지 않고, 상술한 바와 같이 굴곡진 형상일 수 있다. 제1 서브 판 패턴(123a) 상에 형성되는 버퍼 배선(183)의 폭은 제1-1 서브 배선 패턴(124a-1) 상에 형성되는 버퍼 배선(183)의 폭 보다 클 수 있다. 도 8을 참조하면, 제1-1 서브 배선 패턴(124a-1)의 폭은 다르게 형성될 수 있다. 예를 들어, 제1 서브 판 패턴(123a) 또는 제1 판 패턴(121)에 인접한 영역에 배치된 제1-1 서브 배선 패턴(124a-1)의 폭은 제1-1 서브 배선 패턴(124a-1)의 굴곡진 영역의 폭 보다 클 수 있다.
이에, 복수의 버퍼 배선(183)의 일부가 굴곡진 형상을 가짐으로써, 비표시 영역(NA)의 제1 영역(A1)이 제1 방향(X)으로 연신될 수 있다. 그리고, 복수의 버퍼 배선(183)의 다른 일부가 직선 형상을 가짐으로써, 버퍼 배선(183)의 저항을 감소시킬 수 있다. 이에, 복수의 버퍼 배선(183)이 전달하는 게이트 전압의 딜레이를 최소화 시킬 수 있다.
그리고, 복수의 앵커홀(AH)은 제1 서브 판 패턴(123a) 상에 형성되어, 복수의 버퍼 배선(183)과 다른 층에 배치된 금속 패턴(MT)을 접촉시킨다.
도 8에 도시된 바와 같이, 복수의 앵커홀(AH)은 제1 서브 판 패턴(123a) 상에 형성된 버퍼 배선(183)에 중첩되도록 형성될 수 있다. 구체적으로, 제1 서브 판 패턴(123a) 상에 형성된 버퍼 배선(183)은 제1 방향(X)으로 연장되므로, 복수의 앵커홀(AH)은 제1 서브 판 패턴(123a) 상에 형성된 버퍼 배선(183)에 따라 제1 방향(X)으로 배열될 수 있다.
예를 들어, 제1 서브 판 패턴(123a) 상에는 제1 방향(X)으로 연장되는 복수 개의 버퍼 배선(183)이 제2 방향(Y)으로 배열되므로, 제1 방향(X)으로 배치되는 복수의 앵커홀(AH)은 제2 방향(Y)으로 복수개가 배열될 수 있다.
그리고 도 9를 참조하면, 복수의 앵커홀(AH) 각각을 통하여, 복수의 버퍼 배선(183)은 다른 금속 패턴(MT)과 직접적으로 접촉될 수 있다.
하부 기판(111) 상에 배치되는 제1 서브 판 패턴(123a) 상에는 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)과 유기 절연층인 평탄화층(146)이 배치될 수 있다.
그리고, 버퍼 배선(183)은 평탄화층(146) 상에 배치되고, 금속 패턴(MT)은 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치될 수 있다.
예를 들어, 도 9에서는 금속 패턴(MT)이 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성될 수 있다. 즉, 금속 패턴(MT)은 트랜지스터의 소스 전극 및 드레인 전극과 동일 층에 동일 물질로 형성될 수 있다.
다만 금속 패턴(MT)은 이에 한정되지 않고, 금속 패턴(MT)이 제1 층간 절연층(143) 및 제2 층간 절연층(144) 사이에 배치되는 중간 금속층과 동일 물질로 형성되거나 금속 패턴(MT)이 게이트 절연층(142), 제1 층간 절연층(143) 사이에 배치되는 트랜지스터의 게이트 전극과 동일 물질로 형성될 수 있다.
그리고, 버퍼 배선(183)과 평탄화층 상에는 충진층(190)과 상부 기판(112)이 순차적으로 배치될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 버퍼 배선을 고정시키는 앵커홀(AH)을 포함할 수 있다. 이에, 표시 장치의 반복적으로 연신되더라도 버퍼 배선(183)은 하부 구성요소와 박리되지 않을 수 있다. 또한, 앵커홀(AH)을 통해 버퍼 배선(183)은 제1 서브 판 패턴(123a) 상에 고정되므로, 버퍼 배선(183)이 유동적으로 움직일 수 있는 영역이 감소된다. 이에, 버퍼 배선(183)이 받는 연신 스트레스는 확연히 감소될 수 있다. 결국, 본 발명의 일 실시예에 따른 표시 장치에서 앵커홀(AH)이 형성됨으로써, 표시 장치의 연신 신뢰성이 안정적으로 확보될 수 있다.
그리고, 표시 장치의 제조시 하부 기판 상에 구성요소를 배치시키고 이를 리프트 오프시켜, 분리한 뒤 충진층과 상부 기판을 부착한다. 상술한 바와 같이 하부 기판 상에 배치된 구성요소를 리프트 오프시키는 경우, 하부 기판 상에 배치되는 구성요소인 버퍼 배선등이 뜯기는 문제점이 발생하였다. 이에, 본 발명의 일 실시예에 따른 표시 장치에서 버퍼 배선을 앵커홀을 통해 고정시킴으로써, 리프트 오프시 표시 장치가 손상되지 않을 수 있다. 결국, 본 발명의 일 실시예에 따른 표시 장치는 공정 안정성 또한 도모할 수 있다.
<제3 영역의 구성>
도 10은 본 발명의 일 실시예에 따른 표시 장치의 제3 영역의 확대 평면도이다.
도 11은 도 10에 도시된 절단선 XI-XI'에 따라 절단한 단면도이다.
도 10에 도시된 바와 같이, 제3 영역(A3)에는 파워 서플라이(PS)를 구성하는 복수의 파워 블록(PB)과 복수의 파워 블록(PB)을 연결하는 파워 배선(185)이 배치된다.
복수의 파워 블록(PB)은 서로 이격된 복수의 제3 서브 판 패턴(123c) 상에 각각 형성된다. 전술한 바와 같이, 제3 서브 판 패턴(123c)은 제1 방향(X) 및 제2 방향(Y)으로 서로 이격되는 아일랜드 형태로 배치될 수 있으므로, 복수의 파워 블록(PB) 또한 제1 방향(X) 및 제2 방향(Y)으로 서로 이격되는 아일랜드 형태로 배치될 수 있다.
도 10에서는 4 X 2의 매트릭스 형태로 배치되는 복수의 제3 서브 판 패턴(123c) 각각에 배치되는 4 X 2의 매트릭스 형태로 배치되는 복수의 파워 블록(PB)에 대해서 도시하였으나, 이에 한정되지 않고 복수의 파워 블록(PB)의 배치 형태는 다양하게 변형될 수 있다. 예를 들어, 하나의 제3 서브 판 패턴(123c)에는 하나의 파워 블록(PB)만 배치되는 것이 아니라 복수의 파워 블록(PB)이 매트릭스 형태로 배치될 수 있다.
그리고 도 11에 도시된 바와 같이, 복수의 파워 블록(PB) 각각은 서로 다른층에 배치되는 복수의 파워 패턴(PP)을 포함할 수 있다. 구체적으로, 복수의 파워 블록(PB)은 서로 다른층에 배치되는 제1 파워 패턴(PP1) 및 제2 파워 패턴(PP2)을 포함할 수 있다.
하부 기판(111) 상에 배치되는 제3 서브 판 패턴(123c) 상에는 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145)과, 유기 절연층인 평탄화층(146)이 배치될 수 있다.
그리고, 제1 파워 패턴(PP1)은 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치될 수 있다. 그리고, 제2 파워 패턴(PP2)은 평탄화층(146) 상에 배치될 수 있다.
예를 들어, 도 11에서는 제1 파워 패턴(PP1)이 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성될 수 있다. 즉, 제1 파워 패턴(PP1)은 트랜지스터의 소스 전극 및 드레인 전극과 동일 층에 동일 물질로 형성될 수 있다.
다만 제1 파워 패턴(PP1)은 이에 한정되지 않고, 제1 파워 패턴(PP1)이 제1 층간 절연층(143) 및 제2 층간 절연층(144) 사이에 배치되는 중간 금속층과 동일 물질로 형성되거나 제1 파워 패턴(PP1)이 게이트 절연층(142), 제1 층간 절연층(143) 사이에 배치되는 트랜지스터의 게이트 전극과 동일 물질로 형성될 수 있다.
다만, 도 11에서는 파워 블록(PB)이 2개의 파워 패턴(PP1, PP2)층만으로 구성되는 것으로만 도시하였으나, 이에 한정되지 않고 파워 블록(PB)의 서로 다른층에 배치되는 3개 이상의 복수의 파워 패턴층으로 구성될 수 있다.
그리고, 제2 파워 패턴(PP2)과 평탄화층 상에는 충진층(190)과 상부 기판(112)이 순차적으로 배치될 수 있다.
한편, 복수의 파워 배선(185)은 아일랜드 형태로 배치된 복수의 파워 블록(PB)을 서로 연결한다. 이에, 복수의 파워 배선(185)은 제1 방향(X)으로 연장된 제1 파워 배선(185a)과 제2 방향(Y)으로 연장된 제2 파워 배선(185b)을 포함한다.
그리고, 제1 방향(X)으로 연장되는 복수의 제1 파워 배선(185a)은 제1 방향(X)으로 연장되는 제3-1 서브 배선 패턴(124c-1) 상에 배치되고, 제2 방향(Y)으로 연장되는 복수의 제2 파워 배선(185b)은 제2 방향(Y)으로 연장되는 제3-2 서브 배선 패턴(124c-2) 상에 배치된다.
또한, 제3-1 서브 배선 패턴(124c-1) 상에 형성되는 제1 파워 배선(185a)은 제3-1 서브 배선 패턴(124c-1)의 형상과 동일할 수 있고, 제3-2 서브 배선 패턴(124c-2) 상에 형성되는 제2 파워 배선(185b)은 제3-2 서브 배선 패턴(124c-2)의 형상과 동일할 수 있다. 구체적으로, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각은 굴곡진 형상을 가진다. 예를 들면, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각은 사인파 형상을 가질 수 있다. 다만, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 10에서, 6개의 제1 파워 배선(185a)이 그룹을 이루며, 제1 방향(X)으로 인접한 복수의 파워 블록(PB)을 전기적으로 연결하고, 3개의 제2 파워 배선(185b)이 그룹을 이루며, 제2 방향(Y)으로 인접한 복수의 파워 블록(PB)을 전기적으로 연결하는 것으로 도시하였으나, 도시된 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각의 개수 및 형상은 예시적인 것이며, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
그리고 도 11에 도시된 바와 같이, 복수의 제1 파워 배선(185a) 및 복수의 제2 파워 배선(185b) 각각은 서로 다른층에 배치되는 복수의 파워 배선층을 포함할 수 있다. 구체적으로, 복수의 제1 파워 배선(185a)은 서로 다른층에 배치되는 제1-1 파워 배선 및 제1-2 파워 배선을 포함할 수 있다. 그리고, 복수의 제2 파워 배선(185b)은 서로 다른층에 배치되는 제2-1 파워 배선(185b-1) 및 제2-2 파워 배선(185b-2)을 포함할 수 있다.
도 11에서는 제2 파워 배선(185b)을 절단한 단면도이므로, 제2 파워 배선(185b)의 층간 구조에 대해서 설명한다.
하부 기판(111) 상에 배치되는 제3-2 서브 배선 패턴(124c-2) 상에는 제2-1 파워 배선(185b-1)이 배치될 수 있다. 그리고, 제2-1 파워 배선(185b-1) 상에는 패시베이션층(145) 및 평탄화층(146)이 배치되고, 제2-2 파워 배선(185b-2)은 평탄화층(146) 상에 배치될 수 있다.
그리고, 제2-1 파워 배선(185b-1)은 제1 파워 패턴(PP1)과 동일 물질로 구성될 수 있고, 제2-2 파워 배선(185b-2)은 제2 파워 패턴(PP2)과 동일 물질로 구성될 수 있다.
예를 들어, 도 11에서는 제2-1 파워 배선(185b-1)이 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성될 수 있다. 다만 제2-1 파워 배선(185b-1)은 이에 한정되지 않고, 제2-1 파워 배선(185b-1)이 제1 층간 절연층(143) 및 제2 층간 절연층(144) 사이에 배치되는 중간 금속층과 동일 물질로 형성되거나 제2-1 파워 배선(185b-1)이 게이트 절연층(142), 제1 층간 절연층(143) 사이에 배치되는 트랜지스터의 게이트 전극과 동일 물질로 형성될 수 있다.
다만, 도 11에서는 제2 파워 배선(185b)이 2개의 파워 배선층(185b-1, 185b-2)만으로 구성되는 것으로만 도시하였으나, 이에 한정되지 않고 제2 파워 배선(185b)의 서로 다른층에 배치되는 3개 이상의 복수의 파워 배선(층으로 구성될 수 있다.
제1 파워 배선(185a)의 층간 구조는 제2 파워 배선(185b)의 층간 구조와 동일하다.
구체적으로, 하부 기판(111) 상에 배치되는 제3-1 서브 배선 패턴(124c-1) 상에는 제1-1 파워 배선이 배치될 수 있다. 그리고, 제1-1 파워 배선 상에는 패시베이션층(145) 및 평탄화층(146)이 배치되고, 제1-2 파워 배선은 평탄화층(146) 상에 배치될 수 있다.
그리고, 제1-1 파워 배선은 제1 파워 패턴(PP1)과 동일 물질로 구성될 수 있고, 제1-2 파워 배선은 제2 파워 패턴(PP2)과 동일 물질로 구성될 수 있다.
다만, 제1 파워 배선(185a)이 2개의 파워 배선층만으로 구성되는 것으로만 도시하였으나, 이에 한정되지 않고 제1 파워 배선(185a)의 서로 다른층에 배치되는 3개 이상의 복수의 파워 배선층으로 구성될 수 있다.
상술한 바와 같이, 제1-1 파워 배선 및 제2-1 파워 배선(185b-1)은 제1 파워 패턴(PP1)과 동일 물질로 구성되어, 제1-1 파워 배선, 제2-1 파워 배선(185b-1) 및 제1 파워 패턴(PP1)은 서로 전기적으로 연결될 수 있다. 이에, 링크 배선을 통해 일 측에 배치된 복수의 제1 파워 패턴(PP1)에 저전위 구동 전압이 인가될 수 있다. 그리고, 제1-1 파워 배선 및 제2-1 파워 배선(185b-1)을 통해 타 측에 배치된 제1 파워 패턴(PP1)에 저전위 구동 전압이 저장되고, 제1-1 파워 배선 및 제2-1 파워 배선(185b-1)을 통해 저전위 구동 전압을 복수의 화소에 공급할 수 있다.
그리고, 제1-2 파워 배선 및 제2-2 파워 배선(185b-2)은 제2 파워 패턴(PP2)과 동일 물질로 구성되어, 제1-2 파워 배선, 제2-2 파워 배선(185b-2) 및 제2 파워 패턴(PP2)은 서로 전기적으로 연결될 수 있다. 이에, 링크 배선을 통해 일 측에 배치된 복수의 제2 파워 패턴(PP2)에 고전위 구동 전압이 인가될 수 있다. 그리고, 제1-2 파워 배선 및 제2-2 파워 배선(185b-2)을 통해 타 측에 배치된 제2 파워 패턴(PP2)에 고전위 구동 전압이 저장되고, 제1-2 파워 배선 및 제2-2 파워 배선(185b-2)을 통해 고전위 구동 전압을 복수의 화소에 공급할 수 있다.
즉, 상술한 바와 같이, 파워 서플라이(PS) 중 상대적으로 상부층에 배치된 구성요소인 제1-2 파워 배선, 제2-2 파워 배선(185b-2) 및 제2 파워 패턴(PP2)을 통해 고전위 구동 전압이 화소에 공급되고, 파워 서플라이(PS) 중 상대적으로 하부 층에 배치된 구성요소인 제1-1 파워 배선, 제2-1 파워 배선(185b-1) 및 제1 파워 패턴(PP1)을 통해 저전위 구동 전압이 화소에 공급되는 것으로 설명하였다.
다만 이에 한정되지 않고, 파워 서플라이(PS) 중 상대적으로 상부층에 배치된 구성요소인 제1-2 파워 배선, 제2-2 파워 배선(185b-2) 및 제2 파워 패턴(PP2) 중 일 영역에 배치된 구성요소에는 링크 배선을 통해 고전위 구동 전압이 인가될 수 있고, 제1-2 파워 배선, 제2-2 파워 배선(185b-2) 및 제2 파워 패턴(PP2) 중 타 영역에 배치된 구성요소에는 링크 배선을 통해 저전위 구동 전압이 인가될 수 있다. 그리고, 타 영역에 배치된 제2 파워 패턴(PP2)은 컨택홀을 통해 상대적으로 하부층에 배치된 제1 파워 패턴(PP1)과 전기적으로 연결된다. 이에, 제1-1 파워 배선, 제2-1 파워 배선(185b-1) 및 제1 파워 패턴(PP1)에는 저전위 구동 전압이 저장되어, 제1-1 파워 배선, 제2-1 파워 배선(185b-1) 및 제1 파워 패턴(PP1)를 통해 저전위 구동 전압이 화소에 공급될 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 4X2 매트릭스 형태의 파워 블록(PB)이 배치될 경우에는, 상대적으로 제3 영역(A3)의 내측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)의 제2 파워 패턴(PP2)은 링크 배선으로부터 고전위 구동 전압을 인가 받아, 파워 배선(185)을 통해 화소에 고전위 구동 전압을 인가할 수 있다.
한편, 상대적으로 제3 영역(A3)의 외측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)의 제2 파워 패턴(PP2)은 링크 배선으로부터 저전위 구동 전압을 인가 받는다. 그리고, 컨택홀을 통해 저전위 구동 전압을 제3 영역(A3)에 걸쳐 배치된 4X2 매트릭스 형태의 파워 블록(PB)의 제1 파워 패턴(PP1)에 전달한다. 그리고, 제1 파워 패턴(PP1)에 연결된 파워 배선(185)을 통해 화소에 저전위 구동 전압을 인가할 수 있다.
상술한 경우에는, 제3 영역(A3)의 내측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)에는 고전위 구동 전압이 인가되고, 제3 영역(A3)의 외측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)에는 저전위 구동 전압이 인가되므로, 제3 영역(A3)의 내측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)과 제3 영역(A3)의 외측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)은 전기적으로 연결되지 않아야 한다. 이에, 제3 영역(A3)의 내측에 배치된 2X2 매트릭스 형태의 파워 블록(PB)과 제3 영역(A3)의 외측에 배치된 2X2 매트릭스 형태의 파워 블록(PB) 사이에는 파워 배선(185)가 배치되지 않을 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치에서, 파워 서플라이(PS)는 아일랜드 형태로 이격된 복수의 제3 서브 판 패턴(123c) 상에 형성될 수 있다. 즉, 파워 서플라이(PS) 이축 방향으로 서로 이격되는 파워 블록(PB)과 이를 연결하는 파워 배선(185)을 포함하여, 파워 서플라이(PS) 자체가 제1 방향(X) 뿐만 아니라 제2 방향(Y)으로도 연신될 수 있다. 이에, 본 발명의 일 실시예에서 표시 장치의 비표시 영역(NA)도 이축 방향으로 연신될 수 있다. 따라서, 스트레쳐블 표시 장치의 적용 범위가 확장되어, 스트레쳐블 표시 장치의 활용 가능성이 향상될 수 있다. 또한, 스트레쳐블 표시 장치의 연신 방향이 확장됨으로써, 일 방향으로 받는 연신 스트레스가 현저히 감소될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치는 연신율이 향상될 수 있다. 그리고, 표시 장치의 파워 서플라이의 상부층과 하부층에 서로 다른 전압을 인가하여, 파워 서플라이가 제한적인 공간에서도 다양한 종류의 구동 전압을 인가할 수 있다. 그리고, 파워 서플라이의 복수 개의 파워 배선이 병렬적으로 연결하여, 전달하려는 구동 전압의 드랍을 최소화시킬 수 있다.
<본 발명의 다른 실시예-추가 파워 블록>
이하에서는, 본 발명의 다른 실시예에 따른 표시 장치(200)에 대해서 구체적으로 설명한다. 본 발명의 다른 실시예에 따른 표시 장치(200)는 본 발명의 일 실시예에 따른 표시 장치(100)와 비교하여, 제3 영역에 배치되는 추가 파워 블록에 대해서 차이점이 존재한다. 이에, 본 발명의 다른 실시예에 따른 표시 장치와 본 발명의 일 실시예에 따른 표시 장치가 중복되는 내용은 생략하고, 상술한 차이점에 대해서 구체적으로 서술한다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 제3 영역의 확대 평면도이다.
도 13은 도 12에 도시된 절단선 XIII-XIII'에 따라 절단한 단면도이다.
본 발명의 다른 실시예에 따른 표시 장치(200)는, 제4 서브 판 패턴(123d) 상에 배치되는 복수의 추가 파워 블록(APB) 및 추가 파워 블록(APB)과 추가 파워 블록(APB)을 연결하는 추가 파워 배선(186)을 더 포함할 수 있다.
도 12에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 표시 장치(200)의 비표시 영역 중 제3 영역에는 파워 서플라이(PS)를 구성하는 복수의 파워 블록(PB)과 복수의 파워 블록(PB)을 연결하는 파워 배선(185)이 배치될 뿐만 아니라, 복수의 추가 파워 블록(APB) 및 추가 파워 블록(APB)과 추가 파워 블록(APB)을 연결하는 추가 파워 배선(186)이 배치될 수 있다.
복수의 추가 파워 블록(APB)은 서로 이격된 복수의 제4 서브 판 패턴(123d) 상에 각각 형성된다. 전술한 바와 같이, 제4 서브 판 패턴(123d)은 제3 방향(Z, Z')으로 배치되는 복수의 제3 서브 판 패턴(123c) 사이에 배치될 수 있다. 그리고, 제4 서브 판 패턴(123d) 또한, 제1 방향(X) 및 제2 방향(Y)으로 서로 이격되는 아일랜드 형태로 배치될 수 있다. 이에, 복수의 추가 파워 블록(APB) 또한 제1 방향(X) 및 제2 방향(Y)으로 서로 이격되는 아일랜드 형태로 배치될 수 있다.
다시 말하면, 도 12를 참조하면, 복수의 추가 파워 블록(APB)은 제3 방향(Z, Z')으로 배치되는 복수의 파워 블록(PB) 사이에 배치되거나, 복수의 제1 파워 배선(185a) 사이에 배치되거나, 복수의 제2 파워 배선(185b) 사이에 배치될 수 있다.
상술한 제4 서브 판 패턴(123d)은 제2 판 패턴의 구성요소 이므로, 제4 서브 판 패턴(123d) 또한 사각 형태의 강성 패턴일 수 있다.
그리고, 도 12에서는 각각의 제4 서브 판 패턴(123d)에는 하나의 추가 파워 블록(APB)에 대해서 도시하였으나, 이에 한정되지 않고 추가 파워 블록(APB)의 배치 형태는 다양하게 변형될 수 있다. 예를 들어, 하나의 제4 서브 판 패턴(123d)에는 하나의 추가 파워 블록(APB)만 배치되는 것이 아니라 복수의 추가 파워 블록(APB)이 매트릭스 형태로 배치될 수 있다.
그리고 도 13을 참조하면, 복수의 추가 파워 블록(APB) 각각은 서로 다른층에 배치되는 복수의 추가 파워 패턴(APP1, APP2)을 포함할 수 있다. 구체적으로, 복수의 추가 파워 블록(APB)은 서로 다른층에 배치되는 제1 추가 파워 패턴(APP1) 및 제2 추가 파워 패턴(APP2)을 포함할 수 있다.
그리고, 제1 추가 파워 패턴(APP1)은 제1 파워 패턴(PP1)과 동일 층에 동일 물질로 형성될 수 있고, 제2 추가 파워 패턴(APP2)은 제2 파워 패턴(PP2)과 동일 층에 동일 물질로 형성될 수 있다.
즉, 제1 추가 파워 패턴(APP1)은 무기 절연층인 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치되고, 제2 추가 파워 패턴(APP2)은 평탄화층(146) 상에 배치될 수 있다.
예를 들어, 제1 추가 파워 패턴(APP1)이 제2 층간 절연층(144) 및 패시베이션층(145) 사이에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성될 수 있다. 즉, 제1 추가 파워 패턴(APP1)은 트랜지스터의 소스 전극 및 드레인 전극과 동일 층에 동일 물질로 형성될 수 있다.
다만 제1 추가 파워 패턴(APP1)은 이에 한정되지 않고, 제1 파워 패턴(PP1)이 제1 층간 절연층(143) 및 제2 층간 절연층(144) 사이에 배치되는 중간 금속층과 동일 물질로 형성되거나 제1 추가 파워 패턴(APP1)이 게이트 절연층(142), 제1 층간 절연층(143) 사이에 배치되는 트랜지스터의 게이트 전극과 동일 물질로 형성될 수 있다.
다만, 도 13에서는 추가 파워 블록(APB)이 2개의 추가 파워 패턴(PP1, PP2)층만으로 구성되는 것으로만 도시하였으나, 이에 한정되지 않고 추가 파워 블록(APB)의 서로 다른층에 배치되는 3개 이상의 복수의 추가 파워 패턴층으로 구성될 수 있다.
한편, 복수의 추가 파워 배선(186)은 파워 블록(PB)과 추가 파워 블록(APB)을 연결한다. 파워 블록(PB)과 추가 파워 블록(APB)은 제3 방향(Z, Z')으로 서로 이격되어 있으므로, 파워 블록(PB)과 추가 파워 블록(APB)을 연결하는 복수의 추가 파워 배선(186) 또한 제3 방향(Z, Z')으로 연장될 수 있다.
그리고, 제3 방향(Z, Z’)으로 연장되는 복수의 추가 파워 배선(186) 각각은 제3 방향(Z, Z’)으로 연장되는 복수의 제4 서브 배선 패턴(124d)상에 배치될 수 있다.
또한, 복수의 추가 파워 배선(186)의 형상은 복수의 제4 서브 배선 패턴(124d)의 형상과 동일할 수 있다. 구체적으로, 복수의 제4 서브 배선 패턴(124d)와 복수의 추가 파워 배선(186) 각각은 굴곡진 형상을 가진다. 예를 들면, 복수의 제4 서브 배선 패턴(124d)와 복수의 추가 파워 배선(186) 각각은 사인파 형상을 가질 수 있다. 다만, 복수의 제4 서브 배선 패턴(124d)와 복수의 추가 파워 배선(186) 각각의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 제4 서브 배선 패턴(124d)와 복수의 추가 파워 배선(186) 각각은 지그재그 형상으로 연장될 수도 있고, 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다.
그리고 도 13에 도시된 바와 같이, 복수의 추가 파워 배선(186) 각각은 서로 다른층에 배치되는 복수의 파워 배선층을 포함할 수 있다. 구체적으로, 복수의 추가 파워 배선(186)은 서로 다른층에 배치되는 제1 추가 파워 배선(186-1) 및 제2 추가 파워 배선(186-2)을 포함할 수 있다.
하부 기판(111) 상에 배치되는 제4 서브 배선 패턴(124d) 상에는 제1 추가 파워 배선(186-1) 그리고, 제1 추가 파워 배선(186-1) 상에는 패시베이션층(145) 및 평탄화층(146)이 배치되고, 제2 추가 파워 배선(186-2)은 평탄화층(146) 상에 배치될 수 있다.
그리고, 제1 추가 파워 배선(186-1)은 제1 추가 파워 패턴(APP1) 및 제1 파워 패턴(PP1)과 동일 물질로 구성될 수 있고, 제2 추가 파워 배선(186-2)은 제1 추가 파워 패턴(APP1) 및 제2 파워 패턴(PP2)과 동일 물질로 구성될 수 있다.
예를 들어, 도 13에서는 제1 추가 파워 배선(186-1)이 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성될 수 있다. 다만 제1 추가 파워 배선(186-1)은 이에 한정되지 않고, 제1 추가 파워 배선(186-1)이 제1 층간 절연층(143) 및 제2 층간 절연층(144) 사이에 배치되는 중간 금속층과 동일 물질로 형성되거나 제1 추가 파워 배선(186-1)이 게이트 절연층(142), 제1 층간 절연층(143) 사이에 배치되는 트랜지스터의 게이트 전극과 동일 물질로 형성될 수 있다.
다만, 도 13에서는 추가 파워 배선(186)이 2개의 추가 파워 배선층(186-1, 186-2)만으로 구성되는 것으로만 도시하였으나, 이에 한정되지 않고 추가 파워 배선(186)은 서로 다른층에 배치되는 3개 이상의 복수의 파워 배선층으로 구성될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치에서, 파워 서플라이(PS) 중 상대적으로 상부층에 배치된 구성요소는 제1-2 파워 배선, 제2-2 파워 배선(185b-2) 및 제2 파워 패턴(PP2)을 포함할 뿐만 아니라, 제2 추가 파워 패턴(APP2) 및 제2 추가 파워 배선(186-2)을 더 포함할 수 있다. 즉 본 발명의 다른 실시예에서는 제2 추가 파워 패턴(APP2) 및 제2 추가 파워 배선(186-2)을 더 포함함으로써, 고전위 전압을 저장하는 구성요소의 면적이 넓어질 수 있다. 즉, 본 발명의 다른 실시예에서 파워 서플라이는 고전위 전압을 저장하는 구성요소의 저항을 최소화시켜, 고전위 전압의 전압 드롭을 최소화 시킬 수 있다.
그리고, 파워 서플라이(PS) 중 상대적으로 하부층에 배치된 구성요소는 제1-1 파워 배선, 제2-1 파워 배선(185b-1) 및 제1 파워 패턴(PP1)을 포함할 뿐만 아니라, 제1 추가 파워 패턴(APP1) 및 제1 추가 파워 배선(186-1)을 더 포함할 수 있다. 즉 본 발명의 다른 실시예에서는 제1 추가 파워 패턴(APP1) 및 제2 추가 파워 배선(186-1)을 더 포함함으로써, 저전위 전압을 저장하는 구성요소의 면적이 넓어질 수 있다. 즉, 본 발명의 다른 실시예에서 파워 서플라이는 저전위 전압을 저장하는 구성요소의 저항을 최소화시켜, 저전위 전압의 전압 드롭을 최소화 시킬 수 있다.
즉, 본 발명의 다른 실시예에 따른 표시장치에서, 파워 서플라이는 추가 파워 블록을 포함하여, 구동 전압의 강하를 최소화시킬 수 있다. 이에, 본 발명의 다른 실시예에 따른 표시장치의 모든 화소에는 균일한 전압이 인가되어, 화질의 균일화를 도모할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하고, 연신 가능한 하부 기판, 하부 기판의 상에 배치되고, 표시 영역에 형성되는 복수의 제1 판(plate) 패턴 및 복수의 제1 배선(line) 패턴과 비표시 영역에 형성되는 복수의 제2 판(plate) 패턴 및 복수의 제2 배선(line) 패턴을 포함하는 패턴층, 복수의 제1 판(plate) 패턴 상에 형성되는 복수의 화소, 복수의 화소를 연결하는 복수의 제1 연결 배선, 복수의 제2 판(plate) 패턴 상에 형성되는 게이트 드라이버, 복수의 제2 판(plate) 패턴 상에 형성되는 파워 서플라이, 비표시 영역에 배치되는 복수의 제2 연결 배선 및 게이트 드라이버와 파워 서플라이와 복수의 화소를 덮고, 연신 가능한 상부 기판을 포함하고, 비표시 영역은 표시 영역의 외측에 위치하는 제1 영역, 제1 영역의 외측에 위치하고, 복수의 게이트 드라이버가 배치되는 제2 영역 및 제2 영역의 외측에 위치하고, 복수의 파워 서플라이가 배치되는 제3 영역을 포함하고, 제1 영역에 배치되는 복수의 제2 연결 배선은 앵커홀(anchor hole)을 통해 복수의 제2 연결 배선과 다른 층에 배치된 금속 패턴과 접촉한다.
본 발명의 다른 특징에 따르면, 복수의 제2 판 패턴은 제1 영역에 배치되는 복수의 제1 서브 판 패턴, 제2 영역에 배치되는 복수의 제2 서브 판 패턴 및 제3 영역에 배치되는 복수의 제3 서브 판 패턴을 포함하고, 복수의 제2 배선 패턴은, 제1 영역에 배치되는 복수의 제1 서브 배선 패턴, 제2 영역에 배치되는 복수의 제2 서브 배선 패턴 및 제3 영역에 배치되는 복수의 제3 서브 배선 패턴을 포함하고, 앵커홀은 복수의 제1 서브 판 패턴 상에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고, 금속 패턴은 소스 전극 및 드레인 전극과 동일 층에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고, 금속 패턴은 게이트 전극과 동일 층에 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제2 서브 판 패턴은 제2 방향으로만 서로 이격되고, 복수의 제3 서브 판 패턴은 제1 방향 및 제2 방향으로 서로 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 드라이버를 구성하는 복수의 스테이지는 복수의 제2 서브 판 패턴 상에 배치되고, 파워 서플라이를 구성하는 복수의 파워 블록은 복수의 제3 서브 판 패턴 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 파워 블록은 서로 다른층에 배치되는 제1 파워 패턴 및 제2 파워 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고, 제1 파워 패턴은 소스 전극 및 드레인 전극과 동일 물질로 형성되고, 제2 파워 패턴은 제2 연결 배선과 동일 물질로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제3 서브 배선 패턴은 제1 방향으로 이격된 복수의 제3 서브 판 패턴을 연결하는 제3-1 서브 배선 패턴 및 제2 방향으로 이격된 복수의 제3 서브 판 패턴을 연결하는 제3-2 서브 배선 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 영역에 배치되는 복수의 제2 연결 배선은 복수의 파워 블록을 연결하고, 제3 영역에 배치되는 복수의 제2 연결 배선은 제3-1 서브 배선 패턴 상에 배치되는 제1 파워 배선 및 제3-2 서브 배선 패턴 상에 배치되는 제2 파워 배선을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 파워 배선은 서로 다른층에 배치되는 제1-1 파워 배선 및 제1-2 파워 배선을 포함하고, 제2 파워 배선은 서로 다른층에 배치되는 제2-1 파워 배선 및 제2-2 파워 배선을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1-1 파워 배선 및 제2-1 파워 배선은 제1 파워 패턴과 동일 물질로 구성되고, 제1-2 파워 배선 및 제2-2 파워 배선은 제2 파워 패턴과 동일 물질로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제3 방향으로 이격되는 복수의 파워 블록 사이에 배치되는 복수의 추가 파워 블록을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 추가 파워 블록은 서로 다른층에 배치되는 제1 추가 파워 패턴 및 제2 추가 파워 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 추가 파워 패턴은 제1 파워 패턴과 전기적으로 연결되고, 제2 추가 파워 패턴은 제2 파워 패턴과 전기적으로 연결될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 표시 장치는 연성 기판, 연성 기판 상에 형성되는 복수의 강성 패턴, 복수의 강성 패턴 중 서로 이격되는 복수의 제1 판 패턴 상부에 형성되는 복수의 화소 및 복수의 강성 패턴 중 서로 이격되는 복수의 제2 판 패턴 중 일부의 상부에 형성되는 파워 서플라이를 포함하고, 파워 서플라이는 복수의 화소의 구동 전압을 공급하고, 제1 방향 및 제2 방향으로 서로 이격되는 파워 블록으로 구성될 수 있다.
본 발명의 다른 특징에 따르면, 복수의 파워 블록은 서로 다른층에 배치되는 제1 파워 패턴 및 제2 파워 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 파워 패턴 및 제2 파워 패턴에는 서로 다른 구동 전압이 인가될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 파워 블록은 제1 방향으로 연신되는 복수의 제1 파워 배선 및 제2 방향으로 연신되는 복수의 제2 파워 배선에 의해 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 파워 배선은 서로 다른층에 배치되는 제1-1 파워 배선 및 제1-2 파워 배선을 포함하고, 제2 파워 배선은 서로 다른층에 배치되는 제2-1 파워 배선 및 제2-2 파워 배선을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1-1 파워 배선 및 제2-1 파워 배선은 제1 파워 패턴과 전기적으로 연결되고, 제1-2 파워 배선 및 제2-2 파워 배선은 제2 파워 패턴과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 파워 배선 사이에 배치되고, 복수의 제2 파워 배선 사이에 배치되는 복수의 추가 파워 블록을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 추가 파워 블록은 서로 다른층에 배치되는 제1 추가 파워 패턴 및 제2 추가 파워 패턴을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 추가 파워 패턴은 제1 파워 패턴과 전기적으로 연결되고, 제2 추가 파워 패턴은 제2 파워 패턴과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 파워 서플라이와 복수의 화소 사이에는 게이트 드라이버를 더 포함하고, 게이트 드라이버와 복수의 화소는 복수의 버퍼 배선에 의해 연결되고, 복수의 버퍼 배선은 앵커홀을 통해 복수의 버퍼 배선과 다른 층에 형성된 금속층에 고정될 수 있다.
본 발명의 또 다른 특징에 따르면, 앵커홀은 복수의 강성 패턴 중 서로 이격되는 복수의 제2 판 패턴 중 다른 일부의 상부에 형성될 수 있다.
본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200: 표시 장치
111: 하부 기판
112: 상부 기판
120: 패턴층
121: 제1 판 패턴
122: 제1 배선 패턴
123: 제2 판 패턴
123a: 제1 서브 판 패턴
123b: 제2 서브 판 패턴
123c: 제3 서브 판 패턴
123d: 제3 서브 판 패턴
124: 제2 배선 패턴
124a: 제1 서브 배선 패턴
124b: 제2 서브 배선 패턴
124c: 제3 서브 배선 패턴
124d: 제4 서브 배선 패턴
141: 버퍼층
142: 게이트 절연층
143: 제1 층간 절연층
144: 제2 층간 절연층
145: 패시베이션층
146: 평탄화층
147: 뱅크
150: 스위칭 트랜지스터
160: 구동 트랜지스터
151, 161: 게이트 전극
152, 162: 액티브층
153: 소스 전극
154, 164: 드레인 전극
170: 발광소자
171: n형층
172: 활성층
173: p형층
174: p전극
175: n전극
181: 제1 화소 연결 배선
182: 제2 화소 연결 배선
183: 버퍼 배선
184: 게이트 연결 배선
185: 파워 배선
185a: 제1 파워 배선
185b: 제2 파워 배선
186: 추가 파워 배선
190: 충진층
PX: 화소
SPX: 서브 화소
GD: 게이트 드라이버
DD: 데이터 드라이버
GP: 게이트 패드
DP: 데이터 패드
PCB: 인쇄 회로 기판
PS: 파워 서플라이
PB: 파워 블록
AA: 표시 영역
NA: 비표시 영역
A1: 제1 영역
A2: 제2 영역
A3: 제3 영역
AH: 앵커홀
CNT: 연결 패드
MT: 금속 패턴
PP1: 제1 파워 패턴
PP2: 제2 파워 패턴
APB: 추가 파워 블록
APP1: 제1 추가 파워 패턴
APP2: 제2 추가 파워 패턴

Claims (26)

  1. 표시 영역과 비표시 영역을 포함하고, 연신 가능한 하부 기판;
    상기 하부 기판의 상에 배치되고, 상기 표시 영역에 형성되는 복수의 제1 판(plate) 패턴 및 복수의 제1 배선(line) 패턴과 상기 비표시 영역에 형성되는 복수의 제2 판(plate) 패턴 및 복수의 제2 배선(line) 패턴을 포함하는 패턴층;
    상기 복수의 제1 판(plate) 패턴 상에 형성되는 복수의 화소;
    상기 복수의 화소를 연결하는 복수의 제1 연결 배선;
    상기 복수의 제2 판(plate) 패턴 상에 형성되는 게이트 드라이버;
    상기 복수의 제2 판(plate) 패턴 상에 형성되는 파워 서플라이;
    상기 비표시 영역에 배치되는 복수의 제2 연결 배선; 및
    상기 게이트 드라이버와 상기 파워 서플라이와 상기 복수의 화소를 덮고, 연신 가능한 상부 기판을 포함하고,
    상기 비표시 영역은,
    상기 표시 영역의 외측에 위치하는 제1 영역, 상기 제1 영역의 외측에 위치하고, 상기 복수의 게이트 드라이버가 배치되는 제2 영역 및 상기 제2 영역의 외측에 위치하고, 상기 복수의 파워 서플라이가 배치되는 제3 영역을 포함하고,
    상기 제1 영역에 배치되는 복수의 제2 연결 배선은 앵커홀(anchor hole)을 통해 상기 복수의 제2 연결 배선과 다른 층에 배치된 금속 패턴과 접촉하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제2 판 패턴은,
    상기 제1 영역에 배치되는 복수의 제1 서브 판 패턴, 상기 제2 영역에 배치되는 복수의 제2 서브 판 패턴 및 상기 제3 영역에 배치되는 복수의 제3 서브 판 패턴을 포함하고,
    상기 복수의 제2 배선 패턴은,
    상기 제1 영역에 배치되는 복수의 제1 서브 배선 패턴, 상기 제2 영역에 배치되는 복수의 제2 서브 배선 패턴 및 상기 제3 영역에 배치되는 복수의 제3 서브 배선 패턴을 포함하고,
    상기 앵커홀은 상기 복수의 제1 서브 판 패턴 상에 형성되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고,
    상기 금속 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일 층에 형성되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고,
    상기 금속 패턴은 상기 게이트 전극과 동일 층에 형성되는, 표시 장치.
  5. 제2 항에 있어서,
    상기 복수의 제2 서브 판 패턴은 제2 방향으로만 서로 이격되고,
    상기 복수의 제3 서브 판 패턴은 제1 방향 및 제2 방향으로 서로 이격되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 게이트 드라이버를 구성하는 복수의 스테이지는 상기 복수의 제2 서브 판 패턴 상에 배치되고,
    상기 파워 서플라이를 구성하는 복수의 파워 블록은 상기 복수의 제3 서브 판 패턴 상에 배치되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 복수의 파워 블록은,
    서로 다른층에 배치되는 제1 파워 패턴 및 제2 파워 패턴을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 화소 각각은, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 트랜지스터를 포함하고,
    상기 제1 파워 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일 물질로 형성되고
    상기 제2 파워 패턴은 상기 제2 연결 배선과 동일 물질로 형성되는, 표시 장치.
  9. 제7 항에 있어서,
    복수의 제3 서브 배선 패턴은
    제1 방향으로 이격된 복수의 제3 서브 판 패턴을 연결하는 제3-1 서브 배선 패턴 및
    제2 방향으로 이격된 복수의 제3 서브 판 패턴을 연결하는 제3-2 서브 배선 패턴을 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 영역에 배치되는 복수의 제2 연결 배선은 상기 복수의 파워 블록을 연결하고,
    상기 제3 영역에 배치되는 복수의 제2 연결 배선은 상기 제3-1 서브 배선 패턴 상에 배치되는 제1 파워 배선 및 상기 제3-2 서브 배선 패턴 상에 배치되는 제2 파워 배선을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 파워 배선은 서로 다른층에 배치되는 제1-1 파워 배선 및 제1-2 파워 배선을 포함하고,
    상기 제2 파워 배선은 서로 다른층에 배치되는 제2-1 파워 배선 및 제2-2 파워 배선을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1-1 파워 배선 및 상기 제2-1 파워 배선은 상기 제1 파워 패턴과 동일 물질로 구성되고,
    상기 제1-2 파워 배선 및 상기 제2-2 파워 배선은 상기 제2 파워 패턴과 동일 물질로 구성되는, 표시 장치.
  13. 제6 항에 있어서,
    제3 방향으로 이격되는 복수의 파워 블록 사이에 배치되는 복수의 추가 파워 블록을 더 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 추가 파워 블록은,
    서로 다른층에 배치되는 제1 추가 파워 패턴 및 제2 추가 파워 패턴을 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 추가 파워 패턴은 상기 제1 파워 패턴과 전기적으로 연결되고,
    상기 제2 추가 파워 패턴은 상기 제2 파워 패턴과 전기적으로 연결되는, 표시 장치.
  16. 연성 기판;
    상기 연성 기판 상에 형성되는 복수의 강성 패턴;
    상기 복수의 강성 패턴 중 서로 이격되는 복수의 제1 판 패턴 상부에 형성되는 복수의 화소; 및
    상기 복수의 강성 패턴 중 서로 이격되는 복수의 제2 판 패턴 중 일부의 상부에 형성되는 파워 서플라이를 포함하고,
    상기 파워 서플라이는 상기 복수의 화소의 구동 전압을 공급하고, 제1 방향 및 제2 방향으로 서로 이격되는 파워 블록으로 구성되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 파워 블록은,
    서로 다른층에 배치되는 제1 파워 패턴 및 제2 파워 패턴을 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 파워 패턴 및 상기 제2 파워 패턴에는 서로 다른 구동 전압이 인가되는, 표시 장치.
  19. 제17 항에 있어서,
    상기 복수의 파워 블록은,
    제1 방향으로 연신되는 복수의 제1 파워 배선 및 제2 방향으로 연신되는 복수의 제2 파워 배선에 의해 연결되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 파워 배선은 서로 다른층에 배치되는 제1-1 파워 배선 및 제1-2 파워 배선을 포함하고,
    상기 제2 파워 배선은 서로 다른층에 배치되는 제2-1 파워 배선 및 제2-2 파워 배선을 포함하는, 표시 장치.
  21. 제20 항에 있어서,
    상기 제1-1 파워 배선 및 상기 제2-1 파워 배선은 상기 제1 파워 패턴과 전기적으로 연결되고,
    상기 제1-2 파워 배선 및 상기 제2-2 파워 배선은 상기 제2 파워 패턴과 전기적으로 연결되는, 표시 장치.
  22. 제17 항에 있어서,
    복수의 제1 파워 배선 사이에 배치되고, 복수의 제2 파워 배선 사이에 배치되는 복수의 추가 파워 블록을 더 포함하는, 표시 장치.
  23. 제22 항에 있어서,
    상기 복수의 추가 파워 블록은,
    서로 다른층에 배치되는 제1 추가 파워 패턴 및 제2 추가 파워 패턴을 포함하는, 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 추가 파워 패턴은 상기 제1 파워 패턴과 전기적으로 연결되고,
    상기 제2 추가 파워 패턴은 상기 제2 파워 패턴과 전기적으로 연결되는, 표시 장치.
  25. 제16 항에 있어서,
    상기 파워 서플라이와 상기 복수의 화소 사이에는 게이트 드라이버를 더 포함하고,
    상기 게이트 드라이버와 상기 복수의 화소는 복수의 버퍼 배선에 의해 연결되고,
    상기 복수의 버퍼 배선은 앵커홀을 통해 상기 복수의 버퍼 배선과 다른 층에 형성된 금속층에 고정되는, 표시 장치.
  26. 제25 항에 있어서,
    상기 앵커홀은 상기 복수의 강성 패턴 중 서로 이격되는 복수의 제2 판 패턴 중 다른 일부의 상부에 형성되는, 표시 장치.
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