KR20230089156A - 브리지를 포함하는 기판 및 전자 장치 - Google Patents

브리지를 포함하는 기판 및 전자 장치 Download PDF

Info

Publication number
KR20230089156A
KR20230089156A KR1020210177580A KR20210177580A KR20230089156A KR 20230089156 A KR20230089156 A KR 20230089156A KR 1020210177580 A KR1020210177580 A KR 1020210177580A KR 20210177580 A KR20210177580 A KR 20210177580A KR 20230089156 A KR20230089156 A KR 20230089156A
Authority
KR
South Korea
Prior art keywords
insulating layer
bridge
wiring
circuit
layer
Prior art date
Application number
KR1020210177580A
Other languages
English (en)
Inventor
민태홍
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020210177580A priority Critical patent/KR20230089156A/ko
Priority to US17/749,623 priority patent/US20230187360A1/en
Priority to CN202210981430.0A priority patent/CN116321703A/zh
Publication of KR20230089156A publication Critical patent/KR20230089156A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 제1 절연층 및 상기 제1 절연층의 하면에 배치된 제1 배선층을 구비하는 제1 인쇄회로기판층; 상기 제1 절연층의 상면에 배치되는 제2 배선층; 상기 제1 인쇄회로기판층의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층; 및 상기 브리지의 측면을 포위하고 상기 제1 절연층 및 상기 제2 배선층을 커버하도록 위치하는 제2 절연층을 포함하는 제2 인쇄회로기판층;을 포함하며, 상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다른 기판을 제공한다.

Description

브리지를 포함하는 기판 및 전자 장치{SUBSTRATE INCLUDING BRIDGE AND ELECTRONIC DEVICE}
본 개시는 브리지를 포함하는 기판 및 전자 장치에 관한 것이다.
최근 전자부품 산업에서 5G 고속 통신 및 인공지능(AI)에 대응하기 위해 고집적 PCB(Printed Circuit Board)가 요구되고 있다. 미세회로는 고집적 PCB를 위한 핵심 기술로, 현재 업계에서는 이를 위한 연구개발을 활발히 진행 중이나, 고다층 대면적에 따른 기판 제조상 수율 저하로 인한 비용 상승의 문제를 야기한다. 이에, 미세회로가 필요한 영역에 대해서 브리지 형태로 별도 제작하여 대면적의 기판에 임베딩하는 기술이 사용되고 있으며, 대표적으로 EMIB(Embedded Multi-die Interconnect Bridge) 기술을 그 예로 들 수 있다.
한편, EMIB의 경우는 실리콘 재질의 브리지를 이용하여 미세회로를 패터닝한다. 이는 미세회로의 패턴 간격 및 브리지의 두께를 감소시킬 수 있다. 반면 반도체 공정으로 제작하므로 설비가 초고가이므로 제조 단가가 높고 파워 및 신호전달의 품질이 떨어지는 문제가 있다.
또한, EMIB의 제조는 PCB에 캐비티를 형성한 후 캐비티 내에 브리지를 접착제를 이용하여 고정한 후 공정을 포함한다. 따라서 브리지 삽입을 위한 캐비티 형성 공정이 추가로 필요하며, 브리지 접합용으로 사용되는 접착제, 예컨대 DAF(Die Attach Film)는 사용 수명이 짧고 고가이기 때문에 사후 관리 비용이 높아진다.
본 개시의 여러 목적 중 하나는 기판에 별도의 캐비티 형성 공정을 수행하지 않으며, 브리지 접합을 위한 별도의 접착제 없이 브리지를 기판에 내장 또는 실장하는 것이다.
본 개시의 여러 목적 중 다른 하나는 다이 투 다이간 고속신호 전송의 신호전달을 위한 브리지 내 미세회로 형성을 유기 기판을 이용하여 전기적 특성을 개선할 수 있는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 브리지를 포함하는 기판을 제공하는 것이다.
일례에 따른 기판은 제1 절연층 및 상기 제1 절연층의 하면에 배치된 제1 배선층을 구비하는 제1 인쇄회로기판층; 상기 제1 절연층의 상면에 배치되는 제2 배선층; 상기 제1 인쇄회로기판층의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층; 및 상기 브리지의 측면을 포위하고 상기 제1 절연층 및 상기 제2 배선층을 커버하도록 위치하는 제2 절연층을 포함하는 제2 인쇄회로기판층;을 포함하며, 상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다르다.
본 개시를 통하여 브리지를 포함하는 기판을 구비하는 전자 장치를 제공한다.
다른 일례에 따른 전자 장치는 제1 절연층 및 상기 제1 절연층에 배치된 제1 배선층을 구비하는 제1 인쇄회로기판층; 상기 제1 인쇄회로기판의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층; 및 상기 브리지의 측면을 포위하도록 위치하는 제2 절연층을 포함하는 제2 인쇄회로기판층;을 포함하는 기판; 상기 제1 회로 배선에 전기적으로 연결되는 제1 칩; 상기 제2 회로 배선과 전기적으로 연결되는 제2 칩; 및 상기 제1 칩 및 상기 제2 칩과 연결된 기판이 실장되는 메인 기판;을 포함하며, 상기 기판은 상기 제1 칩 및 제2 칩 및 상기 메인 기판 사이에 인터포저 형식으로 적층되며, 상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다를 수 있다.
또 다른 일례에 따른 전자 장치는 제1 절연층에 배치된 제1 배선층 및 제2 절연층에 배치된 제2 배선층을 포함하는 인쇄회로기판; 상기 인쇄회로기판의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층을 포함하는 기판; 상기 제1 회로 배선에 전기적으로 연결되는 제1 칩; 상기 제2 회로 배선과 전기적으로 연결되는 제2 칩; 및 상기 제1 칩 및 상기 제2 칩과 전기적으로 연결된 상기 기판이 매립되어 실장되는 메인 기판;을 포함하며, 상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다를 수 있다.
본 개시의 여러 효과 중 하나로서 기판에 별도의 캐비티 형성 공정을 수행하지 않으며, 브리지 접합을 위한 별도의 접착제 없이 브리지를 기판에 내장 또는 실장할 수 있다.
또한, 다이 투 다이간 고속신호 전송의 신호전달을 위한 브리지 내 미세회로 형성을 유기 기판을 이용하므로 전기적 특성을 개선할 수 있다.
또한, 반도체 공정으로 브리지 내의 배선을 형성하는 것이 아니므로 소요비용이 저렴하며 수율이 향상된다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 본 개시의 일례에 따른 브리지를 포함하는 기판을 개략적으로 나타낸 단면도이다.
도 4 내지 도 7은 본 개시의 일례에 따른 기판에 실장되기 위한 브리지의 제조 일례를 개략적으로 나타낸 공정도이다.
도 8 내지 도 14는 도 7에 제조된 브리지를 기판에 실장하는 일례를 개략적으로 나타낸 공정도이다.
도 15는 본 개시의 일례에 따른 전자 장치를 개략적으로 나타낸 단면도이다.
도 16은 본 개시의 일례에 따른 전자 장치를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이러한 칩 외에도 기타 다른 형태의 칩 관련부품이 포함될 수도 있다. 또한, 이들 칩 관련부품이 서로 조합될 수도 있다. 칩 관련부품(1020)은 상술한 칩을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 조합되어 패키지 형태로 제공될 수도 있다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 조합되어 패키지 형태로 제공될 수도 있다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140) 등이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 표면에 복수의 전자부품이 실장된 브리지 내장기판(1121)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 본 개시의 일례에 따른 브리지를 포함하는 기판을 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 본 개시의 일례에 따른 기판(100)은 제1 인쇄회로기판층(20), 브리지(200), 브리지 절연층(220, 240, 도 7 참조) 및 제2 인쇄회로기판층(40)을 포함한다.
제1 인쇄회로기판층(20)은 복수의 층으로 형성될 수 있다. 본 도면에서는, 제1 인쇄회로기판의 길이 방향(X)과 수직한 방향인 적층 방향(Z)으로 제1 인쇄회로기판의 하부에 제3 인쇄회로기판층(30)이 배치된다. 본 실시예에서는 제1 인쇄회로기판층(20)의 적층 방향(Z)의 하부에 배치되는 제3 인쇄회로기판층(30)은 모두 제1 인쇄회로기판층(20)이라 할 수 있다. 제1 절연층(22) 및 제3 절연층(30)이 반복하여 빌드업되어 다층 인쇄회로기판(Multi layered circuit board)이 될 수 있으며, 층수는 필요에 따라 선택될 수 있다.
브리지(200)는 칩 사이의 고밀도의 라우팅을 제공하는 언터커넥터 요소로, 칩 대 칩(Chip to Chip) 상호접속을 위해 사용되는 회로 요소이다. 본 실시예의 브리지(200)는 연결되는 인쇄회로기판에 캐비티(Cavity)를 형성하여 매립도 가능하지만, 캐비티를 형성하지 않고 제1 인쇄회로기판층(20)의 상부에 위치하는 제2 절연층(42)에 의해 측면이 포위되도록 적층하여 형성할 수도 있다. 구체적으로, 제2 인쇄회로기판층(40)은 제2 절연층(42) 및 제2 절연층(44)의 하면에 배치되는 제2 배선층(44)을 포함한다. 제2 배선층(44)은 제1 절연층(22)의 상면에 배치된다. 그리고 제2 인쇄회로기판층(40)의 제2 절연층(42)은 제1 절연층(22) 및 제2 배선층(44)을 커버하도록 위치한다.
제1 인쇄회로기판층(20)은 제1 절연층(22) 및 제1 절연층(22)에 배치된 제1 배선층(24)을 구비한다. 제3 인쇄회로기판층(30) 또한 제3 절연층(32) 및 제3 절연층(32)에 배치되는 제3 배선층(34)을 구비한다. 브리지(200)의 주변을 포위하는 제2 절연층(42)의 하부면에 일면이 노출되는 제2 배선층(44)이 포함된다.
배선층(24, 34, 44)은 절연층(22, 32, 42)의 일면에 노출되도록 매립되는 접속패드로 배선 라인을 포함한다.
배선층(24, 34, 44)는 전해도금, 화학도금 또는 스퍼터링의 방법으로 형성된 전도성 금속층으로, 이들 배선층(24, 34, 44)의 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금의 금속층일 수 있다.
절연층(22, 32, 44)는 글래스 함유 절연재 또는 글래스 비함유 무기절연수지로 형성될 수 있다. 글래스 함유 절연재는 프리프레그(PPG)를 사용할 수 있으며, 글래스 비함유 무기절연수지로 ABF 필름을 사용할 수 있다. 절연재는 특별하게 한정되는 것이 아니다.
또한, 절연층(22, 32, 44)은 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함하는 유기 절연층일 수 있으나, 이에 한정되는 것은 아니다.
브리지(200)는 제1 인쇄회로기판층(20)의 상부에 배치되며, 제1 회로 배선(202), 제2 회로 배선(204) 및 상기 제1 회로 배선(202)과 상기 제2 회로 배선(204)을 연결하는 제3 회로 배선(205)을 구비할 수 있다.
브리지(200)의 제1, 제2 및 제3 회로 배선(202, 204, 205)는 전해도금, 화학도금 또는 스퍼터링의 방법으로 형성된 전도성 금속 배선으로, 이들 배선층(24, 34, 44)의 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금의 금속층일 수 있다.
브리지(200)의 제1, 제2 및 제3 회로 배선(202, 204, 205)은 로직 칩이나 메모리 칩이 실장되는 경우, 이들 칩들 사이에 칩 투 칩 고속 신호 전송이 이루어지는 고밀도 인터커넥터 라인이 된다.
브리지(200)의 제1, 제2 및 제3 회로 배선(202, 204, 205)은 각각 제1 브리지 절연층(220) 및 제2 브리지 절연층(240) 상에 형성된다. 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)은 유기 절연층으로, ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 유기 절연층의 유전손실율(Df)은 0.010 이하, 예를 들면, 0.005 이하일 수 있다. 이러한 조건의 ABF 및/또는 폴리이미드를 이용하는 경우, 기판(100) 상에 복수의 칩이 실장되는 경우에 있어서, 칩 투 칩 사이의 고속신호 전송 시의 전기적 특성을 보다 개선할 수 있다. 필요에 따라서, 유기 절연층의 유전율(Dk)은 3.5 이하, 예를 들면, 3.2 이하일 수 있다.
제1 절연층(22) 및 제2 절연층(42)이 적층되는 제1 적층 방향(Z)과 상기 제1 브리지 절연층(220) 및 상기 제2 브리지 절연층(240)이 적층되는 제2 적층 방향(Y)이 서로 다르다.
기판(100)의 길이 방향(X), 제1 적층 방향(Z) 및 제2 적층 방향(Y)은 실질적으로 직교한다.
한편, 브리지(200)의 제1 회로 배선(202) 및 상기 제2 회로 배선(204)은 제1 적층 방향(Z)과 실질적으로 평행하게 배선이 형성되며, 제3 회로 배선(205)은 상기 제2 적층 방향과 실질적으로 평행하다.
제1 회로 배선(202), 제2 회로 배선(204) 및 제3 회로 배선(205)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금의 금속층을 포함할 수 있다.
또한, 제1 회로 배선(202) 및 제2 회로 배선(204) 각각의 단부는 상기 브리지(200)의 상부면으로 노출될 수 있다.
또한, 제2 절연층(42)의 하부면에는 제2 배선층(44)이 형성되며, 브리지(200)의 제3 회로 배선(205)은 제2 절연층(42)의 하부면에 노출되는 제2 배선층(44)과 제3 비아(V3)로 연결된다. 여기서, 제3 회로 배선(205)의 적어도 일부는 브리지(200)의 하부면으로 노출될 수 있다.
또한, 제1 회로 배선(202), 제2 회로 배선(204) 및 제3 회로 배선(205) 중 적어도 하나는 구리(Gu)를 포함할 수 있고, 제1 회로 배선(202) 및 제2 회로 배선(204)의 단부는 칩과의 플립칩 본딩 등이 이루어질 수 있고 배선 사이의 피치를 줄이기 위해 노출된 단부는 주석(Sn)으로 형성할 수 있다.
상기 단부는 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)의 경계선(L1)에 일부 함입되어, 경계선(L1)의 가상선(L2)이 상기 단부를 경과할 수 있다(도 7(c) 참조)
또한, 브리지(200)의 상부면에는 유기 절연층(60)이 형성되며, 유기 절연층(60)은 제1 적층 방향(Z)으로 적층되며, 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)이 적층된 제2 적층 방향(Y)과 실질적으로 직교한다.
유기 절연층(60)의 상부면에는 외부 배선층(62)이 형성되며, 외부 배선층(62)은 제2 절연층(42) 하부면의 제2 배선층(44)에 제1 비아(V1)로 연결된다. 제1 비아(V1)가 유기 절연층(60)과 제2 절연층(42)을 모두 뚫는 실시예를 도시하고 있으나, 필요에 따라, 유기 절연층(60)을 관통하는 비아와 제2 절연층(42) 상면에 배선층을 더 구비하고 그 배선층과 제2 배선층(44)을 연결하도록 제2 절연층(42) 만을 관통하는 비아를 각각 형성할 수 있다.
또한, 브리지(200)의 상면으로 노출된 제1 회로 배선(202) 및 제2 회로 배선(204) 각각의 단부는 유기 절연층(62)을 관통하는 제2 비아(V2)를 통하여 외부 배선층(62)과 연결될 수 있다.
또한, 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)의 두께는 제1 절연층(20) 및 제2 절연층(40)의 두께보다 작게 형성된다.
도 4 내지 도 7은 본 개시의 일례에 따른 기판에 실장되기 위한 브리지의 제조 일례를 개략적으로 나타낸 공정도이다. 일례의 각 과정들은 각 과정들은 문맥상 명백하게 특정 순서를 기재한 것이 아닌 한 각 과정들은 다른 순서로 진행될 수 있다.
먼저, 도 4a와 같이 적어도 일면에 베이스 구리층(14)이 형성된 절연 코어(10)를 준비한다. 베이스 구리층(14)의 하부에는 드라이 필름(12)이 구비된다. 본 실시예에서의 절연 코어(10)는 양면에 베이스 구리층(14)이 적층된 캐리어 기판일 수 있다.
도 4b와 같이, 베이스 구리층(14) 상에 브리지 내의 회로 패턴(제1 배선 회로, 제2 배선 회로, 제3 배선 회로)을 "ㄷ"자 형이나 원하는 설계로 형성한다. 도 4c는 도 4b에 도시된 Ⅰ-Ⅰ'의 단면도이다. 회로 패턴 예를 들어, 제2 배선 회로(204-1)는 필요의 설계에 따라 적절한 피치를 가지도록 설계될 수 있다.
도 5는 도 4b의 회로 패턴 예를 들어, 제2 배선 회로(204-1) 형성 후에 제1 브리지 절연층(220)을 형성하는 단계이다. 제1 브리지 절연층(220)의 형성은 절연재료의 도포 및 경화 또는 절연 필름의 적층 및 경화하여 형성될 수 있다.
도 6은 제1 브리지 절연층(220) 상에 회로 패턴 예를 들어, 제2 배선 회로(204-2) 형성한 후 제2 브리지 절연층(240)을 형성하는 단계를 반복하여 형성하는 공정을 도시한다. 도 6a는 회로 패턴과 브리지 절연층이 반복 적층된 사시도 이고, 도 6b는 도 6a의 Ⅱ-Ⅱ'의 단면도이다. 도 6b는 회로 패턴 예를 들어, 제2 배선 회로(204-1, 204-2, …, 204-5, 204-6, …, 204-n-1, 204-n)과 제1 및 제2 브리지 절연층(220, 240)을 반복하여 적층하는 공정이다.
도 7a는 회로 패턴이 형성된 제1 및 제2 브리지 절연층(220, 240)의 적층체를 절연 코어(10)에서 분리한 모습의 사시도이며, 도 7b는 도 7a에 도시된 Ⅲ-Ⅲ'의 단면도로, 절연 코어(10)에서 분리된 브리지 적층체의 단면도이다.
브리지 적층체의 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)을 경화하는 경우 일부 압착이 일어날 수 있다. 도 7b의 'C'를 일부 확대하여 도시한 도 7c를 참조하면, 브리지 적층체의 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)의 상부를 커팅한 구조체를 완성하여 90도로 세워 기판 삽입을 준비한다.
여기서 브리지 적층체의 상부가 커팅되므로, 제1 회로 배선(202) 및 제2 회로 배선(204) 각각의 단부는 상기 브리지(200)의 상부면으로 노출될 수 있다.
또한, 상기 단부는 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)의 경계선(L1)에 일부 함입되어, 경계선(L1)의 가상선(L2)이 상기 단부를 경과할 수 있다.
도 8 내지 도 14는 도 7에 제조된 브리지를 기판에 실장하는 일례를 개략적으로 나타낸 공정도이다.
먼저, 도 8a와 같이 적어도 일면에 베이스 구리층(14')이 형성된 절연 코어(10')를 준비한다. 베이스 구리층(14')의 하부에는 드라이 필름(12')이 구비된다. 본 실시예에서의 절연 코어(10')는 양면에 베이스 구리층(14')이 적층된 캐리어 기판일 수 있다.
도 8b는 도 8a에서 준비된 절연 코어(10')에 인쇄회로기판의 적층 방향(Z)으로 유기 절연층(60)을 형성한다. 유기 절연층(60)은 반경화 또는 부분 경화가 가능한 유기 절연재료를 포함할 수 있다. 예를 들면, 유기 절연층은 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 유기 절연층(60)의 유전손실율(Df)은 0.010 이하, 예를 들면, 0.005 이하일 수 있다. 이러한 조건의 ABF 및/또는 폴리이미드를 이용하는 경우, 브리지를 포함하는 기판(100) 상에 복수의 칩이 실장되는 경우, 칩 투 칩 고속신호 전송 시의 전기적 특성을 보다 개선할 수 있다. 필요에 따라서, 제1유기 절연층(115)의 유전율(Dk)은 3.5 이하, 예를 들면, 3.2 이하일 수 있다.
도 9는 도 8에서 형성된 유기 절연층(60) 상에 브리지(200)의 상부면으로 노출된 단부가 유기 절연층(60)을 향하도록 수직으로 세워 적층 방향(Z)으로 부착한다.
도 10은 제2 인쇄회로기판층(40)을 형성하기 위해 유기 절연층(60)의 상부에 절연층을 형성한다. 이때 절연층은 브리지(200)의 측면이 포위하도록 적층된다.
도 11은 브리지(200)의 상부면의 절연층(42)에 비아(V1)를 형성하고 도금하여 필요한 회로 설계에 따라 배선을 형성한다. 또한 절연층(42) 상에 필요한 기판의 배선층(44)을 형성한다.
또한, 도 12는 도 11에서 형성된 제2 인쇄회로기판층(40) 상에 절연층(22)과 배선층(22)을 포함하는 제1 인쇄회로기판층(20)을 적층 방향(Z)으로 적층한다. 이를 반복하여 목표 층수까지 적층할 수 있다.
도 13은 절연 코어(10')에서 도 12의 적층체를 분리하여 적층 방향(Z)의 상하로 반전한다. 도 14는 적층 방향(Z)의 상부에서 비아(V2)를 형성하고 도금하여 필요한 회로 설계에 따라 회로 설계에 따라 배선을 형성한다. 또한 유기 절연층(60)의 상부에 배선층(64)을 형성하여 칩과의 연결 패턴을 형성할 수 있다.
도 15는 본 개시의 일례에 따른 전자 장치를 개략적으로 나타낸 단면도이다.
도 15를 참조하면, 본 개시의 일례에 따른 전자 장치(500A)는 제1 인쇄회로기판층(20), 브리지(200), 제1 브리지 절연층(220) 및 제2 브리지 절연층(240), 제2 인쇄회로기판층(40), 제1 칩(400) 및 제2 칩(420)을 포함할 수 있다.
본 실시예의 전자 장치(500A)에 사용되는 브리지(200)는 이미 설명한 브리지(200)와 실질적으로 동일하므로 반복된 설명은 생략한다. 브리지(200)가 적용된 기판(100)은 메인 기판(300)과 칩(400, 420) 사이에 인터포저 형식으로 칩과 메인 기판(300) 사이에 설치된다.
본 일례의 전자 장치(500A)에서 브리지(200)는 제1 인쇄회로기판층(40)의 상부에 배치된다. 브리지(200)의 제1 회로 배선에 제1 칩(400)이 전기적으로 연결되며, 브리지(200)의 제2 회로 배선에 제2 칩(420)이 전기적으로 연결된다.
제1 인쇄회로기판층(40)의 제1 절연층(42)과 제2 인쇄회로기판층(20)의 제2 절연층(22)이 적층되는 제1 적층 방향(Z)과 제1 브리지 절연층(220) 및 제2 브리지 절연층(240)이 적층되는 제2 적층 방향(Y)이 서로 다르다.
또한, 제1 적층 방향(Z)과 제2 적층 방향(Y)은 실질적으로 직교하며, 제1 회로 배선(202) 및 제2 회로 배선(204)은 제1 적층 방향(Z)과 실질적으로 평행하며, 제3 회로 배선(205)은 제2 적층 방향(Y)과 실질적으로 평행하다.
제1 칩(400)은 제1 회로 배선(202)과 전기적으로 연결되는 로직 칩이고, 제2 칩(420)은 제2 회로 배선(204)과 전기적으로 연결되는 메모리 칩일 수 있다. 상기 제1 칩(400)과 제2 칩(420)은 고속신호 전송한다.
도 16은 본 개시의 일례에 따른 전자 장치를 개략적으로 나타낸 단면도이다.
도 16의 실시예의 전자 장치는 도 15의 실시예와 다른 점은 제1 칩(400) 및 제2 칩(420)과 전기적으로 연결된 기판(100)이 메인 기판(300)에 매립되어 설치된다. 다른 설명은 도 15의 전자 장치와 동일하므로 생략한다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 사용된 실질적 동일은 완전한 동일을 의미하는 것이 아니라 제조 공정상에 발생하는 공정오차나 위치편차, 측정 시의 오차를 포함하여 동일하다는 의미이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다
500A, 500B: 전자 장치
100: 기판
200: 브리지
300: 메인 기판
400, 420: 제1 칩, 제2 칩
22, 32, 42: 절연층
24, 34, 44: 회로 배선
60: 유전 절연층

Claims (19)

  1. 제1 절연층 및 상기 제1 절연층의 하면에 배치된 제1 배선층을 구비하는 제1 인쇄회로기판층;
    상기 제1 절연층의 상면에 배치되는 제2 배선층;
    상기 제1 인쇄회로기판층의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지;
    상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층; 및
    상기 브리지의 측면을 포위하고 상기 제1 절연층 및 상기 제2 배선층을 커버하도록 위치하는 제2 절연층을 포함하는 제2 인쇄회로기판층;을 포함하며,
    상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다른 기판.
  2. 제1항에 있어서,
    상기 제1 적층 방향과 제2 적층 방향은 실질적으로 직교하는 기판.
  3. 제1항에 있어서,
    상기 제1 회로 배선 및 상기 제2 회로 배선은 상기 제1 적층 방향과 실질적으로 평행하며, 상기 제3 회로 배선은 상기 제2 적층 방향과 실질적으로 평행한 기판.
  4. 제1항에 있어서,
    상기 제1 회로 배선, 상기 제2 회로 배선 및 상기 제3 회로 배선은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금의 금속층을 포함하는 기판.
  5. 제1항에 있어서,
    상기 제1 회로 배선 및 상기 제2 회로 배선 각각의 단부는 상기 브리지의 상부면으로 노출되는 기판.
  6. 제5항에 있어서,
    상기 단부는 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층의 경계선에 일부 함입되어, 상기 경계선의 가상선이 상기 단부를 경과하는 기판.
  7. 제6항에 있어서,
    상기 제1 회로 배선, 상기 제2 회로 배선 및 제3 회로배선 중 적어도 하나는 구리(Cu)를 포함하며, 상기 단부는 주석(Sn)을 포함하는 기판.
  8. 제1항에 있어서,
    상기 브리지의 상기 제3 회로 배선은 제2 배선층과 비아로 연결되는 기판.
  9. 제1항에 있어서,
    상기 브리지의 상부면에는 유기 절연층이 형성되며,
    상기 유기 절연층은 상기 제1 적층 방향으로 적층되며, 상기 제2 적층 방향과 실질적으로 직교하는 기판.
  10. 제9항에 있어서,
    상기 유기 절연층의 상부면에는 외부 배선층이 형성되며,
    상기 외부 배선층은 상기 유기 절연층과 제2 절연층을 관통하는 제1 비아를 통하여 상기 제2 배선층과 연결되는 기판.
  11. 제9항에 있어서,
    상기 유기 절연층의 상부면에는 외부 배선층이 형성되며,
    상기 외부 배선층은 상기 유기 절연층을 관통하는 제2 비아를 통하여 상기 브리지의 상기 제1 회로 배선 및 상기 제2 회로 배선 중 적어도 하나와 연결되는 기판.
  12. 제1항에 있어서,
    상기 제1 브리지 절연층 및 상기 제2 브리지 절연층의 두께는 상기 제1 절연층 및 상기 제2 절연층의 두께보다 작은 기판.
  13. 제1항에 있어서,
    상기 제1 절연층 및 제2 절연층 중 적어도 하나는 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함하는 기판.
  14. 제1 절연층 및 상기 제1 절연층에 배치된 제1 배선층을 구비하는 제1 인쇄회로기판층; 상기 제1 인쇄회로기판의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층; 및 상기 브리지의 측면을 포위하도록 위치하는 제2 절연층을 포함하는 제2 인쇄회로기판층;을 포함하는 기판;
    상기 제1 회로 배선에 전기적으로 연결되는 제1 칩;
    상기 제2 회로 배선과 전기적으로 연결되는 제2 칩; 및
    상기 제1 칩 및 상기 제2 칩과 연결된 기판이 실장되는 메인 기판;을 포함하며,
    상기 기판은 상기 제1 칩 및 제2 칩 및 상기 메인 기판 사이에 인터포저 형식으로 적층되며,
    상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다른 전자 장치.
  15. 제14항에 있어서,
    상기 제1 적층 방향과 제2 적층 방향은 실질적으로 직교하며,
    상기 제1 회로 배선 및 상기 제2 회로 배선은 상기 제1 적층 방향과 실질적으로 평행하며, 상기 제3 회로 배선은 상기 제2 적층 방향과 실질적으로 평행한 전자 장치.
  16. 제14항에 있어서,
    상기 제1 칩은 상기 제1 회로 배선과 전기적으로 연결되는 로직 칩이고,
    상기 제2 칩은 상기 제2 회로 배선과 전기적으로 연결되는 메모리 칩이며,
    상기 제1 칩과 상기 제2 칩은 고속신호 전송하는 전자 장치.
  17. 제1 절연층에 배치된 제1 배선층 및 제2 절연층에 배치된 제2 배선층을 포함하는 인쇄회로기판; 상기 인쇄회로기판의 상부에 배치되며, 제1 회로 배선, 제2 회로 배선 및 상기 제1 회로 배선과 상기 제2 회로 배선을 연결하는 제3 회로 배선을 구비하는 브리지; 상기 브리지 내에 배치되며, 상기 제1 회로 배선 및 상기 제2 회로 배선이 각각 형성되는 제1 브리지 절연층 및 제2 브리지 절연층을 포함하는 기판;
    상기 제1 회로 배선에 전기적으로 연결되는 제1 칩;
    상기 제2 회로 배선과 전기적으로 연결되는 제2 칩; 및
    상기 제1 칩 및 상기 제2 칩과 전기적으로 연결된 상기 기판이 매립되어 실장되는 메인 기판;을 포함하며,
    상기 제1 절연층과 상기 제2 절연층이 적층되는 제1 적층 방향과 상기 제1 브리지 절연층 및 상기 제2 브리지 절연층이 적층되는 제2 적층 방향이 서로 다른 전자 장치.
  18. 제17항에 있어서,
    상기 제1 적층 방향과 제2 적층 방향은 실질적으로 직교하며,
    상기 제1 회로 배선 및 상기 제2 회로 배선은 상기 제1 적층 방향과 실질적으로 평행하며, 상기 제3 회로 배선은 상기 제2 적층 방향과 실질적으로 평행한 전자 장치.
  19. 제17항에 있어서,
    상기 제1 칩은 상기 제1 회로 배선과 전기적으로 연결되는 로직 칩이고,
    상기 제2 칩은 상기 제2 회로 배선과 전기적으로 연결되는 메모리 칩이며,
    상기 제1 칩과 상기 제2 칩은 고속신호 전송하는 전자 장치.
KR1020210177580A 2021-12-13 2021-12-13 브리지를 포함하는 기판 및 전자 장치 KR20230089156A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210177580A KR20230089156A (ko) 2021-12-13 2021-12-13 브리지를 포함하는 기판 및 전자 장치
US17/749,623 US20230187360A1 (en) 2021-12-13 2022-05-20 Substrate including bridge and electronic device
CN202210981430.0A CN116321703A (zh) 2021-12-13 2022-08-15 包括桥接件的基板和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210177580A KR20230089156A (ko) 2021-12-13 2021-12-13 브리지를 포함하는 기판 및 전자 장치

Publications (1)

Publication Number Publication Date
KR20230089156A true KR20230089156A (ko) 2023-06-20

Family

ID=86694993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210177580A KR20230089156A (ko) 2021-12-13 2021-12-13 브리지를 포함하는 기판 및 전자 장치

Country Status (3)

Country Link
US (1) US20230187360A1 (ko)
KR (1) KR20230089156A (ko)
CN (1) CN116321703A (ko)

Also Published As

Publication number Publication date
US20230187360A1 (en) 2023-06-15
CN116321703A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
JP6668403B2 (ja) ファン−アウト半導体パッケージ及びその製造方法
CN105304584B (zh) 中介基板及其制造方法
US11658124B2 (en) Connection structure embedded substrate
KR20220086320A (ko) 연결구조체 내장기판
KR20230089156A (ko) 브리지를 포함하는 기판 및 전자 장치
KR20230032040A (ko) 인쇄회로기판
KR20230049373A (ko) 회로기판
KR20220093425A (ko) 연결구조체 내장기판
KR20220001634A (ko) 인쇄회로기판
CN113411963A (zh) 基板结构和包括该基板结构的电子装置
CN113395829A (zh) 基板结构和包括基板结构的电子装置
US20240164019A1 (en) Printed circuit board
US20240147620A1 (en) Printed circuit board
CN113299626B (zh) 一种多芯片封装用的导电组件及其制作方法
US20240057254A1 (en) Printed circuit board
US20240147622A1 (en) Printed circuit board
US20240032208A1 (en) Printed circuit board and method of manufacturing the same
US20240049389A1 (en) Printed circuit board
KR20240065894A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR20230003864A (ko) 연결구조체 내장기판
KR20230047812A (ko) 전자부품 내장기판
KR20230067265A (ko) 인쇄회로기판
KR20230095349A (ko) 인쇄회로기판
JP2023184383A (ja) プリント回路基板
KR20240021481A (ko) 인쇄회로기판 및 그 제조방법