KR20230085880A - 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

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KR20230085880A
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lead
encapsulant
edge
substrate
edge lead
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김기정
전형일
김병진
준이치로 아베
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앰코 테크놀로지 싱가포르 홀딩 피티이. 엘티디.
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Abstract

일 예에서, 패키지된 전자 디바이스는 몰디드 서브스트레이트을 포함한다. 몰디드 서브스트레이트은 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 외향면을 갖는 에지 리드를 포함한 도전성 구조를 갖는다. 몰디드 서브스트레이트은 에지 리드 내향면의 하부, 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함한다. 에지 리드 내향면의 상부 및 내부 리드 외향면의 상부는 서브스트레이트 인캡슐란트로부터 노출된다. 전자 컴포넌트는 에지 리드 및 내부 리드에 연결된다. 바디 인캡슐란트는 전자 컴포넌트 및 도전성 구조의 일부들을 커버한다. 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면들을 갖고, 에지 리드 외향면 상부는 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 바디 인캡슐란트는 내부 리드 외향면의 상부 및 내부 리드 내향면의 상부를 커버한다. 도전성 커버는 바디 인캡슐란트 상면, 바디 인캡슐란트 측면들, 및 서브스트레이트 인캡슐란트의 외부면들 위에 있다. 도전성 커버는 에지 리드 외향면의 상부와 접촉한다. 다른 예들 및 관련 방법들 또한 본 명세서에 개시되어 있다.

Description

반도체 디바이스 및 반도체 디바이스 제조 방법 {SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 개시는 일반적으로 전자 디바이스에 관한 것으로, 특히 반도체 디바이스 및 반도체 디바이스 제조 방법에 관한 것이다.
종래 반도체 패키지 방법 및 반도체 패키지 형성 방법은 예를 들어, 과도한 비용, 감소된 신뢰도, 상대적으로 낮은 성능, 또는 너무 큰 패키지 크기를 초래하여 부적절하다. 종래 및 전통적인 방법의 추가적인 제한 및 단점은 본 발명과 도면을 참조하여 이러한 방법을 비교함으로써 당업자에게 명백해질 것이다.
본 개시는 일반적으로, 전자 디바이스, 보다 구체적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법을 제공한다.
본발명의 다양한 실시예에 따른 패키지된 전자 디바이스(packaged electronic device )는 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면을 갖는 에지 리드, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 내향면을 갖는 내부 리드를 포함하는 도전성 구조; 및 상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 상기 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되는, 몰디드 서브스트레이트(molded substrate); 상기 에지 리드 및 상기 내부 리드에 결합되는 전자 컴포넌트; 상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 포함하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부를 커버하고; 및 상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 있는 도전성 커버를 포함하되, 상기 도전성 커버는 상기 에지 리드 외향면의 상기 상부과 접촉할 수 있다.
상기 에지 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되며; 및 상기 도전성 커버는 상기 에지 리드 외향면의 상기 하부과 접촉할 수 있다.
상기 에지 리드 외향면의 하부는 상기 에지 리드 외향면의 상기 상부에 대해 삽입되고; 및 상기 에지 리드 외향면의 상기 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버될 수 있다.
상기 도전성 구조는 상기 에지 리드 내향면의 상부에 결합된 트레이스를 포함하고; 상기 트레이스는 트레이스 상면 및 상기 트레이스 상면과 대향하는 트레이스 하면을 가지며; 및 상기 서브스트레이트 인캡슐란트는 상기 트레이스 하면을 커버할 수 있다.
상기 도전성 구조는 트레이스 및 패드를 포함하고; 상기 에지 리드는 제1 두께를 갖고; 상기 트레이스는 상기 제1 두께보다 작은 제2 두께를 갖고; 상기 전자 컴포넌트는 상기 패드에 부착된 플립칩이고; 및 상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합할 수 있다.
상기 도전성 구조는 트레이스들, 패드들 및 패들을 포함하고; 상기 패들의 양측에 상기 패드들이 배치되고; 상기 전자 컴포넌트는 상기 패들 및 패드들에 부착된 플립칩이고; 제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고; 및 제2 트레이스는 제1 패드를 상기 내부 리드에 연결할 수 있다.
본발명의 다양한 실시예에 따른 패키지된 전자 디바이스는 에지 리드 외향면, 상기 에지 리드 외향면과 대향하는 에지 리드 내향면, 에지 리드 상면, 및 상기 에지 리드 상면과 대향하는 에지 리드 하면을 갖는 에지 리드, 및 내부 리드 외향면, 상기 내부 리드 외향면과 대향하는 내부 리드 내향면, 내부 리드 상면, 및 상기 내부 리드 상면과 대향하는 내부 리드 하면을 갖는 내부 리드를 포함하는, 도전성 구조, 및 상기 도전성 구조를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되고, 상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버되고, 상기 에지 리드 상면, 상기 에지 리드 하면, 상기 내부 리드 상면, 및 상기 내부 리부 하면은 상기 서브스트레이트 인캡슐란트로부터 노출되는, 프리 몰디드 서브스트레이트; 상기 프리 몰디드(pre-molded) 서브스트레이트에 결합된 전자 컴포넌트; 상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 포함하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되고, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부, 상기 내부 리드 상면, 및 상기 에지 리드 상면을 커버하고; 및 상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 있고, 상기 에지 리드 외향면의 상부를 접촉하는 도전성 커버를 포함할 수 있다.
상기 에지 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되며; 및 상기 도전성 커버는 상기 에지 리드 외향면의 상기 하부와 접촉할 수 있다.
상기 에지 리드 외향면의 상부가 에지 리드 립을 형성하도록 상기 에지 리드 외향면의 하부는 상기 에지 리드 외향면의 상기 상부에 대해 삽입되고; 및 상기 에지 리드 외향면의 상기 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버될 수 있다.
상기 도전성 구조는 상기 에지 리드 내향면의 상부에 결합된 트레이스를 포함하고; 상기 트레이스는 트레이스 상면 및 상기 트레이스 상면과 대향하는 트레이스 하면을 가지며; 및 상기 서브스트레이트 인캡슐란트는 상기 트레이스 하면을 커버할 수 있다 .
상기 도전성 구조는 트레이스 및 패드를 포함하고; 상기 에지 리드는 제1 두께를 갖고; 상기 트레이스는 상기 제1 두께보다 작은 제2 두께를 갖고; 상기 전자 컴포넌트는 상기 패드에 부착되고; 및 상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합할 수 있다.
상기 전자 컴포넌트는 상기 패드에 부착된 플립칩일 수 있다.
상기 도전성 구조는 트레이스들, 패드들 및 패들을 포함하고; 상기 패들의 양측에 상기 패드들을 배치하고; 상기 전자 컴포넌트는 상기 패들 및 패드들에 부착된 플립칩이고; 제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고; 및 제2 트레이스는 제1 패드를 상기 내부 리드에 연결할 수 있다.
상기 패들은 패들 하면을 포함하고 및, 상기 패들 하면은 상기 서브스트레이트 인캡슐란트로부터 노출될 수 있다.
상기 서브스트레이트 인캡슐란트 및 상기 바디 인캡슐란트는 상기 내부 리드 상면 아래에 있는 상기 내부 리드 외향면에서 측면 인터페이스를 형성할 수 있다.
본발명의 다양한 실시예에 따른 패키지된 전자 디바이스를 제조하는 방법은 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면을 갖는 에지 리드, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 내향면을 갖는 내부 리드를 포함하는 도전성 구조; 및 상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 상기 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되는 몰디드 서브스트레이트을 제공하는 단계; 전자 컴포넌트를 상기 에지 리드 및 상기 내부 리드에 결합하는 단계; 상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 제공하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되고, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부를 커버하는 단계; 및 상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 도전성 커버를 제공하되, 상기 도전성 커버는 상기 에지 리드 외향면의 상부와 접촉하는 단계를 포함할 수 있다.
상기 몰디드 서브스트레이트을 제공하는 단계는 상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되는 상기 에지 리드 외향면의 하부를 제공하는 단계; 및 상기 에지 리드 외향면의 상기 하부를 접촉하는 도전성 커버를 제공하는 단계를 포함할 수 있다.
상기 몰디드 서브스트레이트을 제공하는 단계는 상기 에지 리드 외향면의 상기 상부에 대해 삽입된 상기 에지 리드 외향면의 하부를 제공하는 단계 및, 상기 에지 리드 외향면의 상기 하부를 커버하는 상기 서브스트레이트 인캡슐란트를 제공하는 단계를 포함할 수 있다.
상기 몰디드 서브스트레이트을 제공하는 단계는 트레이스 및 패드를 포함하는 상기 도전성 구조를 제공하는 단계를 포함하고; 상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합하고; 및 상기 전자 컴포넌트를 결합하는 단계는 플립칩이 상기 전자 컴포넌트를 상기 패드에 부착하는 단계를 포함할 수 있다.
상기 몰디드 서브스트레이트을 제공하는 단계는 트레이스들, 패드들 및 패들을 포함하는 상기 도전성 구조를 제공하는 단계를 포함하고; 상기 패들의 양측에 상기 패드들을 배치하고; 제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고; 제2 트레이스는 제1 패드를 상기 내부 리드에 연결하고; 및 상기 전자 컴포넌트를 결합하는 단계는 플립칩이 상기 전자 컴포넌트를 상기 패들 및 상기 패드들에 부착하는 단계를 포함할 수 있다.
도 1a, 1b, 및 1c는 예시적인 반도체 디바이스를 도시한 단면도들과, 저면도이다.
도 2a, 2b, 2ba, 2c, 2ca, 2d, 2da, 2e, 2ea, 2f, 2fa, 2g, 2ga, 2h, 및 2ha은 예시적인 반도체 디바이스의 예시적인 제조 방법을 도시한 단면도들이다.
도 3a는 예시적인 반도체 디바이스를 도시한 저면도이다.
도 4a는 예시적인 반도체 디바이스를 도시한 평면도이다.
도 5a, 5b, 및 5c는 예시적인 반도체 디바이스를 도시한 단면도들과, 저면도이다.
도 6a, 6aa, 6b, 6ba, 6c, 6ca, 6d, 6da, 6e, 6ea, 6f, 6fa, 6g, 및 6ga는 예시적인 반도체 디바이스의 예시적인 제조 방법을 도시한 단면도들이다.
도 7a은 예시적인 반도체 디바이스를 도시한 저면도이다.
도 8a는 예시적인 반도체 디바이스를 도시한 저면도이다.
도 9a, 9b, 및 9c는 예시적인 반도체 디바이스를 도시한 단면도들과, 저면도이다.
다음의 논의는 반도체 디바이스 및 반도체 디바이스의 제조 방법의 다양한 예들을 제공한다. 그러한 예들은 비제한적이고, 첨부된 청구항의 범위는 개시된 특별 예들로 제한되어서는 안된다. 다음 논의에서, 용어 “예(example)” 및 “예를 들어(e.g.,)”는 비제한적이다.
도면들은 일반적인 구성 방식을 도시하고, 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 특징과 기술의 설명 및 세부사항은 생략될 수 있다. 또한, 도면의 구성요소가 반드시 비례하게 그려지는 것은 아니다. 예를 들어, 본 개시에서 논의된 예의 이해를 향상시키도록 도면에서 일부 구성요소의 치수는 다른 구성요소에 비해 과장되게 그려질 수 있다. 다른 도면에서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
"또는"이라는 용어는 "또는"에 의해 합쳐진 목록에서 어느 하나 또는 그 이상의 아이템을 의미한다. 예로서, “x 또는 y”는 세 구성요소들의 세트 {(x), (y), (x, y)} 중 임의의 구성요소를 의미한다. 다른 예로서, “x, y, 또는 z”는 7개 구성요소들의 세트 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)} 중 임의의 구성요소를 의미한다.
용어 “포함하다” 및/또는 “포함하는”, “구비하다” 또는 및/또는 “구비하는”은 “열린 종결형 (open ended)” 용어로, 언급된 특징의 존재를 특정하지만, 하나 이상의 다른 특징의 존재 또는 추가를 배제하지 않는다.
용어 “제1”, “제2” 등은 본 명세서에서 다영한 구성요소의 기술에 사용될 수 있고, 이 구성요소들은 이들 용어들에 의해 제한되지 않는다. 이 용어들은 단지 하나의 구성요소를 다른 것과 구별하기 위해 사용된다. 따라서, 예를 들어, 이 개시에서 논의된 제1 구성요소는 본 개시의 가르침에서 벗어나지 않고 제2 구성요소로 명명될 수 있다.
달리 특정되지 않는다면, 용어 “결합된(coupled)”은 두 구성요소가 서로 직접 접촉하거나 두 구성요소가 하나 이상의 다른 구성요소에 의해 간접적으로 연결되는 것을 기술하는데 사용될 수 있다. 예를 들어, 구성요소 A가 구성요소 B에 결합된다면, 구성요소 A는 구성요소 B를 직접 접촉하거나 개재하는 구성요소 C에 의해 구성요소 B에 간접적으로 연결될 수 있다. 유사하게, 용어 “위에” 또는 “상에”는 두 구성요소가 서로 직접 접촉하거나 두 구성요소가 하나 이상의 다른 구성요소에 의해 간접적으로 연결되는 것을 기술하는데 사용될 수 있다.
상세한 설명
본 설명은 다른 특징 중, 예를 들어, 반도체 디바이스를 포함하는 전자 디바이스와 관련한 구조 및 연관 방법을 포함한다. 일부 예에서, 전자 디바이스는 서브스트레이트 인캡슐란트(encapsulant)로부터 노출된 외향면을 갖는 에지 리드(edge lead)가 있는 프리 몰디드(pre-molded) 서브스트레이트을 포함한다. 바디 인캡슐란트는 프리 몰디드 서브스트레이트을 커버하지만 외향면은 커버하지 않고, 도전성 커버는 바디 인캡슐란트 위에 있으며, 에지 리드의 외향면을 접촉한다. 일부 예에서, 해당 구조 및 방법은 절단된(sawn) 리드리스(leadless) 패키징에 사용될 수 있다. 일부 예에서, 전자 디바이스의 모서리 부분은 추가 입력/출력 능력을 제공할 수 있고, 상이한 리드는 선택적으로 도전성 커버와 연결되어 설계 유연성을 제공한다. 해당 구조 및 방법은 다른 것들 중 개선된 전자기 차폐를 제공한다.
일 예에서, 패키지(packaged) 전자 디바이스는 몰디드 서브스트레이트(molded substrate)을 포함한다. 몰디드 서브스트레이트은 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면, 및 내부 리드 외향면 및 내부 리드 외향면과 마주하는 내부 리드 외향면을 갖는 에지 리드를 포함하는 도전성 구조를 갖는다. 몰디드 서브스트레이트은 에지 리드 내향면의 하부(lower portion), 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함한다. 에지 리드 내향면의 상부(upper portion) 및 내부 리드 외향면의 상부는 서브스트레이트 인캡슐란트로부터 노출된다. 전자 컴포넌트는 에지 리드 및 내부 리드에 연결된다. 바디 인캡슐란트는 전자 컴포넌트 및 도전성 구조의 일부들을 커버한다. 바디 인캡슐란트는 바디 인캡슐란트 상면(top side) 및 바디 인캡슐란트 측면들을 갖고, 에지 리드 외향면 상부는 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 바디 인캡슐란트는 내부 리드 외향면의 상부 및 내부 리드 내향면의 상부를 커버한다. 도전성 커버는 바디 인캡슐란트 상면, 바디 인캡슐란트 측면들, 및 서브스트레이트 인캡슐란트의 외부면들 위에 있다. 도전성 커버는 에지 리드 외향면의 상부와 접촉한다.
일 예에서, 패키지된 전자 디바이스는 프리 몰디드 서브스트레이트을 포함한다. 프리 몰디드 서브스트레이트은 에지 리드 외향면, 에지 리드 외향면과 대향하는 에지 리드 내향면, 에지 리드 상면과 에지 리드 상면과 대향하는 에지 리드 하면(bottom side)을 갖는 에지 리드, 및 내부 리드 외향면, 내부 리드 외향면과 대향하는 내부 리드 내향면, 내부 리드 상면, 내부 리드 상면과 대향하는 내부 리드 하면을 갖는 내부 리드를 포함하는 도전성 구조를 갖는다. 프리 몰디드 서브스트레이트은 도전성 구조을 커버하는 서브스트레이트 인캡슐란트를 포함한다. 에지 리드 내향면의 상부 및 내부 리드 외향면의 상부는 서브스트레이트 인캡슐란트로부터 노출된다. 에지 리드 내향면의 하부, 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부는 서브스트레이트 인캡슐란트에 의해 커버된다. 에지 리드 상면, 에지 리드 하면, 내부 리드 상면, 및 내부 리부 하면은 서브스트레이트 인캡슐란트로부터 노출된다. 전자 컴포넌트는 프리 몰디드 서브스트레이트에 연결되고, 바디 인캡슐란트는 도전성 구조의 일부들 및 전자 컴포넌트를 커버한다. 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면들을 갖고, 에지 리드 외향면의 상부는 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 바디 인캡슐란트는 내부 리드 외향면의 상부, 내부 리드 내향면의 상부, 내부 리드 상면(top side) 및 에지 리드 상면을 커버한다. 도전성 커버는 바디 인캡슐란트 상면, 바디 인캡슐란트 측면들, 및 서브스트레이트 인캡슐란트의 외부면들 위에 있다. 도전성 커버는 에지 리드 외향면의 상부와 접촉한다.
일 예에서, 패키지된 전자 디바이스 제조 방법은 몰디드 서브스트레이트을 제공하는 단계를 포함한다. 몰디드 서브스트레이트은 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 내향면을 갖는 에지 리드를 포함한 도전성 구조를 갖는다. 몰디드 서브스트레이트은 에지 리드 내향면의 하부, 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함한다. 에지 리드 내향면의 상부 및 내부 리드 외향면의 상부는 서브스트레이트 인캡슐란트로부터 노출된다. 해당 방법은 전자 컴포넌트를 에지 리드 및 내부 리드에 연결하는 단계를 포함한다. 해당 방법은 도전성 구조의 일부들 및 전자 컴포넌트를 커버하는 바디 인캡슐란트를 제공하는 단계를 포함한다. 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면들을 갖고, 에지 리드 외향면 상부는 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 바디 인캡슐란트는 내부 리드 외향면의 상부 및 내부 리드 내향면의 상부를 커버한다. 해당 방법은 바디 인캡슐란트 상면, 바디 인캡슐란트 측면들, 및 서브스트레이트 인캡슐란트의 외면들 위에 도전성 커버를 제공하는 단계를 포함한다. 도전성 커버는 에지 리드 외향면의 상부와 접촉한다.
다른 예들이 본 개시에 포함된다. 그러한 예들은 본 개시의 도면, 청구항들, 및/또는 상세한 설명에서 찾을 수 있다.
도 1a, 1b 및 1c는 예시적인 반도체 디바이스(100)의 단면도들 및 “X 레이” 저면도를 보여준다. 도 1a는 도 1c의 A-A’ 및 A-A"선 중 하나에 따른 단면도이다. 도 1b는 도 1c의 B-B’ 및 B-B" 선 중 하나에 따른 단면도이다.
도 1a 내지 1c에 도시된 예에서, 반도체 디바이스(100)는 서브스트레이트(110), 전자 컴포넌트(120), 바디 인캡슐란트(130), 및 도전성 커버(140)를 포함할 수 있다. 서브스트레이트(110)은 도전성 구조(111) 및 유전체 구조(112)을 포함할 수 있다. 도전성 구조(111)는 에지 리드(1111), 내부 리드(1112), 트레이스(1113), 및 패들(paddle, 1114)을 포함한다. 도 1c의 “X 레이” 저면도에서, 도전성 구조(111)가 유전체 구조(112)에 의해 커버된 부분들은 해치 패턴으로 도시되어 있다. 전자 컴포넌트(120)는 컴포넌트 단자들(121) 및 컴포넌트 인터커넥트(122)을 포함한다.
서브스트레이트(110), 바디 인캡슐란트(130), 및 도전성 커버(140)는 반도체 패키지(101) 또는 패키지(101)를 포함하거나 이를 지칭될 수 있고, 반도체 패키지(101)는 외부 구성요소들 및/또는 환경에 대한 노출로부터 전자 컴포넌트(120)를 보호할 수 있다. 반도체 패키지(101)는 외부 컴포넌트 및 전자 컴포넌트(120) 사이의 전기 결합을 제공할 수 있다.
도 2a, 2b, 2ba, 2c, 2ca, 2d, 2da, 2e, 2ea, 2f, 2fa, 2g, 2ga, 2h, 및 2ha는 예시적인 반도체 디바이스(100)를 제조하는 예시적인 방법의 단면도를 보여준다. 도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 및 2h는 도 1a 및 1c에 도시된 반도체 디바이스(100)의 A-A’ 또는 A-A" 선에 따른 단면을 제조하는 방법을 도시한 단면도이다. 도 2a, 2ba, 2ca, 2da, 2ea, 2fa, 2ga 및 2ha은 도 1b 및 1c에 도시된 반도체 디바이스(100)의 B-B’ 또는 B-B"에 따른 단면을 제조하는 방법을 도시한 단면도이다.
도 2a는 초기(early) 제조단계에서 전자 디바이스(100)의 단면도를 보여준다.
도 2a에 도시된 예에서, 도전성 구조(111)는 실질적으로 평판일 수 있다. 일부 예에서, 도전성 구조(111)는 리드프레임, 도체, 도전성 물질, 또는 도전성 계층을 포함하거나 지칭될 수 있다. 일부 예에서, 도전성 구조(111)는 구리(Cu) 또는 구리 합금 (Cu는 니켈(Ni), 실리콘(Si), 인(P), 또는 티타늄(Ti) 중 하나 이상을 포함), 철-니켈 합금, 또는 Cu/강철/Cu 클래드 금속(clad metal)과 같은 물질로 구성될 수 있다. 일부 예에서, 도전성 구조(111)는 산화를 방지하기 위해 도금된 주석(Sn), 니켈(Ni), 팔라듐(Pd), 금(Au), 또는 은(Ag)과 같은 도금 계층을 포함할 수 있다. 일부 예에서, 도전성 구조(111)의 두께는 대략 7.62 μm 내지 22.86 μm의 범위를 가질 수 있다.
도 2b, 2ba은 후기(later) 제조 단계에서 반도체 디바이스(100)의 단면도를 보여주고, 도 3a는 하면도를 보여준다. 도 2b는 도 3a의 A-A’ 참조선에 따른 것이고, 도 2ba은 도 3a의 B-B’ 참조선에 따른 것이다.
도 2b, 2ba, 및 3a에 도시된 예에서, 도전성 구조(111)의 판의 일부들이 하면(111y)으로부터 사전 결정된 깊이까지 제거되어 캐비티(111a)을 형성할 수 있다. 도 3a는 캐비티(111a)가 도전성 구조(1110)에 형성된 영역을 해치로 도시한 것이다. 도전성 구조(111)의 상면(upper side, 111x)은 평평한 형상을 유지할 수 있다. 도전성 구조(111)는 하향으로 돌출하고 캐비티(111a)에 의해 정의된 리드(111b) 및 패들(1114)을 포함할 수 있다. 일부 예에서, 도전성 구조(111)의 하면(lower side, 111y) 상에 마스크 패턴을 형성한 후, 캐비티(111a)은 노출된 도전성 구조(111)를 사전 결정된 깊이까지 식각을 통해 제거하여 형성될 수 있다. 예를 들어, 마스크 패턴은 포토레지스트(photoresist)를 사용할 수 있다. 일부 예에서, 캐비티(111a)은 리드들(111b) 사이, 및 리드들(111b)과 패들(1114) 사이에 제공될 수 있다. 일부 예에서, 캐비티(111a)은 사각 링 형상으로 서로 이격되어 배열된 리드들(111b) 사이에 제공될 수 있다. 캐비티(111a)은 패들(114)이 위치한 도전성 구조(111)의 중앙부와 리드들(111b) 사이에 제공될 수 있다. 일부 예에서, 캐비티(111a)은 또한 리드들(111b)과 에지 사이에 제공될 수도 있다. 일부 예에서, 리드들(111b)는 도체, 도전성 물질, 도전성 랜드, 도전성 패드, 배선 패드, 접지 리드, 신호 리드, 단자 리드, 또는 연결 패드를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 캐비티(111a) 또는 캐비티(111a)에 의해 정의된 리드들(111b) 또는 패들(114)의 높이는 대략 도전성 구조(111)의 두께의 절반일 수 있거나, 3.8 μm 내지 12.5 μm 범위일 수 있다.
도 2c 및 2ca은 후기 제조단계에서 반도체 디바이스(100)의 단면도를 보여준다.
도 2c 및 2ca에 도시된 예에서, 유전체 구조(112)는 도전성 구조(111)의 공통(111a)에 채워질 수 있다. 일부 예에서, 유전체 구조의 하면(112y)은 도전성 구조(111)의 하면(111y)과 동일 평면에 있을 수 있다. 일부 예에서, 유전체 구조(112)는 리드들(111b) 사이, 및 리드들(111b)과 패들(1114) 사이에 제공될 수 있다. 일부 예에서, 유전체 구조(112)는 사각 링 형상으로 서로 이격되어 배열된 리드들(111b) 사이에 제공될 있수 다. 유전체 구조(112)는 패들(1114)이 위치한 도전성 구조(111)의 중앙부와 리드들(111b) 사이에 제공될 수 있다. 일부 예에서, 유전체 구조(112)는 또한 리드들(111b)과 에지들 사이에 제공될 수도 있다. 일부 예에서, 유전체 구조(112)는 사전 성형 레진 구조체, 서브스트레이트 인캡슐란트, 하위 인캡슐란트, 유전체 물질, 유전체 계층, 절연 계층, 또는 보호 계층를 포함하거나 이로 지칭될 수 있다. 일부 예에 절연 물질로 이루어질 수 있다. 일부 예에서, 유전체 구조(112)는 다양한 방서, 유전체 구조(112)는 성형 화합물, 폴리머, 또는 필러(filler)를 갖는 레진과 같은식 중 어느 것으로 형성될 수 있다. 예를 들어, 유전체 구조(112)는 압축 성형, 이송 성형, 액상 인캡슐란트 성형, 진공 라미네이션(vacuum lamination), 페이스트 인쇄, 스크린 인쇄 또는 필름 지원 성형으로 형성될 수 있다. 유전체 구조(112)의 두께는 도전성 구조(111)의 높이보다 작을 수 있다. 유전체 구조(112)의 두께는 도전성 구조(111)의 두께의 절반 이상일 수 있다.
도 2d, 2da은 후기 제조 단계에서 반도체 디바이스(100)의 단면도이고, 도 4a는 평면도를 보여준다. 도 2d는 도 4a의 A-A’ 참조선에 따른 것이고, 도 2da은 도 4a의 B-B’ 참조선에 따른 것이다.
도 2d, 2da 및 4a에 도시된 예에서, 캐비티(111c)는 상면(111x)으로부터 하향으로 사전결정된 깊이까지 도전성 구조(111)의 일부에 의해 형성될 수 있다. 도 4a는 도전성 구조(1110)에서 캐비티(111c)가 형성된 영역을 해치로 도시한 것이다. 캐비티(111c)을 통해, 도전성 구조(111)는 서로 분리된 리드들(111b)과 패들(114)로 정의될 수 있고, 리드들(111b)도 서로 분리되어 있다. 일부 예에서, 패들(1114)은 도전성 구조(111)의 전체 두께 또는 부분 두께일 수 있다. 일부 예에서, 캐비티(111c)의 제조 방법은 캐비티(111a)의 제조 방법과 유사할 수 있다. 일부 예에서, 캐비티(111c)는 사각 링 형상으로 배열된 리드들(111b)을 각각 분리할 수 있다. 일부 예에서, 캐비티(111c)는 리드들(111b) 및 패들(1114)을 서로 분리할 수 있다. 일부 예에서, 적어도 하나의 리드(111b)는 패들(1114) 및 트레이스(1113)에 연결될 수 있다. 리드들(111b)은 에지 리드(1111) 및 내부 리드(1112)를 포함할 수 있고, 에지 리드(1111)는 트레이스(1113)를 통해 패들(1114)에 연결될 수 있다. 일부 예에서, 에지 리드(1111)는 차폐 리드, 노출 리드 또는 접지 리드를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 내부 리드(1112)는 단자 리드, 내면 리드, 커버 리드, 또는 단일 리드를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 에지 리드(1111) 및 내부 리드(1112)는 전체 두께 영역을 포함하거나 이를 지칭하거나 정의될 수 있다.
일부 예에서, 트레이스(1113)의 하면은 유전체 구조(112)의 상면과 접촉하고 있을 수 있다. 트레이스(1113)는 도전성 구조(111)의 두께보다 얇을 수 있다. 일부 예에서, 트레이스(1113)는 도전성 구조(111)의 부분 두께, 부분 또는 절반 식각 부분 또는 일부를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 트레이스(1113)의 높이는 도전성 구조(111)의 두께의 절반 이하일 수 있거나 3.8 μm 내지 12.5 μm 범위일 수 있다.
일부 예에서, 캐비티(111c)는 리드들(111b) 사이, 및 리드들(111b)과 패들(1114) 사이에 제공될 수 있다. 일부 예에서, 캐비티(111c)는 또한 도전성 구조(111)의 리드들(111b)과 에지들 사이에 제공될 수도 있다. 유전체 구조(112)의 상면(112x)은 캐비티(111c)에 의해 도전성 구조(111)의 상부로부터 노출될 수 있다.
일부 예에서, 에지 리드(1111) 또는 내부 리드(1112)는 유전체 구조(112)의 상면에 제공된 에지 리드 립(edge lead lip, 1111a) 또는 내부 리드 립(1112a)을 포함할 수 있다. 에지 리드 립(1111a) 및 내부 리드 립(1112a)의 하면들은 유전체 구조(112)의 상면(112x)과 접촉하고 있을 수 있다. 일부 예에서, 에지 리드 립(1111a) 및 내부 리드 립(1112a)은 트레이스(1113)와 비슷한 높이를 가질 수 있다. 일부 예에서, 에지 리드 립(1111a) 및 내부 리드 립(1112a)은 도전성 구조(111)의 부분 두께, 부분 또는 절반 식각 부분 또는 일부들을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 패들(1114)은 유전체 구조(112)의 상면에 제공된 패드 립(1114a)을 포함할 수 있다. 일부 예에서, 패드 립(114a)의 높이는 트레이스(1113)와 유사할 수 있다.
일부 예에서, 도전성 코팅(1115)이 에지 리드(1111), 내부 리드(1112), 또는 패들(1114)의 상면(top side), 하면(bottom side), 또는 측면들에 제공되어 산화를 방지하고, 도전성 연결을 용이하게 할 수 있다. 일부 예에서, 도전성 코팅(1115)은 에지 리드(1111), 내부 리드(1112), 또는 패들(1114)의 상면 및 하면의 일부를 커버하도록 제공될 수 있다. 도전성 코팅(1115)은 에지 리드(1111), 내부 리드(1112), 및 패들(1114)에 연결될 수 있다. 일부 예에서, 도전성 코팅(1115)은 트레이스(1113)의 상면에 제공될 수 있다. 일부 예에서, 도전성 코팅(1115)은 무전해 도금(electroless plating), 전해 도금(electrolytic plating), 스퍼터링(sputtering), PVD(physical vapor deposition), CVD(chemical vapor deposition), MOCVD(metal organic CVD), ALD(atomic layer deposition), LPCVD(low pressure CVD), 또는 PECVD(plasma-enhanced CVD)에 의해 형성될 수 있다. 일부 예에서, 도전성 코팅(1115)은 PPF (Ni/Pd/Au (또는 은 합금))을 포함할 수 있다. 일부 예에서, 도전성 코팅(1115)의 두께는 대략 1.54 μm 내지 7.62 μm의 범위일 수 있다.
일부 예에서, 도전성 코팅(1115)은 Ag 또는 Sn을 포함할 수 있다. 도전성 코팅(1115)이 Ag를 포함하는 경우, Ag는 에지 리드(1111), 내부 리드(1112), 패들(1114)의 상면의 일부만을 커버하도록 제공될 수 있고, 해당 일부에 예를 들어, 전자 컴포넌트(120) 또는 컴포넌트 인터커넥트(112)가 부착될 수 있다. 도전성 코팅(1115)이 Sn을 포함하는 경우, Sn은 에지 리드(1111), 내부 리드(1112), 또는 패들(1114)의 하면들을 커버하도록 제공될 수 있다. 일부 예에서, Sn으로 만들어진 도전성 코팅(1115)은 전자 컴포넌트(120)가 제공된 후, 바디 인캡슐란트(130)에 제공된 후, 또는 도전성 커버(140)가 제공된 후에 제공될 수 있다. 일부 예에서, 에지 리드(1111), 내부 리드(1112), 또는 패들(1114)의 상면에 제공된 도전성 코팅(1115)의 Ag의 두께는 대략 1.5 μm 내지 7.7 μm의 범위일 수 있다. 일부 예에서, 에지 리드(1111), 내부 리드(1112), 또는 패들(1114)의 하면에 제공된 Sn으로 만들어진 도전성 코팅(1115)의 두께는 대략 7.7 μm 내지 23.0 μm의 범위일 수 있다.
완성된 서브스트레이트(110)은 도전성 구조(111) 및 유전체 구조(112)을 포함할 수 있다. 도전성 구조(111)는 에지 리드(1111), 내부 리드(1112), 트레이스(1113), 및 패들(paddle, 1114)을 포함할 수 있다. 일부 예에서, 도전성 구조(111)는 도전성 코팅(1115)을 포함할 수 있다. 일부 예에서, 서브스트레이트(110)은 몰디드 서브스트레이트, 프리 몰디드 서브스트레이트, 성형 리드프레임(leadframe) 또는 경로설정 가능한(routable) 성형 리드프레임을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 서브스트레이트(110)은 PCB(printed circuit board) 서브스트레이트이 아니다.
도 2e 및 2ea은 후기 제조단계에서 반도체 디바이스(100)를 보여준다. 도 2e 및 2ea에 도시된 예에서, 전자 컴포넌트(120)의 하면(120y)은 컴포넌트 접착제(123)에 의해 서브스트레이트(110)의 상면에 부착될 수 있다. 일부 예에서, 컴포넌트 접착제(123)을 서브스트레이트(110)의 도전성 구조(111)의 패들(1114)의 상면(1114x)에 도포 또는 부착한 후, 픽앤플레이스 장비(pick-and-place equipment)는 전자 컴포넌트(120)를 픽업하여 컴포넌트 접착제(123) 상에 위치시켜 전자 컴포넌트(120)를 서브스트레이트(110)에 부착시킨다. 전자 컴포넌트(120)는 반도체 다이(die), 반도체 칩, 또는 반도체 페키지를 포함하거나 이로 지칭될 수 있다. 전자 컴포넌트(120)의 전체 두께는 일부 예에서, 대략 50 μm 내지 500 μm 범위일 수 있다.
전자 컴포넌트(120)는 활성 영역 및 비활성 영역을 포함할 수 있다. 일부 예에서, 전자 컴포넌트(120)에서, 활성 영역은 서브스트레이트(110)의 상면에 제공될 수 있고, 비활성 영역은 서브스트레이트(110)에 접착될 수 있다. 또한, 활성 영역은 하나 이상의 컴포넌트 단자들(121)을 포함할 수 있다. 일부 예에서, 전자 컴포넌트(120)는 활성 컴포넌트 또는 수동 컴포넌트를 포함할 수 있다.
컴포넌트 단자들(121)은 전자 컴포넌트(120)의 상면(120x)을 따라 행 및/또는 열 배열로 있을 수 있다. 일부 예에서, 컴포넌트 단자(121)는 다이 패드, 범프(bump) 또는 결합 패드(bond pad)를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 컴포넌트 단자(121)는 금속 물질, 알루미늄(Al), Cu, Al 합금, 또는 Cu 합금을 포함할 수 있다. 컴포넌트 단자(121)는 전자 컴포넌트(120)의 입력/출력 단자, 또는 전력 단자일 수 있다. 컴포넌트 단자(121)의 두께는 일부 예에서, 약 5 μm 내지 20 μm 범위일 수 있다.
컴포넌트 접착제(123)는 전자 컴포넌트(120)의 하면(120y)을 패들(1114)의 상면(1114x)에 접착할 수 있다. 컴포넌트 접착제(123)는 전자 컴포넌트(120)의 하면(120b)과 패들(1114)의 상면(1114x) 사이에 개재할 수 있다. 일부 예에서, 컴포넌트 접착제(123)는 패들(1114)의 상면(1114x) 상에, 다음에 의해 코팅된다: 스핀 코팅, 닥터 블레이드(doctor blade), 캐스팅(casting), 인쇄, 스프레이 코팅, 슬롯 다이 코팅, 커튼 코팅, 슬라이드 코팅, 또는 knife over edge coating과 같은 코팅 방법; 스크린 인쇄, 패드 인쇄, 그라비어(gravure) 인쇄, 플렉스그래픽(flexographic) 인쇄, 또는 오프셋 인쇄와 같은 인쇄 방법; 잉크젯 인쇄, 코팅과 인쇄의 중간 기술; 또는 접착 필름 또는 접착 테이프의 직접 부착. 일부 예에서, 컴포넌트 접착제(123)는 접착 계층 또는 접착 필름를 포함하거나 이로 지칭될 수 있다. 접착 컴포넌트(123)의 두께는 5 μm 내지 60 μm 범위일 수 있다. 컴포넌트 접착제(123)는 열 도전 및 전기 절연 물질 또는 열 도전 및 전기 도전 물질을 포함할 수 있다.
컴포넌트 인터커넥트(122)는 전자 컴포넌트(120)의 컴포넌트 단자(121)와 서브스트레이트(110)을 연결한다. 컴포넌트 인터커넥트(122)는 컴포넌트 단자(121)와 전자 컴포넌트(120)의 내부 리드(1112) 및 컴포넌트 단자(121)와 패들(1114)을 각각 연결할 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)는 컴포넌트 단자(121) 및 에지 리드(1111)를 연결할 수 있다.
일부 예에서, 컴포넌트 인터커넥트(122)는 도전성 배선 또는 결합 배선을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)는 Au, Al, 또는 Cu를 포함할 수 있다. 일부 예에서, 컴포넌트 인터커넥트(122)는 배선 형태로 배선 결합 장비에 의해 컴포넌트 단자(121)에 본딩될 수 있고, 그런 다음 에지 리드(1111), 내부 리드(1112) 또는 패들(1114)에 본딩되어 서브스트레이트(110)과 전자 컴포넌트(120)를 연결할 수 있다. 컴포넌트 인터커넥트(123)의 두께는 일부 예에서, 약 15 μm 내지 30 μm 범위일 수 있다.
전자 컴포넌트(120)가 배선들과 페이스업(face-up) 및 와이어본딩된 구성으로 서브스트레이트(110)에 결합된 것으로 보이지만, 전자 컴포넌트(120)가 범프들과 페이스다운(face-down) 또는 플립칩(flip chip) 구성으로 서브스트레이트(110)에 결합될 수 있는 예들이 있을 수 있다.
도 2f 및 2fa은 후기 제조단계에서 반도체 디바이스(100)를 보여준다.
도 2f 및 2fa에 도시된 예에서, 바디 인캡슐란트(130)는 서브스트레이트(110) 및 전자 컴포넌트(120)을 커버하도록 형성될 수 있다. 바디 인캡슐란트(130)는 서브스트레이트(110)의 상면과 접촉하고 있을 수 있고, 전자 컴포넌트(120)의 측면들을 커버하도록 형성될 수 있다. 바디 인캡슐란트(130)는 서브스트레이트(110)의 캐비티(111c)을 채울 수 있다. 일부 예에서, 바디 인캡슐란트(130)는 상위 인캡슐란트, 성형 부분, 실링(sealing) 부분, 봉지 부분, 또는 보호 부분을 포함하거나 이로 지칭될 수 있다. 일부 예에서, 바디 인캡슐란트(130)는 성형 화합물, 폴리머, 또는 필러를 갖는 레진을 포함할 수 있다. 일부 예에서, 바디 인캡슐란트(130)의 물질은 유전체 구조(112)의 물질과 유사할 수 있다.
일부 예에서, 바디 인캡슐란트(130)는 필름 지원 성형, 압축 성형, 이송 성형, 액상 인캡슐란트 성형, 진공 라미네이션, 또는 페이스트 인쇄에 의해 형성될 수 있다. 바디 인캡슐란트(130)의 두께는 전자 컴포넌트(120)의 전체 두께보다 클 수 있다. 바디 인캡슐란트(130)는 서브스트레이트(110) 및 전자 컴포넌트(120)를 커버하도록 형성되어 서브스트레이트(110) 및 전자 컴포넌트(120)를 전기 구성요소 또는 환경으로부터 보호할 수 있다. 바디 인캡슐란트(130)의 두께는 일부 예에서, 약 0.2 mm(millimeter) 내지 10 mm 범위일 수 있다.
도 2g 및 2ga은 후기 제조단계에서 반도체 디바이스(100)를 보여준다. 도 2g 및 2ga에 도시된 예에서, 바디 인캡슐란트(130) 및 서브스트레이트(110)은 개별칩화되어(singulated) 개별 반도체 디바이스들(100A)을 분리할 수 있다. 개별 반도체 디바이스들(100A)로 분리하는 경우, 서브스트레이트(110)의 도전성 구조(111) 내 에지 리드(1111)는 개별 반도체 디바이스(100A)의 측면에서 노출되고, 내부 리드(1112)는 개별 반도체 디바이스(100A)의 측면 내에 위치하고, 그로부터 바디 인캡슐란트(130) 및 유전체 구조(112)에 의해 커버될 수 있다.
일부 예에서, 개별 반도체 디바이스(100A)는 에지 리드(1111)의 측면들을 노출할 수 있다. 예를 들어, 캐비티(111a)이 에지 리드(1111)의 외부단을 따라 제공되지 않는다면, 에지 리드(1111)의 전체 측면이 노출될 수 있다. 일부 예에서, 개별 반도체 디바이스(100A)는 에지 리드(1111)가 에지 리드(1111)의 에지에서 에지 리드 립(111a)을 갖는 에지 리드 립(111a)의 측면을 노출할 수 있다. 예를 들어, 캐비티(111a)가 에지 리드(1111)의 외부단을 따라 제공된다면, 에지 리드(1111)는 측면으로 노출된 에지 리드 립(111a)을 가질 수 있고, 에지 리드(1111)의 하부 받침대(rest)는 유전체 구조(112)에 의해 측면으로 커버된 채 있을 수 있다.
일부 예에서, 각 반도체 디바이스(100A)를 개별 반도체 디바이스들(110A)로 분리하는 싱귤레이션 과정은 다이아몬드 휠, 레이저 빔, 또는 식각에 의해 각 부분들을 제거하는 단계를 포함할 수 있다.
도 2h 및 2ha은 후기 제조단계에서 반도체 디바이스(100)를 보여준다. 도 2h 및 2ha에 도시된 예에서, 도전성 커버(140)는 개별 반도체 디바이스(100A)의 상면 및 측면을 커버하도록 형성될 수 있다. 도전성 커버(140)는 바디 인캡슐란트(130)의 상면 및 측면, 및 일정한 두께를 갖는 서브스트레이트(100)의 측면을 접촉할 수 있다. 도전성 커버(140)는 또한 서브스트레이트(110)의 에지 리드(1111)를 접촉할 수도 있다. 일부 예에서, 도전성 커버(140)를 접촉하고 있는 에지 리드(1111)는 접지 리드 또는 차폐 리드를 포함하거나 이로 지칭될 수 있다. 도전성 커버(140)는 도전성 물질로 만들어져 외부로부터 전자 컴포넌트(120)에 유도된 전자기 간섭을 방지할 수 있다. 일부 예에서, 도전성 커버(140)는 컨포멀(conformal) 차폐, 컨포멀 도체, 뚜껑, 차폐, EMI 차폐, 또는 열 차폐를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 도전성 커버(140)는 Ag, Cu, Al, Ni, Pd, 또는 크롬(Cr)을 포함할 수 있다. 일부 예에서, 도전성 커버(140)는 스퍼터링, 인쇄, 코팅, 스프레이, 또는 도금으로 형성될 수 있다. 도전성 커버(140)의 두께는 대략 0.1 μm 내지 10 μm일 수 있다.
도 2h 및 2ha에 도시된 내부 리드(1112)의 좌측면은 내부 리드 외향면의 예이다. 내부 리드(1112)의 우측면은 내부 리드 내향면의 예이다. 내부 리드(1112)의 상면 및 하면은 내부 리드 상면 및 내부 리드 하면의 예들이다. 도 2h 및 2ha에 도시된 내부 리드(1111)의 우측면은 에지 리드 외향면의 예이다. 에지 리드(111)의 좌측면은 에지 리드 내향면의 예이다. 에지 리드(1111)의 상면 및 하면은 에지 리드 상면 및 에지 리드 하면의 예들이다. 또한, 도 2h 및 2ha에 도시된 것처럼, 유전체 구조(112) 및 바디 인캡슐란트(112)는 내부 리드(1112)의 외향면에서 측면 인터페이스를 형성하고, 측면 인터페이스는 내부 리드(1112)의 상면 아래에 있다. 또한, 도 2h 및 2ha에 도시된 것처럼, 도전성 커버(140)는 바디 인캡슐란트(130)와 유전체 구조(112) 사이에서 측면 인터페이스와 중첩한다.
완성된 반도체 디바이스(100)는 서브스트레이트(110), 전자 컴포넌트(120), 바디 인캡슐란트(130), 및 도전성 커버(140)를 포함할 수 있다. 완성된 반도체 디바이스(100)의 서브스트레이트(110)은 도전성 구조(111) 및 유전체 구조(112)를 포함할 수 있고, 도전성 구조(111)는 에지 리드(1111), 내부 리드(1112), 트레이스(1113), 및 패들(1114)을 포함할 수 있다. 일부 예에서, 서브스트레이트(110)의 에지 리드(1111), 내부 리드(1112), 및 패들(1114)은 반도체 디바이스(100)의 외부 입력/출력 단자들로 지칭될 수 있다.
도 5a, 5b, 및 5c는 예시적인 반도체 디바이스(200)의 단면도들 및 배면도를 보여준다. 도 5a는 도 5c의 D-D’ 및 D- DD" 선 중 하나에 따른 단면도이고, 도 5b는 도 5c의 E-E’ 및 E- EE" 선 중 하나에 따른 단면도이다.
도 5a 내지 5c에 도시된 예에서, 반도체 디바이스(200)는 도 1 내지 4에 대해 기술된 반도체 디바이스(100)와 유사할 수 있고, 서브스트레이트(210), 전자 컴포넌트(220), 바디 인캡슐란트(130), 및 도전성 커버(140)를 포함할 수 있다.
서브스트레이트(210)은 반도체 디바이스(110, 도 1 내지 4)의 서브스트레이트(110)과 유사할 수 있고, 도전성 구조(211) 및 유전체 구조(212)를 포함할 수 있다. 도전성 구조(211)는 도전성 구조(111)와 유사할 수 있고, 도전성 구조(111)의 에지 리드(1111), 내부 리드(1112), 트레이스(1113), 패들(1114)과 유사한, 에지 리드(2111), 내부 리드(2112), 트레이스(2113) 및 패드(2114)를 포함할 수 있다. 본 예시에서, 패들들(2114)은 개별적으로 전자 컴포넌트(220)의 각 컴포넌트 인터커넥트(222)과 결합하도록 구성된다. 도 5c는 도전성 구조(211)가 유전체 구조(212) 위에 위치한 영역을 해치로 도시한 것이다.
전자 컴포넌트(220)는 전자 컴포넌트(120, 도 1)와 유사할 수 있고, 컴포넌트 단자들(121) 및 컴포넌트 인터커넥트(222)를 포함한다. 컴포넌트 인터커넥트(222)는 컴포넌트 인터커넥트(122, 도 1)와 유사할 수 있고, 일부 예에서 범프들, 필러들(pillars), 또는 솔더 팁들(solder tips)을 포함할 수 있다.
서브스트레이트(210), 바디 인캡슐란트(130), 및 도전성 커버(140)는 반도체 패키지(201) 또는 패키지(201)를 포함하거나 이로 지칭될 수 있다.. 반도체 패키지(201)는 반도체 패키지(101)와 유사할 수 있다.
도 6a, 6aa, 6b, 6ba, 6c, 6ca, 6d, 6da, 6e, 6ea, 6f, 6fa, 6g, 및 6ga는 예시적인 반도체 디바이스(200)를 제조하는 방법의 단면도를 보여준다. 도 6a, 6b, 6c, 6d, 6e, 6f 및 6g는 도 5c에 도시된 반도체 디바이스(200)의 D-D’ 또는 D-D" 선에 따른 단면을 제조하는 방법을 도시한 단면도이다. 도 6aa, 6ba, 6ca, 6da, 6ea, 6fa, 및 6ga은 도 5c에 도시된 반도체 디바이스(200)의 E-E’ 또는 E-E" 선에 따른 단면을 제조하는 방법을 도시한 단면도이다.
도 6a 및 6aa은 초기 제조단계에서 반도체 디바이스(200)의 단면도를 보여준다. 도 6a 및 6aa에 도시된 예에서, 캐비티(211a)는 하면(111y)으로부터 상향으로 사전결정된 깊이까지 도전성 구조(211)의 일부를 제거하여 형성될 수 있다. 도 7a는 대체로 캐비티(211a)이 도전성 구조(211)에 형성된 영역을 해치로 보여준다. 일부 예에서, 내부에 캐비티(211a)를 갖는 도전성 구조(211)는 도전성 구조(111)에 대해 전술된 것과 유사한 해당 구성요소들, 특징들, 물질들, 또는 제조 방법을 포함할 수 있다. 예를 들어, 도전성 구조(211)의 리드(211b)는 도 2b에 도시된 도전성 구조(111)의 리드(111b)와 유사할 수 있다. 본 예에서, 캐비티(211a)는 패드(2114) 밑에 도전성 구조(211)의 내측에 제공될 수도 있다.
도 6b 및 6ba은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6b 및 6ba에 도시된 예에서, 유전체 구조(212)는 도전성 구조(211)의 캐비티(211a)에 채워질 수 있다. 일부 예에서, 유전체 구조(212)는 유전체 구조(112)에 대해 전술된 것과 유사한 해당 구성요소들, 특징들, 물질들, 또는 제조 방법을 포함할 수 있다. 유전체 구조(212)는 도전성 구조(211)의 리드들(211b) 사이에 제공될 수 있다. 본 예에서, 유전체 구조(212)는 패드(2114)의 하부를 커버하도록 제공될 수 있다. 예를 패드(2114)의 하면은 유전체 구조(212)의 상면과 접촉하고 있을 수 있다.
도 6c 및 6ca은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6c 및 6ca에 도시된 예에서, 캐비티(211c)은 상면(211x)으로부터 하향으로 사전결정된 깊이까지 도전성 구조(211)의 일부를 제거하여 형성될 수 있다. 도 8a는 대체로 캐비티(211c)이 도전성 구조(211)에 형성된 영역을 해치로 보여준다. 일부 예에서, 도전성 구조(211)는 전술된 도전성 구조(111)와 유사한 해당 구성요소들, 특징들, 물질들, 또는 제조 방법을 포함할 수 있다. 예를 들어, 도전성 구조(211)의 리드(211b) 및 트레이스(2113)는 도전성 구조(111)의 리드(111b) 및 트레이스(1113)와 유사할 수 있다. 리드들(211b)은 에지 리드(2111) 및 내부 리드(2112)를 포함할 수 있다.
본 예에서, 인접 패드들(2114) 또는 인접 리드들(211b)은 캐비티(211c)에 의해 서로 분리될 수 있다. 예를 들어, 캐비티(211c)은 서로 이격되도록 링 형상으로 배열된 다수의 패드들(2114)을 분리할 수 있다. 패드들(2114)은 트레이스(2113)에 의해 리드들(211b)에 각각 연결될 수 있다. 트레이스(2113)는 도전성 구조(111)의 트레이스(1113)와 유사할 수 있다. 일부 예에서, 캐비티(211c)은 또한 도전성 구조(111)의 리드들(211b)과 에지들 사이에 제공될 수도 있다. 유전체 구조(212)의 상면의 일부분들은 캐비티(211c)에 의해 도전성 구조(211)의 상부로부터 노출될 수 있다.
일부 예에서, 도전성 코팅(2115)은 리드들(211b)의 하면상에 제공될 수 있다. 일부 예에서, 도전성 코팅(2115)은 캐비티(211c)이 형성되기 전에 제공될 수 있다. 예를 들어, 도전성 코팅(2115)은 유전체 구조(212)가 형성된 후 도포될 수 있다. 도전성 코팅(2115)은 전술된 도전성 코팅(1115)의 해당 구성요소들, 특징들, 물질들, 또는 제조 방법들과 유사할 수 있다. 일부 예에서, 리드들(211b)의 하면들 상에 제공된 도전성 코팅(2115)은 리드들(111b)의 하면들 상에 제공된 도전성 코팅(1115)과 유사할 수 있다. 선택적으로, 도전성 코팅(2115)은 패드들(2114)의 상부(top) 처럼 도전성 구조(211) 상부의 일부 또는 모든 부분 상에 제공될 수 있다. 일부 예에서, 리드들(211b) 밑의 도전성 코팅(2115)은 패드들(2114) 위의 도전성 코팅(2115)과 다른 계층 또는 물질을 포함할 수 있다.
완성된 서브스트레이트(210)은 도전성 구조(211) 및 유전체 구조(212)을 포함할 수 있다. 도전성 구조(211)는 리드들(211b), 트레이스들(2113) 및 패드들(2114)를 포함할 수 있다. 일부 예에서, 도전성 구조(211)는 도전성 코팅(2115)을 포함할 수 있다. 완성된 서브스트레이트(210)은 서브스트레이트(110)과 유사할 수 있다.
도 6d 및 6da은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6d 및 6da에 도시된 예에서, 컴포넌트 인터커넥트(222)는 전자 컴포넌트(220)의 컴포넌트 단자들(221)을 서브스트레이트(210)의 도전성 구조(211)의 패드들(2114)에 결합할 수 있다. 컴포넌트 단자들(221)은 전자 컴포넌트(220)의 상면(120x)의 에지를 따라 행 및/또는 열 배열 방향으로 제공될 수 있다. 컴포넌트 단자들(221)은 전술한 컴포넌트 단자(121)와 유사할 수 있다.
일부 예에서, 피크앤플레이스 장비는 전자 컴포넌트(22)를 픽업하여 서브스트레이트(210)의 패드(2114) 위에 위치시킬 수 있다. 컴포넌트 인터커넥트(222)는 도전성 구조의 패드(2114)의 상면에 위치될 수 있다. 이후에, 전자 컴포넌트(220)의 컴포넌트 인터커넥트(222)는 매스 리플로우(mass reflow), 열압착, 또는 레이저 지원 결합 공정을 통해 서브스트레이트의 패드(2114)에 고정될 수 있다. 다수의 컴포넌트 인터커넥트(222)는 다수의 패드들(2114)에 각각 연결될 수 있다.
일부 예에서, 전자 컴포넌트(220)는 반도체 다이, 반도체 칩, 또는 반도체 패키지를 포함하거나 이로 지칭될 수 있다. 일부 예에서, 컴포넌트 단자(221)는 컴포넌트 인터커넥트(222)를 포함할 수 있고, 컴포넌트 인터커넥트(222)를 통해 서브스트레이트의 패드(2114)에 연결될 수 있다. 일부 예에서, 컴포넌트 인터커넥트(222)는 도전성 필러(conductive pillar), 도전성 포스트(post), 도전성 범프, 또는 땜납을 포함하거나 이로 지칭될 수 있다. 예를 들어, 컴포넌트 인터커넥트(222)는 Sn, Ag, Pb, Cu, Sn-Pb, Sn37-Pb, Sn95-Pb, Sn-Pb-Ag, Sn-Cu, Sn-Ag, Sn-Au, Sn-Bi 또는 Sn-Ag-C를 포함할 수 있다. 전자 컴포넌트(220)의 전체 두께는 대략 50 μm 내지 500 μm 범위일 수 있다.
도 6e 및 6ea은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6e 및 6ea에 도시된 예에서, 바디 인캡슐란트(130)는 서브스트레이트(210) 및 전자 컴포넌트(220)를 커버하도록 형성될 수 있다. 일부 예에서, 바디 인캡슐란트(130)의 상부는 제거되거나 생략되어 전자 컴포넌트(220)의 상면을 노출할 수 있다. 바디 인캡슐란트(130)는 일반적인 그라인딩, 화학적 식각 등에 의해 제거될 수 있다. 바디 인캡슐란트(130)의 상면은 전자 컴포넌트(220)의 상면과 실질적으로 동일 평면에 있다.
도 6f 및 6fa은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6f에 도시된 예에서, 바디 인캡슐란트(130) 및 서브스트레이트(210)은 개별칩화되어 개별 반도체 디바이스들(200A)을 분리할 수 있다. 바디 인캡슐란트(130) 및 서브스트레이트(210)이 개별칩화되는 공정은 도 2g 및 2ga에서 바디 인캡슐란트(130) 및 서브스트레이트(110)에 대해 기술된 것과 유사할 수 있다.
개별 반도체 디바이스들(200A)이 분리되는 경우, 서브스트레이트(210)의 도전성 구조(211)의 일부 리드들(211b)은 서브스트레이트(210)과 바디 인캡슐란트(130)의 측면에서 노출될 수 있다. 예를 들어, 리드들(211b)은 서브스트레이트(210)과 바디 인캡슐란트(130)의 측면에서 노출된 에지 리드(2111), 및 서브스트레이트(210)과 바디 인캡슐란트(130)의 측면에서 노출되지 않은 내부 리드(2112)를 포함할 수 있다. 일부 예에서, 내부 리드(2112)의 외부단은 바디 인캡슐란트(130) 및 유전체 구조(212)에 의해 커버될 수 있다. 일부 예에서, 에지 리드(2111)의 측면은 바디 인캡슐란트(130) 및 유전체 구조(212)의 측면들과 동일 평면에 있을 수 있다. 에지 리드(2111) 및 내부 리드(2112)는 전술한 도전성 구조(111)의 에지 리드(1111) 및 내부 리드(1112)와 유사할 수 있다.
일부 예에서, 에지 리드(2111)는 유전체 구조(112)의 상면 상에 제공된 에지 리드 립(2111a)을 포함할 수 있다. 에지 리드 립(2111a)은 전술한 에지 리드(1111)의 에지 리드 립(1111a)과 유사할 수 있다. 일부 예에서, 서브스트레이트(210) 및 바디 인캡슐란트(130)는 에지 리드(2111)의 리드 립(2111a)을 노출할 수 있다. 예를 들어, 에지 리드(2111)는 측면으로 노출된 에지 리드 립(2111a)을 가질 수 있고, 에지 리드(2111)의 하부는 유전체 구조(212)에 의해 측면으로 커버된 채 있을 수 있다.
도 6g 및 6ga은 후기 제조단계에서 반도체 디바이스(200)를 보여준다. 도 6g 및 6ga에 도시된 예에서, 도전성 커버(140)는 개별 반도체 디바이스(200A)의 상면 및 측면을 커버하도록 형성될 수 있다. 도전성 커버(140)는 바디 인캡슐란트(130)의 상면과 측면, 및 일정한 두께를 가진 서브스트레이트(100)의 측면과 접촉하고 있을 수 있다. 도전성 커버(140)는 서브스트레이트(210)의 에지 리드(2111)와 접촉하고 있을 수 있다. 도전성 커버(140)는 반도체 디바이스(100) 상의 도전성 커버(140)에 대해 전술한 것과 유사하거나, 그와 같이 적용될 수 있다.
도 6g 및 6ga에 도시된 내부 리드(2112)의 우측면은 내부 리드 외향면의 예이다. 내부 리드(2112)의 하부 좌측면은 내부 리드 내향면의 예이다. 내부 리드(2112)의 상면 및 하면은 내부 리드 상면 및 내부 리드 하면의 예들이다. 도 6g 및 6ga에 도시된 내부 리드(2111)의 좌측면은 에지 리드 외향면의 예이다. 에지 리드(2111)의 하부 우측면은 에지 리드 내향면의 예이다. 에지 리드(2111)의 상면 및 하면은 에지 리드 상면 및 에지 리드 하면의 예들이다. 또한, 도 6g 및 6ga에 도시된 것처럼, 유전체 구조(212) 및 바디 인캡슐란트(230)는 내부 리드(2112)의 외향면에서 측면 인터페이스를 형성하고, 측면 인터페이스는 내부 리드(2112)의 상면 밑에 있다. 또한, 도 6g 및 6ga에 도시된 것처럼, 도전성 커버(140)는 바디 인캡슐란트(230)와 유전체 구조(212) 사이에서 측면 인터페이스와 중첩한다.
완성된 반도체 디바이스(200)는 서브스트레이트(210), 전자 컴포넌트(220), 바디 인캡슐란트(130), 및 도전성 커버(140)를 포함할 수 있다. 완성된 반도체 디바이스(200)의 서브스트레이트(210)은 도전성 구조(211) 및 유전체 구조(212)를 포함할 수 있고, 도전성 구조(211)는 에지 리드(2111), 내부 리드(2112), 트레이스(2113), 및 패들(2114)을 포함할 수 있다. 일부 예에서, 서브스트레이트(210)의 에지 리드(2111) 및 내부 리드는 반도체 디바이스(200)의 외부 입력/출력 단자들로 지칭될 수 있다.
도 9a, 9b 및 9c는 예시적인 반도체 디바이스(300)의 단면도들 및 배면도를 보여준다. 도 9a는 도 9c의 F-F’ 및 F-F" 선 중 하나에 따른 단면도이다. 도 9b는 도 9C의 G-G’ 및 G-G" 선 중 하나에 따른 단면도이다. 서브스트레이트(310), 바디 인캡슐란트(130), 및 도전성 커버(140)는 반도체 패키지(301) 또는 패키지(301)을포함하거나 이로 지칭될 수 있다. 반도체 패키지(301)는 반도체 패키지(101 또는 201)와 유사할 수 있다.
도 9a, 9b, 9c에 도시된 예에서, 반도체 디바이스(300)는 서브스트레이트(310), 전자 컴포넌트(220), 바디 인캡슐란트(130), 및 도전성 커버(140)를 포함할 수 있다. 일부 예에서, 반도체 디바이스(300)는 반도체 디바이스(100) 또는 반도체 디바이스(200)에 대해 전술된 것과 유사한 해당 구성요소들, 특징들, 물질들, 또는 제조 방법을 포함할 수 있다. 예를 들어, 반도체 디바이스(300)의 서브스트레이트(310), 전자 컴포넌트(220), 바디 인캡슐란트(130), 및 도전성 커버(140)는 반도체 디바이스(200)의 서브스트레이트(210), 전자 컴포넌트(220), 바디 인캡슐란트(130), 및 도전성 커버(140)에 해당하거나 그와 유사할 수 있다. 서브스트레이트(310)의 상이한 구성요소들은 각 반도체 디바이스들(200 또는 100)의 서브스트레이트들(210 또는 110)의 해당 구성요소들과 유사할 수 있다.
본 예에서, 반도체 디바이스(300)는 서브스트레이트(310)의 내부에, 패드들(2114)이 양측에 배치된(flanked by) 패들(3114)을 포함할 수 있다. 일부 예에서, 패들(314)은 반도체 디바이스(100)의 서브스트레이트(110)의 패들(1114)과 유사할 수 있다. 전자 컴포넌트(220)는 하나 이상의 컴포넌트 인터커넥트(222)을 통해 패들(3114)에 결합될 수 있다. 패들(3114)은 각 트레이스(2113)를 통해 하나 이상의 에지 리드(2111)를 거쳐 도전성 커버(140)에 결합될 수 있다. 패들(3114)은 접지 패드로 지칭되거나 이를 포함할 수 있다. 패들(3114)의 하부면은 반도체 디바이스(300)의 하부(bottom)에서 노출될 수 있고, 따라서 열소산(heat dissipation) 및 전기적 접지는 유리하게 달성될 수 있다.
도 9a 및 9b에 도시된 내부 리드(2112)의 우측면은 내부 리드 외향면의 예이다. 내부 리드(2112)의 하위 좌측면은 내부 리드 내향면의 예이다. 내부 리드(2112)의 상면 및 하면은 내부 리드 상면 및 내부 리드 하면의 예들이다. 도 9a 및 9b에 도시된 에지 리드(2111)의 좌측면은 에지 리드 외향면의 예이다. 에지 리드(2111)의 하위 우측면은 에지 리드 내향면의 예이다. 에지 리드(2111)의 상면 및 하면은 에지 리드 상면 및 에지 리드 하면의 예들이다. 또한, 도 9a 및 9b에 도시된 것처럼, 유전체 구조(212) 및 바디 인캡슐란트(130)는 내부 리드(2112)의 외향면에서 측면 인터페이스를 형성하고, 측면 인터페이스는 내부 리드(2112)의 상면 밑에 있다. 또한, 도 9a 및 9b에 도시된 것처럼, 도전성 커버(140)는 바디 인캡슐란트(130)와 유전체 구조(212) 사이에서 측면 인터페이스와 중첩한다
본 개시는 일정 예들에 대한 참조를 포함하지만, 다양한 변경이 이뤄질 수 있고, 본 개시의 범위에서 벗어나지 않고 등가물들이 대체될 수 있음을 당업자에게 이해될 것이다. 또한, 본 개시의 범위를 벗어나지 않고 개시된 예들에 대한 수정이 이뤄질 수 있다. 따라서 본 개시는 개시된 예들로 제한되지 않으며. 첨부된 청구항들의 범위 내의 모든 예들을 포함하는 것이 의도된다.

Claims (20)

  1. 에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면을 갖는 에지 리드, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 내향면을 갖는 내부 리드를 포함하는 도전성 구조, 및
    상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 상기 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되는, 몰디드 서브스트레이트;
    상기 에지 리드 및 상기 내부 리드에 결합되는 전자 컴포넌트;
    상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 포함하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되며, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부를 커버하고; 및
    상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 있는 도전성 커버를 포함하되, 상기 도전성 커버는 상기 에지 리드 외향면의 상기 상부과 접촉하는, 패키지된 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 에지 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되며; 및
    상기 도전성 커버는 상기 에지 리드 외향면의 상기 하부과 접촉하는, 패키지된 전자 디바이스.
  3. 제 1 항에 있어서,
    상기 에지 리드 외향면의 하부는 상기 에지 리드 외향면의 상기 상부에 대해 삽입되고; 및
    상기 에지 리드 외향면의 상기 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버되는, 패키지된 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 도전성 구조는 상기 에지 리드 내향면의 상부에 결합된 트레이스를 포함하고;
    상기 트레이스는 트레이스 상면 및 상기 트레이스 상면과 대향하는 트레이스 하면을 가지며; 및
    상기 서브스트레이트 인캡슐란트는 상기 트레이스 하면을 커버하는, 패키지된 전자 디바이스.
  5. 제 1 항에 있어서,
    상기 도전성 구조는 트레이스 및 패드를 포함하고;
    상기 에지 리드는 제1 두께를 갖고;
    상기 트레이스는 상기 제1 두께보다 작은 제2 두께를 갖고;
    상기 전자 컴포넌트는 상기 패드에 부착된 플립칩이고; 및
    상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합하는, 패키지된 전자 디바이스.
  6. 제 1 항에 있어서,
    상기 도전성 구조는 트레이스들, 패드들 및 패들을 포함하고;
    상기 패들의 양측에 상기 패드들이 배치되고;
    상기 전자 컴포넌트는 상기 패들 및 패드들에 부착된 플립칩이고;
    제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고; 및
    제2 트레이스는 제1 패드를 상기 내부 리드에 연결하는, 패키지된 전자 디바이스.
  7. 에지 리드 외향면, 상기 에지 리드 외향면과 대향하는 에지 리드 내향면, 에지 리드 상면, 및 상기 에지 리드 상면과 대향하는 에지 리드 하면을 갖는 에지 리드, 및 내부 리드 외향면, 상기 내부 리드 외향면과 대향하는 내부 리드 내향면, 내부 리드 상면, 및 상기 내부 리드 상면과 대향하는 내부 리드 하면을 갖는 내부 리드를 포함하는, 도전성 구조, 및
    상기 도전성 구조를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되고, 상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 내부 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버되고, 상기 에지 리드 상면, 상기 에지 리드 하면, 상기 내부 리드 상면, 및 상기 내부 리부 하면은 상기 서브스트레이트 인캡슐란트로부터 노출되는, 프리 몰디드 서브스트레이트;
    상기 프리 몰디드 서브스트레이트에 결합된 전자 컴포넌트;
    상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 포함하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되고, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부, 상기 내부 리드 상면, 및 상기 에지 리드 상면을 커버하고; 및
    상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 있고, 상기 에지 리드 외향면의 상부를 접촉하는 도전성 커버를 포함하는, 패키지된 전자 디바이스.
  8. 제 7 항에 있어서,
    상기 에지 리드 외향면의 하부는 상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되며; 및
    상기 도전성 커버는 상기 에지 리드 외향면의 상기 하부와 접촉하는, 패키지된 전자 디바이스.
  9. 제 7 항에 있어서,
    상기 에지 리드 외향면의 상부가 에지 리드 립을 형성하도록 상기 에지 리드 외향면의 하부는 상기 에지 리드 외향면의 상기 상부에 대해 삽입되고; 및
    상기 에지 리드 외향면의 상기 하부는 상기 서브스트레이트 인캡슐란트에 의해 커버되는, 패키지된 전자 디바이스.
  10. 제 7 항에 있어서,
    상기 도전성 구조는 상기 에지 리드 내향면의 상부에 결합된 트레이스를 포함하고;
    상기 트레이스는 트레이스 상면 및 상기 트레이스 상면과 대향하는 트레이스 하면을 가지며; 및
    상기 서브스트레이트 인캡슐란트는 상기 트레이스 하면을 커버하는, 패키지된 전자 디바이스.
  11. 제 7 항에 있어서,
    상기 도전성 구조는 트레이스 및 패드를 포함하고;
    상기 에지 리드는 제1 두께를 갖고;
    상기 트레이스는 상기 제1 두께보다 작은 제2 두께를 갖고;
    상기 전자 컴포넌트는 상기 패드에 부착되고; 및
    상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합하는, 패키지된 전자 디바이스.
  12. 제 11 항에 있어서, 상기 전자 컴포넌트는 상기 패드에 부착된 플립칩인, 패키지된 전자 디바이스.
  13. 제 7 항에 있어서,
    상기 도전성 구조는 트레이스들, 패드들 및 패들을 포함하고;
    상기 패들의 양측에 상기 패드들을 배치하고;
    상기 전자 컴포넌트는 상기 패들 및 패드들에 부착된 플립칩이고;
    제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고; 및
    제2 트레이스는 제1 패드를 상기 내부 리드에 연결하는, 패키지된 전자 디바이스.
  14. 제 13 항에 있어서,
    상기 패들은 패들 하면을 포함하고; 및
    상기 패들 하면은 상기 서브스트레이트 인캡슐란트로부터 노출되는, 패키지된 전자 디바이스.
  15. 제 7 항에 있어서, 상기 서브스트레이트 인캡슐란트 및 상기 바디 인캡슐란트는 상기 내부 리드 상면 아래에 있는 상기 내부 리드 외향면에서 측면 인터페이스를 형성하는, 패키지된 전자 디바이스.
  16. 패키지된 전자 디바이스를 제조하는 방법에 있어서.
    에지 리드 외향면 및 에지 리드 외향면과 대향하는 에지 리드 내향면을 갖는 에지 리드, 및 내부 리드 외향면 및 내부 리드 외향면과 대향하는 내부 리드 내향면을 갖는 내부 리드를 포함하는 도전성 구조; 및
    상기 에지 리드 내향면의 하부, 상기 내부 리드 내향면의 하부, 및 상기 내부 리드 외향면의 하부를 커버하는 서브스트레이트 인캡슐란트를 포함하되, 상기 에지 리드 외향면의 상부 및 상기 내부 리드 외향면의 상부는 상기 서브스트레이트 인캡슐란트로부터 노출되는 몰디드 서브스트레이트을 제공하는 단계;
    전자 컴포넌트를 상기 에지 리드 및 상기 내부 리드에 결합하는 단계;
    상기 전자 컴포넌트 및 상기 도전성 구조의 일부들을 커버하는 바디 인캡슐란트를 제공하되, 상기 바디 인캡슐란트는 바디 인캡슐란트 상면 및 바디 인캡슐란트 측면을 갖고, 상기 에지 리드 외향면의 상기 상부는 상기 바디 인캡슐란트 측면들 중 하나로부터 노출되고, 상기 바디 인캡슐란트는 상기 내부 리드 외향면의 상기 상부 및 상기 내부 리드 내향면의 상기 상부를 커버하는 단계; 및
    상기 바디 인캡슐란트 상면, 상기 바디 인캡슐란트 측면들, 및 상기 서브스트레이트 인캡슐란트의 외부면들 위에 도전성 커버를 제공하되, 상기 도전성 커버는 상기 에지 리드 외향면의 상부와 접촉하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 몰디드 서브스트레이트을 제공하는 단계는
    상기 서브스트레이트 인캡슐란트로부터 노출되고 상기 바디 인캡슐란트로부터 노출되는 상기 에지 리드 외향면의 하부를 제공하는 단계; 및
    상기 에지 리드 외향면의 상기 하부를 접촉하는 도전성 커버를 제공하는 단계를 포함하는, 방법.
  18. 제16항에 있어서,
    상기 몰디드 서브스트레이트을 제공하는 단계는
    상기 에지 리드 외향면의 상기 상부에 대해 삽입된 상기 에지 리드 외향면의 하부를 제공하는 단계; 및
    상기 에지 리드 외향면의 상기 하부를 커버하는 상기 서브스트레이트 인캡슐란트를 제공하는 단계를 포함하는, 방법.
  19. 제16항에 있어서,
    상기 몰디드 서브스트레이트을 제공하는 단계는 트레이스 및 패드를 포함하는 상기 도전성 구조를 제공하는 단계를 포함하고;
    상기 트레이스는 상기 패드를 상기 에지 리드 내향면의 상부에 결합하고; 및
    상기 전자 컴포넌트를 결합하는 단계는 플립칩이 상기 전자 컴포넌트를 상기 패드에 부착하는 단계를 포함하는, 방법.
  20. 제16항에 있어서,
    상기 몰디드 서브스트레이트을 제공하는 단계는 트레이스들, 패드들 및 패들을 포함하는 상기 도전성 구조를 제공하는 단계를 포함하고;
    상기 패들의 양측에 상기 패드들을 배치하고;
    제1 트레이스는 상기 패들을 상기 에지 리드에 연결하고;
    제2 트레이스는 제1 패드를 상기 내부 리드에 연결하고; 및
    상기 전자 컴포넌트를 결합하는 단계는 플립칩이 상기 전자 컴포넌트를 상기 패들 및 상기 패드들에 부착하는 단계를 포함하는, 방법.
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