KR20230078390A

KR20230078390A - 표시 장치

Info

Publication number: KR20230078390A
Application number: KR1020210166127A
Authority: KR
Inventors: 김문수; 김도홍
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-11-26
Filing date: 2021-11-26
Publication date: 2023-06-02
Also published as: CN116189560A; US20230172010A1

Abstract

본 개시의 실시 예들에 따른 표시 장치는 제1 서브 픽셀에 포함되는 제1 구동 트랜지스터; 제1 구동 트랜지스터 상의 오버코트 층; 제1 구동 트랜지스터 상에서 배치되며 제1 서브 픽셀에 포함되는 제1 애노드 전극; 제1 애노드 전극 상의 제1 발광층; 및 제1 발광층 상의 캐소드 전극을 포함할 수 있다. 제1 애노드 전극은 제1 서브 픽셀의 제1 영역에 배치된 제1 부분 전극 파트, 제1 서브 픽셀의 제1 영역과 다른 제2 영역에 배치된 제2 부분 전극 파트, 및 제1 부분 전극 파트 및 제2 부분 전극 파트를 연결해주는 제1 배선 파트를 포함할 수 있다. 오버코트 층은 제1 배선 파트와 중첩되는 영역에서 제1 트렌치를 포함할 수 있다. 제1 배선 파트는 오버코트 층 상에 배치되고 제1 트렌치의 제1 내측면, 바닥면, 및 제2 내측면을 따라 구부러진 제1 벤딩 부분을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 개시의 실시 예들은 표시 장치에 관한 것이다.

표시 패널 제작 시, 서브 픽셀 내 다양한 위치에서 이물이 발생하는 등의 다양한 이유로 해당 서브 픽셀이 휘점 또는 암점이 되는 불량이 발생할 수 있다. 예를 들어, 각 서브 픽셀 내 발광 소자의 애노드 전극과 캐소드 전극 사이에 이물이 발생할 수 있다. 이 경우, 발광 소자가 발광하지 못하여 해당 서브 픽셀은 암점화 될 수 있다.

기존의 디스플레이 분야에서는, 패널 제작 공정 중, 발광 소자의 애노드 전극과 캐소드 전극 사이에 공정 기인성 이물에 의한 애노드-캐소드 단락이 발생 시, 애노드 전극에 레이저를 조사하여 애노드 전극을 부분적으로 커팅하여 해당 서브 픽셀을 정상화 시키는 리페어 방식이 적용되고 있었으나, 이러한 리페어 방식은 레이저 조사 장비가 별도로 필요하고, 애노드 전극까지 레이저가 도달해야 하기 때문에, 패널 제작이 완료된 상태에서는 리페어가 불가능한 문제점이 있었다. 또한, 제품 출하 이후, 사용자가 표시 장치를 사용하고 있는 도중에는 리페어 할 수 없는 문제점이 있었다. 이에, 본 명세서의 발명자들은 레이저 조사 없이도, 애노드가 스스로 커팅되어 해당 서브 픽셀이 정상화될 수 있는 리페어 방식과 이를 위한 구조를 갖는 표시 장치를 발명하였다.

본 개시의 실시 예들은 애노드 전극이 부분적으로 스스로 커팅될 수 있는 구조를 갖는 표시 장치를 제공할 수 있다.

본 개시의 실시 예들은 패널 제작 중 또는 제품 출하 후, 역 바이어스 처리를 통해, 애노드 전극이 부분적으로 스스로 커팅되어 해당 서브 픽셀을 정상화 시킬 수 있는 리페어 처리를 수행할 수 있는 표시 장치를 제공할 수 있다.

본 개시의 실시 예들은 기판, 기판 상에 배치되며 제1 서브 픽셀에 포함되는 제1 구동 트랜지스터, 제1 구동 트랜지스터 상의 오버코트 층, 제1 구동 트랜지스터 상에서 배치되며 제1 서브 픽셀에 포함되는 제1 애노드 전극, 제1 애노드 전극 상의 제1 발광층, 및 제1 발광층 상의 캐소드 전극을 포함하는 표시 장치를 제공할 수 있다.

제1 애노드 전극은, 제1 서브 픽셀의 제1 영역에 배치된 제1 부분 전극 파트, 제1 서브 픽셀의 제1 영역과 다른 제2 영역에 배치된 제2 부분 전극 파트, 및 제1 부분 전극 파트 및 제2 부분 전극 파트를 연결해주는 제1 배선 파트를 포함할 수 있다.

오버코트 층은 제1 배선 파트와 중첩되는 영역에서 제1 트렌치를 포함할 수 있다. 제1 배선 파트는 오버코트 층 상에 배치되고 제1 트렌치의 제1 내측면, 바닥면, 및 제2 내측면을 따라 구부러진 제1 벤딩 부분을 포함할 수 있다.

본 개시의 실시 예들은 제1 구동 트랜지스터, 제1 애노드 전극, 및 제1 발광층을 포함하는 제1 서브 픽셀; 제2 구동 트랜지스터, 제2 애노드 전극, 및 제2 발광층을 포함하는 제2 서브 픽셀; 및 제1 구동 트랜지스터 및 제2 구동 트랜지스터와 제1 애노드 전극 및 제2 애노드 전극 사이에 위치하고, 제1 애노드 전극의 영역 내에 위치하는 제1 트렌치를 포함하고, 제2 애노드 전극의 영역 내에 제2 트렌치를 포함하는 오버코트 층을 포함하는 표시 장치를 제공할 수 있다.

제1 애노드 전극은, 제1 서브 픽셀의 제1 영역에 배치된 제1 부분 전극 파트; 제1 서브 픽셀의 제1 영역과 다른 제2 영역에 배치된 제2 부분 전극 파트; 및 제1 부분 전극 파트 및 제2 부분 전극 파트를 연결해주는 제1 배선 파트를 포함할 수 있다.

제2 애노드 전극은, 제2 서브 픽셀의 제3 영역에 배치된 제3 부분 전극 파트; 제2 서브 픽셀의 제3 영역과 다른 제4 영역에 배치된 제4 부분 전극 파트; 및 제3 부분 전극 파트 및 제4 부분 전극 파트를 연결해주는 제2 배선 파트를 포함할 수 있다.

제1 서브 픽셀은 셀프 부분 애노드 리페어 처리가 된 서브 픽셀이고, 제2 서브 픽셀은 셀프 부분 애노드 리페어 처리가 되지 않은 서브 픽셀인 경우, 제1 배선 파트는 오버코트 층의 제1 트렌치의 내부에서 끊어진 상태이고, 제2 배선 파트는 오버코트 층의 제2 트렌치의 내부에서 끊어지지 않은 상태일 수 있다.

본 개시의 실시 예들에 의하면, 애노드 전극이 부분적으로 스스로 커팅될 수 있는 구조를 갖는 표시 장치를 제공할 수 있다.

본 개시의 실시 예들에 의하면, 패널 제작 중 또는 제품 출하 후, 애노드 전극이 부분적으로 스스로 커팅되어 해당 서브 픽셀을 정상화 시킬 수 있는 리페어 처리를 수행할 수 있는 표시 장치를 제공할 수 있다.

도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치에서, 이물이 발생한 서브 픽셀에서의 애노드-캐소드 단락을 나타낸다.
도 3은 본 개시의 실시 예들에 따른 표시 장치에서, 애노드-캐소드 단락 제거를 위한 에이징 프로세스를 나타낸다.
도 4는 본 개시의 실시 예들에 따른 표시 장치에서, 서브 픽셀 종류 별 발광 상태를 나타낸다.
도 5 및 도 6은 본 개시의 실시 예들에 따른 표시 장치의 셀프 부분 애노드 리페어를 개념적으로 설명하기 위한 서브 픽셀의 등가 회로들이다.
도 7 내지 도 9는 본 개시의 실시 예들에 따른 표시 장치의 셀프 부분 애노드 리페어를 위한 제1 애노드 전극의 셀프 커팅 가능 구조를 예시적으로 나타낸다.
도 10은 본 개시의 실시 예들에 따른 표시 장치의 셀프 부분 애노드 리페어를 위한 오버코트 층의 제1 트렌치를 예시적으로 나타낸다.
도 11은 본 개시의 실시 예들에 따른 표시 장치의 셀프 부분 애노드 리페어를 위한 오버코트 층의 제1 트렌치의 내측면 경사 구조를 예시적으로 나타낸다.
도 12는 본 개시의 실시 예들에 따른 표시 장치의 셀프 부분 애노드 리페어를 위한 오버코트 층의 제1 트렌치에서의 유기물 증착 구조를 예시적으로 나타낸다.
도 13은 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀에 대한 셀프 부분 애노드 리페어 처리에 따라, 셀프 커팅 된 제1 애노드 전극을 예시적으로 나타낸다.
도 14는 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀에 대한 셀프 부분 애노드 리페어 처리 전후의 발광 상태 변화를 나타낸다.
도 15는 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀의 제1 구동 트랜지스터와 제2 서브 픽셀의 제2 구동 트랜지스터를 예시적으로 나타낸다.
도 16은 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀의 제1 애노드 전극과 제2 서브 픽셀의 제2 애노드 전극을 예시적으로 나타낸다.
도 17 내지 도 19는 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀에서의 트렌치 구조와 제2 서브 픽셀에서의 트렌치 구조를 예시적으로 나타낸다.
도 20 내지 도 22는 본 개시의 실시 예들에 따른 표시 장치에서, 제1 서브 픽셀의 연결 배선 구조와 제2 서브 픽셀의 연결 배선 구조 간의 관계와, 제1 서브 픽셀의 트렌치 구조와 제2 서브 픽셀의 트렌치 구조 간의 관계를 예시적으로 나타낸다.
도 23은 본 개시의 실시 예들에 따른 표시 장치가 투명 디스플레이인 경우, 4개의 서브 픽셀이 배치된 영역의 평면도이고, 도 24는 도 23의 A-A' 단면도이다.

이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. 이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.

도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다. 도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 디스플레이 구동 시스템은 표시 패널(110) 및 표시 패널(110)을 구동하기 위한 디스플레이 구동 회로를 포함할 수 있다.

표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)은 영상 표시를 위하여 기판(SUB) 상에 배치되는 다수의 서브 픽셀들(SP)을 포함할 수 있다. 표시 패널(110)은 기판(SUB) 상에 배치되는 다수의 신호 배선들을 포함할 수 있다. 예를 들어, 다수의 신호 배선들은 데이터 라인들(DL), 게이트 라인들(GL), 구동 전압 라인들 등을 포함할 수 있다.

다수의 데이터 라인들(DL) 각각은 제1 방향(예: 열 방향 또는 행 방향)으로 연장되면서 배치되고, 다수의 게이트 라인들(GL) 각각은 제1 방향과 교차하는 방향으로 연장되면서 배치될 수 있다.

디스플레이 구동 회로는 데이터 구동 회로(120), 게이트 구동 회로(130), 및 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 컨트롤러(140)를 더 포함할 수도 있다.

데이터 구동 회로(120)는 다수의 데이터 라인들(DL)로 영상 신호에 해당하는 데이터 신호들(데이터 전압들이라고도 함)을 출력할 수 있다. 게이트 구동 회로(130)는 게이트 신호들을 생성하여 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 컨트롤러(140)는, 외부 호스트(150)에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 데이터 구동 회로(120)에 공급할 수 있다.

데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로를 포함할 수 있다. 예를 들어, 각 소스 드라이버 집적 회로는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG(Chip On Glass) 또는 COP(Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF(Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.

게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG 또는 COP 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF 방식에 따라 표시 패널(110)과 연결되거나 GIP(Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수도 있다.

도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)은 발광 소자(ED)와 이를 구동하기 위한 픽셀 구동 회로(SPC)를 포함할 수 있고, 픽셀 구동 회로(SPC)는 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 및 스토리지 캐패시터(Cst)를 포함할 수 있다.

구동 트랜지스터(DRT)는 발광 소자(ED)로 흐르는 전류를 제어하여 발광 소자(ED)를 구동할 수 있다. 스캔 트랜지스터(SCT)는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드인 제2 노드(N2)로 전달할 수 있다. 스토리지 캐패시터(Cst)는 일정 기간 동안 전압 유지를 위한 구성될 수 있다.

발광 소자(ED)는 애노드 전극(AE) 및 캐소드 전극(CE)과, 애노드 전극(AE) 및 캐소드 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 애노드 전극(AE)은각 서브 픽셀(SP)의 발광 소자(ED)의 형성에 관여하는 픽셀 전극일 수 있고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 모든 서브 픽셀(SP)의 발광 소자(ED)의 형성에 관여하는 공통 전극일 수 있고, 기저 전압(EVSS)이 인가될 수 있다.

예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기물 기반의 발광 다이오드(LED), 스스로 빛을 내는 반도체 결정인 퀀텀 닷(Quantum dot) 발광 소자 등일 수 있다.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3) 등을 포함할 수 있다. 제1 노드(N1)는 소스 또는 드레인 노드이고, 발광 소자(ED)의 애노드 전극(AE)과 전기적으로 연결될 수 있다. 제2 노드(N2)는 게이트 노드이고, 스캔 트랜지스터(SCT)의 소스 또는 드레인 노드와 전기적으로 연결될 수 있다. 제3 노드(N3)는 드레인 또는 소스 노드일 수 있고, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 제1 노드(N1)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.

스캔 트랜지스터(SCT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 간의 연결을 스위칭 할 수 있다. 스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 데이터 라인들(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에서 구성될 수 있다.

도 1에 예시된 서브 픽셀(SP)의 구조는, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브 픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브 픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다. 구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.

한편, 본 개시의 실시 예들에 따른 표시 장치(100)는 상부 발광(Top Emission) 구조 또는 하부 발광(Bottom Emission) 구조를 가질 수도 있다. 아래에서는, 상부 발광 구조인 것으로 예를 든다. 예를 들어, 상부 발광 구조인 경우, 애노드 전극(AE)은 반사 금속이고, 캐소드 전극(CE)은 투명 전도막일 수 있다.

도 2는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 이물이 발생한 서브 픽셀(SP)에서의 애노드-캐소드 단락을 나타낸다. 도 2를 참조하면, 패널 제작 공정 중 또는 패널 제작 완료 이후 (제품 출하 이후), 표시 패널(110)에 배치된 다수의 서브 픽셀(SP) 중 임의의 서브 픽셀(SP)의 영역 내 이물이 발생할 수 있다. 서브 픽셀(SP)의 영역 내 발생한 이물이 발광 소자(ED)의 애노드 전극(AE) 상에 위치하는 경우, 애노드 전극(AE)과 캐소드 전극(CE)이 이물에 의해 전기적으로 단락이 될 수 있다. 이러한 현상을 애노드-캐소드 단락(AC Short)이라고 한다.

애노드-캐소드 단락이 발생한 경우, 구동 트랜지스터(DRT)에서 공급되는 구동 전류는 구동 트랜지스터(DRT)의 제1 노드(N1)와 전기적으로 연결된 애노드 전극(AE)에서 캐소드 전극(CE)으로 직접 흐를 수 있다. 따라서, 애노드-캐소드 단락이 발생한 서브 픽셀(SP)의 발광 소자(ED)는 발광하지 못하고, 해당 서브 픽셀(SP)은 암점화 될 수 있다. 이물에 의해 애노드-캐소드 단락이 발생하여 암점화 된 서브 픽셀(SP)을 불량 서브 픽셀(Bad SP)이라고도 할 수 있다.

도 3은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 애노드-캐소드 단락 제거를 위한 에이징 프로세스(Aging Process)를 나타낸다.

도 3을 참조하면, 패널 제작 공정 중 또는 제품 출하 후 제품 수리 과정에서, 애노드-캐소드 단락 제거를 위한 에이징 프로세스(Aging Process)가 진행될 수 있다. 에이징 프로세스는 서브 픽셀(SP)에 대한 리페어 방식의 일종으로서, 캐소드 전극(CE)과 구동 트랜지스터(DRT)의 제3 노드(N3) 사이에 역 바이어스 전압(RBL)을 인가해주는 역 바이어스 처리를 포함할 수 있다.

역 바이어스 처리는 데이터 구동 회로(120), 게이트 구동 회로(130), 컨트롤러(140), 및 전원 관리 회로 등을 포함하는 디스플레이 구동 회로를 통해 수행될 수 있다. 역 바이어스 처리 시, 구동 트랜지스터(DRT)를 턴-온 시키기 위하여 구동 트랜지스터(DRT)의 제2 노드(N2)에 턴-온 레벨 전압이 공급되어야 한다. 여기서, 턴-온 레벨 전압은 스캔 트랜지스터(SCT)를 통해 구동 트랜지스터(DRT)의 제2 노드(N2)에 공급된 턴-온 레벨의 데이터 전압(Vdata)일 수 있다. 역 바이어스 처리는, 디스플레이 구동 회로 내 전원 관리 회로에 의해, 구동 전압(EVDD)이 로우 레벨 전압으로 변경되고, 기저 전압(EVSS)이 하이 레벨 전압으로 변경되어야 한다.

에이징 프로세스의 역 바이어스 처리 시, 캐소드 전극(CE)은 애노드 전극(AE)보다 높은 전압을 가질 수 있다. 역 바이어스 처리가 수행되면, 캐소드 전극(CE)에서 구동 트랜지스터(DRT)의 제3 노드(N3)로 에이징 전류가 흐를 수 있다. 이때, 에이징 전류는 구동 트랜지스터(DRT)를 통해 흐를 수 있다.

에이징 프로세스가 수행되면, 애노드-캐소드 단락이 발생한 부위에서 열이 발생할 수 있다. 에이징 프로세서를 통해 애노드-캐소드 단락 발생 부위에 열을 발생시키는 것을 줄 가열(Joule Heating)이라고 한다. 애노드-캐소드 단락 발생 부위에 열이 발생하여, 캐소드 전극(CE) 및 이물이 용융(melting)될 수 있고, 이에 따라, 애노드-캐소드 단락이 제거될 수 있다.

도 4는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 정상 서브 픽셀(SP), 애노드-캐소드 단락(AC Short)이 발생한 불량 서브 픽셀(SP), 애노드-캐소드 단락이 제거되어 정상화된 서브 픽셀(SP), 및 애노드-캐소드 단락이 제거되지 못한 불량 서브 픽셀(SP) 각각의 발광 상태를 나타낸다.

정상 발광 상태(S1)인 서브 픽셀(SP)의 영역에서 이물에 의해 애노드-캐소드 단락이 발생하면, 서브 픽셀(SP)의 발광 영역 전체가 암점화(S2)가 될 수 있다. 서브 픽셀(SP)의 암점화가 확인되어, 해당 서브 픽셀(SP) 대한 에이징 프로세스가 진행될 수 있다.

에이징 프르세스의 진행 결과, 애노드-캐소드 단락이 제거되면, 애노드-캐소드 단락이 제거된 부분만 국부적으로 미 발광 상태일 뿐, 해당 서브 픽셀(SP)의 발광 상태는 전체적으로 정상인 것처럼 인지될 수 있다(S3-1). 에이징 프르세스의 진행 결과, 애노드-캐소드 단락이 제거되지 못하면, 해당 서브 픽셀(SP)의 발광 영역 전체가 암점화 상태가 지속될 수 있다(S3-2).

전술한 바와 같이, 에이징 프로세스의 경우, 애노드-캐소드 단락이 제거되지 못하여 해당 서브 픽셀(SP)이 정상화 되지 못하는 상황이 빈번히 발생할 수 있다. 이에, 본 개시의 실시 예들은 이물이 발생한 불량 서브 픽셀을 보다 높은 확률로 정상화 시켜줄 수 있는 리페어 방식으로서 “셀프 부분 애노드 리페어(SPARP: Self-Partial Anode Repair, 이하 “SPARP”라고 함)를 제시한다.

본 개시의 실시 예들에 따른 SPARP는, 이물이 발생된 서브 픽셀(SP)의 애노드 전극(AE)을 부분적으로 커팅 시켜서 애노드 전극(AE)의 일부분을 이용하여 해당 서브 픽셀(SP)을 부분적으로 발광시킴으로써, 해당 서브 픽셀(SP)을 정상화 시키는 리페어이다.

본 개시의 실시 예들에 따른 SPARP 처리 시, 애노드 전극(AE)의 부분적인 커팅 방식은, 레이저를 조사하거나 물리적인 힘을 가하여 애노드 전극(AE)을 커팅 하는 방식이 아니라, 에이징 프로세스와 같은 역 바이어스 전압 인가에 따라 애노드 전극(AE)이 스스로 커팅 되는 방식이다.

본 개시의 실시 예들에 따른 SPARP 처리 시, 애노드 전극(AE)의 셀프 커팅이 쉽게 가능하도록, 애노드 전극(AE)은 SPARP를 위한 셀프 커팅 가능 구조(트렌치 구조라고도 함)를 가질 수 있다. 또한, 애노드 전극(AE)의 셀프 커팅 가능 구조(트렌치 구조라고도 함)가 형성될 수 있도록, 애노드 전극(AE) 아래의 절연층이 트렌치(Trench)를 가질 수 있다. 여기서, 트렌치를 갖는 절연층은 오버코트 층이라고 할 수 있다.

한편, 본 개시의 실시 예들에 따른 SPARP가 이물이 발생된 서브 픽셀(SP)의 애노드 전극(AE)을 부분적으로 커팅 시켜서 애노드 전극(AE)의 절반(1/2)을 이용하여 해당 서브 픽셀(SP)의 절반(1/2)을 발광시킴으로써, 해당 서브 픽셀(SP)을 정상화 시키는 리페어인 경우, SPARP는 셀프 하프 애노드 리페어(SHARP: Self-Half Anode Repair)라고 할 수 있다. 아래에서는, 설명의 편의를 위하여, SPARP가 셀프 하프 애노드 리페어인 경우를 가정하여, SPARP를 위한 구조 및 SPARP 처리에 대하여 상세하게 설명한다.

한편, 본 개시의 실시 예들에 따른 SPARP 처리는, 패널 제작 공정 중 또는 제품 출하 후 제품 수리 과정에서 진행되거나, 제품 출하 후 사용자 환경 설정에서 리페어 메뉴 기능의 실행 과정에서 진행될 수도 있다.

도 5 및 도 6은 본 개시의 실시 예들에 따른 표시 장치(100)의 SPARP를 개념적으로 설명하기 위한 제1 서브 픽셀(SP1)의 등가 회로들이다. 도 5에 도시된 제1 서브 픽셀(SP1)의 등가 회로는 이물이 발생하지 않아 애노드-캐소드 단락이 발생하지 않은 정상적인 서브 픽셀의 등가 회로이다. 도 6에 도시된 제1 서브 픽셀(SP1)의 등가 회로는 본 개시의 실시 예들에 따른 SPARP 처리에 의해 애노드-캐소드 단락이 제거된 서브 픽셀의 등가 회로이다.

도 5를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서 각 서브 픽셀(SP)은, 제1 발광 소자(ED1), 제1 구동 트랜지스터(DRT1), 제1 스캔 트랜지스터(SCT1), 및 제1 스토리지 캐패시터(Cst1) 이외에, 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준 전압 라인(RVL) 간의 연결을 스위칭 하는 제1 센싱 트랜지스터(SENT1)를 더 포함할 수 있다. 제1 센싱 트랜지스터(SENT1)는 센싱 신호(SENSE)에 의해 제어되어 턴-온 또는 턴-오프 될 수 있다.

제1 스캔 트랜지스터(SCT1)의 게이트 노드에 연결된 스캔 라인(SCL)과 제1 센싱 트랜지스터(SENT1)의 센싱 라인(SENL)은, 도 5에 도시된 바와 같이, 서로 다른 게이트 라인들(GL)일 수 있다. 이와 다르게, 제1 스캔 트랜지스터(SCT1)의 게이트 노드에 연결된 스캔 라인(SCL)과 제1 센싱 트랜지스터(SENT1)의 센싱 라인(SENL)은 동일한 게이트 라인(GL)일 수도 있다.

도 5를 참조하면, 본 개시의 실시 예들에 따른 SPARP를 위하여, 제1 발광 소자(ED1)는 제1 부분 발광 소자(PED1)와 제2 부분 발광 소자(PED2)를 포함할 수 있다. 제1 부분 발광 소자(PED1)와 제2 부분 발광 소자(PED2)는 제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 캐소드 전극(CE) 사이에 병렬로 연결될 수 있다.

도 5를 참조하면, 제1 발광 소자(ED1)는 제1 애노드 전극(AE1), 제1 발광층(EL1) 및 캐소드 전극(CE)을 포함할 수 있다. 본 개시의 실시 예들에 따른 SPARP를 위하여, 제1 애노드 전극(AE1)은 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2), 및 제1 배선 파트(CL1)를 포함할 수 있다.

제1 배선 파트(CL1)는 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2)를 연결해줄 수 있고, 컨택홀(CNT)을 통해 제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 전기적으로 연결될 수 있다.

제1 부분 발광 소자(PED1)는 제1 부분 전극 파트(PAE1), 제1 발광층(EL1), 및 캐소드 전극(CE)으로 구성될 수 있고, 제2 부분 발광 소자(PED2)는 제2 부분 전극 파트(PAE2), 제1 발광층(EL1), 및 캐소드 전극(CE)으로 구성될 수 있다.

도 5를 참조하면, 제1 구동 트랜지스터(DRT1)의 전류 구동에 의해, 제1 부분 발광 소자(PED1)에는 제1 부분 구동 전류(Iped1)가 흐를 수 있고, 제2 부분 발광 소자(PED2)에는 제2 부분 구동 전류(Iped2)가 흐를 수 있다. 따라서, 제1 발광 소자(ED1)에 대응되는 전체 발광 가능 영역에서 발광될 수 있다.

제1 서브 픽셀(SP)의 영역 내에서 이물이 발생하여 애노드-캐소드 단락이 발생하게 되면, 본 개시의 실시 예들에 따른 SPARP 처리가 진행될 수 있다. 예를 들어, 제1 부분 전극 파트(PAE1)과 제2 부분 전극 파트(PAE2) 중 제1 부분 전극 파트(PAE1)와 캐소드 전극(CE) 사이에 이물이 발생하여, 제1 부분 전극 파트(PAE1)와 캐소드 전극(CE) 간의 단락이 발생한 것으로 가정한다.

본 개시의 실시 예들에 따른 SPARP 처리를 위하여, 제1 배선 파트(CL1)는 미리 정해진 커팅 포인트(Cutting Point, CP1, CP2)를 가질 수 있다.

제1 배선 파트(CL1)에서 미리 정해진 커팅 포인트(CP1, CP2)는, 컨택홀(CNT)과 제1 부분 전극 파트(PAE1) 사이의 제1 커팅 포인트(CP1)와, 컨택홀(CNT)과 제2 부분 전극 파트(PAE2) 사이의 제2 커팅 포인트(CP2) 중 하나 이상을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 제1 커팅 포인트(CP1, 후술할 제1 트렌치(TRC1)가 형성된 지점) 및 제2 커팅 포인트(CP2, 후술할 제2 트렌치(TRC2)가 형성된 지점) 모두 존재하는 것으로 가정한다. 미리 정해진 커팅 포인트(CP1, CP2)에서, 제1 배선 파트(CL1)는 역 바이어스 처리에 의해 커팅이 쉽게 이루어질 수 있는 구조(셀프 커팅 가능 구조)를 가질 수 있다.

도 6을 참조하면, 본 개시의 실시 예들에 따른 SPARP 처리에 따르면, 제1 커팅 포인트(CP1) 및 제2 커팅 포인트(CP2) 중 이물 발생 위치(PAE1~CE, 애노드-캐소드 단락 위치)와 보다 가까운 제1 커팅 포인트(CP1)에서의 제1 배선 파트(CL1)는, 셀프 커팅 가능 구조의 특성으로 인해 역 바이어스 처리에 의해 스스로 커팅이 될 수 있다.

도 6을 참조하면, 본 개시의 실시 예들에 따른 SPARP 처리에 따라, 제1 구동 트랜지스터(DRT1)의 전류 구동에 의해, 제1 부분 발광 소자(PED1)로는 전류 공급이 되지 않고, 제2 부분 발광 소자(PED2)에는 제2 부분 구동 전류(Iped2)가 흐를 수 있다. 따라서, 따라서, 제1 발광 소자(ED1)에 대응되는 전체 발광 가능 영역 중 제2 부분 발광 소자(PED2)와 대응되는 발광 가능 영역에서만 발광될 수 있다. 즉, 제1 발광 소자(ED1)에 대응되는 전체 발광 가능 영역 중 절반만 발광할 수 있다. 하지만, 제1 서브 픽셀(SP1)이 부분적으로 발광할 수 있기 때문에, 제1 서브 픽셀(SP1)이 정상적인 서브 픽셀로 인지될 수 있다.

아래에서는, 전술한 본 개시의 실시 예들에 따른 SPARP 처리 시, 역 바이어스 처리에 의해 커팅이 쉽게 이루어질 수 있는 제1 애노드 전극(AE1)의 셀프 커팅 가능 구조에 대하여 더욱 상세하게 설명한다.

도 7 내지 도 9는 본 개시의 실시 예들에 따른 표시 장치(100)의 SPARP를 위한 제1 애노드 전극(AE1)의 셀프 커팅 가능 구조를 예시적으로 나타내고, 도 10은 본 개시의 실시 예들에 따른 표시 장치(100)의 SPARP를 위한 오버코트 층(OC)의 제1 트렌치(TRC1)를 예시적으로 나타낸다.

도 7 내지 도10을 참조하면, 본 개시의 실시 예들에 따른 SPARP를 위하여, 제1 애노드 전극(AE1)은 셀프 커팅 가능 구조(트렌치 구조 또는 SPARP 구조라고도 함)를 가질 수 있다. 여기서, 예로 드는 제1 애노드 전극(AE1)은 제1 서브 픽셀(SP1)에 포함되며, 제1 서브 픽셀(SP1)의 제1 발광 소자(ED1)를 구성하기 위한 픽셀 전극일 수 있다.

제1 서브 픽셀(SP1)은 기판(SUB) 상에 배치되는 제1 구동 트랜지스터(DRT1)을 포함할 수 있다. 제1 구동 트랜지스터(DRT1) 상에 절연층의 일종인 오버코트 층(OC)이 배치될 수 있다.

제1 애노드 전극(AE1)은 제1 구동 트랜지스터(DRT1) 상에서 배치되며, 오버코트 층(OC)의 컨택홀(CNT)을 통해 제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 전기적으로 연결될 수 있다. 제1 애노드 전극(AE1) 상에 제1 발광층(EL1)이 배치될 수 있다. 제1 발광층(EL1) 상에 캐소드 전극(CE)이 배치될 수 있다.

도 7 내지 도10을 참조하면, 제1 애노드 전극(AE1)은, 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2), 및 제1 배선 파트(CL1)를 포함할 수 있다. 제1 부분 전극 파트(PAE1)는 제1 서브 픽셀(SP1)의 제1 영역(A1)에 배치될 수 있다. 제2 부분 전극 파트(PAE2)는 제1 서브 픽셀(SP1)의 제1 영역(A1)과 다른 제2 영역(A2)에 배치될 수 있다. 제1 배선 파트(CL1)는 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2)를 연결해줄 수 있다.

제1 발광층(EL1)은 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2), 및 제1 배선 파트(CL1) 상에 모두 배치될 수 있거나, 또는, 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2) 상에만 배치될 수 있다.

제1 발광층(EL1)은 제1 부분 전극 파트(PAE1) 상에 위치하는 부분과 제2 부분 전극 파트(PAE2) 상에 위치하는 부분이 일체로 되어 있을 수 있다. 또는, 제1 발광층(EL1)은 제1 부분 전극 파트(PAE1) 상에 위치하는 부분과 제2 부분 전극 파트(PAE2) 상에 위치하는 부분으로 분리될 수도 있다.

도 7 및 도 8을 참조하면, 오버코트 층(OC)은 제1 배선 파트(CL1)와 중첩되는 영역에서 제1 트렌치(TRC1)를 포함할 수 있다. 여기서, 제1 트렌치(TRC1)의 위치는 제1 배선 파트(CL1)에서 미리 정해진 커팅 포인트들(CP1, CP2) 중 제1 커팅 포인트(CP1)의 위치와 대응될 수 있다.

제1 배선 파트(CL1)는 오버코트 층(OC) 상에 배치되되, 제1 트렌치(TRC1)의 제1 내측면(SIDE1a), 바닥면(BOT1), 및 제2 내측면(SIDE1b)을 따라 구부러진 제1 벤딩 부분(BL1)을 포함할 수 있다.

제1 배선 파트(CL1)는 오버코트 층(OC)의 컨택홀(CNT, 도 24 참조)을 통해 제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 전기적으로 연결될 수 있다.

도 7 및 도 9를 참조하면, 오버코트 층(OC)은, 제1 배선 파트(CL1)와 중첩되는 영역에서 제2 트렌치(TRC2)를 더 포함할 수 있다. 여기서, 제2 트렌치(TRC2)의 위치는 제1 배선 파트(CL1)에서 미리 정해진 커팅 포인트들(CP1, CP2) 중 제2 커팅 포인트(CP2)의 위치와 대응될 수 있다.

제1 배선 파트(CL1)는 오버코트 층(OC) 상에 배치되되, 제2 트렌치(TRC2)의 제1 내측면(SIDE2a), 바닥면(BOT2), 및 제2 내측면(SIDE2b)을 따라 구부러진 제2 벤딩 부분(BL2)을 더 포함할 수 있다.

제1 트렌치(TRC1)는 컨택홀(CNT)과 제1 부분 전극 파트(PAE1) 사이에 위치할 수 있고, 제2 트렌치(TRC2)는 컨택홀(CNT)과 제2 부분 전극 파트(PAE2) 사이에 위치할 수 있다.

제1 트렌치(TRC1)는 제1 부분 전극 파트(PAE1)과 캐소드 전극(CE) 사이에 이물이 발생하여 애노드-캐소드 단락이 발생한 경우, 제1 배선 파트(CL1)의 제1 벤딩 부분(BL1)이 스스로 커팅 되도록 하는 구조일 수 있다. 제2 트렌치(TRC2)는 제2 부분 전극 파트(PAE2)과 캐소드 전극(CE) 사이에 이물이 발생하여 애노드-캐소드 단락이 발생한 경우, 제1 배선 파트(CL1)의 제2 벤딩 부분(BL2)이 스스로 커팅 되도록 하는 구조일 수 있다.

도 7 및 도 10을 참조하면, 오버코트 층(OC)의 제1 트렌치(TRC1)는 제1 배선 파트(CL1)의 배선 길이 방향과 교차하는 방향으로 형성되어 있을 수 있다. 마찬가지로, 오버코트 층(OC)의 제2 트렌치(TRC2)는 제1 배선 파트(CL1)의 배선 길이 방향과 교차하는 방향으로 형성되어 있을 수 있다.

도 7 및 도 8을 참조하면, 제1 트렌치(TRC1)의 내부와 제1 트렌치(TRC1)의 바깥 주변에 제1 유기물(OM1)이 배치될 수 있다. 제1 유기물(OM1) 상에 제1 배선 파트(CL1)이 배치될 수 있다.

제1 유기물(OM1)은 제1 트렌치(TRC1)의 제1 내측면(SIDE1a) 및 제2 내측면(SIDE1b) 상에 각각 위치하는 제1 측면 유기물(OM1s)을 포함할 수 있다. 제1 측면 유기물(OM1s)은 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b)까지 연장되어 배치될 수 있다. 즉, 제1 측면 유기물(OM1s)은 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b)으로 연장되어 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b) 상에도 배치될 수 있다. 제1 유기물(OM1)은 제1 트렌치(TRC1)의 바닥면(BOT1)에 위치하는 제1 바닥면 유기물(OM1b)을 더 포함할 수 있다.

도 7 및 도 8을 참조하면, 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)의 사이 지점은 제1 커팅 포인트(CP1)일 수 있다. 본 개시의 실시 예들에 따른 SPARP 처리 시, 역 바이어스 처리가 진행될 때, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)의 사이의 제1 커팅 포인트(CP1)에서 잘 끊어질 수 있다.

전술한 바와 같이, 오버코트 층(OC)에 형성된 제1 트렌치(TRC1)의 내측면(SIDE1a, SIDE1b)과 바닥면(BOT1)에 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)이 배치되고, 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)은 굴곡을 가지기 때문에, 본 개시의 실시 예들에 따른 SPARP 처리 시, 역 바이어스 처리가 진행될 때, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)가 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)의 사이의 제1 커팅 포인트(CP1)에서 잘 끊어질 수 있는 형태로 배치될 수 있다.

도 7 및 도 9를 참조하면, 제2 트렌치(TRC2)의 내부와 제2 트렌치(TRC2)의 바깥 주변에 제2 유기물(OM2)이 배치될 수 있다. 제2 유기물(OM2) 상에 제1 배선 파트(CL1)이 배치될 수 있다. 제2 유기물(OM2)은 제2 트렌치(TRC2)의 제1 내측면(SIDE2a) 및 제2 내측면(SIDE2b) 상에 각각 위치하는 제2 측면 유기물(OM2s)을 포함할 수 있다. 제2 측면 유기물(OM2s)은 제2 트렌치(TRC2)의 바깥 부분(TOP2a, TOP2b)까지 연장되어 배치될 수 있다. 즉, 제2 측면 유기물(OM2s)은 제2 트렌치(TRC2)의 바깥 부분(TOP2a, TOP2b)으로 연장되어 제2 트렌치(TRC2)의 바깥 부분(TOP2a, TOP2b) 상에도 배치될 수 있다. 제2 유기물(OM2)은 제2 트렌치(TRC2)의 바닥면(BOT2)에 위치하는 제2 바닥면 유기물(OM2b)을 더 포함할 수 있다.

도 7 및 도 9를 참조하면, 제2 측면 유기물(OM2s)과 제2 바닥면 유기물(OM2b)의 사이 지점은 제2 커팅 포인트(CP2)일 수 있다. 본 개시의 실시 예들에 따른 SPARP 처리 시, 역 바이어스 처리가 진행될 때, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 제2 측면 유기물(OM2s)과 제2 바닥면 유기물(OM2b)의 사이의 제2 커팅 포인트(CP2)에서 잘 끊어질 수 있다.

전술한 바와 같이, 오버코트 층(OC)에 형성된 제2 트렌치(TRC2)의 내측면(SIDE2a, SIDE2b)과 바닥면(BOT2)에 제2 측면 유기물(OM2s)과 제2 바닥면 유기물(OM2b)이 배치되고, 제2 측면 유기물(OM2s)과 제2 바닥면 유기물(OM2b)은 굴곡을 가지기 때문에, 본 개시의 실시 예들에 따른 SPARP 처리 시, 역 바이어스 처리가 진행될 때, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)가 제2 측면 유기물(OM2s)과 제2 바닥면 유기물(OM2b)의 사이의 제2 커팅 포인트(CP2)에서 잘 끊어질 수 있는 형태로 배치될 수 있다.

한편, 본 개시의 실시 예들에 따른 SPARP 처리 유무 또는 제1 서브 픽셀(SP1)의 종류(이물이 발생하지 않은 정상 서브 픽셀, SPARP 처리에 의해 정상화가 된 서브 픽셀)에 따라 제1 애노드 전극(AE1)의 상태가 다를 수 있다.

제1 서브 픽셀(SP1)이 정상적인 서브 픽셀인 경우, 즉, 제1 서브 픽셀(SP1)이 SPARP 처리가 되지 않은 서브 픽셀인 경우, 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2), 및 제1 배선 파트(CL1)는 모두 전기적으로 연결될 상태일 수 있다.

제1 서브 픽셀(SP1)이 이물에 의해 애노드-캐소드 단락이 발생한 불량 서브 픽셀에서 정상화 된 서브 픽셀인 경우, 즉, 제1 서브 픽셀(SP1)이 SPARP 처리를 통해 불량 서브 픽셀에서 정상화된 서브 픽셀인 경우, 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2) 중 하나만이 제1 배선 파트(CL1)와 전기적으로 연결될 상태일 수도 있다.

본 개시의 실시 예들에 따른 SPARP 처리 시, 애노드-캐소드 단락이 발생한 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)가 얼마나 잘 끊어지느냐는, 오버코트 층(OC)의 트렌치 구조(폭(Wt), 깊이(Dt), 내측면 기울기(θt) 등) 또는 제1 배선 파트(CL1)의 폭(WL)에 따라, 달라질 수 있다.

도 8 및 도 10을 참조하면, 오버코트 층(OC)의 제1 트렌치(TRC1)는 일종의 홈으로서, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)가 지나가는 경로이다. 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 오버코트 층(OC)의 제1 트렌치(TRC1)를 지나지 않을 수 없다. 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 제1 트렌치(TRC1)의 제1 내측면(SIDE1a), 제1 바닥면(BOT1), 및 제2 내측면(SIDE1b)을 따라 배치될 수 있다.

도 8 및 도 10을 참조하면, 제1 트렌치(TRC1)의 깊이(Dt)는 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b)에서 제1 트렌치(TRC1)의 제1 바닥면(BOT1)까지의 높이일 수 있다. 제1 트렌치(TRC1)의 폭(Wt)은 제1 내측면(SIDE1a)과 제2 내측면(SIDE1b) 간의 거리일 수 있다. 제1 트렌치(TRC1)의 폭(Wt)은 바닥면(BOT1)을 기준으로 정해질 수 있다. 제1 트렌치(TRC1)의 내측면 기울기(θt)는 제1 내측면(SIDE1a) 또는 제2 내측면(SIDE1b)이 제1 바닥면(BOT1)과 이루는 각도이다.

도 7 내지 도 10을 참조하면, 제1 배선 파트(CL1)이 지나가는 제1 트렌치(TRC1)와 제2 트렌치(TRC2)는 서로 동일한 구조(폭(Wt), 깊이(Dt), 내측면 기울기(θt) 등)를 가질 수 있다.

도 7 내지 도 10을 참조하면, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 소정의 폭(WL)을 가질 수 있다. 제1 배선 파트(CL1)의 폭(WL)은 제1 트렌치(TRC1)의 길이(Lt)와 대응될 수 있다. 제1 트렌치(TRC1)의 길이(Lt)는 제1 배선 파트(CL1)의 폭(WL)와 동일하거나 제1 배선 파트(CL1)의 폭(WL)보다 크거나 제1 배선 파트(CL1)의 폭(WL)보다 작을 수도 있다.

도 11은 본 개시의 실시 예들에 따른 표시 장치(100)의 SPARP를 위한 오버코트 층(OC)의 제1 트렌치(TRC1)의 내측면 경사 구조를 예시적으로 나타낸다.

제1 트렌치(TRC1)의 내측면 기울기(θt)는 제1 트렌치(TRC1)의 내측면(SIDE1)과 제1 트렌치(TRC1)의 제1 바닥면(BOT1)이 이루는 각도이다. 여기서, 제1 트렌치(TRC1)의 내측면(SIDE1)은 제1 내측면(SIDE1a) 또는 제2 내측면(SIDE1b)일 수 있다.

Case 1과 같이, 제1 트렌치(TRC1)의 내측면 기울기(θt)는 90°를 초과하고 180° 미만의 범위에 속할 수 있다. Case 2와 같이, 제1 트렌치(TRC1)의 내측면 기울기(θt)는 90° (수직)일 수 있다. Case 3과 같이, 제1 트렌치(TRC1)의 내측면 기울기(θt)는 0°를 초과하고 90° 미만의 범위에 속할 수 있다. Case 1의 내측면 경사 구조는 정 테이퍼 구조라고 하고, Case 3의 내측면 경사 구조는 역 테이퍼 구조라고 할 수 있다.

제1 애노드 전극(AE1)의 셀프 커팅 가능 구조는 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)가 제1 트렌치(TRC1)의 내부에서 스스로 잘 끊어질 수 있는 구조를 의미한다.

제1 애노드 전극(AE1)의 셀프 커팅 가능 구조로서, Case 3의 역 테이퍼 구조가 가장 적합하고, 그 다음으로는 Case 2의 수직 구조가 적합할 수 있다. 이에 따라, 제1 애노드 전극(AE1)의 셀프 커팅 가능 구조를 위하여, 제1 트렌치(TRC1)의 제1 내측면(SIDE1a) 또는 제2 내측면(SIDE1b)이 제1 트렌치(TRC1)의 제1 바닥면(BOT1)과 이루는 각도는, 90도 또는 90도 미만일 수 있다(Case 2, Case 3).

도 12는 본 개시의 실시 예들에 따른 표시 장치(100)의 SPARP를 위한 오버코트 층(OC)의 제1 트렌치(TRC1)에서의 유기물 증착 구조를 예시적으로 나타낸다.

제1 애노드 전극(AE1)의 셀프 커팅 가능 구조를 위하여, 제1 트렌치(TRC1)의 내부와 그 주변에 제1 유기물(OM1)이 증착될 수 있다.

제1 유기물(OM1)은 제1 트렌치(TRC1)의 제1 내측면(SIDE1a) 및 제2 내측면(SIDE1b) 상에 각각 위치하는 제1 측면 유기물(OM1s)과 제1 트렌치(TRC1)의 바닥면(BOT1)에 위치하는 제1 바닥면 유기물(OM1b)을 포함할 수 있다. 제1 측면 유기물(OM1s)은 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b)으로 연장되어 제1 트렌치(TRC1)의 바깥 부분(TOP1a, TOP1b) 상에도 배치될 수 있다.

Case 4와 같이, 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)은 분리되어 있을 수 있다. 또는, Case 5와 같이, 제1 측면 유기물(OM1s)과 제1 바닥면 유기물(OM1b)은 서로 연결되어 있을 수 있다.

도 13은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)에 대한 SPARP 처리에 따라, 셀프 커팅(self-cutting) 된 제1 애노드 전극(AE1)을 예시적으로 나타낼 수 있다.

제1 서브 픽셀(SP1)의 영역 내에서, 제1 애노드 전극(AE1)의 제1 부분 전극 파트(PAE1)와 캐소드 전극(CE) 사이에 이물이 발생하여 애노드-캐소드 단락이 발생한 경우, 본 개시의 실시 예들에 따른 셀프 부분 애노드 리페어(SPARP: Self-Partial Anode Repair) 처리가 제1 서브 픽셀(SP1)에 대하여 진행될 때, 역 바이어스 처리(도 3 참조)가 진행될 수 있다.

역 바이어스 처리가 수행되면, 제1 배선 파트(CL1)는 셀프 커팅 가능 구조(트렌치 구조)의 특성으로 인해, 제1 트렌치(TRC1) 및 제2 트렌치(TRC2) 중 애노드-캐소드 단락 발생 위치와 보다 가까운 제1 트렌치(TRC1)의 내부에서, 제1 배선 파트(CL1)가 제1 트렌치(TRC1)의 내부에서 스스로 커팅이 될 수 있다.

여기서, 제1 배선 파트(CL1)에서 미리 정해진 2개의 커팅 포인트(CP1, CP2)는, 컨택홀(CNT)과 제1 부분 전극 파트(PAE1) 사이의 제1 커팅 포인트(CP1)와, 컨택홀(CNT)과 제2 부분 전극 파트(PAE2) 사이의 제2 커팅 포인트(CP2)를 포함할 수 있으며, 제1 커팅 포인트(CP1)는 제1 트렌치(TRC1)가 형성된 위치이고, 제2 커팅 포인트(CP2)는 제2 트렌치(TRC2)가 형성된 위치일 수 있다.

도 14는 제1 서브 픽셀(SP1)에 대한 SPARP 처리 전후의 제1 서브 픽셀(SP1)의 발광 상태 변화를 나타낸다.

본 개시의 실시 예들에 따른 SPARP 처리 유무 또는 제1 서브 픽셀(SP1)의 종류(이물이 발생하지 않은 정상 서브 픽셀, SPARP 처리에 의해 정상화가 된 서브 픽셀)에 따라 제1 애노드 전극(AE1)의 상태가 다를 수 있다.

따라서, 제1 구동 트랜지스터(DRT1)에서 공급된 구동 전류는 제1 배선 파트(CL1)를 통해, 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2)로 공급될 수 있다. 이에 따라, 제1 부분 전극 파트(PAE1)가 배치된 제1 영역(A1)과 제2 부분 전극 파트(PAE2)가 배치된 제2 영역(A2)이 모두 발광할 수 있고, 제1 서브 픽셀(SP1)이 정상적으로 발광하는 것으로 인지될 수 있다.

제1 애노드 전극(AE1)의 제1 부분 전극 파트(PAE1)와 캐소드 전극(CE) 사이에 이물이 발생하여 애노드-캐소드 단락이 발생한 경우, 제1 부분 전극 파트(PAE1)가 배치된 제1 영역(A1)과 제2 부분 전극 파트(PAE2)가 배치된 제2 영역(A2)이 모두 발광하지 않을 수 있다. 따라서, 제1 서브 픽셀(SP1)은 암점으로 인지될 수 있다.

본 개시의 실시 예들에 따른 SPARP 처리가 수행되면, 제1 배선 파트(CL1)의 제1 벤딩 부분(BL1)이 끊어진 상태일 수 있다. 즉, 제1 배선 파트(CL1)의 제1 벤딩 부분(BL1)이 제1 트렌치(TRC1)의 내부에서 셀프-커팅이 될 수 있다.

이에 따라, 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2) 중 제1 부분 전극 파트(PAE1)는 제1 배선 파트(CL1)를 통해 제1 구동 트랜지스터(DRT1)와 전기적으로 연결되지 못한다.

따라서, 제1 구동 트랜지스터(DRT1)에서 공급된 구동 전류는, 제1 배선 파트(CL1)를 통해 제2 부분 전극 파트(PAE2)로만 공급될 수 있다. 이에 따라, 제1 부분 전극 파트(PAE1)가 배치된 제1 영역(A1)과 제2 부분 전극 파트(PAE2)가 배치된 제2 영역(A2) 중에서, 제1 영역(A2)은 발광하지 않고 제2 영역(A2)만 발광할 수 있다. 이와 같이, 제1 서브 픽셀(SP1)의 전체 발광 영역 중 일부분의 제2 영역(A2)만 발광하지만, 제1 서브 픽셀(SP1)이 정상적으로 발광하는 것처럼 인지될 수 있다.

도 15는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)와 제2 서브 픽셀(SP2)의 제2 구동 트랜지스터(DRT2)를 예시적으로 나타내고, 도 16은 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)의 제1 애노드 전극(AE1)과 제2 서브 픽셀(SP2)의 제2 애노드 전극(AE2)을 예시적으로 나타낸다.

도 15를 참조하면, 표시 패널(110)에 배치된 다수의 서브 픽셀(SP)은 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)을 포함할 수 있다. 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2) 각각은 도 1의 서브 픽셀 구조 또는 도 5의 서브 픽셀 구조를 가질 수 있다. 간략하게 설명하면, 제1 서브 픽셀(SP1)은 기판(SUB) 상에 배치되는 제1 구동 트랜지스터(DRT1) 및 제1 발광 소자(ED1)를 포함할 수 있다. 제2 서브 픽셀(SP2)은 기판(SUB) 상에 배치되는 제2 구동 트랜지스터(DRT2) 및 제2 발광 소자(ED2)를 포함할 수 있다.

제1 발광 소자(ED1)는 제1 애노드 전극(AE1), 제1 발광층(EL1) 및 캐소드 전극(CE)을 포함할 수 있다. 제2 발광 소자(ED2)는 제2 애노드 전극(AE2), 제2 발광층(EL2) 및 캐소드 전극(CE)을 포함할 수 있다.

제1 애노드 전극(AE1)은 제1 구동 트랜지스터(DRT1) 상에서 배치되며 제1 서브 픽셀(SP1)에 포함될 수 있다. 제1 발광층(EL1)은 제1 애노드 전극(AE1) 상에 위치할 수 있다.

제2 애노드 전극(AE2)은 제2 구동 트랜지스터(DRT2) 상에서 배치되며 제2 서브 픽셀(SP2)에 포함될 수 있다. 제2 발광층(EL2)은 제2 애노드 전극(AE2) 상에 위치할 수 있다. 캐소드 전극(CE)은 제1 발광층(EL1) 및 제2 발광층(EL2) 상에 위치할 수 있다.

기판(SUB) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 제1 구동 트랜지스터(DRT1) 및 제2 구동 트랜지스터(DRT2)가 배치될 수 있다. 제1 구동 트랜지스터(DRT1) 아래에 제1 차광층(LS1)이 배치되고, 제2 구동 트랜지스터(DRT2) 아래에 제2 차광층(LS2)이 배치될 수 있다.

제1 구동 트랜지스터(DRT1)는 제1 액티브 층(ACT1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 게이트 전극(G1)을 포함할 수 있다. 제1 액티브 층(ACT1)은 버퍼층(BUF) 상에 배치되고, 제1 채널 영역(CH1), 제1 소스 도체화 영역(SC1), 및 제1 드레인 도체화 영역(DC1)을 포함할 수 있다. 제1 액티브 층(ACT1) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 제1 게이트 전극(G1)이 배치될 수 있다. 제1 액티브 층(ACT1)과 제1 게이트 전극(G1) 상에 층간 절연막(ILD)이 배치될 수 있다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 층간 절연막(ILD) 상에 배치되고, 층간 절연막(ILD)의 관통홀을 통해 제1 소스 도체화 영역(SC1) 및 제1 드레인 도체화 영역(DC1)과 전기적으로 연결될 수 있다.

제2 구동 트랜지스터(DRT2)는 제2 액티브 층(ACT2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 게이트 전극(G2)을 포함할 수 있다. 제2 액티브 층(ACT2)은 버퍼층(BUF) 상에 배치되고, 제2 채널 영역(CH2), 제2 소스 도체화 영역(SC2), 및 제2 드레인 도체화 영역(DC2)을 포함할 수 있다. 제2 액티브 층(ACT2) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 제2 게이트 전극(G2)이 배치될 수 있다. 제2 액티브 층(ACT2)과 제2 게이트 전극(G2) 상에 층간 절연막(ILD)이 배치될 수 있다. 제2 소스 전극(S2) 및 제2 드레인 전극(D2)이 층간 절연막(ILD) 상에 배치되고, 층간 절연막(ILD)의 관통홀을 통해 제2 소스 도체화 영역(SC2) 및 제2 드레인 도체화 영역(DC2)과 전기적으로 연결될 수 있다.

제1 구동 트랜지스터(DRT1)의 채널 크기는 제1 채널 영역(CH1)의 너비(W1)를 제1 채널 영역(CH1)의 길이(L1)로 나눈 값(W1/L1)일 수 있다. 제2 구동 트랜지스터(DRT2)의 채널 크기는 제2 채널 영역(CH2)의 너비(W2)를 제2 채널 영역(CH2)의 길이(L2)로 나눈 값(W2/L2)일 수 있다.

예를 들어, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)는 서로 동일할 수 있다. 다른 예를 들어, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)는 서로 다를 수 있다.

도 16을 참조하면, 제1 애노드 전극(AE1)은, 제1 서브 픽셀(SP1)의 제1 영역(A1)에 배치된 제1 부분 전극 파트(PAE1), 제1 서브 픽셀(SP1)의 제1 영역(A1)과 다른 제2 영역(A2)에 배치된 제2 부분 전극 파트(PAE2), 및 제1 부분 전극 파트(PAE1) 및 제2 부분 전극 파트(PAE2)를 연결해주는 제1 배선 파트(CL1)를 포함할 수 있다.

제1 배선 파트(CL1)은 컨택홀(CNT)를 통해 제1 구동 트랜지스터(DRT1)의 제1 노드(N1)와 전기적으로 연결될 수 있다.

오버코트 층(OC)은 제1 배선 파트(CL1)와 중첩되는 영역에서 제1 트렌치(TRC1)를 포함할 수 있다. 오버코트 층(OC)은 제1 배선 파트(CL1)와 중첩되는 영역에서 제2 트렌치(TRC2)를 더 포함할 수 있다. 제1 트렌치(TRC1)의 내부 및 주변에 제1 유기물(OM1)이 배치될 수 있다. 제2 트렌치(TRC2)의 내부 및 주변에 제1 유기물(OM1)이 배치될 수 있다.

제2 애노드 전극(AE2)은, 제2 서브 픽셀(SP2)의 제3 영역(A3)에 배치된 제3 부분 전극 파트(PAE3), 제2 서브 픽셀(SP2)의 제3 영역(A3)과 다른 제4 영역(A4)에 배치된 제4 부분 전극 파트(PAE4), 및 제3 부분 전극 파트(PAE3) 및 제4 부분 전극 파트(PAE4)를 연결해주는 제2 배선 파트(CL2)를 포함할 수 있다.

제2 배선 파트(CL2)은 컨택홀(CNT)를 통해 제2 구동 트랜지스터(DRT2)의 제1 노드(N1)와 전기적으로 연결될 수 있다.

오버코트 층(OC)은 제2 배선 파트(CL2)와 중첩되는 영역에서 제3 트렌치(TRC3)를 포함할 수 있다. 오버코트 층(OC)은 제2 배선 파트(CL2)와 중첩되는 영역에서 제4 트렌치(TRC4)를 더 포함할 수 있다. 제3 트렌치(TRC3)의 내부 및 주변에 제2 유기물(OM1)이 배치될 수 있다. 제4 트렌치(TRC4)의 내부 및 주변에 제2 유기물(OM2)이 배치될 수 있다.

제1 서브 픽셀(SP1)의 영역에서, 오버코트 층(OC)은 제1 트렌치(TRC1) 및 제2 트렌치(TRC2)를 가질 수 있다. 제2 서브 픽셀(SP2)의 영역에서, 오버코트 층(OC)은 제3 트렌치(TRC3) 및 제4 트렌치(TRC4)를 가질 수 있다.

한편, 제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 서브 픽셀(SP2)의 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)가 동일 또는 유사하면, 제1 구동 트랜지스터(DRT1)의 전류 구동 능력과 제2 구동 트랜지스터(DRT2)의 전류 구동 능력은 동일 또는 유사할 수 있다. 이 경우, 제1 서브 픽셀(SP1)의 영역에서의 트렌치 구조 및 애노드 전극 구조와 제2 서브 픽셀(SP2)의 영역에서 트렌치 구조 및 애노드 전극 구조는 서로 동일 또는 유사할 수 있다.

제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 서브 픽셀(SP2)의 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)가 서로 다르면, 제1 구동 트랜지스터(DRT1)의 전류 구동 능력과 제2 구동 트랜지스터(DRT2)의 전류 구동 능력도 서로 다를 수 있다. 이 경우, 제1 서브 픽셀(SP1)의 영역에서의 트렌치 구조 및 애노드 전극 구조와 제2 서브 픽셀(SP2)의 영역에서 트렌치 구조 및 애노드 전극 구조는 서로 다를 수 있다.

아래에서는, 제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)가 제2 서브 픽셀(SP2)의 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)보다 작은 경우를 예로 들어, 제1 서브 픽셀(SP1)의 영역에서의 트렌치 구조 및 애노드 전극 구조와 제2 서브 픽셀(SP2)의 영역에서 트렌치 구조 및 애노드 전극 구조에 대하여 설명한다.

제1 트렌치(TRC3) 및 제2 트렌치(TRC2)는 서로 동일한 구조를 갖고, 제3 트렌치(TRC3)와 제4 트렌치(TRC4)는 서로 동일한 구조를 가질 수 있다. 따라서, 제1 트렌치(TRC1)를 이용하여 제1 서브 픽셀(SP1)의 영역에서의 오버코트 층(OC)의 트렌치 구조 및 애노드 전극 구조를 설명하고, 제3 트렌치(TRC3)를 이용하여 제2 서브 픽셀(SP2)의 영역에서 오버코트 층(OC)의 트렌치 구조를 설명한다.

도 15 및 도 16을 참조하면, 제1 서브 픽셀(SP1)은 SPARP 처리가 된 서브 픽셀이고, 제2 서브 픽셀(SP2)은 SPARP 처리가 되지 않은 서브 픽셀인 경우, 제1 배선 파트(CL1)는 오버코트 층(OC)의 제1 트렌치(TRC1)의 내부에서 끊어진 상태이고, 제2 배선 파트 (CL2)는 오버코트 층(OC)의 제3 트렌치(TRC3)의 내부에서 끊어지지 않은 상태일 수 있다.

도 17 내지 도 19는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)에서의 트렌치 구조와 제2 서브 픽셀(SP2)에서의 트렌치 구조를 예시적으로 나타낸다.

도 17 및 도 18을 참조하면, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)는 오버코트 층(OC) 상에 배치되고, 제1 트렌치(TRC1)의 제1 내측면(SIDE1a), 바닥면(BOT1), 및 제2 내측면(SIDE1b)을 따라 구부러진 제1 벤딩 부분(BL1)을 포함할 수 있다. 제2 애노드 전극(AE2)의 제2 배선 파트(CL2)는 오버코트 층(OC) 상에 배치되고, 제3 트렌치(TRC3)의 제1 내측면(SIDE1a), 바닥면(BOT1), 및 제2 내측면(SIDE1b)을 따라 구부러진 제3 벤딩 부분(BL3)을 포함할 수 있다.

도 17 내지 도 19를 참조하면, 제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)가 제2 서브 픽셀(SP2)의 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)보다 작을 수 있다. 이에 따라, 제2 구동 트랜지스터(DRT2)는 제1 구동 트랜지스터(DRT1)보다 큰 전류 구동 능력을 가지므로. 제2 애노드 전극(AE2)으로 더 큰 구동 전류를 흐르게 할 수 있다. 반대로, 제1 구동 트랜지스터(DRT1)는 제2 구동 트랜지스터(DRT2)보다 작은 전류 구동 능력을 가지므로. 제1 애노드 전극(AE1)으로 더 작은 구동 전류를 흐르게 할 수 있다.

도 17을 참조하면, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)보다 작기 때문에, 제1 트렌치(TRC1)의 폭(Wt1)은 제3 트렌치(TRC3)의 폭(Wt2)보다 좁을 수 있다.

제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 상대적으로 작아서 제1 구동 트랜지스터(DRT1)가 도통시키는 정상적인 구동 전류가 작을 수 있다. 따라서, SHARP 처리 시, 역 바이어스 처리에 의한 작은 에이징 전류에도 잘 끊어지도록, 제1 트렌치(TRC1)의 폭(Wt1)은 상대적으로 작게 설계될 수 있다.

도 18을 참조하면, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)보다 작기 때문에, 제1 트렌치(TRC1)의 깊이(Dt1)는 제3 트렌치(TRC3)의 깊이(Dt2)보다 깊을 수 있다.

제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 상대적으로 작아서 제1 구동 트랜지스터(DRT1)가 도통시키는 정상적인 구동 전류가 작을 수 있다. 따라서, SHARP 처리 시, 역 바이어스 처리에 의한 작은 에이징 전류에도 잘 끊어지도록, 제1 트렌치(TRC1)의 깊이(Dt1)는 상대적으로 크게 설계될 수 있다.

도 19를 참조하면, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)보다 작기 때문에, 제1 배선 파트(CL1)의 폭(WL1)은 제2 배선 파트(CL2)의 폭(WL2)보다 좁을 수 있다.

제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)는 상대적으로 작아서 제1 구동 트랜지스터(DRT1)가 도통시키는 정상적인 구동 전류가 작을 수 있다. 따라서, SHARP 처리 시, 역 바이어스 처리에 의한 작은 에이징 전류에도 잘 끊어지도록, 제1 배선 파트(CL1)의 폭(WL1)은 상대적으로 좁게 설계될 수 있다.

도 20 내지 도 22는 본 개시의 실시 예들에 따른 표시 장치(100)에서, 제1 서브 픽셀(SP1)의 연결 배선 구조와 제2 서브 픽셀(SP2)의 연결 배선 구조 간의 관계와, 제1 서브 픽셀(SP1)의 트렌치 구조와 제2 서브 픽셀(SP2)의 트렌치 구조 간의 관계를 예시적으로 나타낸다.

도 20을 참조하면, 제1 트렌치(TRC1)의 폭(Wt1)이 제3 트렌치(TRC3)의 폭(Wt2)보다 좁은 경우 또는 제1 트렌치(TRC1)의 깊이(Dt1)가 제3 트렌치(TRC3)의 깊이(Dt2)보다 깊은 경우, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)의 폭(WL1)은 제2 애노드 전극(AE2)의 제2 배선 파트(CL2)의 폭(WL2)보다 넓을 수 있다.

도 20을 참조하면, 제3 트렌치(TRC3)의 폭(Wt2)이 제1 트렌치(TRC1)의 폭(Wt1)보다 넓은 경우 또는 제3 트렌치(TRC3)의 깊이(Dt2)가 제1 트렌치(TRC1) 깊이(Dt1)보다 얕은 경우, 제2 애노드 전극(AE2)의 제2 배선 파트(CL2)의 폭(WL2)은 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)의 폭(WL1)보다 좁을 수 있다.

도 20의 구조와 관련하여, 제1 트렌치(TRC1)의 폭(Wt1)이 제3 트렌치(TRC3)의 폭(Wt2)보다 좁거나 제1 트렌치(TRC1)의 깊이(Dt1)가 제3 트렌치(TRC3)의 깊이(Dt2)보다 깊기 때문에, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)에 흐르는 구동 전류 량이 감소할 수 있다. 하지만, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)의 폭(WL1)이 제2 애노드 전극(AE2)의 제2 배선 파트(CL2)의 폭(WL2)보다 넓게 설계됨으로써, 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)을 통해 흐르는 구동 전류 량이 증가하여 구동 전류 감소가 보상될 수 있다.

도 21을 참조하면, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)는 서로 다를 수 있다. 이 경우에도, 제1 배선 파트(CL1)의 폭(WL1)과 제2 배선 파트(CL2)의 폭(WL2)이 동일할 수 있다.

하지만, 제1 트렌치(TRC1)의 폭(Wt1)과 제3 트렌치(TRC3)의 폭(Wt2)이 다르거나 제1 트렌치(TRC1)의 깊이(Dt1)와 제3 트렌치(TRC3)의 깊이(Dt2)가 서로 다를 수 있다. 예를 들어, 제1 트렌치(TRC1)의 폭(Wt1)이 제3 트렌치(TRC3)의 폭(Wt2)보다 작을 수 있거나, 제1 트렌치(TRC1)의 깊이(Dt1)가 제3 트렌치(TRC3)의 깊이(Dt2)보다 깊을 수 있다.

도 21의 구조에 의하면, 제1 배선 파트(CL1)의 폭(WL1)과 제2 배선 파트(CL2)의 폭(WL2)이 동일하더라도, 제1 트렌치(TRC1)의 폭(Wt1)이 제3 트렌치(TRC3)의 폭(Wt2)보다 작거나, 제1 트렌치(TRC1)의 깊이(Dt1)가 제3 트렌치(TRC3)의 깊이(Dt2)보다 깊게 해줌으로써, 작은 에이징 전류에 의해서도 제1 배선 파트(CL1)가 제1 트렌치(TRC1)의 내부에서 잘 끊어질 수 있다.

도 22를 참조하면, 제1 구동 트랜지스터(DRT1)의 채널 크기(W1/L1)와 제2 구동 트랜지스터(DRT2)의 채널 크기(W2/L2)는 서로 다를 수 있다. 이 경우, 제1 배선 파트(CL1)의 폭(WL1)과 제2 배선 파트(CL2)의 폭(WL2)이 서로 다를 수 있다. 예를 들어, 제1 배선 파트(CL1)의 폭(WL1)이 제2 배선 파트(CL2)의 폭(WL2)보다 좁을 수 있다.

하지만, 제1 트렌치(TRC1)의 폭(Wt1)과 제3 트렌치(TRC3)의 폭(Wt2)이 동일하거나 제1 트렌치(TRC1)의 깊이(Dt1)와 제3 트렌치(TRC3)의 깊이(Dt2)가 동일할 수 있다.

도 22의 구조에 의하면, 제1 트렌치(TRC1)의 폭(Wt1)과 제3 트렌치(TRC3)의 폭(Wt2)이 동일하거나 제1 트렌치(TRC1)의 깊이(Dt1)와 제3 트렌치(TRC3)의 깊이(Dt2)가 동일하더라도, 제1 배선 파트(CL1)의 폭(WL1)이 제2 배선 파트(CL2)의 폭(WL2)보다 작게 설계됨으로써, 작은 에이징 전류에 의해서도 제1 배선 파트(CL1)가 제1 트렌치(TRC1)의 내부에서 잘 끊어질 수 있다.

도 23은 본 개시의 실시 예들에 따른 표시 장치(100)가 투명 디스플레이인 경우, 4개의 서브 픽셀(SP1, SP2, SP3, SP4)이 배치된 영역의 평면도이고, 도 24는 도 23의 제1 애노드 전극(AE1)의 셀프 커팅 가능 구조(트렌치 구조)가 위치하는 A-A' 영역의 단면도이다.

도 23을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 투명 디스플레이일 수 있다. 본 개시의 실시 예들에 따른 표시 장치(100)는 투과 영역(TA)과 비 투과 영역을 포함할 수 있다. 비 투과 영역은 서브 픽셀들(SP1, SP2, SP3, SP4)이 배치되는 영역이거나, 서브 픽셀들(SP1, SP2, SP3, SP4)의 발광 영역들이거나, 서브 픽셀들(SP1, SP2, SP3, SP4)의 픽셀 구동 회로들(SPC)이 배치되는 영역일 수 있다. 투과 영역은 소정의 임계 투과율 이상의 투과율을 가질 수 있으며, 투명 영역이라고도 할 수 있다.

도 23을 참조하면, 예를 들어, 4개의 서브 픽셀(SP1, SP2, SP3, SP4)이 2개 열로 배치되고, 4개의 서브 픽셀(SP1, SP2, SP3, SP4)의 양쪽에 투과 영역(TA)이 배치될 수 있다.

도 23을 참조하면, 4개의 서브 픽셀(SP1, SP2, SP3, SP4) 각각의 애노드 전극들(AE)은 전술한 셀프 커팅 가능 구조를 동일하게 가질 수 있다.

제1 서브 픽셀(SP1)의 제1 애노드 전극(AE1)은 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2), 및 제1 배선 파트(CL1)을 포함할 수 있다. 제2 서브 픽셀(SP2)의 제2 애노드 전극(AE2)은 제3 부분 전극 파트(PAE3), 제4 부분 전극 파트(PAE4), 및 제2 배선 파트(CL2)을 포함할 수 있다. 제3 서브 픽셀(SP3)의 제3 애노드 전극(AE3)은 제5 부분 전극 파트(PAE5), 제6 부분 전극 파트(PAE6), 및 제3 배선 파트(CL3)을 포함할 수 있다. 제4 서브 픽셀(SP4)의 제4 애노드 전극(AE4)은 제7 부분 전극 파트(PAE7), 제8 부분 전극 파트(PAE8), 및 제4 배선 파트(CL4)을 포함할 수 있다.

제1 서브 픽셀(SP1)의 일 측면에 투과 영역(TA)이 위치하고, 제1 배선 파트(CL1)는 투과 영역(TA)의 일부를 침범하도록 배치될 수 있다. 제1 배선 파트(CL1)는 오버코트 층(OC)의 적어도 하나의 트렌치(TRC)를 가로지를 수 있다. 적어도 하나의 트렌치(TRC)의 내부 또는 주변에 유기물(OM)이 배치될 수 있고, 유기물(OM) 상에 제1 배선 파트(CL1)가 배치될 수 있다. 제1 배선 파트(CL1)는 컨택홀(CNT)을 통해 제1 서브 픽셀(SP1)의 구동 트랜지스터(DRT)와 연결될 수 있다.

제2 서브 픽셀(SP2)의 일 측면에 투과 영역(TA)이 위치하고, 제2 배선 파트(CL2)는 투과 영역(TA)의 일부를 침범하도록 배치될 수 있다. 제2 배선 파트(CL2)는 오버코트 층(OC)의 적어도 하나의 트렌치(TRC)를 가로지를 수 있다. 적어도 하나의 트렌치(TRC)의 내부 또는 주변에 유기물(OM)이 배치될 수 있고, 유기물(OM) 상에 제2 배선 파트(CL2)가 배치될 수 있다. 제2 배선 파트(CL2)는 컨택홀(CNT)을 통해 제2 서브 픽셀(SP2)의 구동 트랜지스터(DRT)와 연결될 수 있다.

제3 서브 픽셀(SP3)의 일 측면에 투과 영역(TA)이 위치하고, 제3 배선 파트(CL3)는 투과 영역(TA)의 일부를 침범하도록 배치될 수 있다. 제3 배선 파트(CL3)는 오버코트 층(OC)의 적어도 하나의 트렌치(TRC)를 가로지를 수 있다. 적어도 하나의 트렌치(TRC)의 내부 또는 주변에 유기물(OM)이 배치될 수 있고, 유기물(OM) 상에 제3 배선 파트(CL3)가 배치될 수 있다. 제3 배선 파트(CL3)는 컨택홀(CNT)을 통해 제3 서브 픽셀(SP3)의 구동 트랜지스터(DRT)와 연결될 수 있다.

제4 서브 픽셀(SP3)의 일 측면에 투과 영역(TA)이 위치하고, 제4 배선 파트(CL4)는 투과 영역(TA)의 일부를 침범하도록 배치될 수 있다. 제4 배선 파트(CL4)는 오버코트 층(OC)의 적어도 하나의 트렌치(TRC)를 가로지를 수 있다. 적어도 하나의 트렌치(TRC)의 내부 또는 주변에 유기물(OM)이 배치될 수 있고, 유기물(OM) 상에 제4 배선 파트(CL4)가 배치될 수 있다. 제4 배선 파트(CL4)는 컨택홀(CNT)을 통해 제4 서브 픽셀(SP4)의 구동 트랜지스터(DRT)와 연결될 수 있다.

도 24를 참조하면, A-A' 영역은 제1 서브 픽셀(SP1)에 포함된 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)이 배치된 영역의 일부 영역으로서, 제1 애노드 전극(AE1)의 셀프 커팅 가능 구조(트렌치 구조)가 위치하는 영역일 수 있다.

도 24를 참조하면, 보호막(PAS)이 제1 서브 픽셀(SP1)의 제1 구동 트랜지스터(DRT1)의 제1 드레인 전극(D1) 및 제1 소스 전극(S1)을 덮으면서 배치될 수 있다. 기판(SUB)에서 제1 구동 트랜지스터(DRT1)까지의 단면 구조는 도 15을 참조하여 설명된 바 있다.

도 23 및 도 24를 참조하면, 오버코트 층(OC)이 보호막(PAS) 상에 배치될 수 있다. 오버코트 층(OC)은 제1 커팅 포인트(CP1)와 대응되는 위치에 형성된 제1 트렌치(TRC1)와 제2 커팅 포인트(CP2)와 대응되는 위치에 형성된 제2 트렌치(TRC2)를 포함할 수 있다. 제2 트렌치(TRC2)의 내부와 제2 트렌치(TRC2)의 바깥쪽에 제2 유기물(OM2)이 배치될 수 있다.

제1 애노드 전극(AE1)은 제1 부분 전극 파트(PAE1), 제2 부분 전극 파트(PAE2) 및 제1 배선 파트(CL1)을 포함할 수 있다. 제1 애노드 전극(AE1)의 제1 배선 파트(CL1)은, 제1 부분 전극 파트(PAE1)와 연결된 제1 연결 부분, 제2 부분 전극 파트(PAE2)와 연결된 제2 연결 부분, 및 제1 연결 부분과 제2 연결 부분 사이의 링크 구분을 포함할 수 있다. 제1 배선 파트(CL1)의 링크 부분은 제1 트렌치(TRC1) 및 제2 트렌치(TRC2) 각각을 지나갈 수 있다.

제1 배선 파트(CL1)의 링크 부분에서 제2 트렌치(TRC2)를 지나가는 부분은, 제2 트렌치(TRC2)의 내측면과 바닥면을 따라 배치될 수 있다. 그리고, 제1 배선 파트(CL1)의 링크 부분에서 제2 트렌치(TRC2)를 지나가는 부분은, 제2 트렌치(TRC2)의 내부와 제2 트렌치(TRC2)의 바깥쪽에 배치된 제2 유기물(OM2) 상에 배치될 수 있다.

제1 배선 파트(CL1)의 링크 부분은, 오버코트 층(OC)의 컨택홀(CNT)을 통해, 제1 구동 트랜지스터(DRT1)의 제1 소스 전극(S1)과 대응되는 제1 노드(N1)와 전기적으로 연결될 수 있다.

제1 애노드 전극(AE1) 상에 뱅크(BK)가 배치될 수 있다. 뱅크(BK)는 제1 서브 픽셀(SP1)의 발광 영역들과 대응되는 개구부들을 가질 수 있다. 여기서, 제1 서브 픽셀(SP1)의 발광 영역들은 제1 애노드 전극(AE1)의 제1 부분 전극 파트(PAE1)의 위치 및 제2 부분 전극 파트(PAE2)의 위치와 대응될 수 있다. 뱅크(BK)의 개구부의 위치는 제1 애노드 전극(AE1)의 제1 부분 전극 파트(PAE1)의 위치 및 제2 부분 전극 파트(PAE2)의 위치와 대응될 수 있다.

제1 발광층(EL1)이 뱅크(BK) 상에 배치될 수 있다. 뱅크(BK)의 개구부들 각각에서, 제1 발광층(EL1)은 제1 부분 전극 파트(PAE1) 상에 위치할 수 있고, 제2 부분 전극 파트(PAE2) 상에 위치할 수 있다. 캐소드 전극(CE)은 제1 발광층(EL1) 상에 배치될 수 있고, 캐소드 전극(CE) 상에 봉지층(ENCAP)이 배치되고, 봉지층(ENCAP) 상에 블랙 매트릭스(BM) 및 컬러필터(CF)가 배치되고, 그 위에 상부 기판(TOP_SUB)이 배치될 수 있다.

투과 영역(TA)에는 절연층들(BUF, ILD, PAS)이 배치될 뿐, 금속 층이 배치되지 않을 수 있다. 다만, 캐소드 전극(CE)은 투명 전도막으로 된 투명 캐소드 전극이므로 투과 영역(TA)에 배치될 수 있다. 투과 영역(TA)에 발광층(EL)이 배치될 수도 있다.

이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

기판;
상기 기판 상에 배치되며 제1 서브 픽셀에 포함되는 제1 구동 트랜지스터;
상기 제1 구동 트랜지스터 상의 오버코트 층;
상기 제1 구동 트랜지스터 상에서 배치되며 상기 제1 서브 픽셀에 포함되는 제1 애노드 전극;
상기 제1 애노드 전극 상의 제1 발광층; 및
상기 제1 발광층 상의 캐소드 전극을 포함하고,
상기 제1 애노드 전극은, 상기 제1 서브 픽셀의 제1 영역에 배치된 제1 부분 전극 파트; 상기 제1 서브 픽셀의 상기 제1 영역과 다른 제2 영역에 배치된 제2 부분 전극 파트; 및 상기 제1 부분 전극 파트 및 상기 제2 부분 전극 파트를 연결해주는 제1 배선 파트를 포함하고,
상기 오버코트 층은 상기 제1 배선 파트와 중첩되는 영역에서 제1 트렌치를 포함하고, 상기 제1 배선 파트는 상기 오버코트 층 상에 배치되고, 상기 제1 트렌치의 제1 내측면, 바닥면, 및 제2 내측면을 따라 구부러진 제1 벤딩 부분을 포함하는 표시 장치.
제1항에 있어서,
상기 제1 배선 파트는, 상기 오버코트 층의 컨택홀을 통해 상기 제1 구동 트랜지스터의 제1 노드와 전기적으로 연결되는 표시 장치.
제2항에 있어서,
상기 오버코트 층은, 상기 제1 배선 파트와 중첩되는 영역에서 제2 트렌치를 더 포함하고, 상기 제1 배선 파트는 상기 오버코트 층 상에 배치되고 상기 제2 트렌치의 제1 내측면, 바닥면, 및 제2 내측면을 따라 구부러진 제2 벤딩 부분을 더 포함하고,
상기 제1 트렌치는 상기 컨택홀과 상기 제1 부분 전극 파트 사이에 위치하고, 상기 제2 트렌치는 상기 컨택홀과 상기 제2 부분 전극 파트 사이에 위치하는 표시 장치.
제1항에 있어서,
상기 제1 트렌치는 상기 제1 배선 파트의 배선 길이 방향과 교차하는 방향으로 형성되어 있는 표시 장치.
제1항에 있어서,
상기 제1 트렌치의 제1 내측면 및 제2 내측면 상에 각각 위치하는 제1 측면 유기물을 더 포함하고, 상기 제1 측면 유기물은 상기 제1 트렌치의 바깥 부분까지 연장되어 배치되는 표시 장치.
제5항에 있어서,
상기 제1 트렌치의 바닥면에 위치하는 제1 바닥면 유기물을 더 포함하는 표시 장치.
제6항에 있어서,
상기 제1 측면 유기물과 상기 제1 바닥면 유기물은 분리되어 있는 표시 장치.
제1항에 있어서,
상기 제1 트렌치의 제1 내측면 또는 제2 내측면이 상기 제1 트렌치의 제1 바닥면과 이루는 각도는 90도 이하인 표시 장치.
제1항에 있어서,
상기 제1 부분 전극 파트와 상기 제2 부분 전극 파트 중 상기 제1 부분 전극 파트는 상기 제1 구동 트랜지스터와 연결되고, 상기 제2 부분 전극 파트는 상기 제1 구동 트랜지스터와 연결되지 않는 표시 장치.
제1항에 있어서,
상기 제1 배선 파트의 상기 제1 벤딩 부분은 끊어진 상태인 표시 장치.
제1항에 있어서,
상기 제1 부분 전극 파트가 배치된 상기 제1 영역과 상기 제2 부분 전극 파트가 배치된 상기 제2 영역 중에서, 상기 제2 영역은 발광하고, 상기 제1 영역은 발광하지 않는 표시 장치.
제1항에 있어서,
상기 기판 상에 배치되며 제2 서브 픽셀에 포함되는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터 상에서 배치되며 상기 제2 서브 픽셀에 포함되는 제2 애노드 전극; 및 상기 제2 애노드 전극 상의 제2 발광 층을 더 포함하고,
상기 제2 애노드 전극은, 상기 제2 서브 픽셀의 제3 영역에 배치된 제3 부분 전극 파트; 상기 제2 서브 픽셀의 상기 제3 영역과 다른 제4 영역에 배치된 제4 부분 전극 파트; 및 상기 제3 부분 전극 파트 및 상기 제4 부분 전극 파트를 연결해주는 제2 배선 파트를 포함하고,
상기 오버코트 층은 상기 제2 배선 파트와 중첩되는 영역에서 제3 트렌치를 포함하고, 상기 제2 배선 파트는 상기 오버코트 층 상에 배치되고 상기 제3 트렌치의 제1 내측면, 바닥면, 및 제2 내측면을 따라 구부러진 제3 벤딩 부분을 포함하는 표시 장치.
제12항에 있어서,
상기 제1 구동 트랜지스터의 채널 크기는 상기 제2 구동 트랜지스터의 채널 크기보다 작고, 상기 제1 트렌치의 폭은 상기 제3 트렌치의 폭보다 좁은 표시 장치.
제12항에 있어서,
상기 제1 구동 트랜지스터의 채널 크기는 상기 제2 구동 트랜지스터의 채널 크기보다 작고, 상기 제1 트렌치의 깊이는 상기 제3 트렌치의 깊이보다 깊은 표시 장치.
제12항에 있어서,
상기 제1 구동 트랜지스터의 채널 크기는 상기 제2 구동 트랜지스터의 채널 크기보다 작고, 상기 제1 배선 파트의 폭은 상기 제2 배선 파트의 폭보다 좁은 표시 장치.
제12항에 있어서,
상기 제1 트렌치의 폭이 상기 제3 트렌치의 폭보다 좁은 경우 또는 상기 제1 트렌치의 깊이가 상기 제3 트렌치의 깊이보다 깊은 경우,
상기 제1 배선 파트의 폭은 상기 제2 배선 파트의 폭보다 넓은 표시 장치.
제12항에 있어서,
상기 제1 배선 파트의 폭과 상기 제2 배선 파트의 폭이 동일하고,
상기 제1 트렌치의 폭과 상기 제3 트렌치의 폭이 다르거나 상기 제1 트렌치의 깊이와 상기 제3 트렌치의 깊이가 서로 다른 표시 장치.
제12항에 있어서,
상기 제1 배선 파트의 폭과 상기 제2 배선 파트의 폭이 서로 다르고, 상기 제1 트렌치의 폭과 상기 제3 트렌치의 폭이 동일하거나 상기 제1 트렌치의 깊이와 상기 제3 트렌치의 깊이가 동일한 표시 장치.
제1항에 있어서,
상기 제1 서브 픽셀의 일 측면에 투과 영역이 위치하고, 상기 제1 배선 파트는 상기 투과 영역의 일부를 침범하도록 배치되는 표시 장치.
제1 구동 트랜지스터, 제1 애노드 전극, 및 제1 발광층을 포함하는 제1 서브 픽셀;
제2 구동 트랜지스터, 제2 애노드 전극, 및 제2 발광층을 포함하는 제2 서브 픽셀; 및
상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터와 상기 제1 애노드 전극 및 상기 제2 애노드 전극 사이에 위치하고, 상기 제1 애노드 전극의 영역 내에 위치하는 제1 트렌치를 포함하고, 상기 제2 애노드 전극의 영역 내에 제2 트렌치를 포함하는 오버코트 층을 포함하고,
상기 제1 애노드 전극은, 상기 제1 서브 픽셀의 제1 영역에 배치된 제1 부분 전극 파트; 상기 제1 서브 픽셀의 상기 제1 영역과 다른 제2 영역에 배치된 제2 부분 전극 파트; 및 상기 제1 부분 전극 파트 및 상기 제2 부분 전극 파트를 연결해주는 제1 배선 파트를 포함하고,
상기 제2 애노드 전극은, 상기 제2 서브 픽셀의 제3 영역에 배치된 제3 부분 전극 파트; 상기 제2 서브 픽셀의 상기 제3 영역과 다른 제4 영역에 배치된 제4 부분 전극 파트; 및 상기 제3 부분 전극 파트 및 상기 제4 부분 전극 파트를 연결해주는 제2 배선 파트를 포함하고,
상기 제1 배선 파트는 상기 오버코트 층의 상기 제1 트렌치의 내부에서 끊어진 상태이고, 상기 제2 배선 파트는 상기 오버코트 층의 상기 제2 트렌치의 내부에서 끊어지지 않은 상태인 표시 장치.